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PRACTICA N 1. CERRADURA DIGITAL CODIFICADA __________________ 4 PRACTICA N 2. CIRCUITO DE DECISIN MAYORITARIA _____________ 6 PRACTICA N 3. DETECCIN Y SEALIZACIN DEL NIVEL DE LIQUIDO __________________________________________________________________ 9 PRACTICA N 4. CIRCUITO DE CONTROL DE INTERRUPCIONES _____ 12 PRACTICA N 5. OBTENCIN DE UN BIESTABLE GTD A PARTIR DE UN BIESTABLE J-K __________________________________________________________ 15 PRACTICA N 6. CONTROL DE NIVELES DE LQUIDOS _______________ 19 PRACTICA N 7. CERRADURA DE ALTA SEGURIDAD __________________ 23 PRACTICA N 8. CONTADOR SNCRONO MODULO 6, CON BIESTABLES.
___________________________________________________________________________ 27
PRACTICA N 9. CONTROL DE ENVASADO. ____________________________ 30 PRACTICA N 10. SISTEMA DE CONTROL DE UNA CINTA TRANSPORTADORA. _____________________________________________________ 32
ANEXOS ___________________________________________________________________ 36
Estas 10 prcticas pertenecen a un curso de diseo y reparacin de circuitos digitales que corresponda al segundo nivel del curso de Electrnica Digital realizado en el ao 1986. Como veris, las primeras prcticas, comienza con un repaso a la lgica combinacional ms sencilla con operadores lgicos AND, OR, NOT NAND y NOR, y posteriormente alcanzando niveles ms complejos en sistemas secuenciales con transformacin de biestables, contadores, comparadores, memorias y circuitos autmatas y, siempre utilizando casos prcticos. Veris tambin las fases de diseo utilizando la tabla de verdad y de transicin, los diagramas de estados, los teoremas de reduccin de ecuaciones lgicas como Boole, Karnaugh Morgan y la implementacin en circuito elctrico. El desarrollo de estas tablas, en algunas prcticas, es un poco ms laboriosa y quizs complicada de entender para algunos lectores sobre todo si no se conoce las tcnicas de planteamiento y simplificacin de variables para determinadas condiciones lgicas de entrada y salida y, para ello, se debe tener bien comprendido la temtica del problema para obtener al final un planteamiento y resolucin correcto. Al final del documento se aade un Anexo que contiene una tabla con los circuitos integrados TTL ms utilizados y los data book de algunos integrados utilizados en las prcticas. Pretendo que con estas 10 prcticas se aporte, en principio, los conocimientos suficientes para plantear y resolver un problema que tengamos que utilizar la lgica digital, aunque el problema sea sencillo. Y queda decir, por mi parte, que... las viejas prcticas nunca mueren.
UNIDADES 1 1 1
FUNCIN LGICA Seis inversores. LP Lgica Positiva Cudruplo puerta AND. Dos entradas. LP Triple puerta NAND. Tres entradas. LP
Pin - GND 7 7 7
10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DESARROLLO DE LA PRCTICA: Fase 1. Tabla de verdad.
V 1
ENTRADAS A B C D 1 1 0 1 TODAS LAS DEMAS COMBINACIONES, CON V = 1 TODAS LAS DEMAS COMBINACIONES, CON V = 0
E 0
SALIDAS AP AL 1 0 0 1 0 0
Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad. AP = A . B . C . D . E . V AL = A . B . C . D . E . V + Todos el resto de combinaciones de A, B, C, D y E con V = A . B. C . D. E+V Fase 3. Implementacin mediante puertas lgicas AND, NAND y NOT, de las ecuaciones obtenidas en la fase 2.
Fase 4. Montar el circuito correspondiente al esquema de la Fase 3 en el entrenador lgico. Fase 5. Verificar el correcto funcionamiento. Medir con osciloscopio el diagrama de tiempos.
UNIDADES 1 1
FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP
Pin - GND 7 7
10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DESARROLLO DE LA PRCTICA: Fase 1. Tabla de verdad.
A 0 0 0 0 1 1 1 1
ENTRADAS B 0 0 1 1 0 0 1 1
C 0 1 0 1 0 1 0 1
SALIDAS S 0 0 0 1 0 1 1 1
Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad: S=A.B.C + A. B.C+A.B.C+A.B.C Fase 3. Simplificacin de las ecuaciones lgicas, por el mtodo de Karnaugh: 0 1 00 0 0 01 0 1 11 1 1 10 0 1
S = A.B + B.C + A.C Fase 4. Implementacin mediante puertas AND y OR de la ecuacin obtenida en la fase 3.
Fase 5. Montar el circuito correspondiente al esquema de la fase 4 en el entrenador lgico. Fase 6. Verificar el correcto funcionamiento. Medir con el osciloscopio diagramas de tiempos.
El sistema debe sealizar y acumular los niveles que se vayan activando, produciendo una alarma cuando los tres niveles se encuentren activados, ejecutndose seguidamente la apertura de las compuertas del embalse. CIRCUITOS INTEGRADOS A UTILIZAR:
UNIDADES 1 1 1
FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP Seis puertas inversores NOT. LP
Pin - GND 7 7 7
SENSOR 1 SENSOR 2 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1
Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad, por el mtodo de Karnaugh. Como se puede observar en la tabla hemos elegido en el Nivel 1 (50 %) los siguientes estados y simplificado por Karnaugh: 0 0 0 1 0 0 01 0 0 11 1 1 10 1 0
Nivel 1 = S1 . S3 + S1 . S2; Sacando factor comn de S1 obtenemos: S1 ( S2 + S3 ) Como se puede observar en la tabla hemos elegido en el Nivel 2 (75 %) los siguientes estados y simplificado por el mtodo de Karnaugh: 0 1 0 0 0 0 Nivel 2 = S1 . S2 ; Como se puede observar en la tabla hemos elegido en el Nivel 3 (100 %) los siguientes estados y simplificado por Karnaugh: 0 0 0 0 Nivel 3 = S1 . S2 . S3 ; 01 0 0 11 0 1 10 0 0 01 0 0 11 1 1 10 0 0
0 1
10
10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo Fase 3. Implementacin mediante puertas AND, OR y NOT de las ecuaciones obtenidas en la fase 2.
Fase 4. Montar el circuito correspondiente al esquema de la fase 3 en el entrenador lgico. Se podr simular las entradas de sensores con conmutadores para nivel uno y cero. Opcionalmente y a modo didctico se puede utilizar el siguiente circuito para detectar la seal de fluido.
Fase 5. Verificar el correcto funcionamiento. Simular la salida con un LED de color verde para el nivel 1, un LED de color naranja para el nivel 2 y un LED intermitente de color rojo para el nivel 3.
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Disear un sistema que genere una seal de interrupcin y dos seales para indicar las anomalas expuestas anteriormente de forma codificada y teniendo en cuenta la prioridad determinada por el nmero asignado a la entrada. (La seal 1 tendr ms prioridad que la 2 y as sucesivamente)
I1
P0
I2
P1
I3
Selector de Interrupciones
Interrupcin
S1 S2
Identificacin
P2
I4
P3
UNIDADES 1 2 1
FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP Seis inversores. Lgica Positiva 12
Pin - GND 7 7 7
I1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
I2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
ENTRADAS I3 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
I4 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
S1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1
SALIDAS S2 0 0 1 1 0 0 0 0 1 1 1 1 1 1 1 1
I 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
Fase 2. Obtencin de las ecuaciones lgicas de salida a partir de la tabla de verdad. Seleccin por Maxterm. I = I1 . I2 . I3 . I4 I = I1 + I2 + I3 + I4
S1 = I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 S2 = I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 + I1 . I2 . I3 . I4 13
10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo Fase 3. Simplificacin de las ecuaciones lgicas, por el mtodo de Karnaugh:
00 00 01 11 10 0 1 1 1
01 0 1
1 1
11 0 1
1 1
10 0 1 1 1 S1 10 1 0 1 1
S1 = I1 . I2 ; S1 = I1 . I2 = I1 + I2 00 00 01 11 10 0 0 1 1 01 0 0
1 1
11 1 0
1 1
S2 = I1 . I3 + I1 . I2 S2 = I1 . I3 + I1 . I2 = I1 + I3 . I2 I = I1 + I2 + I3 + I4 S2
(Interrupcin)
Fase 5. Montar el circuito correspondiente al esquema de la fase 4 en el entrenador lgico. Fase 6. Verificar el correcto funcionamiento. 14
Nota: X significa indistintamente 0 1. La tabla de funcionamiento anterior nos obliga a realizar un biestable GTD a partir del J-K que disponemos. La tabla de verdad de un GTD es la siguiente: G 0 0 1 1 T 0 1 X X D X X 0 1 Q(T+1) Q(t) Q(t) negado 0 1
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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo CIRCUITOS INTEGRADOS A UTILIZAR: Para el desarrollo de esta prctica dispondremos de los siguientes componentes: UNIDADES 1 1 1 1 CIRCUITO INTEGRADO 7408 7432 7404 7476 FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP Seis inversores. Lgica positiva Doble flip-flop J-K. (Maestro auxiliar)
Pin - GND 7 7 7 13
J 0 0 1 1 0 0 1 1
ENTRADAS K 0 0 0 0 1 1 1 1
Q(t) 0 1 0 1 0 1 0 1
SALIDAS Q(t+1) 0 1 1 1 0 0 1 0
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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo Fase 2. Contraste comparacin entre la tabla del J-K y la del nuevo GTD del enunciado del problema. Para ello estudiaremos los distintos valores de las entradas J-K atendiendo a su propia tabla de verdad para todas las combinaciones de la tabla de verdad del GTD.
G 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
T 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
D 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
Q(T) 0 1 0 1 0 1 0 1 0 1 O 1 0 1 0 1
Q(T+1) 0 1 0 1 1 0 1 0 0 0 1 1 0 0 1 1
J 0 X 0 X 1 X 1 X 0 X 1 X 0 X 1 X
K X 0 X 0 X 1 X 1 X 1 X 0 X 1 X 0
Nota: X significa indistintamente 0 1 Fase 3. Simplificacin de las salidas GTD Q(t), por el mtodo de Karnaugh: Q(t) D 00 00 01 11 10 0 0 0 1 J = G. T + G .D Q(t) D 00 00 01 11 10 X X X X K = G.T + G.D 01 X X X X 11 0 0 0 1 10 0 1 1 1 01 0 1 1 1 11 X X X X 10 X X X X
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Fase 4. Implementacin del biestable GTD mediante puertas AND, OR, NOT y biestable J-K.
Fase 6. Verificar el correcto funcionamiento. Para ello insertar, mediante interruptores, los valores (ceros y unos) a las entradas GTD del esquema obtenido en la fase 4, comprobando que cumple la tabla de verdad del biestable GTD enunciado en la fase 1 y 2. Introducir una seal de reloj a la entrada CK del biestable. Medir con el osciloscopio los diagramas de tiempos. Montar el siguiente circuito astable como generador de seal cuadrada para utilizarlo a la entrada de seal de reloj CK con una frecuencia aproximada de 2 Hz. 7404 1 2 3 7404 4 Salida 10K 20K 10uF
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Bomba
- D (max) - D (min)
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UNIDADES 1 1 1 1 1
FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP Seis inversores. Lgica Positiva Triple puerta NAND. Tres entradas. LP. Cudruplo puerta OR. Dos entradas. LP.
Pin - GND 7 7 7 7 7
DESARROLLO DE LA PRCTICA: Fase 1. Tabla de verdad. Tabla de verdad esquematizada de sensores pozo (P) y depsito (D) POZO P (mx) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 P (mn) 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 DEPSITO D (mx) D (mn) 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 20 ESTADO BOMBA Q (t+1) 0 Incoherente 0 Q (t) 1 Incoherente 0 Incoherente 0 Incoherente 0 Incoherente 0 0 Incoherente 0 Q (t) 1 0 Incoherente 0 0 0 SALIDA ALARMA 0 1 0 0 1 1 1 1 0 1 0 0 0 1 0 0
Tabla de verdad de la clula R-S (NAND) ENTRADAS R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Q (t) 0 1 0 1 0 1 0 1 SALIDAS Q (t+1) ND (No determinado) ND (No determinado) 0 0 1 1 0 1
Desarrollo de la tabla de sensores del pozo (P) y del depsito (D) POZO P (mx) P (mn) 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 DEPSITO D (mx) D (mn) 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 21 Q(T) 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Q(T+1) 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 R-S (NAND) X 0 X 0 X 1 1 1 X 0 X 0 X 0 X 0 X 0 X 0 X 1 1 1 X 0 X 0 X 0 X 0 1 1 1 1 1 X 0 X 1 1 1 1 1 1 1 1 1 1 1 1 1 X 0 X 1 1 1 1 1 1 1 1
Fase 2. Obtencin de frmulas mediante mapas de Karnaugh: Q(t) D(max) D(min) 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 X X X X 1 1 X X X X X X X X X X D(max)
Fase 3. Implementacin mediante puertas AND, OR, NAND y NOT de las ecuaciones.
Fase 4. Montar el circuito correspondiente al esquema de la fase 3 en el entrenador lgico. Fase 5. Verificar el correcto funcionamiento. 22
UNIDADES 1 1 1 1
FUNCIN LGICA Cudruplo puerta AND. Dos entradas. LP Cudruplo puerta OR. Dos entradas LP Doble flip-flop JK (Maestro auxiliar) Multiplexor de 8 entradas. Lgica +
Pin - GND 7 7 13 8
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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DESARROLLO DE LA PRCTICA: Fase 1. Diagrama de estados: N=1 (1) N=3 (1) N=7 (1) N=7 (1,0)
A/0
N=1 (0) N=3
B/0
(0) N=7
C/0
D/1
Fase 2. Clasificacin de estados y nmero de biestables. Existen 4 estados N que son: ( A, B, C y D). El nmero de biestables ser: n-1 2 1 2 N 2 4 2 n
2 SW1 1 1 1
2 SW2 0 1 1
2 SW3 0 0 1
Clave decimal 1 3 7
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SALIDA = SW1 . SW2 . SW3 . E1 + SW1 . SW2 . SW3 . E3 + SW1 . SW2 . SW3 . E7 Fase 4. Tabla de Transiciones.
VALORES DE ENTRADA BIESTABLES JB KB JA KA 0 X 0 X 0 X 1 X 0 X X 1 1 X X 1 X 1 1 X X 0 1 X X 0 X 0 X 0 X 0
ENTRADA N 0 1 0 1 0 1 0 1
ESTADO (T) QB 0 0 0 0 1 1 1 1 QA 0 0 1 1 0 0 1 1
QA QB X X N X X KA = QB QA QB X X N KB = QA . X 25 1 0 0 0 X X 0 0 1 1
QA QB 0 1 1 1 X X X X
JA = X + QB = X . QB QA QB 0 0 X X JB = QA . X X X 0 1
Fase 5. Implementacin del circuito de una cerradura de alta seguridad, utilizando puertas AND, OR, biestables J-K y un multiplexor de 8 vas.
Fase 6. Montar el circuito correspondiente al esquema de la fase 5 en el entrenador lgico. Fase 7. Verificar el correcto funcionamiento. Para ello se deber seleccionar con los interruptores SW1 (A), SW2 (B) y SW3 (C) la clave 1,3,7. El primer dgito de la clave en decimal es el 1 que en binario ser SW1 en alto y SW2, SW3 en bajo, luego pulsar el interruptor Enable (E). De forma semejante actuar para cada uno de los restantes dgitos de la clave (3,7). 26
UNIDADES 1 1 1 1 1
FUNCIN LGICA Seis inversores. Lgica positiva Cudruplo puerta AND. Dos entradas. LP Triple puerta NAND. Tres entradas. LP Cudruplo puerta OR. Dos entradas LP Cudruple puerta OR. Dos entradas. LP
Pin - GND 7 7 7 7
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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DESARROLLO DE LA PRCTICA: Fase 1. Determinar el nmero de biestables: El nmero de biestables ser: n-1 2 2 2 N 2 6 2 n
3 n = 3 biestables
Qc 0 0 0 0 1 1
Qa 0 1 0 1 0 1
Qc 0 0 0 1 1 0
Qa 1 0 1 0 1 0
Dc 0 0 0 1 1 0
Da 1 0 1 0 1 0
Qc
Fase 4. Implementacin de las ecuaciones lgicas resultantes en la fase 3 para el esquema de un mdulo contador sncrono 6.
Fase 5. Verificar el correcto funcionamiento del circuito. Para ello, insertar seales (pulsos interruptor) a la entrada de seal y verificar que cuenta de cero a cinco en binario.
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30
UNIDADES 1 1
Pin - GND 8 10
DESARROLLO DE LA PRCTICA: Fase 1. Implementacin del circuito de control descrito anteriormente, utilizando un contador de 4 bits que cuente los pulsos de reloj (7493) y un comparador de 4 bits (7485)
Fase 2. Montar el circuito correspondiente al esquema de la fase 1 en el entrenador lgico. Fase 3. Verificar el correcto funcionamiento. Simularemos los pulsos del fotodetector mediante una seal de reloj de periodo aproximado a 1 Hz. Medir con el osciloscopio el diagrama de tiempos. 31
UNIDADES 2 1
Los biestables 7476 han de ser utilizados como tipo T. La memoria 6330 (32x8) se utilizar para la generacin de las ecuaciones resultantes del proceso del disparo. Su conexionado, as como el programa a grabar, se realizar de acuerdo a las siguientes condiciones: 1. Las variables que conformarn las ecuaciones de diseo sern T0 (entradas biestables A) y Q0 (salida biestables A). Los subndices 0,1, etc., indicarn las entradas y salidas de los biestables que se necesitan. As mismo, los valores de entradas se designarn como variables X. 2. Las variables X. Q0, Q1, etc., se asignarn a las entradas del bus de direccin A0, A1, A2, etc., respectivamente. Las restantes entradas no usadas las fijaremos permanentemente en alto. 32
10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo 3. Las variables T0, T1 y Z se asignarn respectivamente a las siguientes salidas del bus de datos: D0, D1, D2. Las otras cinco restantes salidas del bus se fijarn permanentemente en alto. 4. Estas condiciones son nica y exclusivamente a fin de conseguir un nico diseo. Se deber indicar el programa a grabar en sus 8 posiciones de memoria (24 a 31). ALIMENTACIN CIRCUITOS INTEGRADOS:
Pin - GND 13 8
A/0
0
B/0
0
C/0
0
D/1
Fase 2. Clasificacin de estados y nmeros de biestables. Existen por tanto 4 estados que son: A, B, C y D. El nmero de biestables ser: n-1 2 1 2 N 2 4 2 n
2 n = 2 biestables
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Fase 4. Obtencin de las ecuaciones. Mapas de Karnaugh. Biestables: Q1 Q0 0 0 X T1 = Q1 . X + X . Q0 . Q1 Q1 Q0 0 1 X T0 = Q0 . X + Q1 . X + Q0 . X SALIDA Z Z = Q1 . Q0 Fase 5. Grabacin de la memoria EPROM. Las ecuaciones obtenidas en la fase anterior son: T1 = Q1 . X + Q0 . Q1 . X T0 = Q0 . X + Q1 . X + Q0 . X Z = Q1 . Q0 34 1 1 1 0 0 1 0 1 1 0 1 0
10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo Segn estas ecuaciones, para una determinada combinacin de valores X1, Q0 y Q1 correspondern un nico valor para T0, T1 y Z. TABLA DE VERDAD Bus direcciones A3 A2 A1 -- Q1 Q0 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 Bus de datos D5 D4 D3 D2 ---Z 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 Valor D0 Hexadecimal T0 0 F8 1 F9 1 F9 1 FB 0 FA 1 F9 1 FF 0 FC
A4 -1 1 1 1 1 1 1 1
A0 X 0 1 0 1 0 1 0 1
D7 -1 1 1 1 1 1 1 1
D6 -1 1 1 1 1 1 1 1
D1 T1 0 0 0 1 1 0 1 0
Con la obtencin del programa a grabar dado en hexadecimal, as como la posicin de memoria correspondiente, finaliza el proceso de diseo. Slo resta montar asignando los pines de entrada y salida de la memoria 6330 conforme se indica en el enunciado. Fase 6. Implementacin del circuito de control de una cinta transportadora utilizando flipflops y memoria. La clula fotoelctrica ha de ser simulada por un interruptor del entrenador lgico, que en nuestro caso ser el SW1, correspondiente a la entrada X.
Nota: Inicializar el problema pasando el interruptor SW2 a cero (borrado) y pasarlo posteriormente a uno.
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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DATA BOOK TTL 7485 COMPARADOR DE MAGNITUD DE 4 BITS.
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10 PRCTICAS DE ELECTRNICA DIGITAL J. Miguel Castillo Castillo DATA BOOK TTL 74151 SELECTOR DE DATOS / MULTIPLEXOR 8 VIAS A 1 VIA.
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