EL PPI 8255

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El PPI intel 8255

Interfase para Perifricos Paralelo

Carlos Canto Q.

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9El circuito PPI (Interfaz Perif Perifrica Programable) 8255A de Intel es un dispositivo programable de entrada/salida de prop propsito general dise diseando para ser usado con microprocesadores Intel. Intel. 9El PPI es un circuito integrado de 40 terminales 9 de las cuales 24 son de entrada/salida y se pueden programar individualmente en 2 grupos de 12 y se puede utilizar en 3 diferentes modos de operaci operacin. 9Contiene 3 puertos programables paralelos de 8 bits 9Cada puerto tiene un registro 9Tiene tambi tambin un registro de control de los puertos

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Estructura Interna del PPI 8255A

La figura nos muestra la estructura interna de este dispositivo.

Control Control del del grupo AA grupo

Grupo A Grupo A Puerto A Puerto A

E/S PA0-PA7

BUS DE DATOS

D0-D7

Buffer de Buffer de bus de bus de datos datos

Grupo A Grupo A Puerto C Puerto C 4 altos 4 altos BUS DE DATOS INTERNO 8 BITS Grupo B Grupo B Puerto C Puerto C 4 bajos 4 bajos

E/S PC7-PC4

E/S PC3-PC0

RD WR A0 A1 RESET CS Lgica de Lgica de control control de de escritura/ escritura/ lectura lectura Control Control del del grupo BB grupo Grupo B Grupo B Puerto B Puerto B E/S PB7-PB0

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DISTRIBUCIN DE TERMINALES DEL 8255

PA3 PA2 PA1 PA0 RD CS GND A1 A0 PC7 PC6 PC5 PC4 PC0 PC1 PC2 PC3 PB0 PB1 PB2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 PA4 PA5 PA6 PA7 WR RESET D0 D1 D2 D3 D4 D5 D6 D7 VCC PB7 PB6 PB5 PB4 PB3

D0-D7 RESET CS RD WR A0,A1 PA7-PA0 PB7-PB0 PC7-PC0 VCC GND

BUS DE DATOS ENTRADA DE RESET SELECCIN DE CHIP ENTRADA DE LECTURA ENTRADA DE ESCRITURA DIRECCIN DE PUERTOS PUERTO A PUERTO B PUERTOC ALIMENTACIN +5V TIERRA

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Tabla de verdad de la operacin del PPI 8255

A1 0 0 1 . 0 0 1 1 . x 1 x . 0 1 0 1 . x 1 x A0 0 1 0 . 1 1 1 1 . x 0 1 RD 0 0 0 . 0 0 0 0 . x 1 1 WR 1 1 1 . 0 0 0 0 . 1 0 0 CS 0 0 0 operacin de entrada (leer) Puerto Abus de datos Puerto Bbus de datos Puerto CBus de Datos operacin salida (escribir) Bus de datospuerto A Bus de datospuerto B Bus de datospuerto C Bus de datosreg. control Funcin de deshabilitado Bus de datos en tri state Condicin ilegal Bus de datos en tri state

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PROGRAMACIN DEL PPI 8255

a Los 3 puertos se programan en grupos a El grupo A est formado por el puerto A y la parte alta del puerto C a El grupo B est formado por el puerto B y la parte baja del puerto C

EL PPI 8255 PALABRA DE CONTROL

D7 D7 D6 D6 D5 D5 D4 D4 D3 D3 D2 D2 D1 D1 D0 D0

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FORMATO DE LA DEFINICIN DEL MODO

GRUPO GRUPOB B Puerto PuertoCC(bits (bitsbajos) bajos) 1=entrada 1=entrada 0=salida 0=salida Puerto BB Puerto 1=entrada 1=entrada 0=salida 0=salida Seleccin Seleccinde demodo modo 0=modo 00 0=modo 1=modo1 1=modo1 GRUPO GRUPOA A Puerto PuertoCC(bits (bitsaltos) altos) 1=entrada 1=entrada 0=salida 0=salida Puerto AA Puerto 1=entrada 1=entrada 0=salida 0=salida Seleccin Seleccinde demodo modo 00=modo 00=modo00 01=modo1 01=modo1 1x=modo2 1x=modo2 Carlos Canto Q.

Bandera Banderade deactivar activarmodo modo 1=activo 1=activo

EL PPI 8255 PALABRA DE CONTROL

D7 D7 D6 D6 D5 D5 D4 D4 D3 D3 D2 D2 D1 D1 D0 D0 Bit Bitset/ set/rest rest 1=set 1=set 0=reset 0=reset Bit seleccionado 0 1 2 3 4 5 0 1 0 0 1 1 0 0 1 1 0 0 0 0 0 1 0 1

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No importa

6 7 1 1 B0 1 1 B1 0 1 B2

bandera banderade deactivar/desactivar activar/desactivar bit bit 0=activo 0=activo

FORMATO PARA ACTIVAR/DESACTIVAR UN BIT DEL PUERTO C

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Caractersticas del 8255 operado en modo 0

Se le asigna operaciones de entrada y salida a cada uno de los tres puertos No se usa un protocolo (handshaking) para el intercambio de los datos. Los datos simplemente se escriben a o leen de un puerto especfico

DEFINICIN DEFINICINFUNCIONAL FUNCIONALBSICA BSICADEL DELMODO MODO00

Se Setiene tiene2 2puertos puertosde de8 8bits bitsy y2 2de de4 4bits. bits. Cualquier Cualquierpuerto puertopuede puedeser serentrada entradao osalida salida Las Lassalidas salidastienen tienenLATCH LATCH(cerrojo) (cerrojo) Las Lasentradas entradasno notiene tieneLATCH LATCH Hay Hay16 16posibles posibles configuraciones configuracionesde deentrada/salida entrada/salidaen eneste estemodo modo
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Diagrama de bloques funcional de la operacin del 8255 en modo 0

CPU
BUFFER Bus STATE Busde dedatos datos TRI TRI STATE BUFFER

Puerto A LATCH LATCH Puerto A

Perifrico Perifrico de de salida salida

WR

A1 A0 Selector Selectorde de puertos puertos

8255

Tiene TieneLATCH LATCHa ala la salida, tal que el dato salida, tal que el dato enviado enviadopor porel elCPU CPU queda asegurado queda asegurado yy disponible disponiblepara parael el perifrico de salida. perifrico de salida.El El dato se retiene hasta dato se retiene hasta que quese seescriba escribauno uno nuevo. nuevo.

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Diagrama de bloques funcional de la operacin del 8255 en modo 0

CPU
Bus Busde dedatos datos
BUFFER BUFFER TRI STATE TRI STATE

Puerto PuertoA A

Perifrico Perifrico de de entrada entrada

RD

A1 A0 Selector Selectorde de puertos puertos

8255

Operado Operado como como entrada, no entrada, notiene tiene latch. Esto implica latch. Esto implica que queel elperifrico perifricode de entrada debe entrada debe sostener sostenerel eldato dato hasta que hasta quela laCPU CPUlo lo lea . lea .

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Ciclo de mquina de Entrada/Salida del Z80

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Caractersticas del 8255 operado en Modo 1 (Strobed Input/Output)

La transferencia de datos de E/S hacia o de puertos especficos se realiza con seales de control o de Handshaking. Es un modo de transferencia concertada DEFINICIN FUNCIONAL BSICA DEL MODO 1
El puerto A y el puerto B usan las lneas del puerto C para generar o aceptar seales de handshaking en modo de pulsos (strobes). Caractersticas: Se tienen 2 grupos (grupos A y B) Cada grupo contiene 8 bits de puerto de datos y 4 bits de puerto de control/datos. Cada puerto de datos de 8 bit puede usarse como entrada o como salida independientemente. Tanto las entradas como las salidas se latchean. El puerto de 4 bits se usa para control y status del puerto de datos de 8 bits.

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Seales de Control cuando el Puerto (A o B) est definido como ENTRADA

STB (Strobe (Strobe Input): Input): Un nivel bajo en esta entrada, carga los datos en el latch de entrada. IBF (Input (Input Buffer Full F/F): Un nivel alto en esta salida indica que el dato ya fue cargado en el latch de entrada. IBF se pone en alto por un nivel bajo en STB y se pone pone en bajo debido al flanco positivo de la entrada RD. INTR (Pedido de Interrupci Interrupcin): Un nivel alto en esta salida se puede usar para interrumpir al P. INTR se pone en alto cuando STB est est en 1, IBF est est en 1 e INTE est est en 1. Se pone en 0 con el flanco negativo de RD.
Carlos Canto Q.

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El 8255 operado en modo2

EL 8255 PROGRAMADO PARA OPERAR EN MODO 2 HACE BIDIRECCIONAL AL PUERTO A Y EL PUERTO C PROPORCIONA LAS LNEAS DE CONTROL DE LA TRANSFERENCIA

Carlos Canto Q.

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El 8255 operado en modo2

OPERANDO SOLO COMO ENTRADA

OPERANDO SOLO COMO SALIDA

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Ejemplo de Conexin del PPI con el Z80

Bus Busde deDatos Datos

Use un decodificador 74LS138 para asignarle al PPI una direccin base de 10H Grupo A

RST

RD IORQ

RD WR A0 A1 Bus de Direcciones (Bajo) Bus de Direcciones (Bajo)

Puerto A Puerto CL

Z80 Z80 A0 A1
A2 A3 A4 A5 A6 A7 RESET Circuito Circuito de reset de reset

WR

PPI PPI 8255 8255

Puerto CH Puerto B
CS

RESET

Direcciones Direcciones vlidas vlidaspara parael el PPI: PPI: 10h 10h puerto puertoA A 11h puerto 11h puertoB B 12H 12H puerto puertoC C 13H 13H r.r.control control

74LS138
A2 A3 A5 A6 A7 A4 A B C G1A G1B G2 Y0

Grupo B
Seleccin del chip 8255 A7 0 A6 0 A5 0 A4 1 A3 0 A2 0

Seleccin de puerto del PPI

RESET

A1 X

A0 X

Carlos Canto Q.