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Cours Xilinx 2006
Cours Xilinx 2006
Franois Verdier
www-etis.ensea.fr/~verdier/ Universit de Cergy-Pontoise Laboratoire ETIS - UMR CNRS 8051
Plan du cours
1 - Technologie et densit 2 - La famille des circuits logiques
2.1 - Les fonctions logiques 2.2 - Les technologies
4 - Mthodologie de conception
4.1 - Le flot de conception 4.2 - Les Intelectual Properties 4.3 - La production en volume
8 - Conclusion 9 - Pistes
1 - Technologie et densit
Les systmes lectroniques modernes sont de plus en plus complexes, Les contraintes de taille, de puissance dissipe et de performances sont de plus en plus svres (tlphonie mobile, ordinateurs, traitement du signal, de l'image, etc...). Accroissement spectaculaire des densits.
Pistes de cuivre
Soudure
Les contraintes physiques, technologiques et commerciales imposent aujourd'hui la conception de systmes de plus en plus : - compacts, - conomes en nergie, - rapides concevoir, - fiables et peu coteux. La contrainte de time to market devient la plus importante et rend inefficace dsormais les cycles classiques de dveloppement / vrification / ralisation physique. => besoin d'une technologie fiable, abordable et souple...
La logique standard Les mmoires (RAM, PROM, EPROM...) Les rseaux logiques programmables (PLA, PLD, EPLD, CPLD...) rseaux ET/OU technologie fusibles/anti-fusibles rseaux logiques programmables sur site (FPGA)
S = (A . B) + C
A B C
A B C
S = A.B + C
LUT ET
LUT
LUT
C
LUT OU
A B
OU
C
S = A.B + C
Cellule mmoire
FPGA
anti-fusibles
SRAM
Les circuits FPGA SRAM deviennent des solutions de remplacement avantageuses pour les systmes numriques haute intgration. Les cycles de dveloppement et de prototypage (test et vrification en conditions relles) sont acclrs et mme confondus. Spcification Conception Vrification Ralisation
Un FPGA ralise une fonction logique complexe. Il est programmable, et re-programmable dans son environnement Les circuits FPGA XILINX sont disponibles en de nombreuses configurations de taille, de vitesse et de prix Des outils logiciels puissants et automatiques permettent de raliser facilement un systme sur FPGA.
198 5 /8 6 1994 Nom bre de Tra nsist ors Nom bre de Port es Couches de Mt a l 85 K 800 2 3 ,5 M 25 K 3
58K - 1M 180 - 512 1728 - 27K 32K - 131K 40K - 10M 88 - 1108 256 - 61K
* produits obsoltes
Un FPGA est un rseau (matrice) de blocs combinatoires et squentiels (CLB) Des blocs dentre/sortie (IOB) sont associs aux broches du circuit Les CLB et IOB sont interconnects entre eux par des dispositifs varis Les matrices sorganisent de 8x8 128x120
CLB
CLB
CLB
CLB
CLB
CLB
Seuil dentre TTL ou CMOS Slew-rate programmable Buffer de sortie programmable en haute
impdance Entres et sorties directes ou mmorises Inverseur programmable
Routage inter-CLB
Circuit principal
3.8.1 - XC4000X
La technologie volue (premier FPGA avec une technologie 0.25 microns) et la densit des circuits augmente...
3.8.1 - XC4000X
Les performances augmentent avec la finesse de la technologie
Frquences inter-circuits
Frquences intra-ciruits
Device XCV50 XCV100 XCV150 XCV200 XCV300 XCV400 XCV600 XCV800 XCV1000
Avec la densit qui augmente, intgration de la notion d' Intelectual Properties (IP = Macro-Cellules tierces)
XC2V40 XC2V80 XC2V250 XC2V500 XC2V1000 XC2V1500 XC2V2000 XC2V3000 XC2V4000 XC2V6000 XC2V8000 XC2V10000
Blocs d'E/S
Blocs de mmoire
Multiplieurs 18x18
4 - Mthodologie de conception
Les systmes concevoir devenant de plus en plus complexes, les types de descriptions deviennent de plus en plus varis : - schmas, - VHDL structurel, fonctionnel, - ABEL (machines tats), Verilog, - code C / C++ ? Plus les systmes deviennent complexes concevoir, plus les tapes de vrification sont ncessaires : - simulation fonctionnelle, - analyse des timings (chemins critiques), - simulation post-routage (temporelle),... Avec l'augmentation de la densit des circuits, les notions de placement gomtrique deviennent indispensables : - floorplanning
Spcification C
Bibliothque IP
Programmation du composant
Modle de composant
Validation
Microprogram cont roller Micro Cont roller 32-bit Configurable RISC Processor D8 0 5 3 0 8 -bit Micro Cont roller C2 9 0 1 Microprocessor Slice W 6 5 C0 2 S Micro Processor M in i-RISC Micro Processor Op e n RISC-1 0 0 0 RISC Processor La va CORE Jav a Microprocessor Fr e e -RISC8 Microprocessor LEON-1 SPARC-com pat ible Micro Processor
IP
Applica t ion
Encode ur Re e d-Solom on Transm ission de donnes D code ur Re e d-Solom on Transm ission de donnes Int e r fa ce PCI-X Cont r le ur H DLC Bus de com m unicat ion Connect ion couche physique
FPGA
Le concept de FCCM
Processeur hte Rseau d'interconnexion Plusieurs circuits FPGA
Mem.
Mmoires de travail
9 20 4 /FPGA 2 x XC402 5 T9000 64Ko + 8Mo Tran spu t er DS-Lin k DVC1 2 x XC401 3 1 Mo + FIFOs Sbu s EDgAR-2 4 x XC401 3 PCI Funct ional Memory Comput 8er x XC401 0 + 3 x XC401 3 1 Mo PCI LIRMM 2 x XC401 3 TMS 3 2 0C40 2 x 1 Mo ISA ou Sbu s MARC-1 2 5 x XC4005 6 Mo Sbu s MORRPH-ISA 6 x XC402 5 Ddi CARMeN VIRTEX XCV1 000 ARM 8Mo + 2 Mo PCI, CAN, et c... OPART 2 x XC402 8EX Pen t iu m + PPC2 Mo + FIFO Com pact PCI ARDOISE ATMEL At 40K DSP 2 Mo / m odu le Ddi
FPGA XC3090
DSP
Rseau FPGA
Form alisat ion des lan gages de descript ion : H a n d e lC LCC Sy st e m C Anglet erre Lan gage de descript ion m ix t e (OCCAM) Univ . de Virgin ie Lan gage m ix t e DSP + FPGA COWARE / Fron t ier / Sy n opsy s Lan gage et com pilat eu r C+ + m ix t e
Analyse du code
Extraction du paralllisme
Compilateur squentiel
Place / Route
Traduction
Dveloppement
ANALYSE
SYNTHESE
Rsultats de test
Modle temporel
Partitionnemen t
Modle Bus
Amlioration
Cible RTOS
Carte m re + 3 m odules
Proc esse ur front-end de c ontrle des c onfigurations ADSP SHARC 21161 Rec o nfig uration pa rtielle et dy nam iq ue des c irc uits FPGA AT MEL AT 40K40
Architecture dARDOISE :
op1
op2
Conf. Deriche1
GTI1 BC Mmoire 256kx32 GTI2
IN
FPGA GTI1
Deriche 1
FPGA GTI2
OUT
Mmoire 256kx32
IN
FPGA GTI1
Deriche 1
FPGA GTI2
OUT
Mmoire 256kx32
IN
FPGA GTI1
Deriche 2
FPGA GTI2
OUT
Mmoire 256kx32
IN
FPGA GTI1
Contours
FPGA GTI2
OUT
Mmoire 256kx32
IN
FPGA GTI1
Fermeture 1
FPGA GTI2
OUT
Mmoire 256kx32
IN
FPGA GTI1
Fermeture 2
FPGA GTI2
OUT
Mmoire 256kx32
IN
FPGA GTI1
Rgion 1
FPGA GTI2
OUT
Mmoire 256kx32
IN
FPGA GTI1
Rgion 2
FPGA GTI2
OUT
Mmoire 256kx32
IN
FPGA GTI1
Deriche 1
FPGA GTI2
OUT
Mmoire 256kx32
PPC 405
Mmoire
PPC 405
Ethernet I/O
Internal Configuration Acces Port
Une famille de composants plate-forme diffrencis en fonction des besoins : LX : logique haute performances FX : TS trs hautes performances SX : traitement embarqu et connectivit rapide
--
13,824
48
72
96
160
200
240
288
336
864 4
1,296 8
1,728 8
2,880 8
3,600 12
4,320 12
5,184 12
6,048 12
160 32 --
224 48 --
320 64 --
320 64 --
384 80 --
480 96 --
480 96 --
480 96 --
--
--
--
--
---
--
--
--
-4,875,392 320
-8,037,312 448
-12,647,680 640
-18,315,520 640
-24,101,440 768
-31,818,624 960
-41,863,296 960
-50,648,448 960
--
Logic Cells
12,312
19,224
41,904
56,880
142,128
36
68
144
232
552
648
1224
2,592
4,176
9,936
12
20
160
160
224
288
448
XtremeDSP Slices
32
32
48
128
192
PowerPC Processor Blocks 10/100/1000 Ethernet MAC Blocks RocketIO Serial Transceivers
12
16
24
5,017,088
7,641,088
15,838,464
22,262,016
50,900,352
Max SelectIO
320
320
448
576
896
Architecture interne organise autour dun rseau de communication : Processeur central intgr (ARM 32 bits) Mmoire intgre Ressources dentre/sortie Priphriques Zone reconfigurable dynamiquement (64 ALUs reconfigurables) Applications de type multimdia
8 CONCLUSION
Lvolution des performances de la technologie reconfigurable rend les RSoC conomiquement faisables et meilleurs candidats pour les machines de type plateformes. La technologie est mre, matrise et les concepts de configuration statique largement accepts. Les SOPC et RSoC deviennent de plus en plus intgrs, parallles et htrognes. Leurs applications se dplacent progressivement vers le temps rel mou et dur . Besoin de dvelopper des mthodologies dexploitation efficace de ces machines : OS embarqus temps-rel mthodologies de conception par composants exploitation de la reconfiguration dynamique en ligne
9 PISTES
Le challenge scientifique est aujourdhui de concevoir des plateformes embarques totalement autonomes dotes des capacits de reconfiguration partielle dynamique (RSoC).
Complexit architecturale + complexit des applications + htrognit des ressources + HW/SW = nouvelles mthodologies de conception
Applications : radio-logicielle, plate-formes multimdia portables, contrle/commande embarqu Ressources : processeurs RISC (ARM, PPC), processeurs DSP, Contrleurs, mmoire(s), bus, rseaux, IP ddies, ARD, I/O Concepts : Reconfiguration dynamique (ARD), routage dynamique (rseaux), SW+HW, RTOS, paralllisme, squentiel, reprogrammabilit en ligne , qualit de service Mthodes : Gnie logiciel, modlisation, concepts objets, portabilit, validation haut niveau
OS pour SOC+ARD Interconnexions (rseau, bus...) Communications flexibles noyau noyau noyau noyau noyau Communications flexibles noyau noyau noyau
MV
MM ARD1
MM
MV
MV ARD2
MM
Reconf. HAL
Reconf. HAL
Proc.
DSP
non-reconfigurable
reconfigurable
OS pour ARD
Gestion des communications
entrepot de config.
OS_createMV()
main
OS_createMM()
MODULE MATERIEL
MACHINE VIRTUELLE
PROCESSEUR CENTRAL
OS pour ARD
mmoires de tches
OS pour ARD
Ordonnancement
Premption matrielle
Zone reconfigurable