ASIGNATURA CODIGO

PROFESOR

: LABORATORIO DE ELECTRONICA : 11021-0-A

: H. Lira A.

Anexo a PRUEBA Final / 1er Semestre 2013

Nombre del Alumno:

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Experiencia N1.
INSTRUMENTACION Y RECTIFICADOR BASICO DE 1/2 ONDA. Para medir en figuras 1.1 y 1.2 se dispone de 1 Multitester, con resistencia interna Ri=10 Mcon selector para medir voltajes AC, DC, Hz, ., y de osciloscopio con Ri= 1M, sonda atenuacin por 10 y sonda atenuacin por 100. Figura N 1.1:

Figura N 1.2:

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Experiencia N2.
RECTIFICADORES ONDA COMPLETA con FILTRO CAPACITIVO y REGULADOR DE VOLTAJE INTEGRADO TIPO SERIE. Figura N 2.1:

Figura N 2.2

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Experiencia N3:
AMPLICADORES OPERACIONALES, AMPLIFICADOR DE SEALES y FILTROS ACTIVOS.

Ganancia de Voltaje en Circuito Abierto en funcin de la frecuencia.

GRAFICO 3.1a.-

GRAFICO 3.1b

Figura 3.1a

Figura 3.1b

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Anexo a PRUEBA Final / 1er Semestre 2013

Figura 3.2

Figura 3.3

Figura 3.4

Figura 3.5

Figura 3.6

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Anexo a PRUEBA Final / 1er Semestre 2013

Experiencia N4: GENERADORES DE SEALES con AMPLIFICADORES

OPERACIONALES (Onda CUADRADA y Onda SINUSOIDAL). Ganancia de voltaje en circuito abierto en funcin de la frecuencia del amplificador operacional GRAFICO 4a : LM741C. GRAFICO 4b : LM318.

Figura N 4.1:

Figura N 4.2

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Experiencia N5:
AMPLIFICADORES DE POTENCIA DE AUDIO FRECUENCIAS: Circuito Integrado TDA2002

Figura 5.1.
Diagrama de bloques interno del amplificador TDA2002.

Figura 5.2a.

Grfico de Figura 16 de datasheet del amplificador TDA2002 Ganancia en Circuito Abierto en funcin de la frecuencia.

Figura 5.2b.
PUNTO DE OPERACIN CORRIENTE CONTINUA

Figura 5.3. Circuito Experimental .

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Experiencia 6: GENERADORES DE SEALES con TIMER Integrado ( Timer 555).

Figura 6.1: Estructura interna TIMER 555 Figura 6.2: Circuito Generador onda
rectangular (corresponde a Circuito N1 de la gua)

Figura 6.3: Circuito Generador onda cuasi

cuadrada (corresponde a Circuito N2 de la gua)

Figura 6.4: Circuito Generador pulso

(corresponde a Circuito N3 de la gua)

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Experiencia 7:
COMPUERTAS LOGICAS, FUNCIONES LOGICAS, SUMADORES Y COMPARADORES DE MAGNITUD

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Anexo a PRUEBA Final / 1er Semestre 2013

SUMADOR COMPLETO DE 4 BITS: 74 LS 83 A

SN54/74LS83A

FULL ADDER 74LS83A

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Anexo a PRUEBA Final / 1er Semestre 2013

COMPARADOR de 4 BITS: 74 LS 85

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Experiencia 8:

CONVERSORES DE CODIGOS, DISPLAY de 7 SEGMENTOS FLIP-FLOP Y CONTADORES.

CONVERSORES DE CODIGOS BCDDISPLAY 7 SEGMENTOS 74LS247, Decodificador BCD - 7 segmentos

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Anexo a PRUEBA Final / 1er Semestre 2013

FLIP-FLOP JK: 74LS76A

74LS76A - DUAL JK FLIP-FLOP MODE SELECT -- TRUTH TABLE OPERATING MODE Set Reset (Clear) * Undeterminated Togle Load "0" (Reset) Load "1" (Set) Hold INPUTS SD L H L H H H H CD H L L H H H H J X X X h l h l K X X X h h l l OUTPUTS Q H L H q L H q Q L H H q H L q

74LS76 - FF

74LS76 - FF

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Anexo a PRUEBA Final / 1er Semestre 2013

CONTADOR BINARIO DE 4 BITS: 74 LS 93

A gated AND asynchronous Master Reset (MR1 MR2) is provided on all counters which overrides and clocks and resets (clears) all the flip-flops.

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Anexo a PRUEBA Final / 1er Semestre 2013

CONTADOR DECIMAL (BCD): 74 LS 160A

Inputs.

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Anexo a PRUEBA Final / 1er Semestre 2013

CONTADOR SINCRONO UP/DOWN. 74 LS 192

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Anexo a PRUEBA Final / 1er Semestre 2013

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Anexo a PRUEBA Final / 1er Semestre 2013

Experiencias 9: APLICACIN DE PUERTAS LGICAS CONVERSOR GRAY A BINARIO

DIAGRAMA LOGICO DEL CONVERSOR: Se requieren 3 puertas OR-Exclusivo de 2 entradas

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Anexo a PRUEBA Final / 1er Semestre 2013

Decodificador BCD a Decimal: 74 LS 42

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Anexo a PRUEBA Final / 1er Semestre 2013

LATCH DE 4 BITS: 74 LS 75

ENABLE H L L

tn D H L

tn+1 Q H L

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Anexo a PRUEBA Final / 1er Semestre 2013

ENCODER: 74 LS 147
Codificador de prioridad 10 lneas a 4 lneas

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Anexo a PRUEBA Final / 1er Semestre 2013

Experiencias 10:

APLICACIN DE PUERTAS LOGICAS Y FLIP FLOP

MULTIPLEXER DE 4 BITS: 74 LS 153

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Anexo a PRUEBA Final / 1er Semestre 2013

DEMULTIPLEXER DE 4 BITS: 74 LS 155

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Anexo a PRUEBA Final / 1er Semestre 2013 Combinacin en cascada de MULTIPLEXER y DEMULTIPLEXER
Entrada G (STROBE o ENABLE) G = 0 Habilita G = 1 desahabilita
1Y0 1Y2 1Y3
Q0 Q1 Q2 Q3

C0 C1 C2 C3

MULTIPLEXER 74LS153 A B

Y OUT

C1 DATA IN

DEMULTIPLEXER 1Y1 74LS155 A B

QB CLOCK

QC RO(1)

INB CONTADOR
BINARIO 74LS93

RO(2) Nota: "EN" de MULTIPLEXER y "EN" de DEMULTIPLEXER poner en LOW FIGURA 1: Cascada de MULTIPLEXER y DEMULTIPLEXER controlados por CONTADOR

NOTA: La nomenclatura a usar depende de la hoja de datos (Ej de NATIONAL o de MOTOROLA para el contador y en general para cada Circuito integrado) En contador: Para cuenta Bi quinary y usando salidas QB y QC CLOCK por IN B (CP1) QD conectado a IN A (CP0) RO(1) (MR1) o RO(2) (MR2) se debe conectar a 0 Volt En Multiplexer: Entrada DATA paralelo por C0, C1, C2 y C3 Salida serie por Y Entradas A y B = Select Inputs

REGISTRO DE DESPLAZAMIENTO de 4 bits: 74 LS 95B

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Anexo a PRUEBA Final / 1er Semestre 2013

74LS95 Shift Register de 4 bits

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