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CONTADOR

OBJETIVO: Realizar un contador, que cumpla con la serie 543217 de izquierda a derecha. MARCO TEORICO: Un contador es un arreglo de Flip Flops que progresa de estado en estado en respuesta a un suceso, donde un suceso puede ser un ciclo de la seal de reloj. El contador cuenta el nmero de sucesos. Caractersticas 1.-Un nmero mximo de conteo (mdulo del contador) 2.-Cuenta ascendente o descendente 3.-Operacin sncrona o asncrona 4.-Autnomos o de autodetencin Un Flip Flop tiene 2 estados y un arreglo de n Flip Flops puede tener 2^n estados. El nmero de estados que cuenta el contador antes de volver a su estado inicial se denomina mdulo o mod. Contadores Asncronos. Todos los FFs no estn controlados por la misma seal de reloj (FIG1).

Figura 1

Contadores Sncronos

Todos los FFs estn controlados por la misma seal de reloj (FIG2).

Figura 2 Contador de anillo: Contador sncrono generado a partir de un registro de desplazamiento conectado para desplazar cclicamente a la derecha. Despus de n ciclos el contador vuelve a su estado inicial (FIG 3).

Figura 3 Este contador es muy simple y es extremadamente fcil, pero utiliza los Flip Flops de una forma no muy ptima. Contador Asncrono de mdulo 2 n: Arreglo de n FF que permite dividir la frecuencia del reloj inicial en 2^n veces (FIG5 Y FIG4)

Figura 4

Figura 5

MAQUINA DE ESTADOS FINITOS (FSM) La gran mayora de algoritmos son implementados en software, esto se debe principalmente a la flexibilidad y facilidad de programacin de los microprocesadores. Algunos algoritmos no pueden implementarse solo en software. Las razones pueden variar de acuerdo a la aplicacin pero frecuentemente hacen referencia a una capacidad de procesamiento que NO PUEDE obtenerse con microprocesadores. La solucin para implementar estos algoritmos es utilizar hardware. Cuando un algoritmo se implementa en hardware, las maquinas de estado se emplean para acompaar la tarea (control). Una maquina de estados puede ser de la complejidad que se quiera y funciona de forma similar al software. La forma ms simple de maquina de estados es un contador. Una FSM descompone un algoritmo en pasos (estados). Las transiciones entre estado pueden depender de una condicin o evento, o pueden producirse en forma incondicional. Las condiciones y eventos estn asociados a las entradas del circuito.

Las maquinas de estado se representan por medio de Diagramas de Estados y Tablas de Transicin de Estados DIAGRAMA DE ESTADOS: El Diagrama de Estados describe el comportamiento de un circuito secuencial en forma grfica. Una FSM siempre tendr un diagrama de estados asociado. Los Estados del circuito se simbolizan como crculos y se etiquetan con letras maysculas. Las transiciones entre estados se representan con flechas. Estas se rotulan con las entradas y el valor de estas que produjo la transicin. Las salidas pueden aparecer ya sea en las flechas o en los crculos. Ejemplos de Diagramas de Estado (FIG 6)

Figura 6

La tabla de transicin de estados es otra forma de representar circuitos secuenciales y FSMs. Es utilizada principalmente en el algoritmo de diseo del sistema secuencial.

ESTADO ACTUAL

ESTADO SIGUIENTE 0 1 B D D D A

SALIDA

A B C D E

A C B E A

0 0 1 0 1

Diagrama de bloques de un circuito tipo moore: Los circuitos cuyas salidas solamente son funciones del estado se denominan Circuitos Moore. En los Circuitos Moore las salidas se introduce dentro del estado, ya que la salida depende solamente del estado.

Figura 7 Circuitos Mealy.- Si las salidas de un circuito dependen del estado actual y de las entradas se denominan Circuitos Mealy. Estando en un estado si preguntamos por el valor de la salida, podemos no tener respuesta hasta que no se especifique el valor de la entrada en el siguiente intervalo.

Figura 8 MATERIALES: 74LS04 74LS08 74LS32 74LS76 74LS48 Display Reloj Simulador multisim

DISEO: Como la secuencia que debe aparecer en el display es 543217, debemos elaborar un diagrama de estado (fig9).

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Figura 9

Una vez hecho el diagrama de estados, procedemos ha realizar tabla de estados. ESTADO ACTUAL QA QB QC 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 1 1 1 ESTADO FUTURO QA+1 QB+1 QC+1 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 1 1 1 1 0 1 FF1 JA 1 X X 0 0 1 X KA X 0 1 X X X 0 JB 0 0 1 X X 1 X FF2 KB X X X 0 1 X 1 JC 1 X 1 X 1 X X FF3 KC X 1 X 1 X 0 0

Ahora procedemos a simplificar la tabla por medio de lso diagramas de karnaugh. a) QA/QBQC 0 1 b) QA/QBQC 0 1 0 X 1 1 X 11 X c) QA/QBQC 0 1 0 1 1 1 11 X X 10 10 X 0 1 X 1 1 X 11 X 10

d) QA/QBQC 0 1 0 X X 1 X X e) QA/QBQC 0 1 0 1 X 1 1 X f) QA/QBQC 0 1 0 X X 1 1 11 1 10 X 11 x X 10 1 11 1 10

Este diseo empezara a funcionar en 0 pero como nos piden que empiece desde 5, entonces utilizaremos el terminal BI/RBO del 74ls48 para anular el 0 cuando este aparezca, empezando as del 5. Esto se lograra con la combinacin lgica:

Ahora procedemos a implementar el diseo en proteus-isis.

Figura 10

CONCLUSIONES: Cuando el contador debe excluir a cero del conteo, deber utilizarce las patilla BI del 74ls48, colocando a tierra en ese caso. El contador sincronico, en el orden 543217 puede lograrse utilizado Flip - Flops y lgica conbinacional.