TD Systmes Embarqus chap.

Co-design IMI 5 Exercice 1 : Architectures SoC ( System-on-a-chip )

Hamdi.M

Il sagit de concevoir un systme embarqu pour contrler et superviser une chaine industrielle permettant entre autre de remplir les fonctions suivantes : a) b) c) d) Acquisition des donnes. Envoi des informations via Zigbee XBee Wi-Fi . Controller un servomoteur par signal MLI. Communication Ethernet haute performance.

Taches

1. Allocation des ressources : On se rfrant au cours sur les proprits Cost, flexibility, Perfermance , energy , choisissez une architecture convenable parmi les trois suivantes : Architecture 1 : ASIP, ASIC, FPGA Architecture 2 : FPGA, ASIC ERTEC 400 real time Ethernet , module 4214A-XBEE Architecture 3 : ASIC, GPP, ASIP 2. Partitionnement Mapping : On donne le tableau suivant : IP mli
(FPGA)

IP PID
(FPGA)

IP Envoi via Ethernet

(FPGA)

IP reconnaissance dimages (FPGA) Pdyn

(mW)

GPP (cpu) Texec

(ms)

ASIC

Texec
(ms)

Pdyn
(mW)

Texec Pdyn
(ms)

Texec

Pdyn
(mW)

Pdyn
(mW)

Pdyn

Texec Pdyn

(mW) (ms)

(mW) (ms)

(mW) (mm2)

T0 T1 T2 T3

1.5

1.0 2.7 1.6 0.9 0.4

54.6 85.3 1.8 2.4

3.2 4 .1 3.5 4.5

1.4 2.1 0.5 1.7

1.6 2.0 1.7 3.1

5.1 7.3 1.6 18.2

T1 : Acquisition des donnes T0 : gnration dun signal MLI T3 : Interface pour Zigbee T2 : Communication Ethernet haute performance. Choisissez une rpartition matrielle convenable pour remplir lensemble de ces fonctions. 3. Ordonnancement : On se basant sur la rpartition suivante et en se rfrant au cours, proposer un ordonnancement Scheduling pour le cycle de taches ci-dessous page 2/2 toute en respectant une chance temporelle deadline de 7ms : Rpartition : T0 sur (FPGA), T1 sur (FPGA), T2 sur FPGA, T3 sur ASIC.

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