UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS Ciclo Acadmico 2012 - II

FACULTAD DE INGENIERA ELCTRONICA Y ELECTRICA Fecha: 11-12-2012

ESCUELAS ACADEMICO PROFESIONALES Duracin: 2 Horas

CURSO: ________DISEO DIGITAL__________________________________ COD. CURSO:

TIPO DE PRUEBA: PRACTICA No. Ex. PARCIAL EX. FINAL X EX. SUST.



1. PREGUNTA 1: Implemente una ruta de datos con la siguiente caracterstica:

Un banco de 1 registros W de 8 bits.
Un ALU que es capaz de realizar las siguientes operaciones:
o F A + B
o F A B
o F B + 1
o F B 1
o F A
o F B
o F 0
o F A AND B
Tiene la capacidad de acceder de forma directa a una memoria con una capacidad de 128 bytes.
Las operaciones pueden ser:
o Reg Reg vs Inmediato
o Reg Reg vs Memoria.
o Memoria Reg vs Memoria
Se le pide:
a. Dibujar la ruta de datos (1 punto)
b. Encontrar la palabra de comando utilizada de forma optimizada(2 puntos)
c. Encontrar todas las instrucciones posibles (2 puntos)
d. Escribir las instrucciones para realizar la siguiente operacin (2 puntos):
i. VAR1 = [(VAR2 + 15) (VAR3 + 17)]*2
e. Implemente el cdigo VHDL del registro (1 punto).
f. Asumiendo que existe los componentes: ALU, SRAM, MUX2A1 escribir el cdigo VHDL de toda
la ruta de datos (4 puntos)

2. PREGUNTA 2: Escribir el cdigo VHDL para implementar un generador para la siguiente secuencia:
110XY1 donde X debe conmutar entre 1 y 0 cada vez que se genera, Y debera comportarse de forma
inversa a X. Ejemplo:

110011 110101 110011 110101 .. (4 puntos)



Cada bit se genera con un pulso de reloj.









3. PREGUNTA 3: Implementar utilizando el estilo estructural (4 puntos):
















































EL PROFESOR