Sistemas Secuenciales 1

Universidad Catlica de Santa Mara
P.P. Ingeniera Mecnica, Mecnica-Elctrica y Mecatrnica.
Circuitos Electrnicos II
Sistemas Secuenciales
M.Sc. Sergio Mestas R.
Introduccin
Hasta hoy todo era combinatorio
Las salidas dependan nicamente de las entradas en ese
momento.
Sistemas Secuenciales o tambin llamados Maquinas

de Estados Finitos.
La salida no solo depende de la entradas presentes,
tambin depender de la historia pasada, de lo que
sucedi antes.
Ejemplos clsicos
Tipos de circuitos secuenciales

Existen dos tipos de circuitos secuenciales
Sincrnicos: Son sistemas cuyo comportamiento puede
definirse a partir del conocimiento de sus seales en
instantes discretos de tiempo.
Asincrnicos: Depende del orden que cambien las
seales de entrada y pueda ser afectadas en un instante
dado de tiempo.
Sistemas Sincrnicos (Sncronos o con clock)

Son sistemas que actan bajo un control de tiempo, este
control se denomina reloj (clock).
Clock: es una seal que se alterna entre los valores lgicos 0 y 1
en un periodo regular.
T
Fig. 1: Seales de Clock
Caractersticas del Clock (Reloj)

El Periodo (T):
es el tamao en tiempo de un ciclo.
La Frecuencia (f): es el inverso del periodo, 1/T y est
dada en Hertz (Hz).
Ejemplo:
Una seal con frecuencia de 200 MHz, corresponde a una seal
que tenga un periodo de 5 ns.
En la mayora de los sistemas sincrnicos, los cambios

ocurren en las transiciones donde la seal cambia de 0 a 1
de 1 a 0.
Diagrama conceptual de un sistema

secuencial
Clock
q1
x1
.
.
.
.
.
.
Z1
.
.
.
Memoria
qm
xn
.
.
.
Zk
Lgica Combinatoria
Comentarios sobre el diagrama
Tiene n entradas, (xs)

El clock se comporta como una entrada ms.
Tiene k salidas (zs)
Tiene m dispositivos de almacenamiento binario (qs)
Cada dispositivo podr tener una o dos seales de entrada
Muchos sistemas tiene solo una entrada y una salida, pero
veremos ejemplos con varias entradas e incluso algunos
sistemas que no tienen entradas a no ser el clock.
Memoria: Flip-Flops.
Autmatas de Estado Finitos

Mquina de estados: Modelo matemtico
que describe los circuitos secuenciales
sncronos
E = { E1, ..., En}

Z = { Z1, ..., Zm}
Q = { Q1, ..., Qp}
l:QxEZ
d:QxEQ
conjunto de entradas
conjunto de salidas
conjunto de estados
funcin de salida
funcin de transferencia
Estructura General de un
Circuito Secuencial
Con cada evento de reloj (flanco), el nuevo estado
Q(t+1) es recalculado y las salidas del sistema pueden
variar. La Memoria es la parte secuencial
Autmata de Mealy
La funcin de salida depende del estado
anterior y de la entrada
:QxE Z
:QxEQ
Autmata de Moore
La funcin de salida depende slo del estado anterior.
A cada estado le corresponde de forma inequvoca una
salida
:Q Z
:QxEQ
Diagramas de Estado
Representacin grfica de los Autmatas de Estados
Finitos (Finite State Machines, FSM)
Ejemplo de Diagrama de
Transicin de Estados (DTE)
Tablas y diagramas de estados (1)

Ejemplo de un sistema secuencial:
EJE6: Un sistema con una entrada x y una salida z, de tal
forma que z = 1, si x ha sido 1 por tres pulsos de clock
consecutivos.
Para este ejemplo, el sistema debe almacenar en
memoria la informacin de los ltimos tres estados de la
entrada y producir una salida basada en esa
informacin.
Estado: Lo que se almacena en la memoria es el estado
del sistema.
15

En este ejemplo, la salida depende nicamente del estado
del sistema y que se haya seguido el patrn definido en la
entrada del sistema.
E este tipo de Mquinas de Estado que slo dependen del
estado actual del sistema son llamadas de Modelos Moore
Mquinas Moore, debido a Edward F. Moore*.
* Edward F. Moore, un pionero de las Mquinas de estados, quien
escribi Gedanken-experiments on Sequential Machines, pp 129 153,
Automata Studies, Annals of Mathematical Studies, no. 34, Princeton
University Press, Princeton, N. J., 1956.
16

Herramientas necesarias para describirlo.
Tabla de Estados: es una tabla que describe las
transiciones de una mquina de estados finitos, en otras
palabras, muestra las relaciones funcionales entre las
entradas, salidas y estados de la memoria. Para cada
combinacin y cada estado, indica cual ser la salida y
cual ser el prximo estado despus del siguiente pulso
de clock.
17

Diagrama de Estados: Es una representacin grfica del
comportamiento del sistema, mostrando cada
combinacin de entrada y cada estado, de la misma
forma muestra el resultado de la salida y el valor del
estado siguiente despus de un pulso de clock.
A continuacin veremos la tabla y el diagrama de

estados para el EJE6.
18

Estado
Estado Siguiente
Presente
x=0
x=1
Salida
Tabla y diagrama de estados para el EJE6

En el futuro nos referiremos al Estado Presente por el smbolo q y el Estado
Siguiente por el smbolo q*.
19
Timing Trace (rastreo en el tiempo)

Un timing trace, es un conjunto de valores para las entradas y
salidas arreglados en una forma consecutiva con relacin a
los pulsos de clock. Es usado normalmente para explicar o
clarificar el comportamiento de un sistema.
x
Timing trace para el EJE6
20
Elementos de Memoria
Latches y Flip Flops
21
Latch
Un Latch es un dispositivo binario de almacenamiento,
construido con dos o ms compuertas con
realimentacin.
P
P = (S + Q)
Q = (R + P)
Ecuaciones del sistema
Un Latch con compuertas NOR
S = Set
R = Reset
22
Un Latch con gatillo (Gated)
En este latch, cuando la seal del gate es inactiva, tanto SG y RG sern 0 y el latch
permanece sin cambios. nicamente cuando la seal del gate es 1 el latch podr
recibir el valor 0 1 as como el latch anterior.
23
El Flip Flop
El Flip Flop es un dispositivo de almacenamiento
binario con clock.
Bajo operaciones normales este dispositivo
almacenar un 1 un 0 y slo cambiarn estos valores
en el momento que ocurra una transicin del clock.
Las transiciones que pueden producir cambios en el
sistema pueden ser cuando el clock va de 0 a 1, disparo
por rampa de subida (leadign-edge triggered), o cuando
el clock va de 1 a 0, disparo por rampa de bajada
(trailing-edge triggered).
24
Rampas de subida y de bajada

Clock
1
Rampa de
subida
Rampa de
bajada
25
Flip Flop tipo D (1)

Existen varios tipos de Flip Flops, nos concentraremos
en dos tipos, el D y el JK, el Flip Flop tipo D es el ms
usado y es muy comn encontrarlo en dispositivos
lgicos programables.
Tambien tenemos otros tipos de flip flops como los
SR y T.
26
Flip Flop tipo D (2)

Es el ms sencillo en su operacin.
El nombre proviene de Delay (retardo), ya que su salida es un
reflejo de lo que hay en la entrada con un retardo de un ciclo de
clock.
q
D
q
D
Clock
Clock
D con rampa de bajada
D con rampa de subida
27
Clock
Flanco
Flanco
Flip Flop D, tabla de comportamiento y

diagrama de estados
D
q*
q*
q* = D
Ecuacin
28
Comportamiento de un Flip Flop tipo D

con Rampa de Bajada
Diagrama de tiempo
29
Variacin de la entrada
La salida no se ver
afectada, ya que el
valor de la entrada D
solo es relevante en
el instante de la
rampa de bajada
30
Comportamiento de un Flip Flop tipo D

con Rampa de Subida
Diagrama de tiempo
31
Flip Flops con Clear y Preset

Cualquier tipo de Flip Flop podr contar con estas
entradas asincrnicas, en el caso de Flip Flops tipo D
tenemos:
Clock
PRE
CLR
PRE
CLR
q*
Constante
inmediata
Invalido
32
Normal
Diagrama de tiempo para un Flip Flop

con Clear y Preset
33
Flip Flop SR (Set-Reset)

Tiene dos entradas con el mismo significado que el Latch SR
Tablas de comportamiento
PRE
CLR
q*
34
q*
No permitido
No permitido
Flip Flop SR Diagrama de estados y

Ecuacin
q\SR
00
01
11
10
1
q* = S + Rq
35

SR
36
Flip Flop tipo T (Toggle)

Tiene una entrada T, de tal forma que si T = 1, el Flip Flop
cambia el valor del estado actual y si T = 0, el estado
permanece sin cambios.
Tablas de Comportamiento
Clock
PRE
CLR
q*
37
q*
Diagrama de estados para le Flip Flop T

1
0
0
Ecuacin para el comportamiento del Flip Flop

q* = T
38
Diagrama de tiempo para un Flip Flop T
39
Flip Flop tipo JK
Es una combinacin del SR y del T, siendo as, su comportamiento

es como el SR, con excepcin cuando sus entradas J = K = 1
provoca que el Flip Flop cambie de estado, como si fuera un Flip
Flop T.
J
K
q
q*
Tablas de comportamiento:
J
PRE
CLR
q*
40
Diagrama de estados para le Flip Flop JK

10
11
00
01
JK
00
10
10
11
q\JK
00
01
11
10
1
q* = Jq + Kq
41

JK
42
Anlisis de un Sistemas
Secuencial
43
Anlisis de Sistemas
Secuenciales Sncronos
Objetivo: obtener el DTE a partir de un circuito
Pasos:
Obtener la expresin para la funcin/es de salida
Obtener las expresiones para las funciones de
transicin (entradas a biestables)
Rellenar la tabla de verdad (ecuaciones de
excitacin)
Dibujar el diagrama
El circuito
Las expresiones
Funcin
Z(t)
J1
K1
J2
K2
Expresin
XQ1Q2
X+Q1Q2
X
X
Q2
Tabla de verdad y diagrama
Circuito Secuencial Modelo tipo

Moore con Flip Flops tipo D
Del circuito encontramos:
D1 q1q2 xq1
D2 xq1
z q2
48
Tabla y diagrama de estados del

circuito
0
q1* q2*
q1
q2
x=0
x=1
00
10
00
10
10
11
00
01
00
1
1
0
10
1
1
01
0
49
11
0
Circuito Secuencial Modelo tipo

Moore con Flip Flops tipo JK
J A x K A xB
J B K B x A
Este es un circuito de modelo tipo

Moore, ya que la salida z, que es igual
a A + B, es una funcin del estado, o
sea, el contenido de los flip flops, y no
de la entrada x.
z A B
50
Tabla de estados para el ejemplo

anterior
A* B*
A
x=0
x=1
01
11
00
10
10
01
11
10
Para completar la tabla hay que tener en cuenta las ecuaciones

de entrada de los flip flops y el funcionamiento de cada uno de
ellos para determinar el estado siguiente.
51
Trazado en el tiempo y Diagrama de

tiempos
x
52
Diagrama de Estados para el ejemplo

00
0
1
0
01
1
11
1
1
1
0
1
10
1
53
Ejemplo
con
el
modelo
Mealy
En algunos casos, la salida depende de la entrada actual as como del
valor de los estados actuales.
Este tipo de circuitos son clasificados como sistemas secuenciales de
modelo Mealy.
Un ejemplo de este modelo es este sistema.
54
Ecuaciones
Las ecuaciones de entrada y salida para el circuito son:
D1 xq1 xq 2
D2 xq1q2
z xq1
Como son flip flops tipo D, entonces q* = D
55
Tabla de estados y diagrama de

estados
q1* q2*
q1
q2
x=0
x=1
00
01
0/0
x=0 x=1
0
0/0
00
0
1/0
00
10
00
10
00
10
11
0/0
0/0
1/1
01
10
1/0
1/1
56
Trazado en el tiempo y Diagrama de

tiempos
x
q1
q2
57
Sntesis de Sistemas Secuenciales

Sncronos
Pasos:
Traducir las especificaciones verbales a
diagrama de estados
Obtencin de la tabla de transicin y
excitacin
Minimizacin de las funciones
Implementacin del circuito
Mtodo bsico de diseo de FSM(MEF) empleando

circuitos SSI MSI.
1. Entender el problema.
2. Traducir las especificaciones verbales a diagrama de estados y/o
tabla de estados.
3. Minimizar el nmero de estados
4. Asignacin de estados.
5. Obtener la Tabla de Transicin / Salidas.
6. Tipo de flip-flop.
7. Obtener la Tabla de excitacin.
8. Ecuaciones de excitacin.
9. Ecuaciones de las salidas.
10. Minimizacin de las ecuaciones.
11. Implementar el circuito electrnico.

59
Ejemplo: reconocedor de secuencias

Secuencia a reconocer: 1101
Definicin de estados
Codificacin de estados
0/0
Diagrama
Ejemplo: reconocedor de secuencias (II)

Tabla de transicin y excitacin
Minimizacin de las funcin (Karnaugh)
Ejemplo: implementacin
Mquinas de Estado, conceptos.
Mquina de estados
Conjunto de estados que sirve de
intermediario en la relacin entre las
entradas y las salidas de un sistema.
En electrnica es un circuito secuencial
que
transita
entre
estados
en
dependencia del valor de su entradas y
del estado actual (entradas anteriores).
63
Mquinas de Estado, conceptos.
Qu determina los ESTADOS en el circuito?

El conjunto de las salidas de los FF.
Un circuito con n flip-flops

(n variables de estado)
=> 2n estados posibles.
Mquina de Estado Finita,
(Finite State Machine FSM).

64
Metodologa de diseo.
Ejemplo # 1.
Disee un circuito con dos teclas una para
arrancar y otra para parar un motor
mediante un relay de 50mA 12 V. La
entrada de parada debe ser dominante.
65
Ejemplo # 1.
Utilizaremos este ejemplo para mostrar el
mtodo de diseo de las mquinas de estados
sincrnicas y los conceptos asociados a este
mtodo.
66
Ejemplo # 1.
Paso # 1,
TP
Entender
TA
Sistema
el
Problema
(resumen de las
entradas y salidas)
TA = Tecla de arranque
TP = Tecla de parada
M = Motor
67
Ejemplo # 1.
Vcc
Paso # 1,
VCC
12V
Vcc
RL1
Entender
el
Problema
RLY-SPNO
D1
R2
DIODE
47k
47k
TP
TA
Motor
R1
Sistema
R3
Q1
NPN
(completar las
especificaciones del
problema.)
68
TP y TA activas 0
M
ON
1
Ejemplo # 1.
TP
Paso # 1,
TA
Problema
ON 1
activas 0
Entender
el
Sistema
TA
TP
(forma de onda de
entradas y salidas)
OFF
ON
69
OFF
ON
OFF
Ejemplo # 1.
Circuito Secuencial Sincrnico.
Paso # 1,
Entender
el
TP
Problema
TA
Sistema
(resumen de las
entradas y salidas)
CLK
70
Reset
70
Ejemplo # 1.
Vcc
VCC
12V
Vcc
Paso # 1,
RL1
R2
Entender
DIODE
47k
Motor
R1
47k
el
RLY-SPNO
D1
TP
TA
Sistema
R3
Q1
NPN
Problema
(completar las
especificaciones del
CLK Reset
problema.)
71
TP y TA activas 0
M
ON
1
Reset activa 71 0
TP
Ejemplo # 1.
TA
Paso # 1,
Sistema
M
ON 1
activas 0
Entender
CLK
Reset
el
Problema
(forma de onda)
72
72
Paso # 2.
Modelacin del problema en una FSM
a) Diagrama de estados.
b) Tabla de estados
73
Paso # 2a. Diagrama de estados

Los arcos alrededor de los
estados estn asociados a las
variables de entradas.
En
un
mismo
estado,
NO
pueden haber dos arcos con la
TA=x TA=1
TP=0 TP=1
S0
OFF
misma combinacin de variable
RESET=0
TA=0
TP=1
de entrada.
Cada salto desde un mismo
S1
ON
estado especifica que pasa con

cada posible combinacin en
las variables de entrada. Si
TA=x
TP=0
TA=x
TP=1
74
nada pasa el arco retorna al
mismo estado
Paso # 2b. Tabla de estados / salida

TA=x
TP=0
TA=1
TP=1
S0
OFF
RESET
TA=0
TP=1
TA=x
TP=0
S1
ON
TA=x
TP=1
Estado Futuro
Estado
Salid
Q*
a
Presente
TA,TP
M
Q
00 01 11 10
S0
S1
75
S0 S1 S0 S0
OFF
S0 S1 S1 S0
ON
Paso # 3. Minimizar estados

(eliminar estados equivalentes)
Estado
Presente
Q
Estado Futuro
Q*
TA,TP
00 01 11 10
Salid
a
M
S0
S0 S1 S0 S0
OFF
S1
S0 S1 S1 S0
ON
Dos estados son equivalentes si:

Deben producir la misma salida..
Para cada combinacin en las entradas deben
tener el mismo estado futuro
76
Paso # 4. Seleccin de la cantidad de

Flip Flops y Asignacin de estados
2 estados =>1 FF.
Total de estados = 2N
Donde N = Cantidad de FF
Asignacin binaria
Estado
Asignacin
S0
S1
0
1
Decisin de diseador
77
Una vez asignado un cdigo a los estados,
el resto del proceso de diseo es ms o
menos mecnico.
Se sustituye en la tabla de estados los
nombres de los estados por sus cdigos y

esto da lugar a la tabla de transicin.
78
Paso # 5.
Sustituir la combinacin de las variables de estados
en la tabla de estados / salidas, para obtener la Tabla de

Transicin / Salidas.
Estado
Presente
Q
Estado Futuro
Q*
Salida
TA,TP
M
00 01 11 10
S0
S0 S1 S0 S0
OFF
S1
S0 S1 S1 S0
ON
Estado Asignacin
S0
S1
Estado Futuro
Estado
Q*
Presente
TA,TP
Q
00 01 11 10
Salid
a
M
79
Paso # 6. Seleccin del tipo de Flip - Flop

En este caso seleccionaremos Flip Flop tipo D
Tabla caracterstica
Q*
Ecuacin caracterstica
Q*=D
80
Paso # 7. Tabla de Excitacin / Salida

Estado
Presente
Q
excitacin
CLK
6
7474
2
U1:A
Ecuacin caracterstica FF D:
Q* = D
Estado Futuro
Q*
Salida
TA,TP
M
00 01 11 10
0 0
1 0
Excitacin
Estado
Salid
D
Presente
a
TA,TP
Q
M
00 01 11 10
0
81
Paso # 8. Obtencin de las ecuaciones de

excitacin (D)
Estado
Presente
Q
Estado Futuro
Salid
D
a
TA,TP
M
00 01 11 10
TA,TP
Q
0
D = TP
82
00 01 11 10
/TA + Q TP
Paso # 9. Obtencin de la ecuacin de la

salida (M)
Estado
Presente
Q
Estado Futuro
Salid
D
a
TA,TP
M
00 01 11 10
TA,TP
Q
83
00 01 11 10
M=Q
Paso # 10. Dibujo del circuito

Vcc
Vcc
Vcc
U2:B
Vcc
4
6
R2 R1
TP
U2:C
10
7400
U2:D
7400
13
3
11
2
U1:A(CLK)
12
TA
oscilador
7400
7400
U2:A
U1:A
84
R3
CLK
Q
7474
C1
D = /TATP + QTP
M=Q
10k
10k
10k
10uF
2 CI
Conclusiones
Los sistemas secuenciales se representan
grficamente mediante diagramas de estados
2 tipos de autmatas secuenciales:
Autmatas de Mealy: salida asociada a la transicin
Autmatas de Moore: salida asociada al estado
Anlisis de Sistemas Secuenciales

Obtener el DTE a partir del circuito
Sntesis de Sistemas Secuenciales

Disear el circuito secuencial que verifica unas
determinadas especificaciones
Problema: la obtencin del diagrama de estados
depende de la experiencia del diseador
Mtodo bsico de diseo de FSM empleando

circuitos SSI MSI.
1. Entender el problema
2. Obtener una representacin abstracta de la FSM (Diagrama de
estados y/o tabla de estados).
3. Minimizar el nmero de estados
4. Asignacin de estados.
5. Tabla de Transicin / Salidas.
6. Tipo de flip-flop.
7. Tabla de excitacin.
8. Ecuaciones de excitacin.
9. Ecuaciones de las salidas.
10.Dibujar el circuito electrnico.
86

Sistemas Secuenciales 1

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M.Sc. Sergio Mestas R.

Sistemas Secuenciales o tambin llamados Maquinas

Tipos de circuitos secuenciales

Sistemas Sincrnicos (Sncronos o con clock)

Fig. 1: Seales de Clock

Caractersticas del Clock (Reloj)

En la mayora de los sistemas sincrnicos, los cambios

Diagrama conceptual de un sistema

Comentarios sobre el diagrama

Tiene n entradas, (xs)

Autmatas de Estado Finitos

E = { E1, ..., En}

Tablas y diagramas de estados (1)

Tablas y diagramas de estados (2)

Tablas y diagramas de estados (3)

Tablas y diagramas de estados (4)

A continuacin veremos la tabla y el diagrama de

Tablas y diagramas de estados (5)

Tabla y diagrama de estados para el EJE6

Timing Trace (rastreo en el tiempo)

Timing trace para el EJE6

Un Latch con compuertas NOR

Un Latch con gatillo (Gated)

Rampas de subida y de bajada

Flip Flop tipo D (1)

Flip Flop tipo D (2)

D con rampa de bajada

D con rampa de subida

Flip Flop D, tabla de comportamiento y

Comportamiento de un Flip Flop tipo D

Comportamiento de un Flip Flop tipo D

Flip Flops con Clear y Preset

Diagrama de tiempo para un Flip Flop

Flip Flop SR (Set-Reset)

Flip Flop SR Diagrama de estados y

Diagrama de tiempo para un Flip Flop

Flip Flop tipo T (Toggle)

Diagrama de estados para le Flip Flop T

Ecuacin para el comportamiento del Flip Flop

Diagrama de tiempo para un Flip Flop T

Flip Flop tipo JK

Es una combinacin del SR y del T, siendo as, su comportamiento

Diagrama de estados para le Flip Flop JK

Diagrama de tiempo para un Flip Flop

Tabla de verdad y diagrama

Circuito Secuencial Modelo tipo

Del circuito encontramos:

Tabla y diagrama de estados del

Circuito Secuencial Modelo tipo

Este es un circuito de modelo tipo

Tabla de estados para el ejemplo

Para completar la tabla hay que tener en cuenta las ecuaciones

Trazado en el tiempo y Diagrama de

Diagrama de Estados para el ejemplo

Como son flip flops tipo D, entonces q* = D

Tabla de estados y diagrama de

Trazado en el tiempo y Diagrama de

Sntesis de Sistemas Secuenciales

Mtodo bsico de diseo de FSM(MEF) empleando

11. Implementar el circuito electrnico.

Ejemplo: reconocedor de secuencias