Компьютер архитектур M.

EC507
Эрчим Хүчний
Инженерийн
Сургууль

ГАРЧИГ

НҮҮР ХУУДАС

Логик дизайн, Технологи ВЭБ ХУУДАС

 

 

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 1 / 59

ГАРАХ
Дизайн процесс
“Дизайн нь төсөөлөл юм”
Дизайн нь объектийн дүрслэл болон толорхойлолтын талбарын үйл явц юм
- Уламжлалт дархан ерөхий төсөөлөл ба хийсвэр бүтээл хоорондохыг
ялгаж олдоггүй Эрчим Хүчний
- Нийлмэл учраас салах болдог Инженерийн
- Нэг болон түүнээс илүү дүрслэлийн хэлнүүдээр хийдэг VERILOG, Сургууль
Schematics, г.м
- Энэ процесс нь IS дизайн юм ГАРЧИГ
Дизайны шаардлагатай эхлэлүүд
- Албан хэргийн чанарууд: Энд юу хийж болох вэ? НҮҮР ХУУДАС
- Гүйцэтгэх шинж чанарууд: Хурд, Чадал, Орон зай, Үнэ, . . .
Дизайн нь ассемблер шиг төгсдөг
ВЭБ ХУУДАС
- Дизайны бүрэлдэхүүн хэсэгийн нэр томъcо ба тэд хэрхэн яаж
байрласныг ойлгож болно
 
CPU
 
Òîîöîîëóóð Óäèðäëàãà
ДЭЛГЭЦ ДҮҮРЭН
ÀËÓ Ðåãèñòð Øèëæ¿¿ëýõ
ХУУДАС № 2 / 59
ÁÀÁÈØ
Ýëåìåíò ГАРАХ

Дизайн бол энгийн арга барил биш “Бүтээн байгуулах процесс“ юм.
Дизайн боловсруулалт

Энгийн системийн нөхцөл Төлөвийн түвшинл ихэсгэх

боловсруулалт Эрчим Хүчний
Анхны тодорхойломж Инженерийн
Сургууль

Завсрын тодорхойломж ГАРЧИГ

Эцсийн архитектур тодорхойломж НҮҮР ХУУДАС

ВЭБ ХУУДАС
Гүйцэтгэлийн завсрын тодорхойломж
 
Эцсийн дотоод тодорхойломж
 

Физик гүйцэтгэл
ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 3 / 59

ГАРАХ
 Логик бүрэлдэхүүн хэсэг
Дизайны элементүүд

• Утас: Сигналийг нэгээс нөгөө цэг рүү зөөдөг

- Ганц бит (хаягийн хэмжээгүй) буюу Олон бит түгээгүүр (хаягийн Эрчим Хүчний
хэмжээтэй) Инженерийн
Сургууль
8
ГАРЧИГ
•Хослосон логик: Үйл ажиллагааны үнэлэмжтэй адил
- Өгөгдөл оролт руу орно, үр дүн нь зарим олшрох сааталын дараа
гаралтанд гарна. НҮҮР ХУУДАС

Õîñëîñîí ВЭБ ХУУДАС

ëîãèê
11
 
• Триггер: Өгөдөл хадгална
 
- Clock сигналын ирмэгээс хамаарч оролт нь гаралт руугаа хуулагдана
- Ө.Х, триггер нь утгыг хадгалдаг
- Мөн “Latch” нь элементийг хадгалдаг ба түвшинг үүсгэдэг ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 4 / 59
D Q D[8] Q[8]
8 ГАРАХ
Үндсэн хосолсон элементүүд Де Морганы тэнцүү

Утас Îð Ãàð Инвертер Îð Ãàð

Îð Ãàð
0 0 0 1
1 1 1 0
Эрчим Хүчний
Оролт = Гаралт
Оролт = Гаралт Инженерийн
Сургууль

A B Ãàð ГАРЧИГ
БАБИШ элемент A B Ãàð БУЮУБИШ элемент
0 0 1 0 0 1
A Ãàð A Ãàð 0 1 0 НҮҮР ХУУДАС
0 1 1
B 1 0 1 B 1 0 0
1 1 0 1 1 0 ВЭБ ХУУДАС

 
ДеМорганы Гар = A + B = A • B
Гар = A • B = A + B
теорем  

A B A B Ãàð A B A B Ãàð ДЭЛГЭЦ ДҮҮРЭН

0 0 1 1 1 A 0 0 1 1 1
A Ãàð 0 Ãàð 0
1 1 0 1 1 1 0 0 ХУУДАС № 5 / 59
B B
1 0 0 1 1 1 0 0 1 0
1 1 0 0 0 1 1 0 0 0 ГАРАХ
Ерөнхий C/L үүртэй саатлын загвар

Ñààòàë X
A V ãàð Va -> V ãàð
Эрчим Хүчний
B Õîñîëñîí X Инженерийн
. C ãàð
. ëîãèê ¿¿ð X Сургууль
.
X X ГАРЧИГ
X À÷ààëàë á¿ð äýõ ñààòàë
X
НҮҮР ХУУДАС

C îñîëòîé C ãàð ВЭБ ХУУДАС

° Хосолсон үүрийг (тэмдэг) гүйцэд тодорхойлоход:

 
• Функцын үйл явц (оролт -> гаралт)
 
• Үнэмшлийн хүснэгт, логик тэгшитгэл, VHDL
• Оролт бүр дэх оролтын ачааллын коэффициент
ДЭЛГЭЦ ДҮҮРЭН
• Шилжилт бүрийн оролт,гаралт бүрээс саатлыг өсгөх
- THL(A, o) = Тогтмол дотоод саатал + Ачааллын харъяат
саатал x ачаалал ХУУДАС № 6 / 59

° Шугаман загвар зохиох ГАРАХ

Хадгалах элементийн хугацааны загвар

Clk
òîõèðãîî áàðèõ
D Q Õàìààðàëã¿é Эрчим Хүчний
D Õàìààðàëã¿é
Инженерийн
Clock-to Q Сургууль
Q Ìýäýãäýõã¿é ГАРЧИГ

НҮҮР ХУУДАС
° Хугацааны тохируулга:
Оролтын сигнал нь Clock сигналын өсөх фронтоос өмнө тогтворжсон
ВЭБ ХУУДАС
байх ёстой.

 
° Барих хугацаа:
Өсөх фронт өнгөрсний дараа оролт нь төлөвөө хадгална.
 

° Гаралтын хоцролт хугацаа :

ДЭЛГЭЦ ДҮҮРЭН
• Триггерийн clock үеийн гаралт хурдан өөрчлөгдөхгүй
• Логик элемент нь ижил тасалдалын дараах бүрэлдэхүүн
ХУУДАС № 7 / 59
хэсэгтэй :
- Дотоод гаралтын хоцролт
- Хамаарах ачаалал гаралтын хоцролт ГАРАХ
Хугацаагааны сигнал

Clk Эрчим Хүчний

Инженерийн
Сургууль

. . . . ГАРЧИГ
. . Õîñîëñîí ëîãèê . .
. . . . НҮҮР ХУУДАС

ВЭБ ХУУДАС

 
° Бүх санах элементүүд нь Clock сигналын нэг фронтыг нэгэн
зэрэг хүлээж авна.  

° Логик блокуудын холбоо: ДЭЛГЭЦ ДҮҮРЭН

• Clock сигнал ирэх бүрд оролт нь шинэчлэгдэнэ.
ХУУДАС № 8 / 59

ГАРАХ
 Шийдвэрлэсэн байдал & циклдэх хугацаа

Clk
Эрчим Хүчний
Инженерийн
Сургууль

. . . . ГАРЧИГ

. . . .
НҮҮР ХУУДАС
. . . .
ВЭБ ХУУДАС

 

° Шийдвэрлэсэн байдал : Ямар нэг санах төхөөрөмжүүдийн хооронд  

хугацааны барил хийнэ.
° Циклдэх хугацаа нь үүнээс хамаарна. ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 9 / 59

ГАРАХ
Циклдэх үеийн Skew-ийн эффект

Clk1

Clock Skew Эрчим Хүчний

Clk2
Инженерийн
Сургууль

. . . . ГАРЧИГ
. . . .
. . . . НҮҮР ХУУДАС

ВЭБ ХУУДАС

 
° Циклдэх хугацаанд дутагдалтай тал ажиглагдаж байна:
° Оролтын регистр CLK1  
° Гаралтын регистр CLK2
° Цикл үргэлжлэх хугацаа - Clock Skew = гаралтын хоцрох хугацаа +хугацааны барил
ДЭЛГЭЦ ДҮҮРЭН
+ хугацааны трхируулга+ Clock Skew

ХУУДАС № 10 / 59

ГАРАХ
 Энэхүү дутагдалтай талаас хэрхэн зайлсхийх вэ?

Clk
Эрчим Хүчний
Инженерийн
Сургууль
. . . .
. . Õîñîëñîí ëîãèê . . ГАРЧИГ
. . . .
НҮҮР ХУУДАС

ВЭБ ХУУДАС

 
° Hold time requipment:
• Регистрийн оролт нь Clock сигнал өнгөрөнгүүт төлөвөө өөрчлөхгүй.  
Энэ нь тактын удирдлагатай үед элбэг тааралдана. Гаралтын хоцролт + богино
хугацааны барил нийлбэр нь дээрх hold time-с их байх ёстой. ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 11 / 59

ГАРАХ
Hold Time дэх Skew-ийн эффект

Clk1

Clk2 Clock Skew Эрчим Хүчний

Инженерийн
Сургууль

. . . . ГАРЧИГ
. . Combination Logic . .
. . . . НҮҮР ХУУДАС

ВЭБ ХУУДАС

Clk2 Clk1
 

 
° Дутагдал:
• Оролтын регистр CLK
ДЭЛГЭЦ ДҮҮРЭН
• Гаралтын регистр CLK1
• Нэг тактын сигналын үед FF1 –д сигнал очиход FF2 гаралт төлөвөө
ХУУДАС № 12 / 59
өөрчлөхгүй.
° (Гаралтын хоцролт + урт хугацааны саатал - Clock Skew) > Hold
Time ГАРАХ
 Төлөвт машин

° Системийн байдал нь ойлгомжтой харагдаж байна.

° Шилжилтүүдийг оролтын хамтаар сумаар дүрсэлсэн байна..
° Гаралт нь дээрх сумнуудын аль нь ч байж болно.
Эрчим Хүчний
Инженерийн
Сургууль
“Mod 3 Машин”
1 ГАРЧИГ
Input (MSB first)
Alpha/ Beta/
0 1 НҮҮР ХУУДАС
106 1 1 0101 0 1
0 ВЭБ ХУУДАС

1 0 0122 1 0
 
0
Mod 3

1 Delta/  
2
1 ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 13 / 59

ГАРАХ
Логик төхөөрөмж + Latch

1/0
Логик загварчлал Alpha/ Beta/ Эрчим Хүчний
0 1/1
1 Инженерийн
Сургууль
0/0 0/1
ГАРЧИГ
Delta/ 0/0
2 НҮҮР ХУУДАС
1/1
“Mealey Machine” “Moore Machine” ВЭБ ХУУДАС

 
Input Stateold Statenew Div
 
0 00 00 0
0 01 10 0 ДЭЛГЭЦ ДҮҮРЭН
0 10 01 1
ХУУДАС № 14 / 59
1 00 01 1
1 01 00 0 ГАРАХ
1 10 10 0
 Жишээ : хялбар логик

Count
Count
0
Count
1 S1 S0 C S1’ S0’
Эрчим Хүчний
Инженерийн
0 0 0 0 0
Сургууль
Count 0 0 1 0 1
Count
2 Count
3 0 1 0 0 1
ГАРЧИГ

0 1 1 1 0 НҮҮР ХУУДАС
1 0 0 1 0
ВЭБ ХУУДАС
C 1 0 1 0 1
State Ëîãèê 1 1 0 0 1  
2 flops ñõåì 1 1 1 0 0
 

ДЭЛГЭЦ ДҮҮРЭН

( )( )( )( )( )( )
S′0 = S1 ⋅ S0 ⋅ C + S1 ⋅ S0 ⋅ C + S1 ⋅ S0 ⋅ C + S1 ⋅ S0 ⋅ C = S0 ⋅ C + S0 ⋅ C ХУУДАС № 15 / 59

( )( )( )( )( )( )( )
S1′ = S1 ⋅ S0 ⋅ C + S1 ⋅ S0 ⋅ C + S1 ⋅ S0 ⋅ C + S1 ⋅ S0 ⋅ C = S1 ⋅ S0 ⋅ C + S1 ⋅ C + S1 ⋅ S0
ГАРАХ
Карнаугийн диаграммаар хялбарчлах

S1 S0 C S1’ S0’ S0 00 01 11 10
Эрчим Хүчний
0 0 0 0 0 0 0 1 1 0 Инженерийн
1 1 0 0 1 Сургууль
0 0 1 0 1
0
0
1
1
0
1
0
1
1
0
( )(
S′0 = S0 ⋅ C + S0 ⋅ C ) ГАРЧИГ

1 0 0 1 0 НҮҮР ХУУДАС

1 0 1 0 1 S1 00 01 11 10
ВЭБ ХУУДАС
1 1 0 0 1 0 0 0 1 1
1 1 1 0 0 1 0 1 0 1  

C ( )( )( )
S1′ = S1 ⋅ S0 ⋅ C + S1 ⋅ C + S1 ⋅ S0  

Ëîãèê ДЭЛГЭЦ ДҮҮРЭН

State
ñõåì
2 flops
ХУУДАС № 16 / 59

Next State ГАРАХ

Нэгтгэн кодлох

Count
C Count Count Эрчим Хүчний
0 1 Инженерийн
ëîãèê Сургууль
State
4 flops Count ГАРЧИГ
Count
2 Count
3
НҮҮР ХУУДАС

ВЭБ ХУУДАС

° Тохиолдол бүрд нэг Flip Flop ( )

S′0 = S0 ⋅ C + (S3 ⋅ C )
S′ = (S ⋅ C )+ (S ⋅ C )
 
° Ганц тохиолдолд bit = 1 1 1 0

S′ = (S ⋅ C )+ (S ⋅ C )
 
° Илүү өндөр хурдтай логик 2 2 1

° Хэмжээ, хурд S′ = (S ⋅ C )+ (S ⋅ C )
3 3 2 ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 17 / 59

ГАРАХ
Давтах удирдлага

Êîìàíäûã ° Командын формат болон кодчлол үүнийг хэрхэн тайлдаг Эрчим Хүчний
äóóäàõ вэ?
Инженерийн
Сургууль
° Операндын байрлал ба үр дүн
Êîìàíäûí • Санах ойгоос өөр хаана байдаг вэ? ГАРЧИГ
òàéëóóð • Хичнээн тодорхой операнд байдаг вэ?
• Санах ойд хэрхэн байрладаг вэ?
НҮҮР ХУУДАС
Îïåðàíäûã • Санах ойд ямар нь байрлаж ямар нь байрлаж чаддаггүй вэ?
äóóäàõ ° Өгөгдлийн төрөл болон хэмжээ үйлдлүүд
ВЭБ ХУУДАС
• Юунд хэрэглэгддэг вэ?
° Залгах командууд
Áèåëýëò  
• үсрэлт, нөхцөл шалгах, салаалах
• дуудах-тайлах-биелүүлэх  
Үð ä¿íã
õàäãàëàõ
ДЭЛГЭЦ ДҮҮРЭН

Äàðààãèéí
êîìàíä ХУУДАС № 18 / 59

ГАРАХ
MIPS R3000 Командын архитектур

° Регистр
Регистрүүд
• 32 битийн үндсэн 32 регистрүүдтэй
• Тэг регистр ($R0) нь үргэлж тэг байна
R0 - R31 Эрчим Хүчний
• Үржих/Хуваах өндөр нам түвшинтэй Инженерийн
° Командын үйлдэл Сургууль
• Ачаалах/Хадгалах
• Тооцоолол ГАРЧИГ
- Бүхэл/Бутархай тоон тэмдэгтэй
PC
• Үсрэх ба Салаалах нөхцөлт команд НҮҮР ХУУДАС
HI
• Санах ойн удирдлага
• Тусгай командууд ВЭБ ХУУДАС
° 3-н командын формат нь бүгд 32 бит өргөнтэй
LO
 

OP rs rt rd sa funct  

OP rs rt immediate ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 19 / 59

ГАРАХ
MIPS ашиглан машин загварчлах

Удирдлага
Командын
Сигналын Төлөв Эрчим Хүчний
санах ой команд улирдлага Инженерийн
Сургууль
Rd Rs Rt
5 5 5 ГАРЧИГ
Instruction
Address НҮҮР ХУУДАС
өгөгдөл/хаяг
Rw Ra Rb 32 өгөгдөл/
Дараагийн хаяг

32 32 ВЭБ ХУУДАС
32 32-bit Өгөгдлийн гаралт
Registers ALU санах ой
PC

 
өгөгдөл/
оролт
 

Clk 32 Clk
ДЭЛГЭЦ ДҮҮРЭН
Clk

ХУУДАС № 20 / 59
Өгөгдлийн зам
ГАРАХ
 Өгөгдөлтэй ажиллах нэг цикл

° Rs, Rt, Rd and Imed16 дуудах хэсэгтэй хатуу холбогдсон

° Тайлах болон хайх логик төлөвлөлт
Команд <31:0>
Эрчим Хүчний
nPC sel Instruction Инженерийн

<21:25>
Rd Rt

<11:15>
<21:25>

<0:15>
Fetch Unit Сургууль
Clk
RegDst ГАРЧИГ
1 Mux 0
Rs Rt Rt Rs Rd imm16 НҮҮР ХУУДАС
ALUctr
RegWr 5 5 5 тэг MemtoReg
Түгээгүүр A ВЭБ ХУУДАС
Санах ойд
Rw Ra Rb бичих
Түгээгүүр W 32  
32 32-bit
ALU
Түгээ B
32  

1 Mux 0
Registers 32
Clk
1 Mux 0

32 ДЭЛГЭЦ ДҮҮРЭН
32
WrEn Adr ХУУДАС № 21 / 59
32
Extender

Өгөгдөл In
Data
imm16 32 Memory ГАРАХ
16
Clk
ALUSrc

ExtOp
 Удирдлагын PLA төхөөрөмж

op<5> .. op<5> .. op<5> .. op<5> .. op<5> .. op<5>..

<0> <0> <0> <0> <0> op<0>
Эрчим Хүчний
Инженерийн
Сургууль

R-type ori lw sw beq jump ГАРЧИГ

Ðåã Áè÷
НҮҮР ХУУДАС
ALUSrc
ВЭБ ХУУДАС
RegDst
Ñà.îé-ñ Ðåã  
Ñà.îéä áè÷èõ
ñàëààëàõ  
¿ñðýõ
ДЭЛГЭЦ ДҮҮРЭН
ExtOp
ALUop<2> ХУУДАС № 22 / 59
ALUop<1>
ALUop<0>
ГАРАХ
 Бэрх замын тухай товч ойлголт

° Файл болон хийсвэр санах байгууламжийн бүртгэл:

• CLK оролт бол зөвхөн удирдлагын хүчин зүйл юм
• Удирдлагын операцийг судлах үеийн логик комбинацийн ажиллагаа: Эрчим Хүчний
- Үнэн зөв хаяг =>“Хандлагын хугацаа”-ны дараах үнэн зөв гаралт Инженерийн
Сургууль
Бэрх зам (ачааллын операци) = ГАРЧИГ
PC’-н Clk-с-Q +
Зааврын санах ойн Хандлагын хугацаа
Санах ойн НҮҮР ХУУДАС
Файлын бүртгэлийн Хандлагын хугацаа
бодит бус Заавар ALU руу 32-bit хаг явуулах
даалгавар ВЭБ ХУУДАС
Өгөгдлийн санах ойн Хандлагын хугацаа
Rd Rs Rt Imm Файлын бүртгэлийн хугацааны бүтэц+
Ташуу цаг  
5 5 5 16
Зааврын  
хаяг Өгөгдлийн
A
Rw Ra Rb хаяг ДЭЛГЭЦ ДҮҮРЭН
Дараагийн

32
хийсвэр
ALU

32 32-bit 32 өгөгдлийн
ХУУДАС № 23 / 59
32
Registers
хаяг

B Өгөгдлийн санах ой
оролт ГАРАХ

32
Clk

Clk
Clk
Хугацааны хамгийн муу төлөв (замын даалгавар)

Clk
Clk-ààñ-Q
PCÕóó÷èí õýìæýý Øèíý õýìæýý
Çààâûí ñàíàõ îéí õàíäëàãûí õóãàöàà Эрчим Хүчний
Rs, Rt, Rd, Õóó÷èí õýìæýý Øèíý õýìæýý Инженерийн
Op, Func Сургууль
Ëîãèê óäèðäëàãààð íýâò ãàðàõ ñààä
ALUct Õóó÷èí Øèíý õýìæýý ГАРЧИГ
r õýìæýý
ExtOp Õóó÷èí Øèíý õýìæýý
õýìæýý НҮҮР ХУУДАС
ALUSrc Õóó÷èí Øèíý õýìæýý
õýìæýý ВЭБ ХУУДАС
MemtoReg Õóó÷èí Øèíý õýìæýý Ãàðàõ áүðòãýë
õýìæýý  
RegWr Õóó÷èí Øèíý õýìæýý
õýìæýý Ôàéëûí áүðòãýëèéí õàíäëàãûí õóãàöàà  
busA Õóó÷èí Øèíý õýìæýý
õýìæýý
Mux áà çàëãàã÷ààð íýâò ãàðàõ ñààä ДЭЛГЭЦ ДҮҮРЭН
busB Õóó÷èí Øèíý õýìæýý
õýìæýý ХУУДАС № 24 / 59
ALU ñààä
Addres Õóó÷èí õýìæýý Øèíý õýìæýý
s Өãөãäëèéí ñàíàõ îéí õàíäëàãûí õóãàöàà ГАРАХ
busW Õóó÷èí øèíý
õýìæýý
Дүгнэлт: Энэ бүгдийн тухай мэдээлэл

Pentium III Chipset Эрчим Хүчний

Proc Инженерийн
Зураг 1 Сургууль
Íөөö ГАРЧИГ
Busses
НҮҮР ХУУДАС
òîõèðóóëàã÷
Ñàíàõ îé
ВЭБ ХУУДАС

óäèðäëàãóóä  

Äèñê  
I/O áүäүүâ÷
Äýëãýö Ñүëæýý
çóðàã:
Ãàð ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 25 / 59
° Зохион байгуулалт болон харагдах байдал
° Шинэ Pentium Chip: 30 дамжуулах хоолой
• Дамжуулах хоолой нь харилцааны нэг шат мөн үү? Би үнэн гэж мөрийцье! ГАРАХ
 Delay Model: CMOS
Шүүмж: Ерөнхий C/L загварын саадын хонхорхой

Эрчим Хүчний
ñààä X Инженерийн
Vãàð Va -> Vãàð Сургууль
A
X
B Combinational ГАРЧИГ
. Cãàð X
. Logic Cell
X НҮҮР ХУУДАС
. X Ñààä íýã áүðèéí çàì
X X
Äîòîîä ñààä ВЭБ ХУУДАС

Cêðèòèê Cãàð  

° Нүхний холбоо (тэмдэглэгээ)-г бүрэн тодорхойлсон нь :  

• Функционал (оролт -> гаралт) төлөв байдал

ДЭЛГЭЦ ДҮҮРЭН
- Үнэмшлийн хүснэгт, логик тэнцэтгэл, VHDL
• Оролт бүрийн хүчин зүйл
• Транзистор бүрийн оролт бүрээс гаралт руу очих критик саад ХУУДАС № 26 / 59
- THL(A, o) = тогтмол дотоод саад+ зам-албадмал-саад x зам
° Шулуун шугаман бичиглэл ГАРАХ
 Үндсэн технологи: CMOS

° CMOS: Complementary Metal Oxide Semiconductor (нэмэлт

металл хагас дамжуулагч) Эрчим Хүчний
Инженерийн
• NMOS (N-төрлийн металл хагас дамжуулагч) транзистор Vdd = 5V
Сургууль
• PMOS (P- төрлийн металл хагас дамжуулагч) транзистор
ГАРЧИГ
° NMOS транзистор
GND = 0v НҮҮР ХУУДАС
• Өндөр түвшний асаах дамжуулагч
• Нам түвшний унтраах дамжуулагчийн зам ВЭБ ХУУДАС

 
° PMOS транзистор Vdd = 5V
 
• Өндөр түвшний унтраах дамжуулагчийн зам
• Нам түвшний асаах дамжуулагчийн зам ДЭЛГЭЦ ДҮҮРЭН
GND = 0v
ХУУДАС № 27 / 59

ГАРАХ
Үндсэн бүрэлдэхүүн: CMOS Инвертор

Тэмдэглэгээ Схем
PMOS
Эрчим Хүчний
Îðîëò Ãàðàëò Îðîëò Ãàðàëò Инженерийн
Сургууль

NMOS ГАРЧИГ

НҮҮР ХУУДАС
Инверторын ажиллагаа
ВЭБ ХУУДАС

Vãàð  
Vdd Vdd
Vdd
Vdd  
Íýýõ
Öýíýã
Ãàðàõ ДЭЛГЭЦ ДҮҮРЭН

Íýýõ ХУУДАС № 28 / 59

Ñóëëàõ
ГАРАХ
Vdd Vîð
Үндсэн бүрэлдэхүүн: CMOS логик

NAND гейт NOR гейт

A B ãàð Эрчим Хүчний
A B Ãàð Инженерийн
A Ãàð A Ãàð 0 0 1
0 0 1 Сургууль
0 1 1 0 1 0
B B 1 0 0
1 0 1 ГАРЧИГ
1 1 0 1 1 0

НҮҮР ХУУДАС

ВЭБ ХУУДАС
Ãàð = A • B Ãàð = A + B
Vdd  
Vdd
A
 

Ãàð
B ДЭЛГЭЦ ДҮҮРЭН

B
Ãàð ХУУДАС № 29 / 59

A ГАРАХ
Үндсэн бүрэлдэхүүн: CMOS логик гейтүүд

Vdd
4-input NAND ãåéò
Эрчим Хүчний
A Ãàð Инженерийн
B Ãàð Сургууль
C A
D ГАРЧИГ

НҮҮР ХУУДАС
B
ВЭБ ХУУДАС

C  

 

D
ДЭЛГЭЦ ДҮҮРЭН

Олон оролт =>Олон удаагийн гаралт! ХУУДАС № 30 / 59

ГАРАХ
Бодит бусын эсрэг бодит байдал

° Оролт 0 -> 1 үед, гаралт 1 -> 0 гэвч нэн даруй NOT болно
• Гаралт 1 -> 0 бол : гаралтын хүчдэл Vdd (5В)-аас 0В Эрчим Хүчний
° Оролт 1 -> 0 үед, гаралт 0 -> 1 гэвч нэн даруй NOT болно Инженерийн
Сургууль
• Гаралт 0 -> 1 бол : гаралтын хүчдэл 0В-оос Vdd (5В)
° Хүчдэлийг нэгэн зэрэг сонгож болохгүй ГАРЧИГ

НҮҮР ХУУДАС

1 => Vdd
ВЭБ ХУУДАС

Îðîëò Ãàðàëò Vãàð  

Õү÷äýë
Vîð
 

ДЭЛГЭЦ ДҮҮРЭН
0 => GND
Õóãàöàà ХУУДАС № 31 / 59

ГАРАХ
Шингэн тохируулах загвар

Òүâøèí (V) = Vdd

Vdd Эрчим Хүчний
Òàíêíû òүâøèí (Vãàð) Инженерийн
SW1 Сургууль
SW1 SW2 Äàëàéí òүâøèí
(GND) Vãàð ГАРЧИГ

Cãàð НҮҮР ХУУДАС

SW2
Óñàí ñàí Òàíê ВЭБ ХУУДАС
(Cãàð)
¨ðîîëãүé äàëàé
 

 

Ус <=> цахилгаан цэнэг Танкны багтаамж <=> Багтаамж (C)

ДЭЛГЭЦ ДҮҮРЭН
Усны түвшин <=> Хүчдэл Усны урсгал <=> Цэнэгийнурсгал(гүйдэл)
ХУУДАС № 32 / 59
Хоолойн хэмжээ <=> Транзисторын хүч (G)

ГАРАХ
 Бүлгийн шинж чанар

Vdd
Vîð V1 Vãàð
Эрчим Хүчний
Vîð V1 Vãàð Инженерийн
G1 G2 G1 G2 Сургууль
C1 Cãàð
ГАРЧИГ
Õү÷äýë
Vdd НҮҮР ХУУДАС

Vîð V1 Vãàð
ВЭБ ХУУДАС

Vdd/2
 
d1 d2
 
GND
ДЭЛГЭЦ ДҮҮРЭН

° Нийт саад = тус тусын саадын нийлбэр= d1 + d2 ХУУДАС № 33 / 59

° Багтаамж C1 нь 2 хэсгээс тогтоно:
• Цахилгаан утсаар холбосон 2 урсгалтай багтаамж ГАРАХ
• 2-р инверторын оролтын багтаамж
Саадыг нийтэд нь тооцоолох

Vîð V1 V2
Эрчим Хүчний
Инженерийн
Vîð V1 V2 Сургууль
G1 G2
V3
C1 ГАРЧИГ

НҮҮР ХУУДАС

Vdd
ВЭБ ХУУДАС
° Саадын нийлбэр бүтэц V3
G3  
° Саад (Vор -> V2) ! = Саад (Vор -> V3)
• Саад (Vор -> V2) = Саад (Vор -> V1) + Саад (V1 -> V2)  
• Саад (Vор -> V3) = Саад (Vор -> V1) + Саад (V1 -> V3)
ДЭЛГЭЦ ДҮҮРЭН
° Бэрх зам = хамгийн урт N зэрэгцээ зам
ХУУДАС № 34 / 59
° C1 = төмөр C + Cin of Gate 2 + Cin of Gate 3
ГАРАХ
Гейтийн шинж чанар

° Оролт тус бүрийн оролтын багтаамж

° Бүх оролт- гаралт:
• транзисторын гаралтын төрөл (H->L, L->H, H->Z, L->Z ... г.м.)
- Дотоод саад (ns) Эрчим Хүчний
- Албадмал саад (ns / fF) Инженерийн
Сургууль
° Жишээ: 2-оролт NAND гейт
ГАРЧИГ

A Ãàð Ñààä A -> ãàð НҮҮР ХУУДАС

B Ãàð: Íàì-> Өíäөð
ВЭБ ХУУДАС

А ба В: оролт (I.L.) = 61 fF Òàøóó=  

0.0021ns / fF  
0.5ns
Дурын A -> Гар эсвэл B -> Гар:
ДЭЛГЭЦ ДҮҮРЭН
Tlh = 0.5ns Tlhf = 0.0021ns / fF
Thl = 0.1ns Thlf = 0.0020ns / fF Cãàð ХУУДАС № 35 / 59

ГАРАХ
Тусгай жишээ: 2-оос 1 MUX

A
Wire 1 A
Ãåéò1 Эрчим Хүчний

2 x 1 Mux
òөìөð0 Y
Инженерийн
Gate 3 B Сургууль
Y = (A áà!S)
B Ãåéò2 Ýñâýë (B áàS) ГАРЧИГ
Wire 2
S
S НҮҮР ХУУДАС

° Оролт (I.L.) ВЭБ ХУУДАС

• A, B: I.L. (NAND) = 61 fF
• S: I.L. (INV) + I.L. (NAND) = 50 fF + 61 fF = 111 fF  
° Албадмал саад (L.D.D.): Гейт 3-тай адил
 
• TAYlhf = 0.0021 ns / fF TAYhlf = 0.0020 ns / fF
• TBYlhf = 0.0021 ns / fF TBYhlf = 0.0020 ns / fF
ДЭЛГЭЦ ДҮҮРЭН
• TSYlhf = 0.0021 ns / fF TSYlhf = 0.0020 ns / fF
ХУУДАС № 36 / 59

ГАРАХ
 2 -оос 1 MUX: Дотоод саадыг тооцоолох

A
Wire 1 Эрчим Хүчний
Gate 1
Wire 0 Y = (A áà!S) or (A áàS) Инженерийн
Gate 3 Сургууль

ГАРЧИГ
B Gate 2
Wire 2
НҮҮР ХУУДАС
S
ВЭБ ХУУДАС
° Дотоод саад (I.D.):
• A to Y: I.D. G1 + (Wire 1 C + G3 Input C) * L.D.D G1 + I.D. G3  
• B to Y: I.D. G2 + (Wire 2 C + G3 Input C) * L.D.D. G2 + I.D. G3
• S to Y (Worst Case): I.D. Inv + (Wire 0 C + G1 Input C) * L.D.D. Inv +  
Internal Delay A to Y
ДЭЛГЭЦ ДҮҮРЭН
° Бидний “Wire 1 C” рүү ойртуулсан эффект:
• Бүх С гейттэй адил холбосон Wire 1 –ийг өөртөө авах
ХУУДАС № 37 / 59

ГАРАХ
 2 to 1 MUX: Internal Delay Calculation (continue)

A
Wire 1 Эрчим Хүчний
Gate 1
Wire 0 Инженерийн
Y = (A and !S) or (B and S)
Сургууль
Gate 3
ГАРЧИГ
B Gate 2
Wire 2 НҮҮР ХУУДАС
S
ВЭБ ХУУДАС
° Internal Delay (I.D.):
• A to Y: I.D. G1 + (Wire 1 C + G3 Input C) * L.D.D G1 + I.D. G3  
• B to Y: I.D. G2 + (Wire 2 C + G3 Input C) * L.D.D. G2 + I.D. G3
• S to Y (Worst Case): I.D. Inv + (Wire 0 C + G1 Input C) * L.D.D. Inv +  
Internal Delay A to Y
ДЭЛГЭЦ ДҮҮРЭН
° Specific Example:
• TAYlh = TPhl G1 + (2.0 * 61 fF) * TPhlf G1 + TPlh G3
= 0.1ns + 122 fF * 0.0020 ns/fF + 0.5ns = 0.844 ns ХУУДАС № 38 / 59

ГАРАХ
Abstraction: 2 to 1 MUX

A
A

2 x 1 Mux
Gate 1 Y Эрчим Хүчний
Y B Инженерийн
Gate 3
Сургууль
B Gate 2 ГАРЧИГ
S
S НҮҮР ХУУДАС

ВЭБ ХУУДАС
° Input Load: A = 61 fF, B = 61 fF, S = 111 fF
° Load Dependent Delay:  
• TAYlhf = 0.0021 ns / fF TAYhlf = 0.0020 ns / fF
• TBYlhf = 0.0021 ns / fF TBYhlf = 0.0020 ns / fF  
• TSYlhf = 0.0021 ns / fF TSYlhf = 0.0020 ns / f F
ДЭЛГЭЦ ДҮҮРЭН
° Internal Delay:
• TAYlh = TPhl G1 + (2.0 * 61 fF) * TPhlf G1 + TPlh G3 ХУУДАС № 39 / 59
= 0.1ns + 122 fF * 0.0020ns/fF + 0.5ns = 0.844ns
• Fun Exercises: TAYhl, TBYlh, TSYlh, TSYlh ГАРАХ
KISS RULE: “Keep It Simple, Stupid!”

° Simple designs: Эрчим Хүчний

• Can be debugged easier Инженерийн
• Have lower capacitance on any one output (less fan-out) Сургууль
• Have fewer gates in the critical path (complexity =>more gates)
• Less Power consumption ГАРЧИГ

° Complex designs: НҮҮР ХУУДАС

• More gates/capacitance (probably slower clock rate!)
• More functionality per cycle (may occasionally win out!) ВЭБ ХУУДАС
• More Power
• More Bugs!  

° Which is better? Better evaluate carefully  

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 40 / 59

ГАРАХ
 Emulation with FPGA s
FPGA Overview
° Basic idea: 2D array of combination logic blocks (CL) and flip-flops Эрчим Хүчний
(FF) Инженерийн
Сургууль
with a means for the user to configure both:
1. the interconnection between the logic blocks, ГАРЧИГ

НҮҮР ХУУДАС
Зураг 2
ВЭБ ХУУДАС
Simplified version of FPGA internal architecture
 

 

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 41 / 59

ГАРАХ
Where are FPGAs in the IC Zoo?

Зураг 3

Acronyms Эрчим Хүчний

SPLD = Simple Prog. Logic Device Инженерийн
PAL = Prog. Array of Logic Сургууль
CPLD = Complex PLD
FPGA = Field Prog. Gate Array ГАРЧИГ
(Standard logic is SSI or MSI buffers, gates)
НҮҮР ХУУДАС

Common Resources
Configurable Logic Blocks (CLB) ВЭБ ХУУДАС
Memory Look-Up Table
AND-OR planes  
Simple gates
Input / Output Blocks (IOB)  
Bidirectional, latches, inverters, pullup/pulldowns
Interconnect or Routing ДЭЛГЭЦ ДҮҮРЭН
Local, internal feedback, and global
ХУУДАС № 42 / 59

ГАРАХ
FPGA Variations

° Families of FPGA’s differ in:

• physical means of implementing user pro-
grammability,
Anti-fuse based (ex: Actel) Эрчим Хүчний
• arrangement of interconnection wires, and
• basic functionality of logic blocks Инженерийн
Зураг 4 Сургууль
° Most significant difference is in the
ГАРЧИГ
method for providing flexible blocks and
connections:
НҮҮР ХУУДАС

Non-volatile, relatively small ВЭБ ХУУДАС

- fixed (non-reprogrammable)
(Almost used in 150 Lab: only 1-shot at getting it right!
Зураг 5  

 

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 43 / 59

ГАРАХ
 User Programmability

Latch-based (Xilinx, Altera, …) Latches are used to:

1. make or break cross-point con
nections in interconnect Эрчим Хүчний
2. define function of logic blocks
latch 3. set user options:
Инженерийн
Сургууль
- within the logic blocks
- in the input/output blocks ГАРЧИГ
- global reset/clock
НҮҮР ХУУДАС
“Configuration bit stream” loaded
under user control:
ВЭБ ХУУДАС
All latches are strung together in a shift
chain
Reconfigurable “Programming” => creating bit stream  
- volatile
- relatively large die size  

Note: Today 90% die is interconnect, ДЭЛГЭЦ ДҮҮРЭН

10% is gates
ХУУДАС № 44 / 59

ГАРАХ
Idealized FPGA Logic Block

Logic Block latch

set by configuration
bit-stream
Эрчим Хүчний
Инженерийн
1 Сургууль
INPUTS 4-LUT FF OUTPUT
ГАРЧИГ
0

НҮҮР ХУУДАС

4-input "look up table" ВЭБ ХУУДАС

 
° 4-input Look Up Table (4-LUT)
• implements combinational logic functions
 
° Register
• optionally stores output of LUT
• Latch determines whether read reg or LUT ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 45 / 59

ГАРАХ
4-LUT Implementation

° n-bit LUT is actually imple-

INPUTS mented as a 2n x 1 memory:
• inputs choose one of 2n Эрчим Хүчний
latch memory locations. Инженерийн
• memory locations (latches) Сургууль
are normally loaded with values from
latch user’s configuration bit stream. ГАРЧИГ
• Inputs to mux control are
latch 16 x 1 the CLB (Configurable Logic Block) НҮҮР ХУУДАС
16 OUTPUT
mux inputs.
ВЭБ ХУУДАС
° Result is a general purpose
“logic gate”.
 
• n-LUT can implement any
function of n inputs!  
latch Latches programmed as part
of configuration bit-stream ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 46 / 59

ГАРАХ
LUT as general logic gate

° An n-lut as a direct implementation Example: 4-lut

of a function INPUTS Эрчим Хүчний
truth-table 0000 F(0,0,0,0) store in 1st latch Инженерийн
° Each latch location holds value of 0001 F(0,0,0,1) store in 2nd latch Сургууль
function corresponding to one input com- 0010 F(0,0,1,0)
ГАРЧИГ
bination 0011 F(0,0,1,1)
Example: 2-lut 0011
0100 НҮҮР ХУУДАС
0101

...
INPUTS AND OR
0110 ВЭБ ХУУДАС
00 0 0 0111
01 0 1 1000  
10 1 0 1001
11 1 1 1010  
1011
1100 ДЭЛГЭЦ ДҮҮРЭН
1101
Implements any function of 2 inputs. 1110 ХУУДАС № 47 / 59
How many functions of n inputs? 1111
ГАРАХ
Why FPGAs? (1 / 5)

° By the early 1980’s most of logic circuits in typical systems were ab-
sorbed by a handful of standard large scale integrated circuits (LSI ICs).
• Microprocessors, bus/IO controllers, system timers, ...
Эрчим Хүчний
° Every system still needed random small Инженерийн
“glue logic” ICs to help connect the large ICs: Сургууль
• generating global control signals (for resets etc.)
• data formatting (serial to parallel, multiplexing, etc.) ГАРЧИГ

° Systems had a few LSI components and lots of small low density SSI НҮҮР ХУУДАС
(small scale IC) and MSI (medium scale IC) components.
ВЭБ ХУУДАС

Printed Circuit (PC) board with many small SSI 


and MSI ICs and a few LSI ICs
Зураг 6  

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 48 / 59

ГАРАХ
 Why FPGAs? (2 / 5)

° Custom ICs sometimes designed to replace glue logic:

• reduced complexity/manufacturing cost, improved performance
• But custom ICs expensive to develop, and delay introduction of product
(“time to market”) because of increased design time
Эрчим Хүчний
° Note: need to worry about two kinds of costs: Инженерийн
1. cost of development, “Non-Re Сургууль

Зураг 7 ГАРЧИГ

НҮҮР ХУУДАС
Why FPGAs? (3 / 5)
ВЭБ ХУУДАС
° Therefore custom IC approach was only viable for products with very high volume
(where NRE could be amortized), and not sensitive in time to market (TTM) 

° FPGAs introduced as alternative to custom ICs for implementing glue logic:
• improved PC board density vs. discrete SSI/MSI components (within around 10x
 
of custom ICs)
• computer aided design (CAD) tools meant circuits could be implemented quickly
(no physical layout process, no mask making, no IC manufacturing), relative to Applica- ДЭЛГЭЦ ДҮҮРЭН
tion Specific ICs (ASICs)
(3-6 months for these steps for custom IC) ХУУДАС № 49 / 59
- lowers NREs (Non Recurring Engineering)
- shortens TTM (Time To Market)
ГАРАХ
° Because of Moore’s law the density (gates/area) of FPGAs continued to grow
through the 80’s and 90’s to the point where major data processing functions can be
implemented on a single FPGA.
Why FPGAs? (4 / 5)
° FPGAs continue to compete with custom ICs for special processing functions
(and glue logic) but now try to compete with microprocessors in dedicated and em-
bedded applications
• Performance advantage over microprocessors because circuits can be custom-
ized for the task at hand. Microprocessors must provide special functions in software Эрчим Хүчний
(many cycles) Инженерийн
Сургууль
° MICRO: Highest NRE, SW: fastest TTM
° ASIC: Highest performance, worst TTM ГАРЧИГ
° FPGA: Highest cost per chip (unit cost)
НҮҮР ХУУДАС

Why FPGAs? (5 / 5) ВЭБ ХУУДАС

° As Moore’s Law continues, FPGAs work for more applications as both can do
more logic in 1 chip and faster  
° Can easily be “patched” vs. ASICs
° Perfect for courses:  
• Can change design repeatedly
• Low TTM yet reasonable speed ДЭЛГЭЦ ДҮҮРЭН
° With Moore’s Law, now can do full
CS 152 project easily inside 1 FPGA ХУУДАС № 50 / 59

ГАРАХ
Summary

° Design = translating specification into physical components

• Combinational, Sequential (FlipFlops), Wires
° Timing is important Эрчим Хүчний
• Critical path: maximum time between clock edges Инженерийн
° Clocking Methodology and Timing Considerations Сургууль
• Simplest clocking methodology
- All storage elements use the SAME clock edge ГАРЧИГ
• Cycle Time > CLK-to-Q + Longest Delay Path + Setup + Clock Skew
• (CLK-to-Q + Shortest Delay Path - Clock Skew) > Hold Time НҮҮР ХУУДАС
° Algebraic Simplification
• Karnaugh Maps ВЭБ ХУУДАС
• Speed <=> Size tradeoffs! (Many to be shown
° Performance and Technology Trends  
• Keep the design simple (KISS rule) to take advantage of the latest technology
• CMOS inverter and CMOS logic gates  
° Delay Modeling and Gate Characterization
• Delay = Internal Delay + (Load Dependent Delay x Output Load)
ДЭЛГЭЦ ДҮҮРЭН
° FPGAs: programmable logic

ХУУДАС № 51 / 59

ГАРАХ
Нано электроникийн үүсэл
1.Америкийн эрдэмтэн Эрик Дрекслер 21-р зуунд шинжлэх ухааны шинэ
салбар- нанотехнолог бий болохыг урьдчилан хэлж байсан ба тодорхой өгөгдсөн
атомын бүтэцтэй бодис, багаж хэрэгслийг хямд төсөр байдлаар гаргаж авах шинэ
технолог нь молякулан нано технолог байх болно гэдэг санааг илэрхийлж байв.
2. 1959 онд нобелийн шагналтан Ричард Фейман анх маш бага хэмжээний Эрчим Хүчний
бодисын бүтцийг удирдах хянах асуудлыг анх дэвшүүлж “тэр доор маш их Инженерийн
орон зай байна”(There is plently of space on the bottom) гэж хэлж байжээ. Сургууль
Мэдээллийн системийн электроникийн бааз
ГАРЧИГ
Их багтаамж, өндөр хурдтай мэдээллийн систем нь мэдээллийг үүсгэх, хүлээн
авах, нэвтрүүлэх , боловсруулах, төрөл бүрийн функцийн наноэлектрон НҮҮР ХУУДАС
багаж хэрэгсэл, микроконтроллёрын систем, програмчлагдах контроллёр,
суперкомпьютер зэрэг электрон системийг агуулах ба нанотехнологийн ВЭБ ХУУДАС
ололтыг нэвтрүүлэн хэрэглэснээр түүний элементийн баазыг бүрдүүлэх болно.
Нано технологийн онцлог шинж чанар  

Нанотехнологийн онцлог чанар нь бодисын атомын нанобүтцийн  

электронон ба гэрлэн шинж чанар, түүнийг удирдаж, хэлбэржүүлэх
физик-химийн онцлогийг тодорхойлох суурь хуулиудыг нээн ДЭЛГЭЦ ДҮҮРЭН
Нано электроникийн хөгжил
ХУУДАС № 52 / 59
1904 онд английн эрдэмтэн Д.А.Флемингийн вакуумын диод, 1946 онд Л.Пе
Форест, Р.Ливен нарын вакууман триод, 1947 онд У.Браттейн,Дж.Бардин,У.
Шокли нарын анхны транзистор, 1959 онд микросхем зохион бүтээгдэж ГАРАХ
цаашид эрчимтэй хөгжсөн нь өнөөгийн наноэлектроникийн шинжлэх
ухаан техникийн хувьсгал болоход урьдчилсан нөхцөл болсон байна.
Нано электроникийн хөгжил
20-р зууны сүүлчийн хагаст нээгдсэн микро-,нанообъектын квантын шинж
чанар, хагас дамжуулагчийн элементын хэрэглүүр, лазер, электрон ба
мөрдөх хонгилын микроскопын нээлт, геномик ба биотехнологийн хөгжил

Нано технологт нано электроникийн эзлэх хувь

Эрчим Хүчний
Нанотехнологийн хэрэглээний чиглэл Хувь(%) Инженерийн
Нано электроник 40 Сургууль
Нано матриал судлал 30
ГАРЧИГ
Нано биотехнологи 9
Полимер 6
НҮҮР ХУУДАС
Нано цахилгаан хими 3
Нано оптек 2
ВЭБ ХУУДАС
Интеграл схемийн технологийн хөгжлийг үндсэн дөрвөн үе шатад хуваан үзэж
болно:  

° Микрон  
° Дэд микрон
° Гүн дэд микрон ДЭЛГЭЦ ДҮҮРЭН
° Хэт дэд микрон
Литограф ХУУДАС № 53 / 59
Дэд микроны үе 0,8µm технологоор 1990 онд, гүн дэдмикрон 0,3µm
литографын технологоор 1995 онд, хэт дэдмикрон технологт 0,3µm-ээс доош ГАРАХ
литографт тус тус хамаардаг.
ИС-ийн харьцуулалт

Он 1999 2001 2003 2006 2009 2012

Технологийн төрөл (µm ) 0.18 0.15 0.13 0.1 0.07 0.05

Нягтрал (транзистор/cm) 6.2m 10m 18m 39M 84M 180M

Чипийн хэмжээ (cm) 3.40 3.84 4.30 5.20 6.20 7.50 Эрчим Хүчний
Чадал (W) 1250 1500 2100 3500 6000 10000 Инженерийн
Хавтангийн давхар 6-7 7 7 7-8 8-9 9 Сургууль

ГАРЧИГ
Компьютерийн хөгжлийн үе шат
Зураг 8 НҮҮР ХУУДАС

Intel Pentium 4
ВЭБ ХУУДАС
Intel Pentium 4 процессор 42 сая транзистор, 018мкн –ын технолог, 1.5
Ггц давтамж, 100 дээш зохион бүтээгчид ажиллаж байна. DRAM нийлмэл
 
санах байгууламжийн хэмжээ 2008 онд 16 Гбайт хүртэл өсөх болно.
Санах ойн хэмжээ шаталттайгаар өсөж байгаа нь (ITANIUM)  

Зураг 9 ДЭЛГЭЦ ДҮҮРЭН

Давтамж ба тэжээлийн хүчдэл

ХУУДАС № 54 / 59

Зураг 10
ГАРАХ
МП-ын нэгж шоод ноогдох транзисторын тоо, санах ойн хэмжээ.

Зураг 11

Мурын хууль
Эрчим Хүчний
Энэ хуулиар интеграл схемийн нягтралын түвшин 18 сар тутамд Инженерийн
2 дахин сайжрах боломжтой байдаг ба 2065он хүртэлх өсөлтийг Сургууль
Зураг-10 -д үзүүлэв. Гэвч ийм өсөлт технологийн 5-8 нмк хэмжээнд
2020 он хүртэл үргэлжлэх болов уу гэж эрдэмтэд үзэж байна. ГАРЧИГ

НҮҮР ХУУДАС
Зураг 12

ВЭБ ХУУДАС
2065 онд
 
Нано электроникийн онцлог
Квантмеханикийн онолоор электрон нь долгионы функциар илэрхийлэгдэх  
ба нанохэмжээсийн хатуу биеийн бүтэцэд энэ долгионы тархалт нь
квантын хязгаарлал, интерференц, потенциалын саадыг нэвтрэх хонгилын ДЭЛГЭЦ ДҮҮРЭН
үзэгдлийн нөлөөллүүдээр тайлбарлагдаж, удирдагдах боломжтой байдаг.
ХУУДАС № 55 / 59
Электроны долгионлог тархалт
Зураг 13
ГАРАХ
Ялгаа
Материалын нанобүтцийн электроны шинж чанар түүний
эзлэхүүний шинж чанараас ялгаатай байдаг онцлогтой.

Хонгилын үзэгдэл
Квантын эгэл хэсэг, тухайлбал электроны гайхамшигтай шинж чанар
нь их энергитэй потенциалын саадтыг бага энергитэй электрон Эрчим Хүчний
нэвтрэн давах чадвар юм. Үүнийг хонгилын үзэгдлээр тайлбарладаг Инженерийн
Сургууль
Квантын хязгаарлалт
ГАРЧИГ
Электронууд нь тархахдаа энергийн тодорхой түвшингүүдтэй
байдаг ба түүнийг квантын хязгаарлалт гэж нэрлэдэг.
НҮҮР ХУУДАС
Интерференцийн үзэгдэл
ВЭБ ХУУДАС
Бодисын нанохэмжээст ижил болон жигд бус бүтцэд электронууд харилцан
үйлчилцэхэд гэрлийн долгионд үүсдэг шиг интерференцийн үзэгдэл ажиглагддаг.  
Энэ үеийн интерференцийн үзэгдлийн онцлог нь электрон цахилгаан
цэнэгтэй байдгаас дотоод цахилгаан статик болон цахилгаан соронзон орны  
нөлөөгөөр электронон долгионы тархалтанд нөлөөлөх боломж олгодог.

Цэнэг бүслэлтийн нөхцөл ДЭЛГЭЦ ДҮҮРЭН

Мөн квант хязгаарлалтын нэг онцлог нь цэнэг бүслэлтийн нөхцөл дэхь үзэгдэл
ХУУДАС № 56 / 59
бөгөөд нэг электронт транзисторыг зохион бүтээхэд ашигласан байна. Энэ нь метал-
тусгаарлагч -метал гэсэн бүтэцтэй байх ба электроныг удирдах боломжтой болно.
ГАРАХ
Наноэлектроникийн элементийн бааз
Наноэлектроникийн элементийн баазыг хөгжүүлэх талаар
гадаадын олон орон тухайлбал, Америк, Япон, Европын орнуудын
электроникийн фирмийн инженерүүд идэвхийлэн ажиллаж байна.

Резонансан хонгилын транзистор

Эрчим Хүчний
Резонансан хонгилын транзистор нь квантын нүхэн дэхь потенциалын
Инженерийн
2 саад бүхий диод бөгөөд түүний гурав дахь электродоор
Сургууль
саадын потенциал, резонанс явагдах нөхцлийг удирддаг.
ГАРЧИГ
Транзисторын давтамж 1012 Ггц
Транзисторын сэлгэн залгагдах давтамж 1012 Ггц, ба энэ нь орчин үеийн хамгийн НҮҮР ХУУДАС
сайн интеграл схемийн цахиуран транзистораас 100%1000 дахин их болно.Ийм
транзисторыг мэдээллийн системийн статик санах ойн элементэд хэрэглэж болно. ВЭБ ХУУДАС
Цэнэгийн бүслэлтийн нөхцөл дэхь хонгилын үзэгдэлд
тулгуурлан ажилладаг транзисторыг зохион бүтээсэн байна.  

Нэг электронт транзистор  

Нэг электронт транзисторыг цэнэг бүслэлтийн нөхцөл дэхь үзэгдлийг
ашиглаж хийдэг. Энэ нь метал-тусгаарлагч-метал гэсэн бүтэцтэй байна. ДЭЛГЭЦ ДҮҮРЭН

Транзисторын модел ХУУДАС № 57 / 59

Зураг 14
ГАРАХ
Тоон интеграл схемд нэг бит мэдээллийг нэг электронт транзистор
хадгална.
Транзисторын идэвхтэй мужид байх электроны тоо 10-аас бага байлгахыг хичээх
ба энэ нь 10нм орчим хэмжээстэй квант бүтцэд хамаарагдана. Тоон интеграл
схемд нэг бит мэдээллийг нэг электронт транзисторт хадгалж болно. Тухайлбал,
1024 бит багтаамжтай санах ойн нэг нанокристалт схем орчин үеийн хэт өндөр
Эрчим Хүчний
нягтралттай интеграл схемээс 1000 дахин их мэдээлэл агуулах боломжтой
Инженерийн
Сургууль
Квантын транзистор
1986 онд эрдэмтэн Ф.Солсын санал болгосон квантын транзистор нь ГАРЧИГ
вакуум дахь электроны фазын интерференцийн үзэгдэлд тулгуурлан
ажилладаг ба сувгийн эмиттер, коллектор, тэдгээрийн хоорондох НҮҮР ХУУДАС
конденсатороос бүрдэнэ. Конденсатор нь вакуум дахь электроны
явах зам, түүний фазын интерференцыг өөр дээрх цахилгаан статик ВЭБ ХУУДАС
потенциалаар удирдана. Транзисторын ажлын давтамж 1011%1012 Ггц.
 
Атомын сэлгэн залгуур
1993 онд Японы эрдэмтэн Ю.Вада атом ба молекулын  
энергийн түвшингийн нэмэлт квантын шинж чанарыг
ашигласан тоон сэлгэн залгах нанохэрэглүүрийг зохион бүтээсэн ДЭЛГЭЦ ДҮҮРЭН

Нано хэмжээст элементийн бүтэц ХУУДАС № 58 / 59

Зураг 15
ГАРАХ
Суперкомпьютерыг хийх бааз
Атомын релег ашиглан логик наноэлементүүд, динамик санах ойг хийж байна.
Мөн түүнийг 200мк2 талбайд 109 байт шуурхай санах ойтой суперкомпьютерыг
зохион бүтээх оролдлого хийж байна. Атомын релег зохион бүтээхэд атомыг
удирдах зорилготой хонгилын мөрдөх микроскоп хийх шаардлагатай юм .
Эрчим Хүчний
Мэдээллийн наноэлектроникийн бааз
Инженерийн
Мэдээллийн наноэлектроникийн системийг бүрдүүлэхэд Сургууль
наноэлементийн баазыг амжилттай шийдвэрлэж байна.
ГАРЧИГ

НҮҮР ХУУДАС

ВЭБ ХУУДАС

 

 

ДЭЛГЭЦ ДҮҮРЭН

ХУУДАС № 59 / 59

ГАРАХ