DISEO SNCRONO.

DISEO SNCRONO

DISEO SNCRONO.

DISEO SNCRONO.

DISEO SNCRONO O ASNCRONO

VCC

RELOJ

CE

CE

RELOJ

Q0

C NT 0

Q0

C NT 4

Q1

C NT 1

Q1

C NT 5

Q2

C NT 2

Q2

C NT 6

Q3

C NT 3

Q3

C NT 7

TC
R EL OJ

DISEO SNCRONO.

Q0

C NT 0

Q0

C NT 4

Q1

C NT 1

Q1

C NT 5

Q2

C NT 2

Q2

C NT 6

Q3

C NT 3

Q3

C NT 7

TC

CE
C

R ELOJ

DISEO SNCRONO.

Diseo sncrono.
Todos los elementos secuenciales comparten la misma seal de
sncronismo (reloj).

Los diseos sncronos son ms fiables:

Los eventos estn sincronizados con flancos de reloj
que se producen en intervalos perfectamente definidos.
Las salidas de una etapa disponen de un ciclo de
reloj para propagarse

DISEO SNCRONO.

DISEO SNCRONO.

Diseo asncrono.
En el diseo coexisten varias seales de sncronismo.

Los diseos asncronos son menos fiables/estables:

Los retardos en las seales deben ser ciertos valores
concretos.
Existen relaciones temporales crticas entre los
retardos de mltiples seales.
Se necesitan ms seales de reloj.

DISEO SNCRONO.

DISEO SNCRONO.

Qu sucede con un diseo asncrono?.

1 Para dos dispositivos HW iguales pero de velocidades

diferentes en uno funciona y en el otro no . Por qu?

1 Al modificar levemente el diseo y volver a implementarlo, el

diseo ya no funciona. Por qu?

1 Cuando se simula funcionalmente el diseo

en el ordenador
funciona pero cuando se implementa en el circuito programable.
Por qu?

DISEO SNCRONO.

DISEO SNCRONO.

Cmo influyen los retardos de la lgica combinacional?

tP logic
in

out

clk

Tclkmin = tP FF + tP logic + tS FF

DISEO SNCRONO.

DISEO SNCRONO.

Cmo influyen los retardos (skew) de la seal de reloj?

INPUT
CLOCK

D Q_A
0

D Q_B

D Q_C

3 cycles

Clock

Q_A

Q_B

Q_C

DISEO SNCRONO.

DISEO SNCRONO.

Cmo influye el skew de la seal de reloj?

INPUT

D Q_A

CLOCK
3.0

3.1 D Q_B

3.0

7.5

3.3 D Q_C

2 cycles

A & C Clock

B Clock

Q_A

Q_B

Q_C

DISEO SNCRONO.

DISEO SNCRONO.

Divisin de frecuencia por un factor grande.

TH = TIN
TL = ( N 1).TIN

}TOUT =

N . TIN

1/N

IN
N

IN

CLOCK

OUT

CLK_OUT

OUT

IDEAL

IN
N

REAL

DISEO SNCRONO.

OUT

DISEO SNCRONO.

Solucin.

1/N
IN

CLOCK

CLK_OUT

OUT

IN
N

OUT

DISEO SNCRONO.

DISEO SNCRONO.

Glitches en las seales de reloj?. Gated clock.

Circuito secuencial B
Circuito combinacional
D

Sn-1

R ELOJ

S0

glitch
Circuito secuencial A

No todos los elementos conmutan al mismo tiempo.

Los circuitos digitales actuales son muy rpidos y pueden responder a
pulsos estrechos de reloj.

DISEO SNCRONO.

10

DISEO SNCRONO.

Cmo evitar los glitches en el reloj?.

Realizar un diseo sncrono

Circuito secuencial B
Counter

Circuito combinacional
INPUT
Sn-1

CE

Q3
Q2
Q1
Q0

S0

Circuito secuencial A

CLOCK

CE Q

FF

Los circuitos realizan la misa funcin y no tienen glitches en la

seal de reloj.

DISEO SNCRONO.

11

DISEO SNCRONO.

Conexin sncrona de contadores.

Ej. Contador BCD
CNT[11:0]

CE
RELOJ

CE
C

Q0

CNT0

Q0

CNT4

Q0

CNT8

Q1

CNT1

Q1

CNT5

Q1

CNT9

Q2

CNT2

Q2

CNT6

Q2

CNT10

Q3

CNT3

Q3

CNT7

Q3

CNT11

CEO

TC

CE
C

CEO
TC

CE
C

CEO
TC

CEO = CE . Q3. Q2.Q1. Q0

TC = Q3. Q2.Q1. Q0

DISEO SNCRONO.

12

DISEO SNCRONO.

Glitches en las seales set/reset.

Circuito secuencial B
Circuito combinacional
Sn-1

RST

S0

Circuito secuencial A

Reset
Asncrono

1 Glitches en las

entradas de set/reset de los flip-flops pueden

producir un funcionamiento incorrecto.

DISEO SNCRONO.

13

DISEO SNCRONO.

Cmo evitar los glitches en las entradas set/reset?.

Donde sea posible convertirlas a sncronas.

Circuito secuencial B
Circuito combinacional
Sn-1

RST

S0

Circuito secuencial A

Reset
Sncrono

DISEO SNCRONO.

14

DISEO SNCRONO .

Ejemplo.Cmo modificar la cuenta en un contador?

Contador
binario
Q3
Q2
Q1
Q0

D EC.
4 :16

Q10
Q9

CLK

RST
(As ncrono)

DISEO SNCRONO.

15

DISEO SNCRONO .

Solucin 1.

Con tador
bin ario
DEC.
4:1 6

Q3
Q2
Q1
Q0

Q10
Q9

CLK

RST
Q

DISEO SNCRONO.

16

DISEO SNCRONO .

Solucin 2.

Con tador
bin ario
000 0

Din
LD

Q3
Q2
Q1
Q0

DEC.
4:1 6

Q10
Q9

CLK

RST

LD debe ser sncrona

DISEO SNCRONO.

17

DISEO SNCRONO.

Mezclar flancos activos de la seal de reloj?

El ciclo de trabajo es crtico.

DISEO SNCRONO.

18

DISEO SNCRONO.

Cmo disear un contador?

Realizar una conexin sncrona.

CNT[11:0]

CE
R ELOJ

DISEO SNCRONO.

CE
C

Q0

C NT 0

Q0

C NT 4

Q0

C NT 8

Q1

C NT 1

Q1

C NT 5

Q1

C NT 9

Q2

C NT 2

Q2

C NT 6

Q2

C NT 10

Q3

C NT 3

Q3

C NT 7

Q3

C NT 11

C EO
TC

CE
C

C EO
TC

CE
C

C EO
TC

19

DISEO SNCRONO.

Utilizar prescaler (divisor de frecuencia) rpidos:

se optimiza el diseo en rea y velocidad

Fast
Small
Counter

TC

CE

Large Dense
Counter
with Slower
Carry

Los bits menos significativos conmutan con ms rapidez.

Los bits restantes tienen ms tiempo para conmutar.

DISEO SNCRONO.

20

DISEO SNCRONO.

Contadores LFSR.
Utilizar un registro de desplazamiento realimentado con
puertas XOR.

Con N etapas se tienen 2N-1 cdigos diferentes.

El 0 no forma parte de la secuencia.
La realimentacin depende del nmero de etapas.
Generan una secuencia pseudoaleatoria.

(0 )
D

(1)

Q0
Q

Q1

(N-2)
D

QN-2

(N-1)
D

QN-1

CLK

Uso.
Contadores donde no importa los valores de la secuencia.
Lo importante es el fin de cuenta
DISEO SNCRONO.

21

DISEO SNCRONO.

Ejemplo de Contador LFSR de 4 etapas

(0 )
D

(1)

Q0
Q

Q1

(2)
D

Q2

(3)
D

Q3

CLK

Secuencia de cuenta pseudoaleatoria generada por el circuito implementado

DISEO SNCRONO.

22

DISEO SNCRONO.

Realimentacin de las etapas.

N

Di+1=Qi xor QN-1

(0 )
D

(1)

Q0

(N-2)

Q1

(N-1)

QN-2

CLK

(0 )
D

(1)

Q0
Q

CLK

DISEO SNCRONO.

Q1

(2)
D

Q2

(3)
D

Q3

QN-1

18

19

0,1,4

20

21

22

23

1,2,3

24

0,2,3

25

10

26

0,1,5

11

27

0,1,4

12

0,3,5

28

28

13

0,.2,3

29

14

0,2,4

30

0,3,5

15

31

16

1,2,4

32

1,5,6

17

23