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CURITIBA
2009
Eltrica
Eletrotcnica
CURITIBA
2009
da
TERMO DE APROVAO
de
Graduao
aprovado
como
Eletricista
pela
Banca examinadora:
Universidade
AGRADECIMENTOS
Agradecemos a todos os professores que tivemos a honra de sermos alunos, desde a infncia,
at os professores da Universidade Tecnolgica Federal do Paran, por compartilhar conosco
os seus conhecimentos, proporcionando a nossa entrada em uma Universidade de renome e a
nossa formao como profissionais.
Agradecemos aos pais, que sempre estiveram ao nosso lado nesta caminhada, nos apoiando e
incentivando.
Agradecemos aos familiares pelo apoio e pela confiana que nos foram depositadas.
Agradecemos aos nossos amigos de faculdade, pois sempre estivemos dando apoio uns aos
outros na nossa jornada estudantil. Sobretudo as pessoas que cursaram a maior parte da
faculdade junto conosco e passaram noites e noites em claro fazendo trabalhos.
Agradecemos aos grandes amigos que fizemos ao longo do tempo, pelos anos de amizade
sincera e pela presena em todos os momentos importantes de nossas vidas.
E, agradecemos as namoradas, que nos apoiaram muito nos anos em que estivemos juntos,
tanto pelas suas companhias, pelos seus conhecimentos, sobretudo, por estarem ao nosso lado
nos momentos de dificuldade ao longo da graduao.
RESUMO
A simulao com afundamentos de tenso para ensaios no destrutivos de diferentes
equipamentos, como eletroeletrnicos, conversores e rels estticos, importante, pois uma
forma de verificar a sensibilidade destes quando sujeitos a esse distrbio, que ocorre
frequentemente na rede eltrica.
A presente monografia prope um projeto e implementao de uma fonte geradora de
afundamentos de tenso para que, possivelmente, possam ser realizados os ensaios de
imunidade nos equipamentos. A topologia de um conversor CC-CA com modulao senoidal
foi utilizada para a gerao da senide de sada da fonte geradora de afundamentos de tenso.
So apresentados detalhes a respeito da simulao, atravs do programa Multisim,
para o total entendimento do conversor CC-CA. Utilizou-se a linguagem de programao
LabVIEW para o desenvolvimento de um programa o qual comanda, atravs de uma senide
de referncia, o conversor. Este sinal gerado atravs de uma placa de aquisio do fabricante
National Instruments. Posteriormente so evidenciados detalhes de projeto e construo do
conversor CC-CA senoidal com potncia de 1000W. Por fim, apresenta-se o prottipo
construdo e os resultados alcanados com sua experimentao.
Palavras-chave: Afundamentos de Tenso, conversor CC-CA, senoidal, LabVIEW.
ABSTRACT
The simulation with Voltage Sags to non-destructive tests of different equipments,
such as electronics, converters and relays, it is important because it is a way to check the
equipments sensibility.
This article proposes a project and implementation of a Voltage Sag Generator, to
make some tests for immunity in equipments. The topology of a DC-AC converter with
sinusoidal modulation has been used to generate the sinusoidal output of the Voltage Sag
Generator.
The simulation has been done through Multisim software to the comprehension about
DC-AC converter. The sinusoidal reference to the control of DC-AC converter has been
developed using the LabVIEW programming language. This signal is generated by a National
Instruments acquisition board. And, finally, the construction details and results obtained with
this prototype are shown.
Keywords: Voltage Sags, DC-AC converter, sinusoidal, LabVIEW.
LISTAS DE FIGURAS
Figura 2.1 Exemplo de uma curva CBEMA..............................................................13
Figura 2.2 - Topologia do conversor CC-CA em Ponte Completa...............................14
Figura 2.3 Modulao PWM senoidal a) a dois nveis e b) a trs nveis de tenso de
sada ..........................................................................................................................................15
Figura 2.4 Primeira etapa semiciclo positivo .........................................................16
Figura 2.5 - Segunda etapa com tenso nula sobre o filtro de sada.............................17
Figura 2.6 - Terceira etapa de operao igual primeira...........................................18
Figura 2.7 - Quarta etapa de operao do semiciclo positivo.......................................18
Figura 2.8 - Primeira etapa do semiciclo negativo .......................................................19
Figura 2.9 - Segunda etapa do semiciclo negativo .......................................................20
Figura 2.10 - Terceira etapa de operao repete a primeira..........................................20
Figura 2.11 - Quarta etapa do semiciclo negativo ........................................................21
Figura 2.12 - Principais formas de onda do inversor em ponte completa ....................21
Figura 3.1 Frequncia de operao das chaves semicondutoras................................25
Figura 3.2 Topologia do retificador de entrada .........................................................28
Figura 3.3 Topologia do filtro L0C0 ...........................................................................29
Figura 3.4 Slew rate para o amplificador operacional LM311 ..................................33
Figura 3.5 Funcionamento da porta not com histerese ..............................................33
Figura 3.6 Soft-start implementado atravs do LabVIEW. ........................................34
Figura 3.7 - Viso geral do circuito simulado. .............................................................36
Figura 3.8 - Circuito gerador do PWM a 3 nveis. .......................................................37
Figura 3.9 - Sinais do PWM a trs nveis, enviados s chaves semicondutoras...........38
Figura 3.10 Tenso de sada sem o filtro LC.............................................................38
Figura 3.11 Tenso de sada com o filtro LC ............................................................39
Figura 4.1 - Senide gerada atravs da porta paralela (LPT1). ....................................41
Figura 4.2 - Placa de aquisio NI................................................................................42
Figura 4.3 - Fluxograma referente ao programa gerador da senide de referncia ao
afundamento. ............................................................................................................................43
Figura 4.4 - Painel de interface com usurio ................................................................44
Figura 4.5 - Viso geral do cdigo de programao.....................................................46
Figura 4.6 - Stacked sequence structure .......................................................................47
Figura 4.7 - Bloco para separao dos segundos em inteiros e fracionrios ................47
Figura 4.8 - Varivel de incio do afundamento e case structure.................................48
Figura 4.9 - Diagrama de blocos referente ao afundamento de tenso com tempo
menor do que 1 segundo...........................................................................................................49
Figura 4.10 - Cdigo de programao interno SubVI referente gerao de senides
menores do que um segundo ....................................................................................................49
Figura 4.11 - Gerador de forma de onda senoidal ........................................................50
Figura 4.12 - Diagrama de blocos referente ao afundamento de tenso com tempo
maior do que 1 segundo............................................................................................................50
Figura 4.13 - Cdigo de programao interno SubVI referente gerao de senides
maiores do que um segundo .....................................................................................................51
Figura 4.14 - Gerador de onda senoidal de referncia..................................................51
Figura 4.15 Soft-start gerado via programa ...............................................................52
Figura 5.1 Esquema de montagem.............................................................................54
Figura 5.2 Fonte Simtrica ........................................................................................55
Figura 5.3 Amplificador operacional isolador AD210N ...........................................57
Figura 5.4 Utilizao do AD210N como seguidor de tenso ....................................57
Figura 5.5 Gerador de onda triangular.......................................................................58
Figura 5.6 Inversor de fase, desacoplamento e comparadores para gerao dos sinais
PWM.........................................................................................................................................59
Figura 5.7 MOSFET ..................................................................................................60
Figura 5.8 Gerao dos PWMs complementares e tempo morto .............................60
Figura 5.9 Indutncias parasitas e circuito grampeador ............................................62
Figura 5.10 Topologia de controle.............................................................................63
Figura 5.11 Diagrama de ganho e fase respectivamente ...........................................64
Figura 5.12 Topologia do compensador PID.............................................................65
Figura 5.13 Diagrama de Bode do sistema compensado ...........................................69
Figura 5.14 Circuito da fonte geradora de afundamentos de tenso..........................70
Figura 5.15 Serigrafia da placa de controle ...............................................................71
Figura 5.16 Camada de cobre da placa de controle ...................................................72
Figura 5.17 Serigrafia do estgio de potncia............................................................72
Figura 5.18 Camada de cobre sobre a placa ..............................................................73
Figura 5.19 Camada de cobre inferior placa ...........................................................73
Figura 5.20 Prottipo da fonte geradora de afundamentos de tenso........................74
SUMRIO
1. Captulo I ....................................................................................................................8
1.1. Introduo................................................................................................................8
1.2. Problema..................................................................................................................9
1.3. Justificativa..............................................................................................................9
1.4. Objetivos................................................................................................................10
1.4.1.
1.4.2.
2.3.2.
2.3.3.
3.2.2.
3.3. Especificao das chaves semicondutoras e dos diodos roda livre .......................24
3.3.1.
3.3.2.
3.3.3.
Indutor......................................................................................................29
3.5.2.
Capacitor..................................................................................................31
3.8.2.
3.8.3.
4.2.2.
Desenvolvimento do programa................................................................42
4.2.3.
4.2.4.
4.2.5.
Soft-start ..................................................................................................52
5.7.2.
Introduo ................................................................................................87
8.1.2.
Simulao ................................................................................................89
8.1.3.
Montagem ................................................................................................90
8.1.4.
Concluso ................................................................................................92
1. CAPTULO I
1.1. INTRODUO
Energia eltrica um produto que precisa satisfazer especficos requisitos de
qualidade, obedecendo a certos parmetros como frequncia e amplitude. Com os avanos
tecnolgicos dos equipamentos e dispositivos eletro-eletrnicos, h uma necessidade de
garantir que os parmetros da energia utilizada na alimentao desses, estejam de acordo com
os parmetros de projeto para seu correto funcionamento (MEHL, 2007).
A partir da dcada de 80, no Brasil, a caracterstica da carga a ser suprida pelas
concessionrias de energia eltrica mudou significativamente. Com o crescente interesse em
racionalizar e conservar energia eltrica, comandos eletrnicos passaram a compor as cargas,
dando-lhes caracterstica no linear, diferentemente do antigo consumidor cuja carga era
essencialmente linear. A partir desta poca, tambm, cargas cada vez maiores passaram a
compor o cenrio industrial (MEHL, 2007).
Devido a esta no linearidade das cargas e o aumento da potncia demandada,
surgiram na rede eltrica efeitos indesejveis, tais como alto nvel de distoro harmnica,
interrupes na alimentao, transitrios, desequilbrios de tenso, oscilaes de tenso,
variao da frequncia do sistema, flutuao de tenso (flicker), variao de tenso de curta
ou longa durao.
Um dos principais e mais freqentes distrbios que ocorrem na rede eltrica o
chamado afundamento de tenso, tambm conhecido na literatura internacional como Voltage
Sag, e, especificamente na Europa, como Voltage dip. Geralmente este efeito pode ser
causado devido partida de equipamentos de grande potncia, energizao de
transformadores, faltas de qualquer tipo na linha ou desequilbrio entre as tenses, falhas em
equipamentos ou manobras da concessionria. Esse distrbio pode provocar alguns problemas
tais como desligamento de equipamentos, oscilaes em motores, perda de dados e erros de
processamento. Existem mtodos para minimizar esses problemas, como a utilizao de UPS
(no-breaks) e reguladores de tenso.
Segundo o ONS (OPERADOR NACIONAL DO SISTEMA ELTRICO, 2002, p.11)
o afundamento de tenso definido como uma variao de tenso de curta durao, e este
distrbio citado em dois itens de seu submdulo 2.2.
1.3. JUSTIFICATIVA
10
1.4. OBJETIVOS
1.4.1. OBJETIVO GERAL
11
Reviso bibliogrfica.
12
2. CAPTULO II
2.1. INTRODUO
13
14
Sendo assim, isto pode ser resolvido utilizando uma modulao PWM senoidal em alta
frequncia, pois se obtm uma forma de onda que desloca o contedo harmnico para altas
15
Figura 2.3 Modulao PWM senoidal a) a dois nveis e b) a trs nveis de tenso de sada
Fonte: Pinheiro Filho (2005).
16
17
Etapa II t1 a t2
Com o interruptor S4 aberto, quem assume a corrente do indutor o diodo em
antiparalelo ao MOSFET S2, fazendo com que a tenso Vab se anule, pois a conexo entre a
carga e a fonte foi desfeita. A chave S2 recebe o comando para conduzir, entretanto devido
ao sentido da corrente imposto pelo indutor L0, a mesma passa a circular pelo seu diodo em
antiparalelo, fazendo uma comutao no dissipativa, pois a conduo do diodo espontnea.
Nesta segunda etapa Figura 2.5, a nica tenso presente no indutor de filtro a tenso de
sada. A tenso de sada neste componente negativa, fazendo com que sua corrente decresa
linearmente. A razo cclica controla, nesta etapa de conduo, o perodo de tempo em que a
tenso positiva ou nula na entrada do filtro (PINHEIRO FILHO, 2005).
Figura 2.5 - Segunda etapa com tenso nula sobre o filtro de sada
Fonte: Pinheiro Filho (2005).
Etapa III t2 a t3
Nesta etapa (semiciclo positivo) o interruptor S4 recebe novamente o comando para
conduzir, fazendo com que a configurao seja a mesma da primeira etapa. Este interruptor
fechado, sob tenso positiva, provoca uma comutao dissipativa ao submeter uma tenso
reversa no valor da tenso do barramento CC no diodo um antiparalelo chave S2,
bloqueando-o. A chave S4 assume a corrente do indutor, fazendo a tenso aplicada na entrada
do filtro (Vab) fique positiva, conforme Figura 2.6 (PINHEIRO FILHO, 2005).
18
Etapa IV t3 a t0
O interruptor S1 que recebe o comando de bloqueio nesta etapa de operao, fazendo
a corrente do indutor circular pelo diodo em antiparalelo chave S3. Isto far com que a
tenso Vab se anule novamente. Da mesma forma que na segunda etapa, a chave S3 passa a
conduzir, e devido ao sentido da corrente imposta pelo indutor, a corrente se mantm
circulando pelo diodo em antiparalelo a S3, at que a chave S1 volte a fechar. Levando o
conversor novamente a primeira etapa de operao com o bloqueio desse diodo, devido
aplicao reversa da tenso de entrada Vin sobre o mesmo (PINHEIRO FILHO, 2005).
19
Etapa II t1 a t2
Esta etapa, similar a segunda etapa do semiciclo positivo, iniciada pela comutao
no dissipativa provocada pela abertura da chave S2. A corrente do indutor assumida pelo
diodo em antiparalelo a S4, o qual desconecta o barramento CC e anula a tenso na entrada do
filtro. A chave S4 recebe o comando de conduo, porm, devido ao sentido da corrente no
indutor, esta continua a circular pelo diodo e passa a decrescer linearmente (PINHEIRO
FILHO, 2005).
Esta etapa apresentada na figura a seguir.
20
Etapa III t2 a t3
Na terceira etapa de operao do semiciclo negativo a chave S2 recebe o comando de
conduo, de maneira anloga ao semiciclo positivo. A comutao dissipativa e provocada
pelo fechamento do interruptor S2, impondo uma tenso reversa no valor da tenso do
barramento CC ao diodo em antiparalelo a S3, bloqueando-o, fazendo com que os
interruptores S2 e S3 assumam a corrente do indutor (PINHEIRO FILHO, 2005).
Etapa IV t3 a t0
Nesta etapa de operao a chave S3 comandada a bloquear, fazendo a corrente do
indutor circular sobre o diodo em antiparalelo chave S1. Desta forma a tenso de entrada do
filtro se anula novamente. Assim como na segunda etapa, o interruptor S1 passa a conduzir,
21
todavia a corrente continua a circular pelo diodo em virtude do sentido da corrente do indutor.
Isto ocorre at que a chave S3 passe a conduzir novamente, fazendo com que a configurao
seja a mesma j observada na primeira etapa (PINHEIRO FILHO, 2005).
2.3.3.2.FORMAS DE ONDA
Uma vez feito o detalhamento das etapas de operao ou comutao do inversor CCCA modulado a trs nveis de tenso possvel traar as principais formas de onda referentes
ao seu funcionamento, conforme Figura 2.12.
22
2.4. CONCLUSO
Foi utilizada uma modulao senoidal a trs nveis com o intuito de se obter uma
reduo no tamanho do indutor de filtro e uma menor distoro no sinal de sada, alm de
uma reduo nos custos do mesmo, pois os harmnicos presentes na entrada do filtro s so
vistos a partir de frequncias duas vezes maiores que a frequncia de comutao das chaves.
Sendo assim, quase todo o contedo harmnico eliminado pelo filtro de sada,
com a aplicao da tenso de sada carga, isso sendo possvel com o correto
dimensionamento do filtro de sada, dessa forma a carga receber uma forma de onda senoidal
com baixo nvel de harmnicos e com amplitude controlada.
23
3. CAPTULO III
3.1. INTRODUO
O controle da fonte ser feito a partir de uma interface em LabVIEW, na qual o usurio
poder escolher a amplitude e a durao do afundamento de tenso. Esta interface ser
responsvel por gerar a senide de referncia para a modulao PWM. Esta senide
proveniente da interface, ser comparada no circuito de comando do conversor CC-CA com
duas ondas triangulares portadoras, complementares, de 30kHz. O resultado desta comparao
ser uma modulao PWM senoidal a trs nveis de tenso, que ser levado at as chaves
semicondutoras de potncia. Por fim um filtro LC dever ser projetado para que se consiga
restaurar a frequncia fundamental da senide de referncia (60Hz).
Com essas caractersticas, espera-se que a fonte geradora de afundamento de tenso
atenda, pelo menos parcialmente, aos requisitos das normas aplicveis (descritas em outra
seo desta monografia) no que diz respeito durao e amplitude dos afundamentos. No
entanto, devido dificuldade de se implementar um conversor CC-CA trifsico (pois seria
24
necessrio fazer um controle isolado do afundamento em cada uma das fases), optou-se em
projetar um conversor com sada monofsica e de menor potncia do que os equipamentos
utilizados em ensaios, os quais visam a determinao de imunidade frente aos afundamentos
de tenso, descritos pela norma SEMI F42-0999 Test Method For Semiconductor Processing
Equipment Voltage Sag Immunity (SEMI F42-0999, 2008).
Contudo, acredita-se que seja possvel fazer um levantamento aproximado da
imunidade de equipamentos com potncia inferior a 1000W frente a afundamentos de tenso,
utilizando esta fonte.
25
IGBT:
26
I out =
Pout 1000
=
= 7,87 A
Vout
127
3.1
mi =
Voutp
Vin
127 2
= 0,94
191
3.2
Para que este conversor CC-CA opere como gerador de afundamento de tenso,
conforme j especificado, a tenso de sada variar. Considerando os nveis de tenso que a
fonte poder fornecer carga entre 127VRMS e 12,7VRMS (10% do valor nominal), a variao
do ndice de modulao ficar entre 0,94 e 0,09.
A mxima corrente eficaz sobre os MOSFETs pode ser obtida pela Equao 3.3
(PINHEIRO FILHO, 2005), considerando o pior caso para o interruptor quando o ndice de
modulao for mximo:
I S = I outpk
1 1
+
mi
8 3
3.3
I S = 11,14
1 1
+
0,94 = 5,28 A
8 3
3.4
27
Sero utilizados quatro MOSFETs IRFP460, os quais suportam uma corrente mdia
de 20A e tenso direta de 500V (DATASHEET MOSFET IRFP460, 2008). E possuem diodos
ultrarpidos em antiparalelo.
A corrente mdia em cada diodo roda livre interno aos MOSFETs dada pela
Equao 3.5:
1 1
mi
I Dmed = I outpk
2 8
3.5
Portanto:
1 1
I Dmed = 11,14
0,94 = 0,46 A
2 8
28
+E
-E
I med =
Pin
Vmed
3.6
Em que Imed a corrente mdia (Equao 3.6) entregue pelo retificador, Vmed a tenso
do barramento em corrente contnua e Pin a potncia de entrada do conversor considerando o
rendimento citado. Portanto:
I med =
1250
= 6,55 A
191
Cada par de dois diodos da ponte completa responsvel por metade da corrente
mdia. Portanto cada diodo dever suportar:
I D = 3,27 A
Ser utilizado quatro diodos modelo 6A10 que suportam 6A de corrente mdia e uma tenso
reversa de 1000V (DATASHEET DIODO 6A10, 2008).
Para o filtro capacitivo, deseja-se que a tenso de sada tenha uma ondulao de 15%.
Utilizando a Equao 3.7:
29
C=
Pin
2
3.7
f (V pk Vc min )
C=
1250
= 2,06mF
60 1912 162 2
Vin
Co
Vo
30
Iout =
Pout 1000
=
= 7,87 A
Vout 127
3.8
IL 0 pk = Ioutpk +
IL 0
1,98
= 11,14 +
= 12,13 A
2
2
3.9
3.10
IDmd = 0,96 A
ISrms = Ioutpk
1 1
1 1
+
mi = 11,14 +
0,94 = 5,28 A
8 3
8 3
3.11
31
L0 =
Vin
191
=
= 400,92 H
8 fsIL 0 max 8 30000 1,98
3.12
Com base nestes parmetros, deve-se utilizar um ncleo tipo E tamanho 42/20 com 44
espiras de 3 fios de 21AWG e com entreferro de 0,26cm.
3.5.2. CAPACITOR
32
fz =
fs 30000
=
= 5kHz
6
6
3.13
C0 =
1
1
=
= 4,49 F
2
(2fz ) L0 (2 5000) 400,92 10 6
3.14
dv0
dt
mx
Sendo usualmente especificada nos catlogos de amp ops em V/s. (SEDRA; SMITH, 1999,
p. 94).
33
A Figura 3.4, a seguir apresenta a curva caracterstica de slew rate, para uma entrada
em degrau, do amplificador operacional LM311 (DATASHEET LM339N, 2008), o qual ser
utilizado como comparador na gerao dos PWMs.
Cada pulso do PWM ser a composio das curvas de subida e de descida, conforme a Figura
3.4, resultando em um pulso trapezoidal ao invs de retangular, que era esperado. Para
corrigir o efeito do slew rate sobre o PWM, ser utilizado o circuito integrado CD40106B,
que atua como porta not com histerese. Portanto suas funes sero modelar a forma de onda
dos pulsos enviados ao driver e produzir os sinais de PWM complementares para o
acionamento dos MOSFETs. A atuao na modelagem da onda conforme a figura a seguir:
34
Optou-se por implementar o soft-start atravs do LabVIEW, por ser fcil de ajustar e
tambm com o intuito de economizar componentes e espao na placa de circuito impresso. A
senide de referncia foi programada para que, ao energizar o circuito, comece com um valor
nulo e aumente linearmente sua amplitude at o valor mximo, conforme mostrado a seguir:
3.8. SIMULAES
3.8.1. VISO GERAL DO CIRCUITO
35
R5
10k
XFG1
36
03
V2
LM324N
10k
R6
V5
15 V
15 V U4A
35
11
34
Onda senoidal
de referncia
V4
42
5 Vrms
60 Hz
0
37
43
15 V
R3
GND
B/STB
BAL
GND
B/STB
5 1k6
V15
15 V
33
VS-
VS+
38
V3
R4
5 1k6
BAL
V6
15 V
439
VS-
15 V
VS+
41
V7
40
44
LM311N
U1
LM311N
U2
U3A
U3B
45
46
U5A
U5B
R1
10M
V1
380 V
J2
J4
J3
J1
SBREAK
1V0V
J3
SBREAK
1V0V
J1
D4
D2
14
18
D6
L1
500uH
D5
2uF
4.84
1 C1
R2
0
SBREAK
1V0V
J4
SBREAK
1V0V
0
J2
17
D7
11
D1
D8
D3
36
37
O circuito PWM est conforme mostra a Figura 3.8. A onda triangular portadora foi
criada atravs de um gerador de funo (XFG1), com uma frequncia de 30kHz. Esta
frequncia tambm repassada ao chaveamento dos interruptores.
Esta onda triangular comparada a uma onda senoidal de referncia com frequncia
60Hz para a modulao PWM. Ser necessrio utilizar dois circuitos integrados LM311. No
entanto um comparador receber uma onda triangular proveniente do gerador de funo e o
outro far a comparao com uma onda triangular complementar. Esta inverso da onda
portadora ser feita utilizando um simples CI (LM324N), em configurao inversora com
ganho unitrio.
V7
15 V
5 1k6
8
VS+
43
R4
41
BAL
Onda senoidal
de referncia
0
V6
15 V
5 Vrms
60 Hz
0
0
15 V
03
1
R5
10k
35
LM311N
BAL
J4
U1
B/STB
U3A
44
37
7
3
VS-
GND
LM311N
V15
15 V
LM324N
11
5 1k6
33
R3
38
VS+
15 V U4A
V5
15 V
36
J3
0
V3
V2
34
GND
439
V4
U5B
40
3
VS-
XFG1
U3B
2
7
42
J1
U2
B/STB
0
R6
10k
U5A
5
J2
38
Na sada de cada comparador h uma porta lgica inversora para criar pulsos
complementares para acionamento das chaves semicondutoras. De acordo com a Figura 3.9,
possvel notar que os sinais em amarelo e roxo so complementares assim como os sinais azul
e verde.
39
3.9. CONCLUSO
40
4. CAPTULO IV
4.1. INTRODUO
41
Esse ambiente possui ferramentas poderosas para criar aplicaes sem escrever
qualquer linha de cdigo textual. possvel especificar a funcionalidade do sistema desejado
montando diagramas de blocos, o que uma notao de desenho natural para os cientistas e
engenheiros (LABVIEW, 2008).
Com relao ao aspecto de comunicao entre o microcomputador e a fonte, tentou-se,
a princpio, gerar uma sada analgica atravs da porta paralela do computador. O programa
processava o sinal a ser gerado e a porta paralela fazia a comunicao. Atravs dos 8 bits
disponveis na porta paralela gerou-se digitalmente os valores da amplitude da senide. Esse
sinal digital foi convertido, atravs de um conversor digital-analgico feito com uma rede de
resistores R-2R, em um sinal analgico.
Analisou-se o sinal gerado e concluiu-se que devido ao ambiente LabVIEW necessitar
de uma grande velocidade de processamento, no foi possvel gerar uma senide sem
deformaes atravs da porta paralela (LPT1) com frequncia superior a 7 Hz. A senide de
60 Hz gerada atravs da sada paralela apresentou uma grande deformao, no assemelhando
ao sinal desejado, conforme ilustrado na figura 4.1.
42
quatorze entradas, todas analgicas. Como foi definido no programa uma velocidade de
escrita de 10 mil pontos por segundo, conclui-se que a placa srie E atende plenamente nosso
objetivo, j que a mesma pode gerar at 400 mil pontos por segundo em cada sada analgica.
A folha de dados desta placa de aquisio, na qual so apresentadas todas as suas
caractersticas, est apresentada no Anexo I.
43
44
45
valores de ciclo. E tanto os ciclos desejados, quanto os segundos, podem ser escolhidos
atravs de duas caixas de texto, onde este valor pode ser escrito diretamente.
Todas essas possibilidades de escolha so interativas, ou seja, quando o valor de um
boto, ou barra, ou caixa de texto modificado, as outras variveis de tempo so
automaticamente modificadas a esse valor escolhido.
Outro parmetro varivel do painel frontal do programa a amplitude. Essa amplitude
medida em porcentagem, ou seja, calculada em relao amplitude nominal da senide.
Um grfico foi adicionado para mostrar o sinal gerado em tempo real, o qual ser
produzido pela placa de aquisio e levado at o conversor CC-CA.
O boto de incio do afundamento tambm est presente neste painel frontal, e
utilizado para dar incio ao afundamento. Um boto de stop foi adicionado ao painel frontal
para desligar o programa e a gerao da senide da placa de aquisio.
46
47
48
A segunda etapa do stacked sequence structure possui uma varivel chamada de Start
do afundamento. Essa varivel alterada atravs de um boto no painel frontal, e pode
assumir os valores booleanos: verdadeiro ou falso. Esta varivel d incio ao afundamento
quando, aps este ser definido pelo usurio.
Este boto est ligado diretamente em uma case structure (estrutura condicional). O
valor vinculado varivel ligada no terminal seletor (start do afundamento) da estrutura,
determina qual caixa executar. Ou ser executada a caixa referente ao valor verdadeiro ou a
do valor falso. O terminal seletor representado por um ponto de interrogao na cor verde.
Como se trata de uma boto virtual, pode-se considerar que essa varivel
normalmente aberta, ou seja, atribudo ao boto um valor de falso. Se selecionar este boto,
atribumos a este um valor de verdadeiro.
Quando essa varivel assumir um valor verdadeiro o afundamento da senide ser
iniciado. A varivel de incio do afundamento da senide e a estrutura condicional case
structure esto, de uma maneira simplificada, mostradas na Figura 4.8.
Dentro desse case structure encontra-se outra estrutura igual, mas a varivel ligada ao
terminal seletor diferente da varivel conectada estrutura externa. Esse case interno
executa os tempos, dados em segundos, menores do que um, ou os maiores, dependendo do
valor da varivel do terminal seletor. Essa separao em segundos inteiros e fracionrios foi
descrita anteriormente.
Para tempos fracionrios de afundamento existe um outro cdigo que gera a senide.
O cdigo utilizado para gerar uma senide com tempo menor do que um segundo est
mostrado na Figura 4.9.
49
Figura 4.9 - Diagrama de blocos referente ao afundamento de tenso com tempo menor do que 1 segundo
Fonte: Programa Labview
Para simplificar a programao foi gerado um bloco chamado SubVI (bloco branco da
figura anterior). Dentro deste bloco h outro cdigo de programao (Figura 4.10) que tem a
funo de gerar as senides com tempo menor do que um segundo.
Figura 4.10 - Cdigo de programao interno SubVI referente gerao de senides menores do que um
segundo
Fonte: Programa Labview.
Dentro da estrutura dessa SubVI esto contidos dois blocos (Figura 4.10) que tm a
funo de gerar senides. Algumas constantes so adicionadas a esses blocos para definir
certos parmetros da onda. No caso do bloco superior temos duas constantes atreladas ao
gerador de senide. O valor de 60 define a frequncia da senide a ser gerada e o valor de 4,5
a amplitude desta. Os dois nmeros dez mil presentes nos geradores de senide so
responsveis pela escolha da qualidade do sinal a ser gerado. Outros parmetros podem ser
50
Figura 4.12 - Diagrama de blocos referente ao afundamento de tenso com tempo maior do que 1 segundo.
Fonte: Programa Labview.
51
Figura 4.13 - Cdigo de programao interno SubVI referente gerao de senides maiores do que um
segundo
Fonte: Programa Labview.
52
4.2.5. SOFT-START
53
4.3. CONCLUSO
54
5. CAPTULO V
5.1. INTRODUO
AMOSTRA
SENIDE
LABVIEW
SENIDE
COMPENSADOR
ISOLADOR
SINAL ERRO
COMPARADOR
COMANDO
BLOQUEIO CC
INVERSOR
GERADOR
TRIANGULAR
BLOQUEIO CC
COMPARADOR
COMANDO
DRIVER
PWM1
BARRAMENTO
MOSFETS
PWM2
DRIVER
PWM1
PWM2
Lo
FILTRO
Vo
Co
PWM1
PWM1
PWM2
PWM2
55
3
1k2
R15
D7
1N4007
100nF 50V
C22
C38
47uF 25V
OUT
GND
C21 LD5
IN
GND
OUT
U11 MC7915
D12
1N4007
100nF 50V
LD4
C39
47uF 25V
D9
1N4007
LM7815
D8
1N4007
C24
-15 Vac
100nF 50V
100nF 50V
0 Vac
C41
127 Vac
C43
15 Vac
2200uF 25V
220 Vac
D6
1N4007
2200uF 25V
D5
1N4007
IN
C23
R16
1k2
Fonte simtrica
-15V
Optou-se por alimentar o circuito com as tenses simtricas de 15V, pois todos os
circuitos integrados utilizados e os drives do estgio de potncia so tolerantes a estes nveis.
A simetria foi utilizada para facilitar a comparao entre os sinais triangulares com a senide
de referncia, e desta com o sinal de realimentao, pois todos, com auxlio de capacitores de
desacoplamento, no apresentam nvel mdio.
56
57
15
14
-VISS
+VISS
PWR
FB
-IN
+IN
ICOM
PWRCOM
11
16
17
19
18
29
10
U13
5
9
4
8
3
7
2
6
1
30
100nF 50V
PWJ1
VO
0COM
+VOSS
-VOSS
1
2
3
4
AD210N
SIN REF
58
Para a gerao dos sinais de comando dos MOSFETs, deve-se comparar dois sinais
triangulares defasados de 180 entre si e uma senide de referncia. Utilizou-se para gerao
da onda triangular portadora, um circuito comumente encontrado em folhas de dados de
alguns amplificadores operacionais, no qual os componentes C40, R25, R26 e R28
foram ajustados para que o sinal obtido apresentasse uma frequncia de 30kHz, que a
frequncia de chaveamento do estgio de potncia.
C40
R41
+15V
1k5
3,3nF
C28
R25
1k
5
4
R26
100nF 8
U9
LF351N
C17
10K
+15V
C29
100nF
100nF 50V
2
R28
5
LF351N
U10
-15V
8k2
1
C19
-15V
100nF 50V
TRIANG
59
SIN REF
+15V
5
C14
C26
100nF 6
R9
1K
TRIANG
7
100nF 50V
R39
15K
U8
LM311N
4
1
Bloqueia CC
PWM1
C11
R27
100nF 50V
-15V
10K
Comparadores
+15V
+15V
C30
R29
10K
100nF 8
U5
2
6
5
C18
100nF 6
5
LF351N
Inversor
100nF 50V
Bloqueia CC
R14
1K
R40
15K
PWM2
U12
LM311N
4
1
TRIANG
C27
C20
C15
-15V
100nF 50V
-15V
100nF 50V
Figura 5.6 Inversor de fase, desacoplamento e comparadores para gerao dos sinais PWM
Fonte: Protel DXP.
Em um MOSFET ideal, basta aplicar uma tenso (geralmente de 10V a 24V) entre o
gate e o source, conforme a Figura 5.7, para comand-lo a conduzir ou uma tenso prxima a
0V ou menor para bloque-lo.
60
COMPARADOR
PWM - 0
PWM - 1
61
Projetou-se o tempo morto para 30% do perodo de chaveamento, ou seja, 1s. Notase que no ramo superior foi adicionado um capacitor em paralelo para que se possa compensar
o atraso gerado pela terceira porta not com histerese pela qual deve passar o sinal PWM-1.
Contudo, os sinais complementares gerados tm como referncia a massa do circuito
de controle, para utiliz-los no acionamento dos MOSFETs deve-se utilizar um circuito
driver em que suas sadas possam se referenciadas aos sources das chaves semicondutoras, ou
seja, possuam terra flutuante. Para isto foi utilizado um circuito de driver comercial, cedido
pela empresa NHS, o qual possui isolao ptica entre a entrada e sada, proteo contra curto
circuito no brao, reset manual e, com o objetivo de descarregar rapidamente as capacitncias
intrnsecas e absorver os rudos induzidos pelas comutaes, aplica no MOSFET 15V para
comand-lo a conduzir e -7V para bloque-lo.
Alm disso, devido s altas derivadas de tenso e corrente pelo tempo, a comutao
das quatro chaves simultaneamente induz um nvel de rudo suficientemente grande, tornando
possvel uma possvel operao indesejada de algum dos MOSFETs, provocando tambm
um curto circuito no brao.
A seguir so descritas algumas medidas que devem ser tomadas para tornar possvel e
seguro o comando dos MOSFETs, a comear por:
62
63
Vref
Vc
C(s)
Erro
Gv(s)
Vo
H(s)
Figura 5.10 Topologia de controle
Fonte: Protel DXP.
Em que:
Gv( s ) =
1
1 VD
s +
L0 C 0 s 2 +
L0 C 0
R0 C 0
VB
Onde:
5.2
64
Para a realimentao da planta ser utilizado um transdutor de tenso por efeito Hall, o
LV 25-P do fabricante LEM, para garantir a isolao entre o estgio de potncia e o controle.
O ganho desta amostra, segundo a folha de dados deste componente ser de 0,025.
Utilizando os valores obtidos no projeto do estgio de potncia e o ganho da
realimentao, pode-se escrever Gv(s) de acordo com a Equao 5.2:
Gv( s ) =
191 0,025
500 10 6 5 10 6 s 2 +
6
10000 5 10
1
12
1
s +
6
6
500 10 5 10
5.2
Segundo Pinheiro Filho (2005), o compensador do conversor deve ser o mais rpido
possvel, tendo como limitao mxima um quarto da frequncia de chaveamento, para que
no seja susceptvel ao contedo harmnico proveniente da comutao. O controlador deve
65
operar fazendo com que a tenso de sada siga a tenso senoidal de referncia e a mantenha
estabilizada com erro nulo em regime permanente, ou seja, atuando como integrador puro.
Utilizou-se um controlador com dois plos (proporcional integral derivativo PID). A
topologia deste compensador apresentada na Figura 5.12.
fc =
f s 30000
=
= 7,5kHz
4
4
5.3
5.4
66
f0 =
1
2 L0 C 0
1
2 500 10 6 5 10 6
= 3,18kHz
5.5
n 3,18 103
f
H 2 = Ganho + 20 log P 2 = ( 13,59) + 20 log
3
fc
7,5 10
5.6
A2 = 10 20 = 10
38 ,19
20
= 81,17
5.7
Em f0.
f
n 3,18 10 3
H 1 = H 2 20 log P 2 = 38,19 20 log
3
3,18 10
f0
Assumindo novamente n igual a 40, obtm-se:
H 1 = 6,15dB
5.8
67
H1
A1 = 10 20 = 10
6 ,15
20
= 2,03
5.9
5.10
Rfz = A2 Rip
5.11
Rip =
Rip =
2,03 10000
= 256,41
81,17 2,03
Ci =
1
2 f z Riz
5.12
Cf =
Ci Riz
Rfz
5.13
Em que fz a frequncia de corte do filtro L0C0, calculada no Captulo III com sendo
um sexto da frequncia de chaveamento, igual a 5kHz. Portanto:
Ci =
1
= 3,18nF
2 5000 10000
68
Cf =
3,18 10 9 10 10 3
= 1,53nF
20,81 10 3
p2 =
Rip + Riz
Rip Riz Ci
5.14
5.15
z1 =
1
Rfz Cf
5.16
z2 =
1
Riz Ci
5.17
Rfz
(s + z1) (s + z 2 )
Rip
C ( s) =
s (s + p 2 )
5.18
Por fim, pode-se aplicar planta o efeito do compensador, e obter o novo diagrama de
Bode do sistema C(s)H(s)Gv(s).
69
Analisando os grficos de bode, conclui-se que a margem de fase ser de 50, o que
garante que o sistema e estvel.
5
9
4
8
3
7
2
6
1
11
10
PWJ1
15
14
16
17
19
18
-VISS
+VISS
FB
-IN
+IN
ICOM
U13
30
PWR
PWRCOM
29
AD210N
+VOSS
-VOSS
VO
0COM
100nF 50V
C31
3
4
1
2
C6
-HT
+HT
1k5
R41
-15V
Seguidor
100nF 50V
2
1
LF351N
U10
-15V
D17
6A4
D15
6A4
100nF 50V
C19
100nF
C29
10K
+15V
R26
KRE2
J5
R25
1k
JP4
18k 3W
U4
LV25P
D18
6A4
D16
6A4
R4
100K
8k2
R28
C40
-15V
C7
100nF 50V
U9
LF351N
C17
C47
470uF 400V
Barramento CC
-15V
100nF 8
3,3nF
C28
+15V
U1C
TL074
47K
10K
270R
100nF 50V
C14
U5
LF351N
C49
470uF 400V
100nF 50V
C20
Inversor
C50
470uF 400V
R39
15K
Compensador
R20
18nF
C2
R19
Bloqueia CC
100nF 8
-15V
C48
470uF 400V
C30
+15V
10K
R27
Filtro passa-baixa
U1A
TL074
100nF 50V
+15V
100nF 50V
C5
R18
27K
9
10
R2
47K
R7
180R
1pF 50V
JP5
C53
100nF 400V
Bloqueia CC
100nF 50V
C18
1/2 - MF
2/3 - MA
R40
15K
12
13
4
18K
R17
14
Driver DRVHCPL
1
2
3
4
5
6
7
8
DR1C
C51
390nF 400V
Driver DRVHCPL
1
2
3
4
5
6
7
8
DR1B
TL074
U1D
2.7nF
C3
C15
100nF 50V
R14
1K
R9
1K
Q3
IRFP460
L1 (F)
900uH
Filtro LC - 60Hz
OUT+
Q1
IRFP460
-15V
U12
LM311N
100nF 6
C27
+15V
Comparadores
-15V
100nF 50V
C11
U8
LM311N
100nF 6
C26
+15V
J6
KRE2
3
2
1
2
HC40106BF
U3A
4
HC40106BF
U2B
Driver DRVHCPL
1
2
3
4
5
6
7
8
DR2C
OUT-
4
HC40106BF
U3B
Driver DRVHCPL
1
2
3
4
5
6
7
8
DR2B
C12
100nF 50V
Carga
1uF 250V
C45 (F)
-15 Vac
0 Vac
15 Vac
1k
1k
1N4148
R33
D2
C32
1nF 50V
1N4148
R32
D1
D8
1N4007
1k
Q4
IRFP460
390nF 400V
C52
Q2
IRFP460
1k
1N4148
R35
D4
C34
1nF 50V
1N4148
R34
D3
C10
100nF 50V
+15V
2
HC40106BF
+15V
U2A
KRE3
TRAFO
JP6
D5
1N4007
2200uF 25V
2200uF 25V
U2D
C41
C43
8
C35
1nF 50V
330pF 50V
C9
C33
1nF 50V
R10
68K 1W
HC40106BF
U3D
HC40106BF
U3C
HC40106BF
U2C
C8
D9
1N4007
D6
1N4007
100nF 50V
100nF 50V
C1
R1
C22
C24
2
+
-
R12
11
+15V
OUT-
7
4
OUT+
10K
+15V
H1
RESET1
FAULT1
L1
1
2
3
4
5
6
J3
DR1A
Driver DRVHCPL
1
2
3
4
5
6
+15V
H2
RESET2
FAULT2
L2
+15V
1
2
3
4
5
6
J4
RESET2
RESET1
S1
R5
1k2
S2
R6
1k2
+15V
Driver DRVHCPL
1
2
3
4
5
6
DR2A
C23
R16
1k2
LD4
1k2
R15
-15V
+15V
C16
100nF 50V
C13
100nF 50V
R38
1k2
+15V
R37
1k2
+15V
FAULT2
LD3
FAULT1
LD2
C21 LD5
+15V
H2
RESET2
FAULT2
L2
1
2
3
4
5
6
J2
D12
1N4007
D7
1N4007
Fonte simtrica
H2
RESET2
FAULT2
L2
H1
RESET1
FAULT1
L1
+15V
GND
OUT
1
2
3
4
5
6
J1
+15V
+15V
OUT
GND
LM7815
U11 MC7915
IN
IN
U6
2
1
Sada - Drives
H1
RESET1
FAULT1
L1
C38
47uF 25V
C39
47uF 25V
100nF 50V
R29
3
2
1
JP3
7
4
8
4
1
8
4
1
100nF 50V
100nF 50V
+15V
HIGH
LOW
2
1
HIGH
LOW
IN
C4
Vd
70
71
72
73
74
75
Figura 5.22 CH1 amostra do sinal de sada atravs do sensor Hall. CH2 senide de referncia obtida via
microcomputador
76
77
Nota-se pela Figura 5.25, que aplicado uma tenso entre o gate e o source dos
MOSFETs de 15V para comand-lo a conduzir e -7V para bloque-lo. Conforme
mencionado no item 5.5, este nvel negativo utilizado para descarregar mais rapidamente as
capacitncias intrnsecas das chaves semicondutoras, diminudo o tempo de comutao e,
assim, tornando a operao do inversor mais seguro.
78
Figura 5.26 Sada do inversor modulado a trs nveis de tenso sem o filtro de sada
79
80
5.9. CONCLUSO
81
82
6. CONSIDERAES FINAIS
83
7. REFERNCIAS BIBLIOGRFICAS
84
IEEE. IEEE Recommended Practice for Monitoring Electric Power Quality. IEEE Standard
1159 - 1995.
LEBORGNE, Roberto Chouhy. Uma contribuio caracterizao da sensibilidade de
2001.
Disponvel em
85
SEDRA, Adel S.; SMITH, Kenneth C. Microeletrnica. 4. ed. So Paulo: Makron Books
Ltda, 1999.
SEMI F42-0999. Test method for semiconductor processing equipment voltage sag
86
87
Uma segunda alternativa para gerao do sinal senoidal de referncia para o conversor
CC-CA a utilizao de um filtro ativo, bastante usado nos equipamentos de telefonia. O
objetivo deste filtro consiste em converter as ondas quadradas em ondas senoidais de baixadistoro ser usado nesses equipamentos. Isto pode ser feito com um filtro ativo simples
(STITT, 2008).
De acordo com sua srie de Fourier, uma onda quadrada com razo cclica de 50%
possui uma componente harmnica senoidal com a mesma frequncia da onda quadrada
fundamental, conforme demonstrado na Equao 8.1 a seguir (STITT, 2008).
4k
1
1
8.2
88
Figura 8.1 - A onda quadrada passando pelo filtro ativo produzindo uma onda senoidal de baixa distoro
Fonte: Burr-Brown (1993).
89
A entrada Vin onde deve ser colocada a onda quadrada para esta ser
transformada em um sinal senoidal. Os valores de RF1 e RF2 foram definidos atravs da
simulao.
O circuito composto por amplificadores operacionais e componentes passivos
foi simulado atravs do programa Multisim e montado numa placa padro para testes.
8.1.2. SIMULAO
90
8.1.3. MONTAGEM
Este filtro foi montado em uma placa padro. As formas de onda obtidas a
partir desta montagem esto mostradas nas figuras a seguir.
91
92
Figura 8.8 Forma de onda aps a insero de um capacitor de 150nF na sada para eliminao de rudos
8.1.4. CONCLUSO
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APNDICE B OSCILADOR
PONTE DE
WEIN. OPO
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A forma de onda senoidal que gerada nesta ponte de Wein possui uma componente
DC que grampeia a onda em aproximadamente 2,5V. Esse grampo inviabiliza a modulao
CC-CA, e para correo dessa imperfeio na onda foi utilizado o capacitor eletroltico e o
resistor, conforme figura 6.10, que mostra o circuito completo que foi testado e ajustado numa
frequncia de 79,90Hz. Devida a utilizao do circuito ser apenas para testes iniciais, a
frequncia um pouco maior do que 60Hz no ocasionar problemas na modulao, pois os
ajustes sero feitos aps a introduo da senide gerada via programa Labview.
Figura 8.10 - Circuito completo Ponte de Wein, testado e ajustado numa frequncia de 80Hz
Fonte: Programa Multisim.
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Devido ao circuito ser instvel, devemos fazer um ajuste fino na tenso de oscilao, e
para isto temos um divisor resistivo obtido com R6, onde neste potencimetro fazemos este
ajuste, at o oscilador ponte de Wein oscilar satisfatoriamente.
O sinal de sada do oscilador apresentava um grampo em 2,6V, conforme mostrado na
Figura 8.11. Para retirar esse offset da senide usou-se um capacitor eletroltico (C3) e um
resistor (R8), onde o sinal senoidal foi capturado em paralelo ao resistor.
Utilizou-se um capacitor (C4) de 150nF para filtragem dos rudos de alta frequncia
do sinal.
A regulagem da amplitude da senide feita atravs do potencimetro R9 de 500.
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