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    are lot of constraints and will vary for tool to tool ,I am listing some of Xilinx

    constraints
    a) Translate on and Translate off: the Verilog code between Translate on and
    Translate off
    is ignored for synthesis.
    b) CLOCK_SIGNAL: is a synthesis constraint. In the case where a clock signal
    goes
    through combinatorial logic before being connected to the clock input of a
    flip-flop, XST
    cannot identify what input pin

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