UNIVERSIDAD FRANCISCO DE PAULA SANTANDER INGENIERIA ELECTROMECANICA-
ELECTRONICA II. LABORATORIO – SUMADOR DE 4 BITS EN VHDL
OBJETIVOS
1. Estudiar el funcionamiento del sumador
de 4 bits.
2. Descripción, a nivel de VHDL de cada uno
de los componentes que hacen parte del
circuito.
3. realizar el código VHDL correspondiente al
circuito digital descrito en la forma
estructurada.
4. Realizar la respectiva simulación del
circuito con VHDL.
6. Expresar de manera personal los
resultados obtenidos.
CONSULTA PREVIA
La información necesaria para el desarrollo
de la práctica, se encuentra disponible al
menos en las siguientes referencias.
1. WAKERLY Jhon F. DISEÑO DIGITAL
Principios y Practicas, tercera edición.
PRENTICE HALL MEXICO 2001.
2. TOCCI, Ronald. SISTEMAS DIGITALES.
McGraw Hill.
3. NELSON; Víctor. Análisis y Diseño de
Circuitos Lógicos Digitales. Prentice Hall.
TRABAJO PREVIO
1. Que es el lenguaje VHDL?
R/ El lenguaje VHDL permite la descripción
de circuitos digitales desde la descripción del
circuito a nivel de concepción del circuito
(comportamental) hasta la descripción del
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Dispositivo que configura el circuito. Entre
todo el conjunto de descripciones posibles,
En medio se encuentra la descripción que,
probablemente, se asemeja más a la
descripción tipo netlist de la especificación
del circuito: la descripción estructurada.
En la descripción estructurada del circuito se
enumeran los componentes que define el
circuito y se especifica el conexionado que se
establece entre ellos. Esta descripción, en
circuitos no muy grandes, puede ser
realizada a partir del esquemático del
circuito. La descripción VHDL, a diferencia de
la entrada esquemática, presenta la ventaja
de ser independiente respecto a la
plataforma de trabajo.
2. Que es un sumador de 4 bits?
R/ En un sumador completo, la suma de un
par de bits genera un bit de acarreo. Un
sumador de 2 números de n bits si se puede
implementar de la forma descrita a
continuación. Los bits de la posición menos
significativa se suman con un acarreo inicial
de 0, generando el bit de suma y el acarreo.
El bit de acarreo generado es usado por el
par de dígitos en la siguiente posición
significativa. La suma se propaga de derecha
a izquierda según los acarreos generados en
cada sumador y los sumandos presentes. Por
consiguiente, la suma de 2 números binarios
de n bits se puede implementar mediante la
utilización de n sumadores completos. Así,
para números binarios de dos bits se
necesitan dos sumadores completos; para
números de cuatro bits, cuatro sumadores.
En la siguiente figura se muestra un sumador
de cuatro bits.
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3. Representación grafica del sumador en

paralelo de 4 bits.
R/

Figura.1 Diagrama de un sumador completo

de 4 bits

EQUIPO NECESARIO

1. Computador personal. (Mencionar las

características de su puesto de trabajo)
R/ Se utilizo un PC de los laboratorios de la
universidad LG 107, provisto de Windows XP
4. Símbolo lógico del sumador de 4 bits?
2. Software de apoyo ISE FOUNDATION de
R/
Xilinx.
- Se utilizo la versión 9.8.

3. Se trabajo con lenguaje VHDL.

PROCEDIMIENTOS

1. Interprete el diseño realizado previamente

e impleméntelo en ISE de XILINX.

2. Revise posible errores y Compile el diseño.

3. Sintetice y pruebe el diseño con el

simulador de XILINX.

5. presente los resultados en un informe de

grupo.

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End dataflow;

RESULTADOS 2. Posteriormente se procede a elaborar el

esquemático con architecture structural.
1. Se procedió a implementar el respectivo
diseño del circuito sum1b en lenguaje VHDL
utilizando la opción architecture dataflow.

Figura.2 architecture structural del sumador.

Figura.1 architecture dataflow del sumador. Esta fue la forma como se escribió:

Este fue la forma como se escribió: library IEEE;

use IEEE.STD_LOGIC_1164.ALL;
library IEEE; use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL; entity sum4b is
entity sum1b is Port ( A0,A1,A2,A3,C : in STD_LOGIC;
Port ( A : in STD_LOGIC; B0,B1,B2,B3 : in STD_LOGIC;
B : in STD_LOGIC; S0,S1,S2,S3,C0 : out STD_LOGIC);
Ci : in STD_LOGIC; end sum4b;
S : out STD_LOGIC;
Co : out STD_LOGIC); architecture structural of sum4b is
end sum1b;
architecture dataflow of sum1b is component sum1b
begin port(A ,B, Ci : in std_logic;
Co <= (A and B) or (A and Ci) or (B and Ci); Co,S: out std_logic);
S <= A xor B xor Ci;
End component;

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signal in1, in2,in0: std_logic;

Begin

u1:sum1b
port map
(A=>A0,B=>B0,Ci=>C,S=>S0,Co=>in0);

u2:sum1b
port map
(A=>A1,B=>B1,Ci=>in0,S=>S1,Co=>in1);

u3:sum1b
port map
(A=>A2,B=>B2,Ci=>in1,S=>S2,Co=>in2);

u4:sum1b Figura.4 RTL schematic de los de 4

port map sumadores.
(A=>A3,B=>B3,Ci=>in2,S=>S3,Co=>C0);

End structural; DESSRIPCION:

3. Luego de sintetizar el esquema VHDL, Al hacer la respectiva sintetizacion del VHDL

procedemos a hacer su respectiva
implementación.
y posteriormente implementarlo nos dará
una simulación, donde nos muestra una caja
que nos representa el sumador de 4 bits (ver
figura.3), seguidamente procedemos a dar
un doble clic sobre ella y nos aparecerá otra
ventana, en esta observamos 4 cajas
conectadas (ver figura.4), estas cajas nos
representan 4 sumadores de un bit que
están conectados internamente dentro del
sumador de 4 bits.

En la figura.3 se muestra como quedo la

conexión de los cuatro sumadores de 1 bit,
estos cuatro sumadores se encuentran
dentro del sumador de 4 bits.

Figura.3 RTL schematic del sumador de 4

bits.

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4. Ahora se muestra en las figuras.4 y CONCLUCIONES

figura.5 las conexiones, dispositivos y
compuertas que hay dentro de cada VHDL es un lenguaje con una sintaxis amplia
sumador. que permite el modelado estructural.

Un código en VHDL siempre cuenta con dos

campos fundamentales que comprenden la
descripción del hardware a implementar.
Estas partes son la entidad (entity) y la
arquitectura (architecture).

El lenguaje VHDL permite diseñar, modelar y

comprobar desde un alto nivel de
abstracción bajando hasta el nivel estructural
de compuertas.

Los módulos creados en VHDL pueden

utilizarse en diferentes diseños, lo que
permite la reutilización del código.

Figura.4 RTL schematic de las compuertas

que están dentro de cada sumador.

Figura.5 aquí se muestra como queda la

implementación al final de cada uno
sumadores.

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