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3.

- LES BASCULES BISTABLES

3. 1. - DIFFÉRENTS TYPES DE BASCULES BISTABLES

Ce sont des circuits dont les sorties possèdent deux états stables 1 ou 0. Ils ont la propriété de conserver ces
états stables après la disparition du ou des niveaux logiques qui ont donné naissance à ces états stables. Ces
circuits sont considérés comme des éléments de mémoire capables d'emmagasiner et de fournir une unité
d'information, c'est-à-dire un bit.

La bascule R-S ou «FLIP-FLOP» est le type le plus simple de ces nouveaux circuits. Il existe deux types de
«FLIP-FLOP», les «FLIP-FLOP R-S» et les «FLIP-FLOP à horloge».

Dans cette théorie, nous examinerons les bascules asynchrones, c'est-à-dire la bascule R-S et ses dérivées,
ainsi que les bascules D commandées par un niveau logique. Les bascules D commandées par une horloge et
les bascules J-K sont des circuits synchrones et seront examinées dans la théorie 5.

3. 2. - LES BASCULES COUPLÉES CROISÉES

3. 2. 1. - BASCULE COUPLÉE CROISÉE R-S RÉALISÉE AVEC DES PORTES NOR

a)  Fonctionnement

Il s'agit de la bascule examinée précédemment. Son schéma est indiqué à la figure 35.

On appelle généralement les sorties d'une bascule, Q et ; nous adopterons toutefois la notation   ;  En

effet, n'est pas toujours le complément de Q.

La bascule est dite SET lorsque Q = 1 et = 0, elle est dite RESET lorsque Q = 0 et = 1.

Les entrées R (Reset) et S (Set) sont actives au niveau logique H.

Reprenons l'examen de cette bascule en montrant son fonctionnement au moyen d'un tableau présentant tous
les cas successifs que l'on peut rencontrer.

Ce tableau est présenté à la figure 36.


La figure 36 permet de suivre l'évolution du circuit à partir de la mise sous tension.

Les états des entrées sont indiqués pour chaque cas ainsi que les états correspondants des sorties.

Nous voyons qu'il existe dans cette bascule une entrée R et une entrée S.

Dans le premier cas, seul l'état d'une des deux entrées des portes NOR est connu (niveau L). On ne peut donc
pas dire quel est l'état des sorties, en effet, celui-ci dépend de l'état de la deuxième entrée du NOR.
Dans le second cas, on applique un niveau H sur l'entrée R, ce qui a pour effet de forcer le premier NOR à 0. Ce
0 ramené sur l'entrée supérieure du second NOR force la sortie de celui-ci à 1. Cette sortie étant ramenée sur
l'entrée inférieure du premier NOR vient confirmer le forçage de celui-ci à 0.

On aboutit ainsi au premier état stable de la bascule (RESET).

Dans le troisième cas, R est revenu à 0, on constate que compte tenu de l'état antérieur, la bascule est
maintenue RESET, le premier NOR étant forcé à 0 par son entrée inférieure. La sortie du second NOR est alors
maintenue à 1 car ses deux entrées sont à l'état 0. On a mémorisé l'effet provoqué par R = 1 dans le deuxième
cas.

Dans le quatrième cas, S passe à 1 et vient forcer le second NOR à 0. Par le même processus dû au rétro-
couplage des NOR, on aboutit ainsi à la mise à 1 de la bascule ou SET (deuxième état stable).

Dans le cinquième cas, S est revenu à 0, on constate le maintien de la bascule à 1.

Dans le sixième cas, R et S sont à 1 simultanément et les deux portes NOR sont forcées à 0.

b)  Table de vérité

Nous pouvons résumer ce fonctionnement sous la forme d'une table de vérité. Nous appellerons Qn l'état de la
sortie Q à l'instant n et Qn - 1 l'état de la sortie Q à l'instant n - 1, c'est-à-dire à l'instant ayant précédé le
changement d'état des entrées.

De manière analogue, nous prendrons les notations n et n - 1.

Cette table de vérité est représentée à la figure 37.

3. 2. 2. - LES BASCULES A TRANSISTORS

 a)  Rappels sur les transistors

La figure 38 rappelle le fonctionnement du transistor NPN en commutation tel que vous l'avez vu dans la
technologie 1. (Sommaire technologie digitale et fondamentale).
b)  Les bascules à transistors

Dans sa forme la plus simple à composants discrets, le circuit FLIP-FLOP est constitué comme le montre la
figure 39.

Analysons le fonctionnement de ce circuit :

Lorsque l'on applique 0 volt sur l'entrée ( est à 5 volts), la diode D1 est traversée par un courant ID1
(figure 39) et il apparaît une tension VD1 très faible à ses bornes.

Le transistor TR1 est alors bloqué (base insuffisamment positive pour qu'il conduise). TR1 étant bloqué, aucun

courant ne le traverse et monte à environ 5 volts.

Cette tension est alors renvoyée à travers R2 sur la base de TR2 qui se sature (courant Ib2). Q tombe alors à
pratiquement 0 volt. Cette tension ramenée à travers R4 sur la base de TR1 vient maintenir le blocage de celui-

ci, et ce même si l'entrée repasse à 5 volts.


Nous obtenons un premier état stable : TR1 est bloqué, TR2 est saturé. Ainsi, la sortie passe à 5 volts

(niveau H) et la sortie Q passe à 0 volt (niveau L). L'application d'un «0» sur l'entrée entraîne donc Q = 0 et

= 1. C'est l'état RESET de la bascule.

Si maintenant l'entrée passe à 0 volt et que est à 5 volts (figure 40), de la même façon TR2 se bloque (0

volt sur sa base) et la sortie Q passe à 5 volts (niveau H). Le transistor TR1 se sature, donc la sortie
passe au niveau L.

C'est le second état stable de la bascule. TR2 est bloqué et TR1 est saturé.

Donc = 0 entraîne Q = 1 et = 0. C'est l'état SET de la bascule.

Lorsque, comme représenté à la figure 41, = 0 V et = 0 V, TR1 et TR2 se bloquent car leur base est

maintenue à environ 0 Volt (Q = = 5 volts soit le niveau «H»).

Le sens des courants dans les diodes sont indiqués par les flèches bleue et rouge sur la figure 41. = =0

entraîne Q = 1 et = 1.
Lorsque les deux entrées et sont à l'état 1, les deux diodes D1 et D2 sont bloquées et les deux entrées

et n'ont pas d'influence sur le montage.

Les transistors restent dans l'état où ils se trouvaient précédemment. Ce sont donc les états antérieurs Qn - 1 et

n - 1 qui sont observés sur Q et .

On peut dire que la position = = 1 est la position mémoire du montage.

Tout ceci peut se résumer dans la table de vérité de la figure 42, les états des sorties à l'instant n étant notés Qn

et n et les états à l'instant antérieur n - 1 notés Qn - 1 et n - 1.

3. 2. 3. - BASCULE COUPLÉE CROISÉE BISTABLE RÉALISÉE AVEC DES PORTES NAND

a)  Description

La figure 43-a représente le schéma d'une bascule à portes NAND et la figure 43-b le symbole d'une

bascule .
b)  Table de vérité

La table de vérité de cette bascule est représenté à la figure 44.

Elle est bien sûr identique à celle décrite pour la bascule à éléments discrets et vue au chapitre précédent.

c)  Fonctionnement

La figure 45 montre le fonctionnement d'un tel FLIP-FLOP. Les entrées (RESET) et (SET) sont actives au
niveau L.
d)  Chronogramme d'une bascule à portes NAND (figure 46).

On suppose au départ que la bascule est RESET, et sont à 1.


Ce chronogramme peut être analysé ainsi :

à l'instant  t1  :   passe à 0 ce qui a pour effet de rendre la bascule SET, Q passe à 1.

à l'instant  t2  :   repasse à 1, ce qui n'a pas d'influence. La bascule reste SET ce qui veut dire qu'elle

mémorise l'action antérieure de .

à l'instant  t3  :   passe à 0 ce qui a pour effet de rendre RESET la bascule, Q passe à 0 et passe à 1.

à l'instant  t4  :   repasse à 1 ce qui n'a pas d'effet, la bascule reste RESET ce qui veut dire qu'elle mémorise

l'action antérieure de .

à l'instant  t5  :    passe à 0 la bascule devient SET, Q passe à 1 et passe à 0.

à l'instant  t6  :    passe à 1 la bascule reste SET.

à l'instant  t7  :    passe à 0 la bascule étant déjà SET, elle reste SET.

à l'instant  t8  :    passe à 0, passe à 1 mais Q reste à 1 car est toujours à 0.

à l'instant  t9  :    passe à 1, Q passe à 0, la bascule est de nouveau RESET car est resté à 0.

à l'instant  t10 :   passe à 1, la bascule reste SET ce qui veut dire que l'action antérieure de est
mémorisée.

3. 3. - BASCULES DÉRIVÉES DES BASCULES COUPLÉES CROISÉES

3. 3. 1. BASCULE R.S.C.
a)  Description

Il s'agit d'une bascule à portes NAND dont les entrées sont commandées par deux autres portes NAND comme
le montre la figure 47. L'entrée de commande «C» commune aux deux nouvelles portes NAND permet de valider
les deux entrées R et S. Celles-ci sont appelées R et S car ces entrées sont actives à l'état 1.

Lorsque C est à l'état 1, les entrées S et R sont validées et la bascule R.S.C devient une bascule R-S classique.

Lorsque C passe à l'état 0, les entrées 1 et 1 passent à l'état 1 quel que soit l'état des entrées S et R.

Ainsi, la bascule passe à l'état repos. C'est la position mémoire, c'est-à-dire que les sorties Q et
restent dans l'état où elles se trouvaient avant le passage de l'entrée C à l'état 0.

Si les sorties Q et étaient toutes les deux à l'état 1, ( 1= 1 = 0), la bascule R.S.C. se porte à l'état 1

(Q = 1 et = 0) ou à l'état 0 (Q = 0 et = 1) selon l'entrée 1 ou 1 qui est restée la dernière à l'état


0.

b)  Chronogramme d'une bascule R.S.C. (figure 48).

à l'instant  t0   :  la bascule est RESET  (Q = 0,  = 1)


à l'instant  t1   :  l'entrée SET passe à 1 mais comme l'entrée de commande C n'est pas à 1, la bascule R.S.C. est en position
mémoire (c'est-à-dire qu'aucun changement d'état des sorties ne se produit). 

à l'instant  t2   :  S passe à 0, il n'y a pas de changement des états de Q et de


à l'instant  t3   :  R passe à 1 mais C n'est pas à 1, donc aucun changement d'état des sorties n'a lieu.

à l'instant  t4   :  R passe à 0, il n'y a pas de changement des états de Q et de .

à l'instant  t5   :  S passe à 1 alors que C est à 1, la bascule devient donc SET, Q passe à 1, passe à 0.

à l'instant  t6   :  S passe à 0, l'état antérieur de la bascule est mémorisé c'est-à-dire qu'elle reste SET (Q = 1, = 0).

à l'instant  t7  :   R passe à 1 alors que C est de nouveau à 1, la bascule devient RESET (Q passe à 0 et passe à 1).

à l'instant  t8  :   R passe à 0, l'état antérieur de la bascule est mémorisé c'est-à-dire qu'elle reste RESET (Q passe à 0,
passe à 1).

à l'instant  t9  :   S passe à 1 alors que C est toujours à 1, la bascule devient SET (Q passe à 1, passe à 0).

à l'instant  t10 :  S passe à 0, il n'y a pas de changement des états de Q et de .

c)  Table de vérité

La table de vérité de la figure 49 résume le fonctionnement d'une bascule R.S.C.

On constate qu'à chaque fois que C = 0, la bascule est en position mémoire alors que pour C = 1, la bascule
R.S.C. se comporte exactement comme une bascule R-S classique.

3. 4. - BASCULE DE TYPE «D»  OU «LATCH» (VERROU EN ANGLAIS)

a)  Description

Les bascules R-S, et R.S.C examinées précédemment possédaient deux entrées pour positionner la
bascule à un état déterminé.

L'une R ou permettait de mettre la bascule à 0 (position RESET), l'autre S ou permettait de mettre la


bascule à 1 (position SET).

La bascule de type D ou latch est dérivée de la bascule R.S.C. Elle possède, quant à elle, une seule entrée «D»
pour positionner les sorties. En effet, on place un inverseur entre l'entrée S et l'entrée R de la bascule R.S.C.

L'entrée S devient l'entrée D de la bascule de type D dont le schéma est représenté figure 50.
La sortie devient . En effet, dans cette bascule, les sorties Q et sont toujours complémentaires.

Lorsque C = 1 et D = 1, alors 1 = 0 et 1 = 1. La bascule D se trouve donc à l'état 1, (Q = 1 et = 0).

Lorsque C = 1 et D = 0, alors 1 = 1 et 1 = 0. La bascule D se trouve donc à l'état 0, (Q = 0 et = 1).

Lorsque C passe à l'état 0, la bascule reste dans l'état où elle se trouvait avant que l'entrée C ne passe à 0, c'est-
à-dire qu'elle est SET ou RESET. C'est la position mémoire, l'entrée D n'a désormais plus d'action sur les sorties

Q et .

En résumé, lorsque C = 1, la sortie Q se trouve au même état logique que l'entrée D. On dit que la sortie Q
recopie, reproduit (ou suit) l'entrée D (Q = D).

Lorsque C passe à l'état 0, il y a mémorisation en sortie Q du dernier état logique présent à la sortie Q donc
présent à l'entrée D.

b)  Chronogramme d'une bascule D (figure 51).

à l'instant  t1  :  l'entrée de données D passe à 1 mais cette entrée n'est pas prise en compte, en effet, elle n'est pas validée par

C (les sorties Q et ne changent pas d'état.


à l'instant  t2  :  l'entrée de données D revient à 0 mais il n'y a toujours pas d'effet sur les sorties car C = 0.

à l'instant  t3  :  l'entrée C passe à 1 mais comme D est à 0, la bascule demeure en position RESET (Q = 0 et = 1).  
à l'instant  t4  :  D passe à 1, ce changement d'état se produisant lorsque C = 1 est recopie sur les sorties de la bascule de telle

sorte que celle-ci devient SET (Q = 1 = 0) pendant le temps où D est maintenu à 1.


à l'instant  t5  :  D revient à 0, ce changement de niveau, intervenant lorsque C = 1, est recopie sur les sorties de la bascule de

telle sorte qu'elle redevient RESET (Q = 0 et = 1).

à l'instant  t6  :  D passe à 1, la bascule redevient SET (Q = 1 et = 0) car C = 1


à l'instant  t7  :  C passe à 0, la bascule passe en position mémoire
à l'instant  t8  :  D passe à 0 mais ce changement d'état de l'entrée D n'est pas pris en compte par la bascule car C = 0.

à l'instant  t9  :  C passe à 1 et comme D est à 0, la sortie Q passe également à 0 : la bascule devient RESET (Q = 0 et =
1).

c)  Table de vérité

La table de vérité résumant le fonctionnement tel qu'il apparaît à l'examen du chronogramme est représentée
figure 52.

Nous pouvons déduire de cette table de vérité qu'à chaque fois que C = 0, la bascule mémorise l'état antérieur
des sorties.

Dans le cas où C = 1, la sortie Q recopie l'entrée D : la bascule est SET pour D = 1 et RESET pour D = 0.

Avec la bascule de type D ou latch, s'achève l'examen des circuits asynchrones. Dans la théorie 5, vous verrez
les circuits synchrones et comprendrez mieux la différence entre ces deux familles de circuits séquentiels.

Dans cette théorie, nous allons examiner le fonctionnement de deux bascules parmi les plus utilisées : la bascule
"D" MAÎTRE ESCLAVE et la bascule "JK" MAÎTRE ESCLAVE.

Ces bascules ont un fonctionnement synchrone comme nous allons le voir à présent.

1. - BASCULES SYNCHRONES

Nous savons que la bascule D de type LATCH permet grâce à l'entrée de commande de mémoriser un bit
d'information. Cette bascule D de type LATCH fonctionne en mode asynchrone. En effet, lorsque l'entrée de
commande est au niveau H, l'état de la sortie suit l'état de l'entrée. Autrement dit, dès que l'entrée change d'état,
la sortie change également d'état.

Or, certains montages numériques nécessitent des bascules dont les sorties commutent à un instant bien
déterminé. Ces bascules sont synchrones car la prise en compte de l'information, présente sur leurs entrées,
s'effectue simultanément lors de la transition d'un niveau logique à un autre de l'entrée de commande. La prise
en compte des données logiques peut se faire soit sur une transition positive (de L à H), soit sur une transition
négative (de H à L) de l'entrée de commande.

La figure 1-a représente une transition positive (de L à H) d'un signal logique tandis que la figure 1-b représente
une transition négative (de H à L) du signal.

Les passages de l'état haut à l'état bas et vice-versa ne s'effectuent pas de façon instantanée que le montrent les
figures 1-a et 1-b.

Suivant la technologie employée, le temps mis par un signal logique pour passer d'un état à l'autre peut varier de
moins d'une nanoseconde à plusieurs centaines de nanosecondes comme nous l'avons vu dans les leçons de
technologie digitale.

La figure 2-a montre une transition positive d'un signal logique suivie d'une transition négative. On parle alors
d'impulsion positive.

La figure 2-b représente, quant à elle, une impulsion négative d'un signal logique.

L'entrée de commande des bascules synchrones s'appelle l'entrée d'horloge (en anglais CLOCK). En effet, le
signal appliqué sur cette entrée est généralement fourni par un oscillateur de fréquence bien déterminée. Ainsi
les éventuels changement d'états ont lieu à des instants précis et régulièrement espacés dans le temps. La figure
3 représente un signal d'horloge fourni par un oscillateur de période T.

La figure 4 montre le chronogramme d'une bascule synchrone qui mémorise la donnée au moment de la
transition positive du signal d'horloge.
On s'aperçoit que la sortie ne bascule pas toujours à chaque transition positive de l'entrée d'horloge. En effet, une
bascule synchrone dispose, en plus de l'entrée d'horloge, d'une ou plusieurs entrées d'informations. Suivant le
niveau logique de celles-ci, la bascule commute ou reste dans l'état où elle se trouve.

Les bascules synchrones sont conçues à partir de bascules asynchrones que l'on associe dans la configuration
MAÎTRE ESCLAVE. La première des bascules synchrones est la bascule "D" MAÎTRE ESCLAVE que nous
allons examiner à présent.

2. - BASCULE "D" DE STRUCTURE MAÎTRE ESCLAVE

2. 1. - CONSTITUTION ET FONCTIONNEMENT DE LA BASCULE "D" MAÎTRE ESCLAVE

La bascule D de structure MAÎTRE ESCLAVE est constituée de deux bascules D à verrouillage (ou latch)
placées l'une à la suite de l'autre. La première est appelée MAÎTRE, la seconde est appelée ESCLAVE. La figure
5 montre le synoptique d'une bascule D MAÎTRE ESCLAVE.

On s'aperçoit que l'entrée D de la bascule ESCLAVE est reliée à la sortie Q' de la bascule MAÎTRE. Cela
explique les dénominations MAÎTRE et ESCLAVE affectées à la première et à la seconde bascule.

En effet, L'entrée D de l'ESCLAVE recopie la sortie Q' du MAÎTRE. Toute variation du niveau logique à la sortie
du MAÎTRE se retrouve donc à l'entrée de l'ESCLAVE. L'ESCLAVE est bien asservi au MAÎTRE.

On remarque que les entrées de commande des deux bascules se situent toujours à des niveaux logiques
opposés. En effet, un inverseur est situé entre les deux entrées de validation C' et C.

L'entrée de commande qui active les entrées C' et C est appelée ENTRÉE D'HORLOGE (CLOCK en anglais).
En effet, la bascule examinée a un fonctionnement synchrone comme vous allez le voir.

De l'extérieur, la bascule D MAÎTRE ESCLAVE apparaît comme une bascule ayant une entrée de donnée D

(DATA), une entrée d'horloge (CLOCK) et deux sorties complémentaires Q et .


Si on ajoute une entrée de mise à 0 (RESET) et une entrée de mise à 1 (SET), on aboutit au schéma de la figure
6.

Rappelons le fonctionnement d'une bascule D latch.

Nous savons que si son entrée de commande C est portée à l'état 1, la sortie Q recopie l'entrée D. Si l'on met
l'entrée de commande C à l'état 0, la sortie mémorise le dernier état logique présent sur l'entrée juste avant la
transition négative de l'entrée de commande.

La figure 7 rappelle la structure d'une bascule D latch, tandis que la figure 8 montre l'action de l'entrée de

commande C sur les sorties Q et en fonction de l'entrée D.


Lorsque la sortie Q recopie l'entrée D, la bascule D latch est transparente (l'état logique de la sortie Q est le
même que celui de l'entrée D). Lorsque la bascule est en position mémoire, elle est verrouillée (aucune action
de l'entrée D sur la sortie Q).

Ces deux modes de fonctionnement (transparence et verrouillage) peuvent être symbolisés par un interrupteur
qui serait commandé par l'entrée C.

Le mode «transparence» est illustré par la figure 9-a, tandis que la figure 9-b représente le mode «verrouillage».

Dans le mode «transparence», l'interrupteur fermé indique bien que la sortie Q suit l'entrée D.

Dans le mode «verrouillage», l'interrupteur ouvert indique bien que la sortie Q ne suit pas l'entrée D. La sortie Q
reste à l'état où elle était juste avant la transition négative de C.

La bascule D MAÎTRE ESCLAVE peut se représenter par la mise en série de deux interrupteurs commandés par
l'entrée d'horloge. Cette représentation conduit aux schémas des figures 10 et 11 selon que l'horloge est à l'état 0
ou à l'état 1.

On constate que si l'entrée d'horloge de la bascule D MAÎTRE ESCLAVE est portée à un état logique stable (0
ou 1), l'état de l'entrée D n'a aucune influence sur l'état de la sortie Q. En effet, pour aller de D à Q, il y a toujours
un interrupteur ouvert.

Nous allons voir maintenant que la commutation effective de la bascule ne peut avoir lieu que lors de la transition
du niveau L au niveau H de l'horloge.
Pour cela appliquons à l'entrée d'horloge une impulsion de tension dont la forme est représentée figure 12-a. Ceci
correspond à la réalité comme nous l'avons vu précédemment, les temps de montée et de descente de la tension
n'étant jamais nuls.

Il faut également tenir compte du fait que l'inverseur disposé entre les deux entrées de commande C et C'
possède un seuil de basculement plus bas que celui des autres portes logiques du circuit (figure 12-a).

La figure 12-b représente le niveau logique obtenu ainsi sur l'entrée de commande C' de la bascule MAÎTRE,
tandis que la figure 12-c représente le signal logique actif sur la bascule ESCLAVE.

Analysons l'action de l'entrée d'horloge sur la bascule MAÎTRE et sur la bascule ESCLAVE :

De l'instant t0 à l'instant t1, C' = 1 et C = 0. Le MAÎTRE est transparent et l'ESCLAVE est verrouillé (voir figure
13).

La bascule MAÎTRE transfère la donnée D en sortie Q'. Par contre, la donnée Q' n'est pas transférée en sortie Q
de la bascule ESCLAVE, car cette dernière est verrouillée.

A l'instant t1, le MAÎTRE se verrouille et l'ESCLAVE reste verrouillé puisque C' = 0 et C = 0 (voir figure 14).

L'information binaire présente sur l'entrée D juste avant l'instant t1 se trouve mémorisée à la sortie Q' puisque C'
est passée de l'état 1 à l'état 0 à l'instant t1.
On a donc stocké la donnée en Q'. Comme l'ESCLAVE est toujours bloqué, celle-ci n'a toujours pas été
transmise sur la sortie Q qui reste inchangée.

De l'instant t1 à l'instant t2, rien ne change : la donnée stockée à l'instant t1 est toujours en Q'.

A l'instant t2, le MAÎTRE est verrouillé et l'ESCLAVE devient transparent puisque C' = 0 et C = 1 (voir figure 15).

La sortie Q recopie donc l'entrée Q'. Il y a donc basculement de la sortie Q qui mémorise ainsi la donnée
présente en D à l'instant t1.

On peut dire aussi que la donnée présente en D à l'instant t1 s'est trouvée transférée en sortie Q à l'instant t2. Le
transfert s'est donc effectué sur le front montant de l'horloge.

De l'instant t2 à l'instant t3, il n'y a pas de changement puisque C' = 0 et C = 1.

A l'instant t3, l'ESCLAVE se verrouille, tandis que le MAÎTRE est toujours verrouillé. En effet, C' = 0 et C = 0 (voir
figure 16. On constate que les sorties Q' et Q ne changent pas d'état.

De l'instant t3 à l'instant t4, le MAÎTRE et l'ESCLAVE sont toujours verrouillés et les sorties Q' et Q conservent
leur état logique.

A l'instant t4, le MAÎTRE devient transparent puisque C' = 1 (voir figure 17).
La nouvelle donnée présente en D est transférée en sortie Q', mais pas en sortie Q puisque l'ESCLAVE est
toujours verrouillé (C = 0). On constate donc que lors du front négatif de l'horloge (de l'instant t3 à l'instant t4), la
sortie Q ne peut basculer.

En résumé, l'éventuel basculement de la sortie Q n'a lieu qu'au moment du front montant de l'horloge (transition
du niveau L au niveau H de l'entrée CLOCK).

Le fonctionnement d'une bascule D Maître Esclave est bien synchrone. Son rôle est de mémoriser une
donnée logique à un instant précis. Cette donnée appliquée en D est prise en compte au début du front
montant et transférée sur la sortie Q à la fin de ce front montant. Un nouveau transfert de l'entrée D vers la
sortie Q aura lieu lors du prochain front montant de l'horloge.

Entre deux fronts montants successifs de l'horloge, il n'y a aucun changement possible de la sortie Q.

Il est à noter que lorsque la sortie Q bascule, la sortie fait de même.

La figure 18 montre les étapes du cheminement de la donnée dans la bascule D MAÎTRE ESCLAVE lors de
l'application d'une impulsion d'horloge.

  

A noter que si l'entrée de l'inverseur situé entre les deux entrées de commande est connectée en C' et la sortie
connectée en C, la bascule D MAÎTRE ESCLAVE ainsi constituée prend en compte la donnée présente en D lors
du front descendant du signal d'horloge. C'est le cas de la bascule représentée figure 19.
Revenons à présent sur la structure détaillée d'une bascule D MAÎTRE ESCLAVE sensible au front montant de
l'horloge.

Remplaçons dans la figure 5 chaque bascule D latch par le schéma de la figure 7.

Nous aboutissons à la figure 20.

L'inverseur placé entre les entrées S et R de la bascule ESCLAVE peut être supprimé en reliant R à '. De ce
fait, le schéma de la bascule D MAÎTRE ESCLAVE devient celui de la figure 21.
2. 2. - FONCTIONS DES ENTRÉES CLEAR ET PRESET

Il reste à ajouter à ce schéma les entrées de remise à 0 et de remise à 1, appelées généralement CLEAR et
PRESET. Celles-ci sont connectées comme le montre la figure 22 qui représente donc le schéma d'une bascule
D MAÎTRE ESCLAVE avec les entrées de remise à 0 et de remise à 1.

Voyons maintenant comment fonctionnent les entrées CLEAR et PRESET.

2. 2. 1. - DANS UN PREMIER TEMPS, CONSIDÉRONS QUE L'ENTRÉE CLOCK EST AU NIVEAU L

Si l'entrée CLOCK est à l'état 0, l'ESCLAVE est verrouillé.

Puisque l'entrée de commande C de l'esclave est portée à l'état 0, les sorties des portes NAND 5 et 6 se trouvent
à l'état 1, quel que soit l'état de D.

L'étage de sortie de la bascule D, composé des portes NAND 7 et 8, constitue une bascule RS à portes NAND
analogue à celle examinée dans la théorie précédente.

Les schémas des figures 23-a et 23-b sont donc équivalents.

Pour mettre la bascule D à l'état 1 (Q = 1), il faut positionner l'entrée CLEAR à l'état 1 et appliquer une impulsion
négative sur l'entrée PRESET. Celle-ci est bien l'entrée de remise à 1 et elle est active à l'état 0.
De même, pour mettre la bascule à l'état 0 (Q = 0), il faut positionner l'entrée PRESET à l'état 1 et appliquer une
impulsion négative sur l'entrée CLEAR. Cette dernière est donc bien l'entrée de remise à 0 et elle est active
également à l'état 0.

Si l'on porte les deux entrées CLEAR et PRESET à l'état 0, les sorties Q et sont forcées à l'état 1. Cette
combinaison des entrées CLEAR et PRESET est rarement utilisée.

2. 2. 2. - DANS UN SECOND TEMPS, CONSIDÉRONS QUE L'ENTRÉE CLOCK EST A L'ÉTAT 1

Le MAÎTRE est verrouillé puisque l'entrée de commande C' est à l'état 0 et l'ESCLAVE est transparent.

Positionnons l'entrée CLEAR à l'état 1 et appliquons une impulsion négative sur l'entrée PRESET. Comme on le
voit sur la figure 22, cette impulsion va faire commuter la bascule RS composée des portes NAND 3 et 4 à l'état 1

(Q' = 1 et ' = 0).

Puisque l'ESCLAVE est transparent (C = 1), Les sorties Q et vont recopier Q' et '. La bascule D va donc

se porter à l'état 1 (Q = 1 et = 0).

Positionnons maintenant l'entrée PRESET à l'état 1 et appliquons une impulsion négative sur l'entrée CLEAR.

Cette fois, l'impulsion va faire commuter la bascule RS à l'état 0 (Q' = 0 et ' = 1).

Puisque l'esclave est transparent, les sorties Q et vont recopier Q' et '. La bascule D va donc se porter à

l'état 0 (Q = 0 et = 1).

De même, si l'on porte les deux entrées CLEAR et PRESET à l'état 0, les sorties Q et sont forcées à l'état 1

par l'intermédiaire des portes NAND 7 et 8. Il est à noter que dans ce cas l'état des sorties Q et est identique.
On ne peut plus parler alors de sorties complémentaires. Ce cas est donc très rarement utilisé et certains
constructeurs le considèrent même comme interdit.

De plus, cet état n'est pas stable. Il ne persiste pas si les entrées CLEAR et PRESET reviennent à leur état inactif
(c'est-à-dire 1 dans notre cas).

En résumé, quel que soit l'état logique des entrées D et CLOCK, les entrées CLEAR et PRESET sont prioritaires
et asynchrones, ce qui peut être résumé par la table de vérité de la figure 24. Les croix X placées dans les cases
D et CLOCK signifient que l'état de ces deux entrées n'a aucune incidence sur l'état des sorties de la bascule.

Les deux entrées CLEAR et PRESET doivent être à l'état 1, c'est-à-dire inactives pour que la bascule puisse
commuter sur le front actif du signal d'horloge.
Il est à noter qu'il existe des bascules D MAÎTRE ESCLAVE dont les entrées CLEAR et PRESET sont actives à
l'état 1. Dans ce cas, ces deux entrées doivent être portées à l'état 0 pour que le signal d'horloge soit actif.

Enfin, certaines bascules voient leurs deux sorties Q et passer à l'état 0 (et non pas 1 comme dans le cas
précédent) lorsque les deux entrées CLEAR et PRESET sont toutes deux actives. Toutes ces différences
s'expliquent par des différences de constitution technologique.

2. 3. - TABLE DE VÉRITÉ ET CHRONOGRAMME

Le fonctionnement complet de la bascule D MAÎTRE ESCLAVE examinée est résumé par la table de vérité de la
figure 25.

Le symbole que l'on peut voir dans la colonne CLOCK de la table de vérité indique une transition positive du
signal d'horloge.

Dans cette table, les trois premières lignes indiquent que les entrées CLEAR et PRESET sont prioritaires et
actives sur un niveau bas.

La quatrième ligne indique que l'état logique 0 présent en D est transféré à la sortie Q sur le front montant du
signal d'horloge.

La cinquième ligne indique que l'état logique 1 présent en D est transféré à la sortie Q sur le front montant du
signal d'horloge.

Aux sixième et septième lignes, Q0 et 0 sont les états logiques que les sorties Q et ont pris lors du

dernier front actif de l'horloge. Ces états logiques Q0 et 0 ont pu être imposés par les entrées prioritaires
CLEAR et PRESET.

Autrement dit, ces deux dernières lignes de la table de vérité indiquent bien que les sorties Q et ne basculent
pas sur un niveau logique du signal d'horloge mais bien sur un front montant de ce signal.

La figure 26 montre un exemple de chronogramme de la bascule D MAÎTRE ESCLAVE examinée.


Au début de ce chronogramme, l'entrée PRESET est mise à l'état 0, donc elle est active. La bascule se trouve
par conséquent à l'état 1. Puis l'entrée PRESET retourne à l'état 1. La sortie Q reste positionnée à l'état 1.
L'entrée CLEAR reçoit une impulsion négative qui fait passer la bascule à l'état 0.

Le deuxième front actif de l'horloge n'a pas d'action sur la sortie Q de la bascule puisqu'il a lieu lorsque l'entrée
CLEAR est active, donc prioritaire. Ensuite, les entrées CLEAR et PRESET deviennent inactives puisqu'elles
sont portées à l'état 1. La bascule ne pourra désormais commuter que sur le front positif de l'horloge.

Au troisième front actif de l'horloge, l'état logique présent en D est l'état 1. La bascule qui était à l'état 0 passe
donc à l'état 1.

Lorsque survient le quatrième front positif, l'entrée D se trouve à l'état 0. La bascule commute donc pour passer à
l'état 0.

Lors du cinquième front montant de l'horloge, la bascule ne change pas d'état puisque D se trouve toujours à
l'état 0.

L'entrée D passe à l'état 1 juste avant le sixième front actif de l'horloge. Par conséquent, la sortie Q de la bascule
passe à l'état 1 lors du sixième front montant de l'horloge.

2. 4. - APPLICATION AU DIVISEUR DE FRÉQUENCE PAR 2

La figure 27 montre le raccordement à effectuer pour transformer une bascule D MAÎTRE ESCLAVE en diviseur
de fréquence par 2.

La donnée D mémorisée en sortie Q lors du front actif de l'horloge est , puisque est reliée à D. Autrement
dit, quel que soit l'état logique de la sortie Q avant le top de l'horloge, la bascule passera dans l'état logique
complémentaire durant le front d'horloge actif. Ce mode de fonctionnement est appelé dans les catalogues de
constructeurs TOGGLE.

Avec le chronogramme de la figure 28, on s'aperçoit bien que les sorties Q et sont à une fréquence moitié de
celle de l'entrée d'horloge. Le diviseur de fréquence par 2 est très utilisé dans les compteurs électroniques qui
seront examinés plus tard.

Après la bascule D, examinons à présent les bascules de type JK MAÎTRE ESCLAVE.

3. 1. - REPRÉSENTATION SYMBOLIQUE

La bascule JK MAÎTRE ESCLAVE est une autre bascule de type MAÎTRE ESCLAVE. Comme le montre la figure
29, la bascule JK possède deux entrées notées J et K alors que la bascule D MAÎTRE ESCLAVE n'en possède
qu'une seule.

On retrouve l'entrée d'horloge CLOCK, les entrées de remise à 0 et de remise à 1 CLEAR et PRESET et les

sorties complémentaires Q et de la bascule D MAÎTRE ESCLAVE.

3. 2. - STRUCTURE ET PRINCIPE DE FONCTIONNEMENT

La bascule JK MAÎTRE ESCLAVE est élaborée à partir d'une bascule D MAÎTRE ESCLAVE. Il suffit d'ajouter un
réseau combinatoire sur l'entrée D (voir figure 30) pour obtenir la bascule JK.
En fonction de l'état des entrées J et K, la sortie S du réseau combinatoire reliée à l'entrée D de la bascule D
MAÎTRE ESCLAVE présente l'un des quatre états indiqués à la figure 31-a. On est conduit à la table de vérité de
la figure 31-b qui donne l'état logique de S en fonction des combinaisons possibles des états logiques des
entrées J, K et Q.

Dressons le tableau de Karnaugh (figure 32) pour trouver l'équation la plus simple de S.
Les deux regroupements figurant dans ce tableau permettent de trouver l'équation logique de S suivante :

S=J + Q 

En utilisant des portes NAND, le circuit combinatoire suivant (figure 33) peut fournir le signal S :

3. 3. - EXAMEN DES QUATRE MODES DE FONCTIONNEMENT D'APRÈS LA TABLE DE VÉRITÉ DE LA


FIGURE 31-a

1. Si J = 0 et K = 0, alors S = D = Q. Cela signifie que l'état logique présent en D est le même que celui de
la sortie Q. Il ne peut donc y avoir de basculement au moment du front actif de l'horloge et l'état des

sorties Q et reste inchangé.


2. Si J = 0 et K = 1, alors S = D = 0. L'état logique que mémorise la bascule JK lors du front actif de
l'horloge est l'état logique 0. C'est la remise à 0 de la bascule qui s'effectue donc de façon synchrone par
opposition à l'entrée CLEAR qui elle, est prioritaire et asynchrone.
3. Si J = 1 et K = 0, alors S = D = 1. L'état logique que mémorise la bascule JK lors du front actif de
l'horloge est l'état logique 1. C'est la remise à 1 de la bascule qui est également synchrone.

4. Si J = 1 et K = 1, alors S = D = . L'état logique qui est mémorisé à la sortie Q lors du front actif de

l'horloge est celui de la sortie .

Donc à chaque front actif de l'horloge, la sortie Q bascule pour prendre l'état de et vice-versa. Ce mode de
fonctionnement déjà vu avec la bascule D MAÎTRE ESCLAVE est le mode TOGGLE. C'est le diviseur de

fréquence par 2, les sorties Q et sont à une fréquence 2 fois plus petite que la fréquence du signal d'horloge.
3. 4. - TABLE DE VÉRITÉ ET CHRONOGRAMME

Le fonctionnement complet de la bascule JK MAÎTRE ESCLAVE est résumé par la table de vérité de la figure 34.

Les trois premières lignes de cette table indiquent que les entrées CLEAR et PRESET sont prioritaires et actives
sur un niveau bas. Les quatre lignes suivantes correspondent aux quatre modes de fonctionnement examinés
précédemment.

Pour illustrer cette table de vérité, examinons le chronogramme de la figure 35.


On remarque sur cette figure que chaque front montant de l'entrée CLOCK est affecté d'une flèche dirigée vers le
haut. Cela indique que la bascule JK examinée commute sur le front montant. On suppose que les entrées
CLEAR et PRESET sont inactives car on leur applique en permanence l'état logique 1.

Juste avant le premier front actif de l'horloge, les entrées J et K sont à 0. Donc lors de ce front, la bascule ne
commute pas et la sortie Q reste dans l'état où elle se trouve, c'est-à-dire ici l'état 0.

Avant l'application du second front montant de l'horloge, l'entrée J passe à l'état 1. La sortie Q passe donc à l'état
1.

Au troisième front actif de l'horloge, J = 1 et K = 0. La bascule qui était à l'état 1 reste dans cet état.

Au quatrième front actif de l'horloge, J = 0 et K = 1. La bascule commute pour passer à l'état 0.

Au cinquième front actif de l'horloge, J = 1 et K = 1. La bascule commute donc pour passer à l'état
complémentaire de l'état précédent, soit l'état 1. C'est le mode TOGGLE.

Au sixième front actif de l'horloge, J = 1 et K = 1. La bascule commute de nouveau pour passer à l'état 0
(TOGGLE).

Au septième front actif de l'horloge, J = 0 et K = 1. La bascule qui était à l'état 0 reste dans cet état.

Au huitième front actif de l'horloge, J = 0 et K = 1. La bascule reste à l'état 0.

Au neuvième front actif de l'horloge, J = 1 et K = 0. La bascule passe donc à l'état 1.

Au dixième front actif de l'horloge, J = 0 et K = 0. La bascule ne change pas d'état et reste donc à l'état 1. C'est la
position mémoire.

3. 5. - DIFFÉRENTS TYPES DE BASCULES JK

Contrairement à la bascule JK décrite précédemment, une majorité de bascules JK sont sensibles aux fronts
descendants ( ) du signal d'horloge et non pas aux fronts montants ( ).

On trouve aussi des bascules JK MAÎTRE ESCLAVE dont le transfert de la donnée s'effectue en deux temps.
Sur le front montant de l'horloge, on mémorise la donnée dans le MAÎTRE, puis celle-ci est transférée à la sortie
de l'ESCLAVE sur le front descendant. Dans les tables de vérité de ces bascules, ce mode de fonctionnement
est signalé dans la colonne affecté à l'entrée CLOCK par le symbole 

Comme dans le cas de la bascule D, les entrées PRESET et CLEAR peuvent être actives à l'état 0 ou à l'état 1
selon la constitution interne de la bascule.

Il existe également des bascules JK à entrées multiples. La figure 36 en représente une qui possède six entrées
notées J1, J2, J3, K1, K2, K3.

Le fonctionnement d'une telle bascule est analogue à celui d'une bascule JK classique. Il suffit de remplacer J et
K par :

J = J1 . J2 . J3

K = K1 . K2 . K3
Ce type de bascule servait à réaliser des compteurs. Depuis que ceux-ci sont disponibles sous forme de circuits
intégrés, les bascules JK à entrées multiples ne sont plus employées.

4. - PARAMÈTRES DYNAMIQUES D'UNE BASCULE SYNCHRONE

Le constructeur définit un certain nombre de paramètres dynamiques que l'on doit respecter pour obtenir un
fonctionnement correct du circuit utilisé.

4. 1. - TEMPS DE PRÉPOSITIONNEMENT (SET UP TIME EN ANGLAIS) D'UNE DONNÉE SUR UNE ENTRÉE
DÉPENDANTE DE L'HORLOGE

Le temps de prépositionnement est le temps minimal pendant lequel la donnée présente sur l'entrée doit rester
stable avant le front actif du signal d'horloge pour que celle-ci soit reconnue. Si ce temps n'est pas respecté, la
donnée ne sera pas prise en compte par le circuit.

La figure 37 illustre le temps de prépositionnement (tSET UP) lorsque la donnée à mémoriser est au niveau L.
V ref correspond à la tension de basculement des portes du circuit :

      V ref = 1,5 V en technologie TTL standard.

      V ref = 1,3 V en technologie TTL - LS.

      V ref = VDD / 2 en technologie C.MOS, VDD étant la tension d'alimentation du circuit.

La figure 38 illustre le temps de prépositionnement lorsque la donnée à mémoriser est au niveau H.

Les deux chronogrammes des figures 37 et 38 sont souvent réunis en un seul dans les catalogues de
constructeurs, comme le montre la figure 39.
Les périodes hachurées indiquent que la donnée peut varier d'un niveau à l'autre sans qu'il y ait d'influence sur le
comportement du circuit.

4. 2. - TEMPS DE MAINTIEN (HOLD TIME EN ANGLAIS) D'UNE DONNÉE SUR UNE ENTRÉE DÉPENDANTE
DE L'HORLOGE

Le temps de maintien est le temps minimal pendant lequel la donnée présente sur l'entrée doit rester stable après
le front actif de l'horloge pour que cette donnée soit reconnue.

La figure 40 illustre le temps de maintien (thold) lorsque la donnée à mémoriser est au niveau L.

La figure 41 illustre le temps de maintien lorsque la donnée à mémoriser est au niveau H.


 

Les deux chronogrammes des figures 40 et 41 peuvent, de la même façon que précédemment, être réunis en un
seul, comme le montre la figure 42.

Dans les catalogues de constructeurs, les deux chronogrammes qui représentent les temps de
prépositionnement et de maintien sont regroupés en un seul, comme le montre la figure 43.
4. 3. - TEMPS DE PROPAGATION D'UNE ENTRÉE A UNE SORTIE

4. 3. 1. - TEMPS DE PROPAGATION  "tpLH"

Le temps de propagation tpLH est le temps qui s'écoule entre l'instant où l'entrée de commande devient active et
l'instant où la sortie passe du niveau L au niveau H.

L'entrée de commande peut être l'entrée d'horloge, l'entrée CLEAR ou l'entrée PRESET. Ce temps noté tpLH

est spécifié pour une entrée donnée (CLOCK, CLEAR ou PRESET) et une sortie donnée (Q ou ).

En pratique, ce temps correspond au retard apporté par les portes internes du circuit.

La figure 44 illustre le temps tpLH.


4. 3. 2. - TEMPS DE PROPAGATION tpHL

Le temps de propagation tpHL est le temps qui s'écoule entre l'instant où l'entrée de commande devient active et
l'instant où la sortie passe du niveau H au niveau L.

La figure 45 illustre ce temps tpHL.

4. 4. - FRÉQUENCE MAXIMALE DE L'HORLOGE

Cette fréquence limite de fonctionnement fmax est due au retard apporté par les portes du circuit. Elle
correspond à une période minimale 1 / fmax du signal d'horloge comme l'indique la figure 46.

Après avoir examiné les principes de fonctionnement et les caractéristiques des bascules D et JK, faisons un bref
tour d'horizon des circuits intégrés disponibles sur le marché. 

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