Sumador completo de dos bits en VHDL.

Nombre: Sumador Completo Diagrama Lógico

Diagrama Lógico de Sumador Completo

Función Característica

Función Característica de Sumador Completo

Tabla de Verdad

una representa end sumador_completo. C<= ’1′. C<= ’0′. — la suma y la otra representa el valor del –acarreo.std_logic_1164. elsif (X= ’1′ and Y= ’0′ Z= ’0′) then S<= ’1′.Z) begin if (X= ’0′ and Y= ’0′ Z= ’0′) then S<= ’0′.Y. C<= ’0′.Tabla de Verdad para Sumador Completo Código en VHDL utilizando un algoritmo funcional – Este programa describe el diseño de un sumador – COMPLETO – COMPLETO SUMADOR – Descripción: Funcional library IEEE. C<= ’0′. else S<= ’1′ and C<= ’1′. elsif (X= ’0′ and Y= ’1′ Z= ’0′) then S<= ’1′. use IEEE. C<= ’1′.Z: in std_logic. –Declaración de la entidad entity sumador_completo is port ( X.Y. C<= ’0′. C<= ’1′. architecture asumador_completo of sumador_completo is begin sumador_completo:process(X.all. . — Se requieren tres entradas S. elsif (X= ’0′ and Y= ’0′ Z= ’1′) then S<= ’1′. elsif (X= ’1′ and Y= ’1′ Z= ’0′) then S<= ’0′. elsif (X= ’1′ and Y= ’0′ Z= ’1′) then S<= ’0′. elsif (X= ’0′ and Y= ’1′ Z= ’1′) then S<= ’0′.C: out std_logic). — Se requieren dos salidas.

all. una es la suma end sumador_completo.Z: in std_logic. C<= (X and Y) or ((X xor Y) and Z). use IEEE. Código en VHDL utilizando un algoritmo estructural – Este programa describe el diseño de un sumador – completo – SUMADOR COMPLETO – Descripción: Estructural library IEEE.Y. –Declaración de la entidad entity sumador_completo is port ( X. use IEEE. — Se requieren dos salidas. –Declaración de la entidad entity sumador_completo is port ( X.C: out std_logic).Y. end asumador_completo.std_logic_1164.end if.std_logic_1164. end process sumador_completo. end asumador_completo. — Se requieren dos salidas. — y la otra representa el valor del acarreo. Código en VHDL utilizando un algoritmo flujo de datos – Este programa describe el diseño de un sumador – completo – SUMADOR COMPLETO – Descripción: Flujo de datos library IEEE.C: out std_logic).Z: in std_logic. architecture asumador_completo of sumador_completo is . una es la suma end sumador_completo. architecture asumador_completo of sumador_completo is begin S<= X xor Y xor Z. — y la otra representa el valor del acarreo.all. — Se requieren dos entradas S. — Se requieren dos entradas S.

S<= s1 xor Z. s2<= s1 and Z. s3<= X and Y. C<= s2 or s3.com/2010/12/sumador-completo-en-vhdl/ . end asumador_completo. s3: std_logic. uente http://www.signal s1. s2. begin s1<= X xor Y.problemario.