Sumador completo de dos bits en VHDL.

Nombre: Sumador Completo Diagrama Lógico

Diagrama Lógico de Sumador Completo

Función Característica

Función Característica de Sumador Completo

Tabla de Verdad

else S<= ’1′ and C<= ’1′. C<= ’0′. C<= ’1′.all. use IEEE.Y. — Se requieren dos salidas. .Y. elsif (X= ’0′ and Y= ’1′ Z= ’1′) then S<= ’0′. — la suma y la otra representa el valor del –acarreo. elsif (X= ’0′ and Y= ’0′ Z= ’1′) then S<= ’1′. — Se requieren tres entradas S. C<= ’0′. C<= ’0′. elsif (X= ’1′ and Y= ’1′ Z= ’0′) then S<= ’0′. –Declaración de la entidad entity sumador_completo is port ( X. elsif (X= ’0′ and Y= ’1′ Z= ’0′) then S<= ’1′.C: out std_logic). elsif (X= ’1′ and Y= ’0′ Z= ’1′) then S<= ’0′. elsif (X= ’1′ and Y= ’0′ Z= ’0′) then S<= ’1′.Tabla de Verdad para Sumador Completo Código en VHDL utilizando un algoritmo funcional – Este programa describe el diseño de un sumador – COMPLETO – COMPLETO SUMADOR – Descripción: Funcional library IEEE. C<= ’1′.std_logic_1164. C<= ’1′. una representa end sumador_completo. C<= ’0′. architecture asumador_completo of sumador_completo is begin sumador_completo:process(X.Z) begin if (X= ’0′ and Y= ’0′ Z= ’0′) then S<= ’0′.Z: in std_logic.

Z: in std_logic. una es la suma end sumador_completo.Y. C<= (X and Y) or ((X xor Y) and Z). use IEEE. — Se requieren dos salidas. — y la otra representa el valor del acarreo. architecture asumador_completo of sumador_completo is begin S<= X xor Y xor Z. — y la otra representa el valor del acarreo.Z: in std_logic.end if. architecture asumador_completo of sumador_completo is . end asumador_completo. Código en VHDL utilizando un algoritmo flujo de datos – Este programa describe el diseño de un sumador – completo – SUMADOR COMPLETO – Descripción: Flujo de datos library IEEE.Y. end asumador_completo. –Declaración de la entidad entity sumador_completo is port ( X. — Se requieren dos entradas S. –Declaración de la entidad entity sumador_completo is port ( X. — Se requieren dos salidas.all. — Se requieren dos entradas S. Código en VHDL utilizando un algoritmo estructural – Este programa describe el diseño de un sumador – completo – SUMADOR COMPLETO – Descripción: Estructural library IEEE. end process sumador_completo.C: out std_logic).C: out std_logic).std_logic_1164. use IEEE.all. una es la suma end sumador_completo.std_logic_1164.

uente http://www. C<= s2 or s3. s2.signal s1. s2<= s1 and Z.com/2010/12/sumador-completo-en-vhdl/ . s3: std_logic. s3<= X and Y.problemario. end asumador_completo. begin s1<= X xor Y. S<= s1 xor Z.

Sign up to vote on this title
UsefulNot useful