Sumador completo de dos bits en VHDL.

Nombre: Sumador Completo Diagrama Lógico

Diagrama Lógico de Sumador Completo

Función Característica

Función Característica de Sumador Completo

Tabla de Verdad

C<= ’1′. use IEEE. elsif (X= ’1′ and Y= ’0′ Z= ’0′) then S<= ’1′. elsif (X= ’0′ and Y= ’1′ Z= ’0′) then S<= ’1′. elsif (X= ’1′ and Y= ’0′ Z= ’1′) then S<= ’0′. una representa end sumador_completo.std_logic_1164. else S<= ’1′ and C<= ’1′.Z: in std_logic.all. elsif (X= ’1′ and Y= ’1′ Z= ’0′) then S<= ’0′.Z) begin if (X= ’0′ and Y= ’0′ Z= ’0′) then S<= ’0′. — la suma y la otra representa el valor del –acarreo. — Se requieren dos salidas. architecture asumador_completo of sumador_completo is begin sumador_completo:process(X.Tabla de Verdad para Sumador Completo Código en VHDL utilizando un algoritmo funcional – Este programa describe el diseño de un sumador – COMPLETO – COMPLETO SUMADOR – Descripción: Funcional library IEEE. C<= ’0′. .C: out std_logic). C<= ’1′. elsif (X= ’0′ and Y= ’0′ Z= ’1′) then S<= ’1′. — Se requieren tres entradas S. C<= ’1′. –Declaración de la entidad entity sumador_completo is port ( X. C<= ’0′.Y. C<= ’0′. elsif (X= ’0′ and Y= ’1′ Z= ’1′) then S<= ’0′. C<= ’0′.Y.

std_logic_1164. –Declaración de la entidad entity sumador_completo is port ( X. architecture asumador_completo of sumador_completo is . — y la otra representa el valor del acarreo. architecture asumador_completo of sumador_completo is begin S<= X xor Y xor Z. Código en VHDL utilizando un algoritmo flujo de datos – Este programa describe el diseño de un sumador – completo – SUMADOR COMPLETO – Descripción: Flujo de datos library IEEE. — Se requieren dos entradas S. Código en VHDL utilizando un algoritmo estructural – Este programa describe el diseño de un sumador – completo – SUMADOR COMPLETO – Descripción: Estructural library IEEE. — Se requieren dos salidas. — y la otra representa el valor del acarreo.Z: in std_logic.all.end if.C: out std_logic). –Declaración de la entidad entity sumador_completo is port ( X. — Se requieren dos entradas S.all. C<= (X and Y) or ((X xor Y) and Z). use IEEE.C: out std_logic).Y.Y.std_logic_1164. end asumador_completo. use IEEE. una es la suma end sumador_completo.Z: in std_logic. end asumador_completo. — Se requieren dos salidas. una es la suma end sumador_completo. end process sumador_completo.

com/2010/12/sumador-completo-en-vhdl/ .signal s1. S<= s1 xor Z. s2.problemario. s3: std_logic. s2<= s1 and Z. C<= s2 or s3. begin s1<= X xor Y. s3<= X and Y. end asumador_completo. uente http://www.

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