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Sumador Completo de Dos Bits en VHDL

Sumador Completo de Dos Bits en VHDL

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Sumador completo de dos bits en VHDL.

Nombre: Sumador Completo Diagrama Lógico

Diagrama Lógico de Sumador Completo

Función Característica

Función Característica de Sumador Completo

Tabla de Verdad

C<= ’0′. C<= ’1′.Z: in std_logic.all. . elsif (X= ’1′ and Y= ’1′ Z= ’0′) then S<= ’0′. use IEEE. — Se requieren dos salidas.Tabla de Verdad para Sumador Completo Código en VHDL utilizando un algoritmo funcional – Este programa describe el diseño de un sumador – COMPLETO – COMPLETO SUMADOR – Descripción: Funcional library IEEE. C<= ’1′. C<= ’0′.Y. C<= ’0′. –Declaración de la entidad entity sumador_completo is port ( X.Z) begin if (X= ’0′ and Y= ’0′ Z= ’0′) then S<= ’0′. elsif (X= ’0′ and Y= ’0′ Z= ’1′) then S<= ’1′. C<= ’0′. — la suma y la otra representa el valor del –acarreo. elsif (X= ’0′ and Y= ’1′ Z= ’0′) then S<= ’1′. else S<= ’1′ and C<= ’1′. — Se requieren tres entradas S. elsif (X= ’1′ and Y= ’0′ Z= ’1′) then S<= ’0′. elsif (X= ’1′ and Y= ’0′ Z= ’0′) then S<= ’1′.std_logic_1164. C<= ’1′.Y.C: out std_logic). una representa end sumador_completo. architecture asumador_completo of sumador_completo is begin sumador_completo:process(X. elsif (X= ’0′ and Y= ’1′ Z= ’1′) then S<= ’0′.

— Se requieren dos salidas.Z: in std_logic.end if. –Declaración de la entidad entity sumador_completo is port ( X.all. — Se requieren dos salidas. Código en VHDL utilizando un algoritmo estructural – Este programa describe el diseño de un sumador – completo – SUMADOR COMPLETO – Descripción: Estructural library IEEE. end process sumador_completo. architecture asumador_completo of sumador_completo is begin S<= X xor Y xor Z.Y. — y la otra representa el valor del acarreo.std_logic_1164. –Declaración de la entidad entity sumador_completo is port ( X. end asumador_completo.all. — Se requieren dos entradas S. architecture asumador_completo of sumador_completo is . — y la otra representa el valor del acarreo. una es la suma end sumador_completo. use IEEE.std_logic_1164. use IEEE. Código en VHDL utilizando un algoritmo flujo de datos – Este programa describe el diseño de un sumador – completo – SUMADOR COMPLETO – Descripción: Flujo de datos library IEEE.Y. — Se requieren dos entradas S. C<= (X and Y) or ((X xor Y) and Z).C: out std_logic). end asumador_completo. una es la suma end sumador_completo.Z: in std_logic.C: out std_logic).

problemario. s3: std_logic. S<= s1 xor Z. s2<= s1 and Z. C<= s2 or s3. end asumador_completo.com/2010/12/sumador-completo-en-vhdl/ . s3<= X and Y. begin s1<= X xor Y. s2. uente http://www.signal s1.

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