Sumador completo de dos bits en VHDL.

Nombre: Sumador Completo Diagrama Lógico

Diagrama Lógico de Sumador Completo

Función Característica

Función Característica de Sumador Completo

Tabla de Verdad

Y. use IEEE. C<= ’1′. elsif (X= ’0′ and Y= ’1′ Z= ’0′) then S<= ’1′.Tabla de Verdad para Sumador Completo Código en VHDL utilizando un algoritmo funcional – Este programa describe el diseño de un sumador – COMPLETO – COMPLETO SUMADOR – Descripción: Funcional library IEEE. elsif (X= ’0′ and Y= ’0′ Z= ’1′) then S<= ’1′.Z: in std_logic. architecture asumador_completo of sumador_completo is begin sumador_completo:process(X. . –Declaración de la entidad entity sumador_completo is port ( X. C<= ’1′. — la suma y la otra representa el valor del –acarreo. elsif (X= ’1′ and Y= ’0′ Z= ’1′) then S<= ’0′. C<= ’0′. C<= ’0′. — Se requieren dos salidas.std_logic_1164.all.C: out std_logic). C<= ’0′. else S<= ’1′ and C<= ’1′. C<= ’0′. elsif (X= ’1′ and Y= ’1′ Z= ’0′) then S<= ’0′. elsif (X= ’0′ and Y= ’1′ Z= ’1′) then S<= ’0′. una representa end sumador_completo. C<= ’1′.Y.Z) begin if (X= ’0′ and Y= ’0′ Z= ’0′) then S<= ’0′. elsif (X= ’1′ and Y= ’0′ Z= ’0′) then S<= ’1′. — Se requieren tres entradas S.

C<= (X and Y) or ((X xor Y) and Z). Código en VHDL utilizando un algoritmo flujo de datos – Este programa describe el diseño de un sumador – completo – SUMADOR COMPLETO – Descripción: Flujo de datos library IEEE. architecture asumador_completo of sumador_completo is begin S<= X xor Y xor Z.end if. — y la otra representa el valor del acarreo.Z: in std_logic. Código en VHDL utilizando un algoritmo estructural – Este programa describe el diseño de un sumador – completo – SUMADOR COMPLETO – Descripción: Estructural library IEEE. — y la otra representa el valor del acarreo. — Se requieren dos entradas S.C: out std_logic). end asumador_completo. una es la suma end sumador_completo. — Se requieren dos entradas S. end asumador_completo.all.Z: in std_logic.Y.std_logic_1164. use IEEE. –Declaración de la entidad entity sumador_completo is port ( X. una es la suma end sumador_completo.C: out std_logic). architecture asumador_completo of sumador_completo is .all. use IEEE. — Se requieren dos salidas.Y. — Se requieren dos salidas.std_logic_1164. –Declaración de la entidad entity sumador_completo is port ( X. end process sumador_completo.

uente http://www.problemario. s3<= X and Y. s2<= s1 and Z. s3: std_logic. C<= s2 or s3. end asumador_completo.com/2010/12/sumador-completo-en-vhdl/ . s2. S<= s1 xor Z.signal s1. begin s1<= X xor Y.

Sign up to vote on this title
UsefulNot useful