TD 3 : Architecture des ordinateurs

Compteurs :
1/ Etudier la synthse dun compteur synchrone modulo 6 en utilisant la bascule D active sur front montant.

Registre dcalage
On se propose dtudier le circuit HEF40194B dont un extrait de la documentation est fourni en annexe.

1. Etude du circuit :
1.1. Dterminer lentre et lvnement provoquant le dcalage. 1.2. Dterminer lentre et lvnement provoquant la remise zro des sorties. 1.3. Dterminer le rle de S0 et S1 (broches n9 et 10 respectivement). 1.4. Dterminer le rle de DSR et DSL (broches n2 et 7 respectivement). 1.5. Dterminer le rle de P0, P1, P2 et P3 (broches n3, 4, 5 et 6 respectivement). 1.6. Pour utiliser ce circuit en registre dcalage vers la droite, entre srie sortie parallle, indiquer comment vous cbleriez le circuit (lister les entres et sorties utilises). 1.7. Pour utiliser ce circuit en registre dcalage vers la droite, entre parallle sortie srie, indiquer comment vous cbleriez le circuit (lister les entres et sorties utilises).

2. Application :
Pour le schma donn ci-dessous : 2.1. Dterminer le mode de fonctionnement des circuits U1 et U2. 2.2. Tracer les chronogrammes proposs.

2.3. Une fois les chronogrammes tracs, comparer les tats (mots de 4 bits) entre: - les entres EP0 EP3 pour t ]1,5 ; 2,5] ms et les sorties SP0 SP3 pour t ]5,5 ; 6,5]; - les entres EP0 EP3 pour t ]7,5 ; 8,5] ms et les sorties SP0 SP3 pour t ]11,5 ; 12,5] et - les entres EP0 EP3 pour t ]13,5 ; 14,5] ms et les sorties SP0 SP3 pour t ]17,5 ; 19,5]. 2.4. Combien de coups d'horloge sparent les intervalles proposs ci-dessus ? 2.5. Quelle information retrouve-t-on sur U1:12 (signal nomm SS) ? 2.6. Pour des mots de 8 bits, combien aurait-il fallu de coups d'horloge pour obtenir ce mme rsultat ?