Académique Documents
Professionnel Documents
Culture Documents
MAX2769
Informacin Pedidos
PART MAX2769ETI+ MAX2769E/W TEMP RANGE -40C to +85C -40C to +85C PIN-PACKAGE 28 Thin QFN-EP* Dice (In Wafer Form)
Aplicaciones
Ubicacin habilitadas PND Mviles (dispositivos de navegacin personal) PMP (Personal Media Players) PDA (Personal Digital Assistants) en los vehculos sistemas de navegacin telemtica (seguimiento de activos, inventario Gestin) Recreativo / Navegacin Martima / Avinica Software GPS Porttiles y PCs Ultra-Mobile Cmaras fotogrficas digitales y videocmaras
ADC
ADC
Q0
Q1
23
MAX2769
PLL
13
VCCCP
12
CPOUT
VCO
11
VCCVCO
PGM
26
10 3-WIRE INTERFACE
CS
LNA1
27
LNA1
SCLK
TSENS
28
SDATA
Para informacin sobre precios, entrega y pedido, por favor pngase en contacto con Maxim directo al 1-888-629-4642, o visite el sitio web de Maxim en www.maxim-ic.com.
Destaca adems de los indicados en "Los valores mximos absolutos" puede causar dao permanente al dispositivo. Estas son las clasificaciones de estrs slo, y la operacin funcional del dispositivo en estas u otras condiciones ms all de los indicados en las reas operativas de las especificaciones no se implica. La exposicin a las condiciones absolutas de calificacin mximo durante perodos prolongados puede afectar a la fiabilidad del dispositivo. ATENCIN! Dispositivo sensible ESD
CARACTERISTICAS ELECTRICAS EN DC
(MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 C a +85 C, PGM = GND. Los registros se establecen en la configuracin predeterminada hasta el estado en alto. Los valores tpicos son en VCC = 2.85V y TA = 25 C, a menos que se indique lo contrario.) (Nota 1) PARAMETER Voltaje de alimentacin El modo por defecto, LNA1 est activo (Nota 2) El modo por defecto, LNA2 est activo (Nota 2) Corriente de suministro en modo de espera, IDLE = baja Modo de apagado, SHDN = baja Cada de tensin en ANTBIAS de VCCRF Corto-Circuito de proteccin de corriente a ANTBIAS
Antena Activa de deteccin de corriente ENTRADA Y SALIDA DIGITAL Entrada digital Logic-High Entrada digital Logic-Low
CONDITIONS
MIN 2.7 15 12
MAX 3.3 22 19
UNITS V mA A V mA mA V
20mA Fuente a ANTBIAS 57 1.1 Medir en el pin SHDN Medir en el pin SHDN 1.5 0.4
MAX2769
CONDICIN
MIN
TYP
MAX
UNID
-85 10 25
1dB punto de compresin Entrada de Mezclador Prdida de retorno Imagen de Rechazo LO fugas Armnicos de referencia de fuga Ganancia de voltaje mximo Rango variable de ganancia RESPUESTA DEL FILTRO Frecuencia central del pasa banda FBW = 00 Pasa banda 3dB ancho de banda FBW = 10 FBW = 01 Ancho de banda del pasa bajos 3dB Atenuacin de banda de rechazo 5th-order filter, bandwidth = 2.5MHz, measured at 4MHz offset LNA LNA1 INPUT Ganancia de encendido Figura de ruido IP3 de entrada Prdida de retorno de salida Insumo de factor Prdida de retorno LNA2 ENTRADA Ganancia de encendido Figura de ruido IP3 de entrada Prdida de retorno de salida Prdida de retorno de entrada (Nota 5) (Nota 5) 41 FBW = 11 Filtro de 3rd-orden, ancho de banda = 2.5MHz, measured at 4MHz offset Medido desde el mezclador a la salida analgica de la banda base 91 55
-101 -103 96 59
4 2.5 4.2 8 9 30
MHz
MHz
MHz dB
49.5
19 0.83 -1.1 10 8
dB dB dBm dB dB
13 1.14 1 19 11
dB dB dBm dB dB
TCXO INPUT BUFFER/OUTPUT CLOCK BUFFER Referencia nivel de Entrada Rango salida de reloj Multiplica/Divide ADC ADC No lineal Diferencial ADC No lineal integral AGC enabled, 3-bit output AGC enabled, 3-bit output 0.1 0.1 LSB LSB V P-P
Nota 1: MAX2769 es la produccin de prueba en TA = +25 C. Todas las especificaciones de mn / mx estn garantizados por diseo y caracterizacin de -40 C a +85 C, a menos que se indique lo contrario. La configuracin predeterminada de registro no son la produccin de prueba o garantizados. El usuario debe programar los registros en el encendido. Nota 2: Por defecto, el modo de bajo NF de la IC. LNA eleccin es cerrada por la seal ANT_FLAG. En el modo normal de funcionamiento sin una antena activa, LNA1 est activo. Si una antena activa conectada y ANT_FLAG cambia a 1, LNA1 se desactiva automticamente y LNA2 se activa. PLL est en un modo entero-N con FCOMP = fTCXO / 16 = 1.023MHz y ICP = 0,5 mA. La complejo cuando el filtro est configurado como un filtro Butterworth de orden 5 con una frecuencia central y ancho de banda de 4 MHz de 2.5MHz. Salida de datos est en un 2-bit de signo / magnitud formato en niveles lgicos CMOS en el canal de I solamente. Nota 3: La salida del LNA se conecta a la entrada del mezclador sin un filtro de SAW entre ellos. Nota 4: Dos tonos se encuentran en 12MHz y 24MHz frecuencias de desplazamiento de la frecuencia central de GPS 1575.42MHz en -60dBm/tone. Polo pasivo en la salida del mezclador est programado para ser 13MHz. Nota 5: Medida desde la entrada a la salida del LNA LNA. Dos tonos se encuentran en 12MHz y 24MHz frecuencias de desplazamiento de la GPS de frecuencia central de 1575.42MHz at-60dBm por tono.
MAX2769
120
40
TA = -40C
TA = +85C 60
100 0.5 95
-40 -50 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 FREQUENCY (GHz)
90 85
LNA1 GAIN AND NOISE FIGURE vs. LNA1 BIAS DIGITAL CODE
1.6 1.4 1.2 NOISE FIGURE (dB) 1.0 0.8 0.6 0.4 0.2 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 LNA BIAS DIGITAL CODE (DECIMAL) NOISE FIGURE 5 0.2 0 -40 10 GAIN 20 NOISE FIGURE (dB) 1.0 0.8 0.6 0.4 LNA1 GAIN (dB)
MAX2769 toc04
19.6 19.4 19.2 LNA1 GAIN (dB) 19.0 18.8 18.6 18.4
15
NOISE FIGURE
-15
10
35
60
TEMPERATURE (C)
MAX2769
LNA1 INPUT 1dB COMPRESSION POINT vs. LNA1 BIAS DIGITAL CODE
MAX2769 toc06
5.0 LNA1 INPUT 1dB COMPRESSION POINT (dBm) 2.5 0 -2.5 -5.0 -7.5 -10.0 -12.5 -15.0
30 |S21| 20 LNA2 |S21| AND |S12| (dB) 10 0 -10 -20 -30 -40 -50 |S12|
LNA BIAS = 10
13.6 13.4
0.4 0.2 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 FREQUENCY (GHz) 0 -40 -15 10
35
60
TEMPERATURE ( C)
-5 LNA1 -10
-20
LNA2
-50 1.0 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2 FREQUENCY (GHz)
-20 1.0 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9 2.0 2.1 2.2 FREQUENCY (GHz)
Caractersticas tpicas de operacin (continuacin) (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 C a +85 C, PGM = GND. Los registros se establecen en la configuracin predeterminada de estados de encendido. Entrada LNA es impulsado de una fuente. 50 Todas las mediciones de RF se realiza en el modo de salida analgica con ADC omite ganancia PGA se ajusta a la ganancia de 51dB por interfaz serialpalabra GAININ = 111010 mximo si la carga de salida no debe exceder de 10 k |.. | 7.5pF en cada pin. valores tpicos son en VCC = 2.85V y TA = +25 C, a menos que se indique lo contrario.)
-5
14
12
-10
10
-15
-20 800 825 850 875 900 925 950 1800 1850 1900 1950 2000 2050 2100 JAMMER FREQUENCY (MHz)
MAX2769 toc15
MAX2769 toc14
TA = -40C TA = +25C
MAGNITUDE (dB)
MAGNITUDE (dB)
TA = +85C
MAX2769 toc16
MAX2769
Caractersticas tpicas de operacin (continuacin) (MAX2769 EV kit, VCC = 2.7V a 3.3V, TA = -40 C a +85 C, PGM = GND. Los registros se establecen en la configuracin predeterminada de estados de encendido. Entrada LNA es impulsado de una fuente. 50 Todas las mediciones de RF se realiza en el modo de salida analgica con ADC omite ganancia PGA se ajusta a la ganancia de 51dB por interfaz serialpalabra GAININ = 111010 mximo si la carga de salida no debe exceder de 10 k |.. | 7.5pF en cada pin. valores tpicos son en VCC = 2.85V y TA = +25 C, a menos que se indique lo contrario.)
-1.0 -0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 1.0 DIFFERENTIAL VOLTAGE (V)
SIGN+ 1V/div
SIGN1V/div
MAX2769 toc20
16,368.05
TA = +25C
16,367.90
16,367.85 0 4 8 12 16 20 24 28 32
85
MAX2769 toc21
16,368.10
MAX2769
VCCADC
TOP VIEW
I1 I0 21 N.C. 22 ADC 20
C7
19
18
17
16
15 14 VCCD
C6
ADC
C8
VCCIF
VCCCP 13 CPOUT 12
23
MAX2769
PLL
C5
C2
PGM C0 LNA1
26
27
LNA1
SCLK
SERIAL INPUT
N.C.
28
SDATA
C13
0.47nF AC-acoplamiento condensador 27pF PLL filtro de bucle condensador 0.47nF PLL filtro de bucle condensador 0.1F Tensin de alimentacin de bypass capacitor 10nF AC-acoplamiento condensador 0.47nF AC-acoplamiento condensador Tensin de alimentacin de bypass capacitor 0.1nF 20k filtro de bucle PLL resistor
9
Pin DESCRIPCION
PIN 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 NAME ANTFLAG LNAOUT ANTBIAS VCCRF MIXIN LD SHDN SDATA SCLK
Reloj digital de entrada de la interfaz 3-Wire Serial. CS activo cuando es baja. Los datos se registr en el flanco ascendente de la SCLK. Seccin RF Tensin de alimentacin. Bypass a GND con condensadores de 100nF 100pF y en paralelo lo ms cerca posible a la clavija. Mezclador de entrada. La entrada de la mezcla est internamente adaptado a 50. Lock-Detector de salida lgica CMOS. Una lgica-alto indica el PLL est bloqueado. Funcionamiento del Control de entrada lgica. Una lgica-bajo se apaga el dispositivo. Los datos de entrada digital de la interfaz 3-Wire Serial ANTBIAS pin. Salida de LNA. La salida LNA est internamente adaptado a 50. Buffer de salida Voltaje de suministro. Proporciona un sesgo de tensin de alimentacin para una antena activa externa.
FUNCTION
Flag Antena activa de salida lgica. Una lgica-alto indica que una antena activa conectada a la
CS VCCVCO CPOUT
Charge-Salida de la bomba. Conectar un filtro de bucle PLL como un shunt C y una combinacin de derivacin de la serie R y Chip-Select Entrada lgica de la interfaz 3-Wire Serial. Establecer CS bajo para permitir que los datos de serie para pasar pulg Set CS alto cuando la accin de la carga se ha completado. Tensin de alimentacin de VCO. Bypass a GND con un condensador de 100nF lo ms cerca posible a la clavija.
Sensor integrado de antena activa El MAX2769 incluye un interruptor de baja cada al sesgo de una antena activa externa. Para activar el interruptor de salida de antena, ajuste ANTEN en la configuracin de un registro a 1 lgico. Esto cierra el interruptor que conecta la clavija de antena de polarizacin a VCCRF para lograr una baja cada 200mV para una carga de corriente 20 mA. Un lgica-bajo en ANTEN desactiva el sesgo antena. El circuito de antena activa tambin caractersticas de corto circuito de proteccin para evitar la salida de ser un cortocircuito a tierra.
Low-Noise Amplifier (LNA)
Normalmente se utiliza con una antena pasiva. Este LNA requiere un condensador de acoplamiento AC-. En el modo predeterminado, la corriente de polarizacin se ajusta a 4 mA, la figura de ruido tpico IIP3 es de aproximadamente 0.8dB y 1.1dBm, respectivamente. LNA1 actual se puede programar a travs de ILNA en la configuracin de un registro. En el modo de baja corriente de 1mA, la figura de ruido tpico es degradada a 1.2dB y el IIP3 se reduce a15dBm. LNA2 se utiliza tpicamente con una antena activa. El LNA2 est internamente adaptado a 50 y requiere un condensador DC de bloqueo. Bits LNAMODE en el control del registro de configuracin 1 de los modos de los dos LNA. Consulte la Tabla 6 para la configuracin del modo LNA y las selecciones actuales.
16 MAX276 9
CLKO UT
15
XTAL 23p F
Mezclador El MAX2769 incluye un mezclador de cuadratura de salida de baja o cero SI SI I y Q seales. El mezclador de cuadratura est internamente adaptado a 50 y requiere una inyeccin de LO del lado de baja. La salida del LNA y la entrada del mezclador es presentada fuera del chip para facilitar el uso de un filtro SAW. Ganancia del amplificador Programable (PGA) El MAX2769 integra un amplificador de banda de ganancia programable que proporciona 59 dB de rango de ganancia de control. La ganancia PGA se puede programar a travs de la interfaz serial mediante el establecimiento de GAININ bits en la configuracin 3 registros. Establecer los bits 12 y 11 (AGCMODE) en la configuracin de registro 2 a 10 para controlar la ganancia del PGA directamente desde la interfaz 3-hilos. Control automtico de ganancia (AGC) El MAX2769 proporciona un bucle de control que automticamente programas ganancia PGA para proporcionar el ADC con una potencia de entrada que se llena de manera ptima el convertidor y establece una densidad de magnitud de bits deseada en su salida. Un algoritmo opera contando el nmero de bits de magnitud de ms de 512 ciclos de reloj ADC y comparando la cantidad de bits magnitud al valor de referencia proporcionado
El filtro de bucle PLL es el nico bloque externo del sintetizador. Un tpico filtro PLL es un clsico de la red CDN en la salida de carga de la bomba. El disipador de salida de carga de la bomba y la fuente de corriente es 0,5 mA por defecto, y la ganancia de ajuste LO es 57MHz / V. A modo de ejemplo, vase el Circuit Aplicacin tpica de los valores de filtro de bucle recomendados componentes para FCOMP = 1.023MHz y ancho de banda loop = 50 kHz. Las proporciones deseadas divisor de nmeros enteros y fraccionarios se puede calcular dividiendo la frecuencia LO (FLO) por FCOMP. FCOMP se puede calcular dividiendo la frecuencia TCXO (fTCXO) por la relacin de divisin de referencia (RDIV). Por ejemplo, supongamos que la frecuencia TCXO 20MHz, RDIV ser 1, y la frecuencia nominal LO 1575.42MHz. El siguiente mtodo se puede utilizar en el clculo de coeficientes divisores de apoyo diferentes de referencia y comparacin de las frecuencias:
20MHz Comparacin de frecuencia = TCXO = = 20MHz RDIV 1 LO Frequency Divider = LO 1575.42MHz = = 78.771 20MHz COMP
y al centro de la frecuencia del cristal del oscilador. Tome la prdida parsita de las huellas de interconexin en el PCB a la hora de optimizar la capacidad de carga. Por ejemplo, el MAX2769 EV kit utiliza un cristal 16.368MHz que est diseado para una capacidad de carga 12pF. Un condensador de 23pF serie se usa para centrar la frecuencia del oscilador de cristal, vase la figura 1. Adems, el 5-bit serial de interfaz de palabra, XTALCAP en el registro de configuracin de PLL, se puede utilizar para variar la frecuencia del cristal oscilador-electrnicamente. El rango de ajuste de la electrnica depende de la cantidad de la frecuencia del cristal elegido puede ser arrastrado por el condensador variable. La frecuencia del oscilador de cristal utilizado en el MAX2769 EV kit tiene un alcance de aproximadamente 200Hz. El MAX2769 proporciona una salida de reloj de referencia. La frecuencia del reloj se puede ajustar a la frecuencia de cristal oscilador, un cuarto de la frecuencia del oscilador, un medio de la frecuencia del oscilador, o el doble de la frecuencia del oscilador, por programacin bits de REFDIV en la configuracin de registro PLL.
Divisor entero = 78(d) = 000 000 0100 1110 (binary) Divisor fraccional = 0,771 x 220 = 808.452 (decimal) = 1100 0101 0110 0000 0100 En el modo fraccionado, el sintetizador no se debe operar con relaciones de divisin de enteros mayores que 251. El oscilador de cristal MAX2769 incluye un oscilador de cristal en el chip. Un cristal de modo paralelo se requiere cuando el cristal oscilador est siendo utilizado. Se recomienda que un condensador de AC-de acoplamiento se utiliza en serie con el cristal y el pasador XTAL para optimizar la capacidad de carga deseada
ADC Las caractersticas de un ADC MAX2769 on-chip para digitalizar la seal GPS bajada de conversin downconverted. La mxima velocidad de muestreo del ADC es de aproximadamente 50Msps. La salida muestreada se proporciona en un formato de 2-bit (1-bit magnitud y el signo de 1-bit) de forma predeterminada y tambin se puede configurar como un 1-bit, 1,5 bits, o 2 bits en ambos canales I y Q, o 1-bit, 1,5 bits, 2 bits, 2,5 bits o 3 bits en el canal I solo. Este producto es compatible con los productos digitales en tres formatos diferentes: el binario sin signo, el signo y magnitud, o el formato de complemento a dos por ajuste del formato de los bits de configuracin de registro 2. Bits MSB se emiten a I1 o Q1 pins y los bits LSB se emiten a I0 o Q0 pines, para I o el canal Q, respectivamente. En el caso de 2,5 bits o de 3 bits, el formato de salida de datos se selecciona en el canal de I solamente, la
011 01 010
001 00 000 -7 -6 -5 -4 -3 -2 -1 1 2 3 4 5 6 7
100
10 101
T=1
110
11 111
MSB se emite en la I1, el segundo bit es a I0, y el LSB est en Q1. La Figura 2 ilustra los niveles de cuantificacin de ADC para 2 - y casos de 3 bits y tambin se describe la asignacin signo / magnitud de datos. La variable T = 1 designa la ubica-cin de la magnitud umbral para el caso de 2-bits. Divisor de reloj fraccional Un divisor de 12-bit de reloj fraccional se encuentra en la ruta de reloj antes de la ADC y se puede utilizar para generar el reloj de ADC que es una fraccin de la entrada de reloj de referencia. En un modo de divisin fraccional, los suplentes divisin instantneas de relacin entre las proporciones de la divisin entera para lograr la fraccin deseada. Por ejemplo, si el reloj de salida fraccional es 4,5 veces ms lento que el reloj de entrada, una relacin de divisin media de 4,5 se consigue a travs de una serie igual de alterna de divisin por-4 y divisin por-5 perodos. La relacin de divisin fraccionaria est dada por:
FOUT / Fin = lCount / (4096 - mcount + lCount) donde lCount y mcount son los 12-bit del contador va-lores programados a travs de la interfaz serial.
DSP Interfaz de datos GPS se emite desde el ADC como el lgico de cuatro seales (bit0, bit1, bit 2, y bit3) que representan sign/magni- tude, binario sin signo, o dos de los datos binarios de complemento en la I (bit0 y bit1) y Q (Bit2 y bit3) canales. La resolucin de la ADC se puede establecer hasta 3 bits por canal. Por ejemplo, los datos de 2-bit I y Q en formato tude sign/magni- est asignada como sigue: bit 0 = iSign, bit1 = IMAG, bit2 = QSIGN, y bit3 = QMAG. Los datos se pueden serializar en 16-bit segmentos de bit0, seguido por bit1, Bit2 y bit3. El nmero de bits que se va a serializar es controlada por los STRMBITS bits en el Registro Configuracin 3-
ADCCLK_SEL
L_CNT<11:0> M_CNT<11:0>
CLK_IN PIN 15 /2 /4 x2
CLK_OUT
FRCLK_SEL
SERCLK_SEL REFDIV<1:0>
Figura 3. DSP Interface Top-Level Connectivity and Control Signals celebracin registros que se corresponden con cuatro
Esto selecciona entre bit0; Bit0 y Bit1; bit0 y Bit2 y Bit0, Bit1, bit 2, y los casos Bit3. Si slo es bit0 serialzado, el flujo de datos consiste en Bit0 slo de datos. Si una serializacin de bit0 y bit1 (o bit 2) se selecciona, el patrn de flujo de datos consiste en 16 bits de datos seguidas por Bit0 16 bits de bit1 (o bit 2) de datos, que, a su vez, es seguido por 16 bits de datos, bit 0 y as sucesivamente. En este caso, el nmero de serie reloj debe ser al menos dos veces tan rpido como el reloj ADC. Si un 4-bit serializacin de bit 0, bit 1, bit 2, y bit3 que se elija, el reloj de serie debe ser por lo menos cuatro veces ms rpido que el reloj del ADC. Los datos del ADC se cargan en paralelo en cuatro
salidas de ADC. Holding registros tienen 16 bits de longitud y estn sincronizados por el reloj ADC. Al final del ciclo de 16-bit ADC, los datos son transferidos en cuatro registros de desplazamiento y se desplaza en serie a la salida durante el siguiente ciclo de 16-bit ADC. Registros de desplazamiento estn sincronizados por un reloj en serie que debe elegirse lo suficientemente rpido como para que todos los datos se desplazan a cabo antes de que el siguiente conjunto de datos se cargan desde el ADC. Un patrn de todo ceros siguiente manera los datos despus de todos los datos vlidos de ADC se transmiten a la salida. Una seal SINCDATOS se utiliza para sealar el comienzo de una validez de 16-bit slice datos. Adems, hay una seal que es TIME_SYNC de salida cada 128 a 16.384 ciclos del reloj ADC.
MAX2769
DATA
SCLK
0 1 2 3 4 5 6 7
16 16 16 32 96 18 65 16
I I I I I I I I
1 1 2 2 2 2 2 1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
*If the IF center frequency is programmed to 1.023MHz, the filter passband extends from 0.1MHz to 2.6MHz.
SDATA
DATA MSB
DATA LSB
ADDR MSB
ADDR LSB
CS 0 1 0 1 0 1 0 1
DATO Configura RX y si las secciones, los ajustes de sesgo para los bloques individuales. Configura AGC y las secciones de salida. Configura el apoyo y funciones de prueba de filtro IF y AGC. Configuracin PLL, VCO, y CLK. PLL principal y los ratios de referencia divisin, otros controles. PLL relacin de divisin fraccional, otros controles. DSP interfaz nmero de fotogramas que desea transmitir. Fracciones divisor de reloj valores. Reservado a modo de prueba. Reservado a modo de prueba.
DEFECTO (D27:D0)
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
A2919A3 0550288 EAFF1DC 9EC0008 0C00080 8000070 8000000 10061B2 1E0F401 14C0402
16
MAX2769
Definiciones detalladas de registros Tabla 6. Configuracin 1 (Direccin: 0000) DATA BIT CHIPEN IDLE ILNA1 ILNA2 ILO IMIX MIXPOLE LNAMODE MIXEN ANTEN FCEN FBW F3OR5 FCENX FGAIN
LOCALIZACIN
VALVULA
DESCRIPCION Chip enable. Set 1 para activar el dispositivo y 0 para desactivar el dispositivo completo, excepto el bus serie. Idle habilitar. Set 1 para poner el chip en el modo inactivo y 0 para el modo de funcionamiento. LNA1 de programacin actual. LNA2 de programacin actual. LO programacin bfer en uso. Mezclador de programacin actual. Mezclador de seleccin de polos. Set 1 para programar el polo pasivo filtro en la salida del mezclador a 36MHz, o ajuste 0 a programar la pole en 13MHz. LNA modo de seleccin, D14: D13 = 00: Seleccin de LNA cerrada por el circuito de polarizacin de antena, 01: LNA2 est activa; 10: LNA1 est activa; 11: ambos LNA1 y LNA2 estn apagados. Mezclador habilitar. Set 1 para permitir que el mezclador y 0 para apagar el mezclador. Antena sesgo habilitar. Set 1 para permitir que el sesgo de antena y 0 para apagar el sesgo de antena. Si la programacin de la frecuencia central. Predeterminado para fCENTER = 4MHz, BW = 2.5MHz. Si la seleccin de ancho de banda de filtro centro. D4: D3 = 00: 2.5MHz; 10: 4.2MHz; 01: 8MHz; 11:18MHz (slo se utiliza como un filtro de paso bajo). Filtro de seleccin pedido. Ajuste 0 para seleccionar el quinto-orden Butterworth filtro. Set 1 para seleccionar la 3 orden Butterworth filtro. Polifsico seleccin de filtros. Set 1 para seleccionar el modo complejo filtro de paso de banda. Ajuste 0 para seleccionar el modo de filtro de paso bajo. Si el ajuste de ganancia del filtro. Ajuste 0 para reducir la ganancia del filtro en 6dB.
1 0 1000 10 10 01 0 00 1 1 001101 00 0 1 1
17
0 170d 00 00
01 010 00 1 0 00
18
MAX2769
10 9 8:6 5:4
0 0 111 01
STRMRST
19
DESCRIPCIN
VCO habilitar. Set 1 para habilitar el VCO o 0 para desactivar VCO. VCO en modo de corriente de seleccin. Set 1 para programar el VCO en el modo de baja corriente o 0 a programa en el modo normal Reservados. Clock buffer habilitar. Set 1 para habilitar el buffer de reloj o 0 para deshabilitar el buffer de reloj. Reservados. Relacin de divisor de reloj de salida. Establecer D22: D21 = 00: La frecuencia de reloj de frecuencia XTAL = x 2; 01: Frecuencia de reloj = frecuencia XTAL / 4, 10: Frecuencia de reloj = frecuencia XTAL / 2, 11: Frecuencia de reloj = XTAL. Programacin actual para el oscilador XTAL / buffer. Set D20: D19 = 00: oscilador de corriente normal; 01: buffer corriente normal; 10: medio oscilador actual; 11: oscilador de alta corriente.
27 26 25 24 23 22:21
1 0 0 1 1 11
Digital carga XTAL programacin tapa. LD pin seleccin de salida. Set D13: D10 = 0000: PLL bloqueo de deteccin de seal. Bomba de carga seleccin actual. Set 1 de 1 mA y 0 a 0,5 mA. Ajuste 0 para el funcionamiento normal o 1 para desactivar el detector de frecuencia de fase PLL. Reservados. Carga de la bomba de prueba. Set D6: D4 = 000: Funcionamiento normal; X10: darle vida; X01 = bomba hacia abajo; 100 = impedancia alta; 111: tanto hacia arriba como hacia abajo. Control de modo PLL. Set 1 para permitir que el PLL entero-N o 0 para permitir que el PLL fraccionalN. PLL modo de ahorro de energa. Set 1 para activar el modo de ahorro de energa o 0 para desactivar. Reservados. Reservados.
20
MAX2769
DESCRIPCION
FRAMECOUNT
27:0
8000000h
27:0
1E0F401
Reservado.
21
referencia. Para la recepcin de Galileo, ajuste el ancho de banda del filtro IF para 4.2MHz (FBW = 10) y ajustar la frecuencia de IF a travs de un centro de FCEN palabra de control para el medio de la banda de seal de conversin descendente. Como alternativa, utilice ajustes de banda ancha de 8 MHz y 18MHz cuando el receptor est en modo de cero-IF. Para GLONASS, as como la recepcin de GPS de cdigo P, una configuracin de receptor IF cero se usa en el que el MI. Fil-tro se utiliza en un modo de filtro de paso bajo (FCENX = 1) con un ancho de banda de dos lados de 18MHz Se recomienda que un LNA antena activa se utilice en aplicaciones de gran ancho de banda de tal manera que el PGA se hace funcionar a niveles de ganancia inferior para un mximo de ancho de banda. Si la ganancia PGA se programa directamente desde una interfaz de seri-al, GAININ valores entre 32 y 38 se recomiendan. Establecer el polo del filtro en la salida del mezclador a 36MHz a travs MIXPOLE = 1. Problemas de diseo El kit MAX2769 EV se puede utilizar como punto de partida para el diseo. Para un mejor rendimiento, tener en cuenta la conexin a tierra y el envo de RF, banda base y la fuente de alimentacin de lnea PCB adecuada. Hacer conexiones de vas al plano de tierra lo ms corto posible. En los puertos de alta impedancia, tenga rastros cortos para minimizar la capacitancia shunt. EV Kit de archivos Gerber se pueden solicitar en www.maxim-ic.com. Del suministro de energa de diseo para minimizar el acoplamiento entre las distintas secciones de la IC, una estrella de la fuente de alimentacin configuracin de enrutamiento con un condensador de desacoplamiento grande en un nodo central VCC es recomendado. Las trazas de VCC se ramifican desde este nodo, cada uno va a un nodo separado VCC en el circuito. Colocar un condensador de derivacin tan cerca como sea posible a cada patilla de alimentacin Esta disposicin proporciona desacoplamiento local en cada pin VCC. Utilice por lo menos un capacitor de paso por medio de una conexin a tierra de baja inductancia. No comparta las vas terrestres de condensadores con cualquier otra rama .
En este modo, LNA, mezclador, LO, y las corrientes del VCO se reducen a sus valores mnimos recomendados. La. Si el filtro est configurado como un filtro de orden tercero Los datos de salida en un modo de 1-bit CMOS en el canal de I solamente. PLL est en un nmero entero N-ahorro de energa de modo, que puede ser utilizado si la relacin de divisin principal es divisible por 32. La circuitera de polarizacin de antena est desactivada. En el modo de bajo consumo de energa, el consumo total de corriente se reduce a 10 mA, mientras que la cifra total en cascada ruido aumenta a 3.8dB. El funcionamiento en banda ancha y Galileo Aplicaciones GLONASS El uso de las opciones de receptor de banda ancha se recomienda para aplicaciones de Galileo y GLONASS. El sintetizador de frecuencia se utiliza para sintonizar LO a una frecuencia deseada, la cual, a su vez, determina la eleccin de la SI frecuencia central. Cualquiera de un fraccional-N o un modo entero-N del sintetizador de frecuencia puede ser utilizado dependiendo de la eleccin de la frecuencia de
MAX2769
Historial de revisiones
REVISION NUMERO 0 1 2 REVISION DATO 6/07 1/09 6/10 versin inicial Aadido MAX2769E / W, especificaciones actualizadas Elimin las referencias a la funcin de sensor de temperatura, cambi cuatro especificaciones de SPF, y ha aadido temperatura de soldadura DESCRIPCION PAGINAS MODIFICADAS 1, 4, 12, 16, 22 14, 8, 9, 10, 1418, 22
Maxim no puede asumir responsabilidad por el uso de cualquier otro sistema de circuitos de circuitos enteramente consagrado e n un producto Maxim. No hay licencias de patentes de circuitos estn implicados. Maxim se reserva el derecho de modificar los circuitos y las especificaciones sin previo aviso en cualquier momento. 23 Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA 94086 408-737-7600 2010 MAXIM MAXIM INTEGRATED PRODUCTS ES UNA MARCA REGISTRADA DE MAXIM INTEGRATED PRODUCTS, INC.