Descrio Funcional

Alcatel 1641 SX
Sistema Cross Connect Sncrono 4-3-1

Sistema de Entrada/Sada STM-1 com Acesso ADM

3AL 68848 ACAA - Edio 01 / 07.1999

Descrio Funcional

Alcatel 1641 SX
Sistema Cross Connect Sncrono 4-3-1

Viso do Sistema

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ndice

1.

Viso GERAL do Sistema ................................................................................................................. 1 1.1 1.2 1.3 Tarefas....................................................................................................................................... 1 Estrutura .................................................................................................................................... 2 Acesso de Teste ........................................................................................................................ 3 Pontos do Monitor Local ..................................................................................................... 3 Portas de Acesso a Teste Centralizado ............................................................................. 4 Acesso de Teste de Potncia............................................................................................. 4

1.3.1 1.3.2 1.3.3 1.4

Proteo do Sistema ................................................................................................................. 5 Proteo de Equipamento 1:N ........................................................................................... 5 Proteo de Equipamento 1+1 ........................................................................................... 5

1.4.1 1.4.2 1.5

Controle do Sistema .................................................................................................................. 6 Terminal Craft (CT) Alcatel 1641 SX ............................................................................... 6 Interface Grfica de Usurio............................................................................................... 6 Acesso ao Controle Local e Remoto .................................................................................. 6 Gerenciamento do Sistema ................................................................................................ 7

1.5.1 1.5.2 1.5.3 1.5.4 2.

PROJETO Mecnico......................................................................................................................... 9 2.1 2.2 Uso do Equipamento ................................................................................................................. 9 Cabeamento do Bastidor ......................................................................................................... 13 Cabeamento Eltrico ........................................................................................................ 13 Cabeamento Direto .......................................................................................................... 14 Cabeamento tico............................................................................................................ 15

2.2.1 2.2.2 2.2.3 2.3

Distribuio e Aterramento de Energia.................................................................................... 16 Tenso de Suprimento ..................................................................................................... 16 Distribuio de ALIMENTAO ....................................................................................... 16 Aterramento...................................................................................................................... 17

2.3.1 2.3.2 2.3.3 2.4

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Sub-bastidores......................................................................................................................... 18
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2.4.1 2.4.2 3.

Estrutura ........................................................................................................................... 18 Conexes e Cabos ........................................................................................................... 19

Funes Operacionais da Rede ..................................................................................................... 20 3.1 3.2 Sincronizao .......................................................................................................................... 20 Proteo................................................................................................................................... 20 Proteo da Conexo de Rede ........................................................................................ 20 Proteo de Seo Multiplex............................................................................................ 21

3.2.1 3.2.2

1-II

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1. VISO GERAL DO SISTEMA

1.1 TAREFAS
O Alcatel 1641 SX um DXC de banda larga que oferece interfaces para recursos padres de linha e para containers virtuais cross-connects ou coleo de containers virtuais, em conformidade com a Recomendao ITU-T G.707. Uma funo bsica do Alcatel 1641 SX permitir conexes bidirecionais de VC-4s, VC-3s, VC-2s e VC-12s entre qualquer combinao de terminaes STM-N e o correspondente nvel de portas plesicronas. Com referncia aos sinais plesicronos que chegam, o DXC Alcatel 1641 SX funciona como um demultiplexador, permitindo a terminao de sinais plesicronos e o acesso aos sinais de ordem mais baixa para mapeamento em containers e cross-connection O lado da sada . possui uma capacidade multiplex que permite aos containers com conexo em cruzamento a serem desmapeados e os payloads a serem multiplexados em um sinal plesicrono de ordem mais alta vlida para transmisso. Todos os sinais conectados em cruzamento podem ser monitorados por meio das funes de superviso de conexo. O Alcatel 1641 SX oferece interfaces para os seguintes sinais de linha: STM-16 tico STM-4 tico STM-1 tico e eltrico 140 Mbit/s 45 Mbit/s 34 Mbit/s 2 Mbit/s

Outras interfaces para o ambiente externo so:

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interfaces de sincronizao das fontes externas para o sistema de relgio e vice-versa interface LAN para um Terminal Craft (CT) Alcatel 1641 SX e um Sistema Operacional Canal de Controle Embutido (ECC) em um ou mais Sistemas Operacionais.
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1.2 ESTRUTURA

Figura 1 Estrutura do Sistema Alcatel 1641 SX

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O Alcatel 1641 SX dividido nos seguintes blocos funcionais (sistemas): Matriz Entrada/Sada (I/O) Portas I/O plesicronas Portas I/O sncronas Gerao e Distribuio de relgio Controle.

O Alcatel 1641 SX controlado tanto por um Sistema Operacional (OS) como por um CT Alcatel 1641 SX. A interface STM-4 fornecida por um sistema ADM Alcatel 1651 SM gerenciado separadamente . Os bastidores e sub-bastidores podem ser equipados parcialmente ou completamente, dependendo da necessidade. Mdulos I/O (placas I/O, sub-bastidores I/O) podem ser adicionados at o mximo da capacidade da matriz. A matriz pode ser estendida adicionandose placas/sub-bastidores matrizes. A extenso de uma configurao dentro de uma verso no requer quaisquer modificaes de SW. A operao das extenses no causam interrupo ou acertos.

1.3 ACESSO DE TESTE

1.3.1 PONTOS DO MONITOR LOCAL

Estes permitem acessar sinais de linha eltricos (sada e entrada) para monitorao e medies. Esto localizados nas placas I/O, com exceo da IOB45.

Figura 2 Pontos do Monitor Local

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1.3.2 PORTAS DE ACESSO A TESTE CENTRALIZADO

Para fins de testes, o sistema Controle pode rotear os sinais atravs da matriz para a interface de teste. Isto pode ser realizado de dois modos: Modo Monitor

Figura 3 Teste em Modo Monitor Modo Dividido

Figura 4 Teste em Modo Dividido As portas de testes permitem o acesso a qualquer sinal plesicrono (2, 34, 45, 140 Mbit/s) e a qualquer sinal sncrono (VC-12, VC-2, VC-3, VC-4). Cada porta I/O no utilizada pode ser dedicada interface de teste. Uma porta pode ser compartilhada por todos os sinais pertencentes ao mesmo nvel hierrquico.

1.3.3 ACESSO DE TESTE DE POTNCIA

O Alcatel 1641 SX oferece acessos de testes relativos medies de tenso nos conversores de energia.

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1.4 PROTEO DO SISTEMA

1.4.1 PROTEO DE EQUIPAMENTO 1:N

Uma proteo de equipamento 1:N realizada para sistemas de I/O eltrica.

1.4.2 PROTEO DE EQUIPAMENTO 1+1

No Alcatel 1641 SX, uma proteo de equipamento 1+1 realizada para os sistemas Matriz, de Controle e de Gerao e Distribuio de relgio.

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1.5 CONTROLE DO SISTEMA

1.5.1 TERMINAL CRAFT (CT) ALCATEL 1641 SX

O CT permite ao operador acessar por completo todos os recursos do Alcatel 1641 SX, atravs de uma Interface Grfica de Usurio (GUI). O CT consiste de uma estao de trabalho, software de Operao e Gerenciamento (OAM), software de aplicativo e dispositivos adicionais, tais como impressoras e CD-ROM.

1.5.2 INTERFACE GRFICA DE USURIO

A GUI uma interface grfica padronizada, em cores de janelas mltiplas. baseada em X.11 e Open View HP. Os comandos e as informaes solicitadas podem ser introduzidas via teclado ou mouse O . design ergonmico permite aos operadores executar tarefas eficientemente. Fcil de aprender e usar ("User-friendliness") a principal chave durante o desenvolvimento da GUI. Por exemplo, a apresentao de todas as cross-connections disponveis permite o fcil controle e superviso do elemento da rede Alcatel 1641 SX. Um sistema de ajuda contextual on-line com base em um hipertexto, oferece suporte ao , operador onde for necessrio.

1.5.3 ACESSO AO CONTROLE LOCAL E REMOTO

O CT local est conectado ao Alcatel 1641 SX atravs da LAN/Ethernet Alcatel 1641 SX. Com relao ao controle remoto, o Alcatel 1641 SX pode ser acessado a partir do sistema de gerenciamento da rede, atravs de um Canal de Controle Embutido (ECC), oferecido pela Placa de Servidor DCC (DSB) a partir de um Gerenciador de Elemento, p.ex., Alcatel 1353 SH, via WAN e roteador, em direo LAN/Ethernet Alcatel 1641 SX.

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Figura 5 Acesso ao Controle

1.5.4 GERENCIAMENTO DO SISTEMA

Os servios da camada gerenciamento de elemento ("element management layer") suportados pelo CT, correspondem s reas funcionais definidas nas recomendaes ITU-T M.3010 e consistem de: Gerenciamento de Configurao Gerenciamento de Falhas Gerenciamento de Desempenho Gerenciamento de Segurana

Gerenciamento de Configurao O Gerenciamento de Configurao compreende todas as tarefas exigidas para configurar e reconfigurar o equipamento e a funcionalidade de transmisso do Alcatel 1641 SX. Todas as cross-connections so configuradas e liberadas de acordo com os comandos de comutao recebidos do operador. O Alcatel 1641 SX suporta ambas cross-connections permanente e , programada (p.ex., diariamente, semanalmente). Gerenciamento de Falha Os alarmes apropriados, as indicaes de status e os registros de alarme so gerados em caso de falhas. Os alarmes so recebidos do equipamento, das funes de transmisso e de outros aplicativos, tais como Gerenciamento de Segurana. So oferecidas capacidades de deteco e as correes so iniciadas, p.ex. reconfigurao ou comutao automtica para dispositivos redundantes.
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Gerenciamento de Desempenho O Alcatel 1641 SX oferece a monitorao configurvel de sinais nas suas interfaces. Os dados de desempenho so coletados e armazenados para manter o histrico dos dados de desempenho. Gerenciamento de Segurana O sistema est protegido contra mau uso por usurios no autorizados. Os eventos relativos segurana so registrados.

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2. PROJETO MECNICO

2.1 USO DO EQUIPAMENTO

O Alcatel 1641 SX baseado em uma construo que est em conformidade com o padro ETSI T/TM02-13.

Figura 6 "Layout" de Bastidor com relao ao Acesso Superior e Inferior Os bastidores podem ser usados universalmente, isto , eles podem ser equipados com qualquer tipo de sistema. Em adio aos sub-bastidores dos diferentes sistemas, os bastidores contm um painel de fusveis e o Painel de Ligaes da Estao (SWP). O painel de fusveis colocado na Unidade Bastidor de Topo (TRU) do bastidor, o SWP pode ser colocado na TRU (Acesso Superior) ou na base (Acesso Inferior). Os sistemas so combinados em bastidores especficos. Um bastidor aloja dois sub-bastidores finos. As posies livres podem ser preparadas para outros sistemas, de acordo com a modificao do SWP. Defletores de ar podem ser instalados conforme requerido, para proteger os sub-bastidores inferiores contra temperaturas elevadas.

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O painel de fusveis est localizado na parte frontal do bastidor e contm os cortes automticos das fontes de alimentao nos sub-bastidores. Seus comutadores podem ser acessados aps a abertura da porta frontal. A energia da bateria suprida atravs da tampa superior do bastidor, via Unidade Filtro de Energia PFU.

Figura 7 Unidade Bastidor de Topo Todos os bastidores so preparados para serem equipados com quatro lmpadas de alarme da estao, visveis sem a abertura das portas do bastidor. De fato, somente o bastidor que aloja a Nova Unidade Administrativa (NAU) est equipada com lmpadas de alarme; o status do alarme transmitido pela interface serial da NAU para a Nova Placa de Alarme (NALMB). A NALMB montada acima dos disjuntores no painel de fusveis. Nas Verses anteriores, equipadas com o Sub-bastidor Unidade Administrativa (AUS-S), a funo da NALMB realizada pela Placa de Alarme (ALMB) e pela Placa de Alarme de Bastidor RAB.

Figura 8 Montagem da NALMB Manipulaes relacionadas NALMB, RAB ou BSB, tais como as mudanas de placa, EPROM etc., somente devem ser executadas por pessoal qualificado, observando-se as instrues fornecidas nos documentos Procedimentos para Troca de RAB (3 AL 46203 0054 FAZZA) ou Procedimentos para Troca de BSB (3AL 46203 0060 FAZZA), respectivamente. A NALMB dispara as lmpadas de alarme. O nmero e as cores das lmpadas podem ser definidas pelo cliente; geralmente, apenas as lmpadas L2 (Alarme Urgente) e L3 (Alarme NoUrgente) so suportadas. Outros bastidores podem ser equipados, opcionalmente, com uma Placa de Superviso de Bateria BSB, ao invs da NALM. A BSB indica uma falha de energia da
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bateria ou um disjuntor aberto, que acende a lmpada L2 (Alarme Urgente); esta opo somente est disponvel para suprimento de 48 V.

Figura 9 Conexo de Lmpadas de Alarme NALMB O Painel de Ligaes da Estao SWP est localizado na parte traseira do bastidor e pode ser acessado ao abrir-se a porta traseira. Ele contm mdulos, com diferentes alturas e larguras (altura pequena, 1/3 ou 1/6 da largura do bastidor, e altura grande, 1/5, 2/5 ou 1/2 da largura do bastidor). Os mdulos dos conectores de acessos de I/O eltricos diferem-se quanto ao tipo de conector (balanceado ou coaxial).

Figura 10 Painel de Ligaes da Estao SWP (Exemplo: Acesso Superior) Com relao I/O de 45 Mbit/s e I/O de 2 Mbit/s, fornecido o acesso direto de cabos, atravs do SWP, para o lado posterior dos sub-bastidores de I/O. O acesso tico realizado
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diretamente no lado frontal dos bastidores de I/O; os mdulos dedicados SWP oferecem um guia simples para os cabos ticos. Mdulos especiais abrangem o mdulo AU para acesso ao controle, p.ex., para conectar o CT, a Caixa da Interface de relgio (CIB) para entradas e sadas de relgio externo e o mdulo de alarme da estao para a conexo de uma unidade de superviso central. Os mdulos SWP so cobertos por um flape comum que, aps a remoo dos pinos de travao, abrem para baixo e podem ser desencaixados completamente.

Figura 11 Tampa do SWP (Acesso Superior)

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2.2 CABEAMENTO DO BASTIDOR

2.2.1 CABEAMENTO ELTRICO

Figura 12 Cabeamento Eltrico do Bastidor

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2.2.2 CABEAMENTO DIRETO

Os cabos da estao para o sistema I/O de 45 Mbit/s e para o sistema I/O de 2 Mbit/s, 75 , so supridos atravs do SWP (vide Figura 10) com telas aterradas e conectadas diretamente s tiras de conectores no lado de trs dos sub-bastidores. No caso de 2 Mbit/s, 75 , so necessrias algumas modificaes no lado do sub-bastidor, relativas ao cabeamento via conectores do SWP. Uma Placa Adaptadora (ADB) adapta os conectores coaxiais dos cabos da estao s tiras de conectores do Sub-bastidor de I/O de 2 Mbit/s (IOS2). O IOS2 usado com cabeamento direto equipado com tiras de conectores sem engates de travao.

Figura 13 Princpio de Cabeamento Direto para 2 Mbit/s, 75

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2.2.3 CABEAMENTO TICO

Os cabos ticos da estao so supridos atravs do SWP, via canais verticais e bobinas de cabos, destinados aos conectores ticos no lado frontal das placas ticas. Os raios de curvatura para os cabos ticos devem ser maiores que 30 mm.

Figura 14 Cabeamento tico de Bastidor

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2.3 DISTRIBUIO E ATERRAMENTO DE ENERGIA

2.3.1 TENSO DE SUPRIMENTO

As fontes de alimentao do Alcatel 1641 WX possuem uma tenso nominal de entrada de -48 V ou -60 V. Dois conversores de energia convertem a tenso -48 V/-60 V na tenso de placa requerida em cada sub-bastidor. Os conversores de energia so protegidos em 3+1 dentro de uma configurao de sub-bastidor duplo.

2.3.2 DISTRIBUIO DE ALIMENTAO

A Figura 15 ilustra a distribuio de alimentao -48 V/ -60 V no Alcatel 1641 SX.

Figura 15 Distribuio e Aterramento de Energia O Alcatel 1641 SX pode ser alimentado por uma fonte de -48 V ou -60 V. Cada bastidor possui um acesso de energia, via Unidade Filtro de Alimentao (PFU), para o painel de fusveis no topo do bastidor. Trs PFUs so colocadas em cada entrada de bastidor. Duas sees separadas de energia (Seo A e Seo B) alimentam cada conversor. A Seo A e a Seo B podem ser conectadas a duas fontes diferentes de 48/60 V ou a uma fonte comum de 48/60 V.
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Existem quatro conexes de energia: uma conexo terra (FPE) uma conexo (+) (retorno comum) uma conexo (-) (Seo A) uma conexo (-) (Seo B).

Recomenda-se um pr-disjuntor (35 ... 100 A) para a conexo de -48/60 V em um bastidor simples ou na base do bastidor mltiplo. Para a opo BSB (Seo 2.1), cada bastidor, com exceo do bastidor central, tem de ser equipado com uma BSB. O bastidor central o bastidor equipado com os sub-bastidores AU; caso contrrio, ele equipado com uma RAB. Um bloco de disjuntores colocado na unidade de distribuio de energia de cada bastidor, que consiste de dezesseis disjuntores.

2.3.3 ATERRAMENTO
Todas as partes metlicas e o potencial de referncia 0 V so conectados juntos e constituem o condutor de aterramento FPE (Terra de Proteo Funcional). O condutor de aterramento est separado do circuito de suprimento. O retorno comum isolado e aterrado somente na bateria.

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2.4 SUB-BASTIDORES

2.4.1 ESTRUTURA
Os sub-bastidores tm 533 mm de largura, 266 mm de altura e 225 mm de profundidade e esto equipados com placas que so ligadas nas tiras de conectores dentro do painel traseiro. Os sub-bastidores por si s no so blindados. As exigncia EMC so asseguradas pela blindagem do gabinete. As conexes entre as placas so parcialmente fixadas atravs da fiao do painel traseiro e parcialmente variveis, usando-se cabos ligados no lado de trs do subbastidor.

Figura 16 Estrutura Mecnica de Sub-bastidores A Figura 16 ilustra alguns componentes de um sub-bastidor. O interior de um painel traseiro, aqui o IOS2 como exemplo tpico, mostra as tiras de conectores para as placas, com o posicionamento do Mdulo Inventrio Remoto RIM. As tiras de conectores dentro do painel traseiro so conectadas por meio de tiras de conectores similares no lado de trs do subbastidor, que foram divididas em segmentos e marcadas com letras maisculas. Cada um desses segmentos corresponde posio do plugue de um conector de bloco para ligao dos cabos de conexo de um sub-bastidor para o prximo. Entretanto, somente parte dessas posies do plugue usada. Cabos de conectores e de conector acessrio so especialmente empacotados para cada sub-bastidor. Os engates de fechamento no canto das tiras de conectores travam nos rebaixos dos conectores e impedem que as conexes se soltem durante a operao.

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Como uma exceo, o sub-bastidor duplo de I/O de 45 Mbit/s (IOS45) consiste de um grupo superior e inferior de placas montadas em um chassis simples, com um painel traseiro comum. Todas as conexes entre as placas so realizadas atravs das ligaes do painel traseiro. Somente conexes externas so realizadas atravs de cabeamento.

2.4.2 CONEXES E CABOS

Os cabos coaxiais e os pares blindados so usados para as conexes de sinais entre os subbastidores, bem como, entre sub-bastidor e painel de ligaes da estao. Um sistema de conectores de alta flexibilidade, que usa dois tipos principais para cobrir todas as aplicaes possveis, permite as conexes exigidas. As tiras de conectores no lado de trs dos sub-bastidores de I/O so divididas em segmentos, cada um contendo pinos de contato 3 x 7. Esses segmentos correspondem aos conectores de bloco 3 x 7; eles consistem de cpsulas plsticas de conectores aonde o cabo termina, acondicionados dentro dos rebaixos com travas de pinos de contato. A Figura 17 ilustra os dois tipos bsicos Coax 3 x 7 e Padro 3 x 7 .

Figura 17 Configurao dos Conectores de Bloco do Sub-bastidor

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3. FUNES OPERACIONAIS DA REDE

3.1 SINCRONIZAO
A gerao de relgio pode ser configurada para o tipo Relgio de Equipamento Sncrono (SEC), em conformidade com a Recomendao ITU-T G.813 ou para o tipo Unidade Suprimento de Sincronizao (SSU), em conformidade com G.812. O SEC o nvel mais baixo de sincronizao SDH; cada Elemento de Rede (NE) fornece um SEC. A SSU a fonte mxima de sincronizao para todos os NEs dentro de um n. Na configurao SEC, o deslocamento da freqncia inicial no modo hold-over menor que 5 x 10 -8 e o desvio mximo de freqncia durante a operao no modo hold-over causado pela , variao de temperatura, de 2 ppm. A largura de banda do filtro no modo rastreamento de 1 Hz. Na configurao SSU, o deslocamento da freqncia inicial no modo hold-over menor que 5 x 10-10. A largura de banda do filtro no modo rastreamento de 3 mHz.

3.2 PROTEO

3.2.1 PROTEO DA CONEXO DE REDE

O Alcatel 1641 SX proporciona uma funo de Proteo da Conexo de Sub-Rede (SNCP) uni e bidirecional. A configurao de proteo bidirecional consiste em uma difuso para duas SNCs separadas na direo da transmisso e em uma funo seletora, na direo da recepo. A seleo de uma das duas SNCs recebidas realizada de acordo com a qualidade dos sinais recebidos a nvel de percurso. O modo de proteo a comutao de terminao simples (unidirecional). A seleo de uma das duas conexes de sub-rede para cada direo do sinal bidirecional ocorre de forma independe. No necessria nenhuma comunicao entre as funes seletoras. A seleo baseada na superviso do VC conectado em cruzamento. Quando o sinal recebido da rota atual for detectado como ruim, ser selecionado o VC da rota redundante pela comutao na matriz. Com esse tipo de proteo, possvel proteger sinais sncronos e plesicronos, com base em tributrio-por-tributrio. Um proteo SNC realizada em menos de 5 s. A mais rpida proteo SNC oferecida para VC-12 menos que 50 ms. No existe restaurao automtica porque cada rota tem a mesma prioridade. Se for detectada uma falha na rota presentemente ativa, a rota redundante ser selecionada, tornando-se, ento, a rota ativa.

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3.2.2 PROTEO DE SEO MULTIPLEX

O Alcatel 1641 SX oferece uma Proteo de Seo Multiplex (MSP) com terminao simples 1+1, sem protocolo K1/K2 para sinais ticos STM-1 e STM-4. Uma configurao de proteo 1+1 consiste de uma difuso para duas sees multiplexadoras separadas, na direo da transmisso e uma funo seletora, na direo da recepo. A seleo de um dos dois sinais recebidos realizada de acordo com a qualidade dos sinais recebidos no nvel da seo multiplex. As duas sees tm de ser finalizadas no mesmo sub-bastidor. O modo de proteo a comutao com terminao simples (unidirecional). A seleo de uma das duas sees para cada direo do sinal bidirecional ocorre de forma independente. No h comunicao entre as funes seletoras. A seleo baseada na superviso da seo multiplex. Quando o sinal recebido da rota atual for detectado como ruim, ser selecionado o sinal da rota redundante, usando-se uma funo de comutao dentro do sistema de I/O STM1. Uma proteo multiplex com terminao simples realizada em menos de 3s. No sistema STM-4 em menos de 50 ms. No existe restaurao automtica porque cada rota possui a mesma prioridade. Se for detectada uma falha na seo atualmente ativa, ser selecionada a rota redundante, tornandose, ento, a seo ativa.

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Sistema Cross Connect Sncrono 4-3-1

Sistema de Gerao e de Distribuio de Relgio

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ndice

1.

Aplicao........................................................................................................................................... 1 1.1 1.2 1.3 Introduo .................................................................................................................................. 1 Tarefas do Sistema - Sumrio................................................................................................... 3 Estrutura do Sistema ................................................................................................................. 3

2.

PROJETO Mecnico......................................................................................................................... 5 2.1 2.2 2.3 Interface de relgio Externo....................................................................................................... 5 Equipamento de Sub-bastidor ................................................................................................... 6 Cabeamento .............................................................................................................................. 8 Cabeamento da MCB ......................................................................................................... 8 Cabeamento das IOBs para a CIB ................................................................................... 10 Referncias de temporizao do Sub-Bastidor STM-1 .................................................... 10

2.3.1 2.3.2 2.3.3 3.

Dados Tcnicos .............................................................................................................................. 13 3.1 Caixa de Interface de relgio ................................................................................................... 13 Entradas da Referncia de temporizao ........................................................................ 13 Sadas da Referncia de temporizao ........................................................................... 13

3.1.1 3.1.2 3.2

Placa de relgio Mestre ........................................................................................................... 14 Entradas de relgio........................................................................................................... 14 Sadas de relgio.............................................................................................................. 14 Entradas do Controle (MCB-MCB) ................................................................................... 15 Sadas do Controle (MCB-MCB) ...................................................................................... 16 Interfaces para o Sistema de Controle ............................................................................. 16 Fonte de Alimentao....................................................................................................... 16

3.2.1 3.2.2 3.2.3 3.2.4 3.2.5 3.2.6 3.3

Placa de Distribuio de relgio .............................................................................................. 16 Interfaces de Entrada ....................................................................................................... 16 Interfaces de Sada .......................................................................................................... 17 Interface de Controle ........................................................................................................ 17
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3.3.1 3.3.2 3.3.3

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3.3.4 3.4

Fonte de Alimentao....................................................................................................... 18

Circuito de recepo de relgio e Quadro ............................................................................... 18 Interface de Entrada ......................................................................................................... 18 Interfaces de Sada .......................................................................................................... 18 Interfaces de Controle ...................................................................................................... 20

3.4.1 3.4.2 3.4.3 3.5 4.

Condies Ambientais ............................................................................................................. 21

Princpios da Operao .................................................................................................................. 22 4.1 Caixa de Interface de relgio................................................................................................... 22 Funes e Recursos......................................................................................................... 22 Verses de CIB e Interfaces Suportadas ......................................................................... 23

4.1.1 4.1.2 4.2

Placa Mestre de relgio ........................................................................................................... 24 Operao Mestre/Escrava................................................................................................ 24 Trs Modos Operacionais de Gerao de relgio............................................................ 24 Entradas de Referncia de temporizao Disponveis..................................................... 25 Superviso, Seleo e Processamento do Sinal de Referncia ...................................... 25 Gerao de um relgio de Sistema de 155.52 MHz......................................................... 26 Alinhamento de Fase e Comutao de relgio ................................................................ 26 Gerao de Quadro de 166.67 Hz, Sincronizao e Modulao ..................................... 27 Sadas .............................................................................................................................. 27 Micro-Controlador............................................................................................................. 28 Interfaces do Sistema de Controle ................................................................................... 28 Fonte de Alimentao....................................................................................................... 29

4.2.1 4.2.2 4.2.3 4.2.4 4.2.5 4.2.6 4.2.7 4.2.8 4.2.9 4.2.10 4.2.11 4.3

Placa de Distribuio de relgio .............................................................................................. 29 Princpios da Distribuio de relgio ................................................................................ 30 Funes de Superviso e Controle .................................................................................. 30

4.3.1 4.3.2 4.4

Circuito de recepo de relgio e Quadro ............................................................................... 30 Processamento de Desmodulao e de Sinal de relgio................................................. 31 Funes de Superviso e Controle .................................................................................. 32

4.4.1 4.4.2 4.5

Redundncia............................................................................................................................ 32

2-II

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1. APLICAO

1.1 INTRODUO
O sistema de Gerao e de Distribuio de relgio responsvel por um suprimento de relgio confivel, para todas as Placas de Usurio (UB) no sistema Cross Connect Digital Alcatel 1641 SX (DXC).

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Figura 1 Estrutura do Alcatel 1641 SX A Figura 1 ilustra o sistema dentro do DXC. De fato, os componentes da gerao de relgio e da distribuio de relgio esto localizados nos diferentes tipos de sub-bastidores, em contraste com os outros sistemas, cujos componentes so montados dentro dos seus prprios subbastidores (sub-bastidores duplos). A fonte de relgio uma Placa de Relgio Mestre (MCB) que gera um relgio de sistema de 155.52 MHz de alta preciso de frequncia e baixa instabilidade de fase. Aps modulao com um relgio de quadro de 166.67 Hz, o relgio de sistema transmitido, de forma redundante, para as UBs. Dessa forma, cada UB recebe dois relgio de sistema modulados. Apenas um dos relgios selecionado pelo Circuito de recepo de relgio e Quadro (CFC) na UB. Se o relgio estiver com falha, o CFC comuta, automaticamente, para o relgio reserva. Desde que os sinais de dados plesicronos tenham sido convertidos para sinais de dados sncronos de vrios nveis hierrquicos, sero requeridos diferentes relgios sncronos nas UBs. O CFC deriva esses relgios a partir do relgio modulado recebido.

2-2

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1.2 TAREFAS DO SISTEMA - SUMRIO

A gerao e distribuio de relgio realiza as seguintes tarefas: Gerao de um relgio de sistema de 155.52 MHz e um relgio de quadro de 166.67 Hz Sincronizao do relgio de sistema em uma das quatro referncias de temporizao de 2.048 MHz Modulao do relgio de sistema com o relgio de quadro Distribuio redundante do relgio de sistema para as UBs Transmisso redundante de um relgio de referncia, derivado de um sinal de dados recebidos em uma IOB, para a Caixa de Interface de relgio (CIB) Superviso dos sinais de referncia de relgio e temporizao, comutando uma rede equivalente, se for detectada uma interferncia, e indicao de componentes com falha no sistema.

1.3 ESTRUTURA DO SISTEMA

A Figura 2 ilustra a estrutura do sistema que consiste de diversas placas e componentes. O layout da gerao e da distribuio de relgio depende do nmero de placas de usurio de relgio implementadas. Componentes do sistema: Caixa de Interface de relgio (CIB) A CIB um mculo do Painel de Ligaes da Estao (SWP). Ela realiza a interface fsica para os sinais de referncia de temporizao internos e externos de at quatro fontes de relgio diferentes. A CIB supre ambas as MCBs redundantes com sinais de referncia de temporizao idnticas. No modo rastreamento, o gerador do relgio de 155.52 MHz na fase MCB sincroniza para um dos relgios de referncia.

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Figura 2 Estrutura do Sistema de Gerao e Distribuio de relgio (distribuio em 2 estgios) Placa de relgio Mestre (MCB) As duas MCBs redundantes so montadas no Novo Sub-Bastidor de Utilidades (NUTS). Nas Verses anteriores elas so montadas no Sub-Bastidor da Unidade Administrativa (AUS-S) e podem suprir o relgio modulado para, no mximo, 27 Placas de Distribuio de relgio (CDB). Entretanto, as duas CDBs de um sub-bastidor duplo recebem seus relgios de diferentes MCBs. Em sistemas cross connect pequenos, com menos de 29 UBs, as MCBs podem suprir o relgio para as UBs diretamente. Placa de Distribuio de relgio (CDB) A CDB recebe o relgio modulado de sistema e distribui o sinal dentro do sub-bastidor duplo. A placa possui 24 sadas; 12 por cada sub-bastidor A e B associado. Cada sub-bastidor associado equipado com uma CDB (redundncia 1+1). Em sistemas cross connect grandes, com mais de 26 sub-bastidores duplos, introduzido um estgio intermedirio de CDBs. As sadas das CDBs nessa distribuio de relgio em 3 estgios, so conectadas com as entradas de CDBs em outros sub-bastidores duplos, ao invs de UBs. As CDBs do estgio intermedirio so colocadas nos Sub-Bastidores de Estgio Final (ESS ou HESS) do sistema Matriz. Circuito de recepo de relgio e Quadro (CFC) O CFC na UB gera sinais de relgio e de sincronizao a partir do relgio modulado de sistema, requerido para a respectiva placa.

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2. PROJETO MECNICO

2.1 INTERFACE DE RELGIO EXTERNO

Os relgios de referncia externa so conectados no Painel de Ligaes da Estao (SWP) atravs de um mdulo divisor de relgio. Essa Caixa de Interface de relgio (CIB) est disponvel em duas verses, nominalmente, uma verso 75 Ohm e uma verso 120 Ohm.

Figura 3 Mdulo 1/6 SWP, Configurao de Conector CIB Ambas as verses da CIB fornecem ou duas entradas externas e duas internas, ou uma externa e trs entradas internas de referncia de temporizao, configuradas pelos jumpers duas sadas de referncia de temporizao por cada Placa de relgio Mestre(MCB).

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2.2 EQUIPAMENTO DE SUB-BASTIDOR

As placas e os componentes do sistema de Gerao e Distribuio de relgio so montadas em diferentes sub-bastidores. Como consequncia das distncias entre as placas, devem ser considerados os diferentes tempos de retardo nos sinais de relgio. Portanto, o comprimento dos cabos so limitados (vide Captulo 3, Dados Tcnicos). O relgio de sistema gerado na MCB. Por razes de redundncia, duas MCBs so alojadas no Novo Sub-Bastidor de Utilidade (NUTS), uma em parte do NUTS-A e uma no NUTS-B. Nas verses anteriores, as MCBs eram alojadas nos Sub-Bastidores da Unidade Administrativa (AUS-s), no topo de cada uma. O equipamento dos sub-bastidores est representado nas Figuras 4 e 5. Com exceo para o Sub-Bastidor de Entrada e Sada de 2 Mbit/s (IOS2), todos os SubBastidores I/O e Matriz so equipados com a Placa de Distribuio de relgio (CDB) ou suas variantes. Com relao ao IOS2, a Placa de Proteo e distribuio de relgio (PCB) assume a funo da CDB. As Placas de Usurio (UB) em um sub-bastidor duplo recebem o relgio de sistema de cada uma das duas CDBs. Essas UBs so equipadas com o Circuito de recepo de relgio e Quadro (CFC). As seguintes placas pertencem aos usurios de relgio: Placas Matrizes de estgio Final (EXB) e Placas Matrizes de estgio Central (CXB) Placa de Extenso (ETB) Placa de Proteo Interna (IPB) Placa de Proteo e distribuio de relgio (PCB) Placa de Entrada e Sada STM-1 (STM-1E, STM-1S, STM-1L).

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Figura 4 MCB no Novo Sub-Bastidor de Utilidades (a partir da Verso 5.3-2 CL1)

Figura 5 MCB no Sub-Bastidor da Unidade Administrativa (at a Verso 5.3-2)

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2.3 CABEAMENTO

2.3.1 CABEAMENTO DA MCB

A Figura 6 ilustra o cabeamento do sistema sem o cabeamento do relgio de referncia entre IOBs e CIB. Os cabos de 1 a 4 transmitem os seguintes sinais dentro do sistema: Cabo Sinal De-Para

1 2 3 5

Quatro sinais de referncia de temporizao de 2.048 MHz Dois sinais de referncia de temporizao de 2.048 MHz Sinais de controle, sinais de sincronizao, relgio de sistema no-modulado relgio de sistema modulado

CIB-MCB MCB-CIB MCB-MCB MCB-CDB, CDB-CDB

O acrnimo 3s7 significa o conector de bloco padro, o acrnimo 3c7 o conector de bloco coaxial com 3 tempos e 7 pinos de contato.

A remoo do cabo de conexo entre duas MCBs provoca distrbios do sinal de relgio. Portanto, essa conexo no dever ser removida.

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Figura 6 Cabeamento de MCB

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2.3.2 CABEAMENTO DAS IOBS PARA A CIB

Podem ser destinadas at trs referncias internas de temporizao de sistema para as MCBs, supridas pelo Sub-bastidor de Entrada e Sada de 155 Mbit/s (IOS155) ou pelo IOS de 2 Mbit/s (IOS2). O cabeamento diferente porque as Placas de Entrada e Sada de 155 Mbit/s (IOB155) possuem sadas de referncia duplicadas, enquanto que a IOB3 possui apenas uma sada nica de relgio de referncia. Nesse caso, necessrio um divisor de relgio de referncia externa. O Divisor de Potncia (PS) faz parte do feixe de cabos. As trs configuraes de cabo esto representadas na Figura 7.

2.3.3 REFERNCIAS DE TEMPORIZAO DO SUB-BASTIDOR STM1

Para realizar a interconexo entre a CIB e as sadas de referncia de temporizao das placas STM-1, necessrio o feixe de cabos do tipo 1. As placas STM-1 podem ser colocadas em trs sub-bastidores diferentes. Usando-se esse sistema de cabeamento (tipo 1), o sinal de referncia de temporizao de cada uma das at 24 placas IO (8 em cada sub-bastidor) podem ser selecionadas pelo sistema de Controle. O conector de bloco , ento, ligado no painel traseiro do STM-1na posio C da faixa de conectores X141. Como alternativa, pode-se usar o feixe de cabos tipo 2. Neste caso, somente uma placa STM-1 (eltrica ou tica) por sub-bastidor poder ser selecionada. O conector de bloco dever ser ligado na posio C da placa selecionada. Um exemplo de cabeamento de relgio de referncia, com configurao de cabo tipo 2, dado na Figura 8.

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Configurao de cabo Tipo 1, usado para conectar CIB uma sada de relgio de referncia duplicada STM-1, de forma redundante

Configurao de Cabo Tipo 2, usada para conectar CIB uma sada de relgio de referncia duplicada IOB155, de forma redundante

Configurao de Cabo Tipo 3, usada para conectar CIB uma sada de relgio de referncia no-duplicada IOB2, de forma redundante

Figura 7 Configuraes de Cabo, com relao aos Sinais de Referncia para a CIB

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Figura 8 Cabeamento do relgio de Referncia, do STM-1S para a CIB (Exemplo)

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3. DADOS TCNICOS
Este captulo apresenta as mais importantes interfaces de gerao e distribuio de relgio. Suas posies dentro do sistema so mostradas na Figura 14.

3.1 CAIXA DE INTERFACE DE RELGIO

3.1.1 ENTRADAS DA REFERNCIA DE TEMPORIZAO

Entradas Externas No-Duplicadas Aplicao 120 Ohm Nmero de entradas Impedncia de entrada Frequncia nominal Nvel (Vpico) Aplicao 75 Ohm Nmero de entradas Impedncia de entrada Frequncia nominal Nvel (Vpico) Entradas Internas Duplicadas Aplicao 120 Ohm Nmero de entradas Impedncia Frequncia nominal Nvel (Vpico) Aplicao 75 Ohm Nmero de entradas Impedncia Frequncia nominal Nvel (Vpico) 3x2 75 desbalanceados 2.048 MHz 0.75...1.5 V 3x2 120 balanceados 2.048 MHz 1.0...1.9 V 2 75 desbalanceados 2.048 MHz 0.75...1.5 V 2 120 balanceados 2.048 MHz 1.0...1.9 V

3.1.2 SADAS DA REFERNCIA DE TEMPORIZAO

Aplicao 120 Ohm Nmero de sadas Impedncia Frequncia nominal Nvel (Vpico)
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2x2 120 2.048 MHz 1.0...1.9 V

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Aplicao 75 Ohm Nmero de sadas Impedncia Frequncia nominal Nvel (Vpico) 2x2 75 2.048 MHz 0.75...1.5 V

3.2 PLACA DE RELGIO MESTRE

3.2.1 ENTRADAS DE RELGIO

relgio no-modulado de sistema da MCB associada e relgio retardado de sistema do cabo de retardo ( loopback ) Nmero de entradas Tipo Nvel diferencial Trmino Frequncia nominal Ciclo ativo 2 ECL diferencial 350 ... 930 mV 100 balanceados (50 no-balanceados para -2 V) 155.52 MHz 50% 10%

relgio de quadro da MCB associada e relgio retardado de quadro do cabo de retardo ( loopback ) Nmero de entradas Tipo Nvel diferencial Trmino Frequncia nominal Durao de Pulso 2 ECL diferencial 350 ... 930 mV 100 balanceados (50 no-balanceados para -2 V) 166.67 MHz a ser definido

Referncia de relgio da CIB (ETSI) Nmero de entradas Velocidade do relgio Nvel Impedncia de entrada 4 2.048 MHz 4.6 ppm G.703 ou HCMOS 2 k balanceados

3.2.2 SADAS DE RELGIO

relgio modulado de sistema para a CDB ou para as Placas de Usurio Nmero de sadas Tipo Nvel diferencial Frequncia nominal
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28 ECL 100K diferencial, emissor aberto 620 ... 1000 mV 155.52 MHz / 166.67 Hz
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Ciclo ativo Comprimento de cabo Forma de sinal

50% 10% Mx. 12 m Vide Figura 9

Figura 9 relgio Modulado de Sistema relgio no-modulado de sistema para a MCB associada e para um cabo de retardo externo ( loopback ) Nmero de sadas Tipo Nvel diferencial Frequncia nominal Ciclo ativo Comprimento de cabo (MCB-MCB) 2 ECL 100K diferencial, emissor aberto 620 ... 1000 mV 155.52 MHz 50% 10% m 12

relgio de quadro para a MCB associada e para um cabo de detardo externo ( loopback ) Nmero de sadas Tipo Nvel diferencial Frequncia nominal Durao de pulso 2 ECL 100K diferencial, emissor aberto 620 ... 1000 mV 166.67 Hz 6.43 ns

relgio de referncia para a CIB Nmero de sadas Tipo e nvel de sada Frequncia nominal Trmino 2 G.703, seo 10.2 2.048MHz 120 balanceados ou 75 desbalanceados (opo de estrape de placa)

3.2.3 ENTRADAS DO CONTROLE (MCB-MCB)

Informaes do sinal de controle Mestre/Escravo e do status da MCB a partir da MCB associada Nmero de entradas Tipo Nvel diferencial Trmino 2 ECL diferencial 350 ... 930 mV 100 balanceados (50 desbalanceados para -2 V)

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3.2.4 SADAS DO CONTROLE (MCB-MCB)

Informaes do sinal de controle Mestre/Escravo e do status da MCB para a MCB associada Nmero de sadas Tipo Nvel diferencial 2 ECL diferencial, emissor aberto 620 ... 1000 mV

3.2.5 INTERFACES PARA O SISTEMA DE CONTROLE

Interface do barramento-S (para CSIFA) Nmero de interfaces Tipo de transmisso Nmero de linhas Protocolo, tipo de barramento Tipo de sinal 2 Serial 3 (dados, relgio, interrupo) I2C CMOS

Interface do barramento-R (para Inventrio Remoto) Nmero de interfaces Tipo de transmisso Nmero de linhas Protocolo, tipo de barramento Tipo de sinal 1 Serial 2 (dados, relgio) I2C CMOS

3.2.6 FONTE DE ALIMENTAO

Alimentao positiva U1: Tenso Consumo de energia Alimentao negativa U2: Tenso Comsumo de energia -5.1 V 3% Mx. 3300 mA / tp. 2900 mA 5.6 V 3% Mx. 1700 mA / tp. 1480 mA

3.3 PLACA DE DISTRIBUIO DE RELGIO

3.3.1 INTERFACES DE ENTRADA

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relgio modulado de sistema da MCB (CI) Nmero de entradas 1

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Tipo Nvel Trmino de linha Frequncia nominal

ECL diferencial Mn. 150 mV Mx. 930 mV 100 , balanceados (50 no-balanceados para -2 V) 155.52 MHz / 166.67 Hz

relgio de referncia de 2.048 MHz (C2MI) Nmero de entradas Tipo Frequncia nominal Fonte de relgio 1 HCMOS 2.048 MHz IOB155, IOB2

relgio de referncia de 8 kHz (C8KI) (no usado) Nmero de entradas Tipo Frequncia nominal Fonte de relgio 1 HCMOS 8 kHz I/O de 1.5 Mbit/s (verso futura)

3.3.2 INTERFACES DE SADA

relgio modulado de sistema para as UBs (CO1 ... CO24) Nmero de sadas Tipo Frequncia nominal Comprimento de cabo 24 ECL 100K diferencial, emissor aberto 155.52 MHz Mx. 12 m

relgio de referncia de 2.048 MHz para a MCB (C2MO) Nmero de sadas Interface 1 em conformidade com ITU-T G.703

relgio de referncia de 8 kHz para a MCB (C8KO) (no usado) Nmero de sadas Interface 1 em conformidade com ITU-T V.11

3.3.3 INTERFACE DE CONTROLE

Interface para o sistema de Controle SPB-CDB (BARRAMENTO-R) Barramento-R Nmero de interface Tipo de transmisso Nmero de linhas Protocolo, tipo de barramento 1 Serial 2 (dados + relgio) I2C

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3.3.4 FONTE DE ALIMENTAO

Alimentao positiva U1 Tenso Consumo de energia Alimentao negativa U2 Tenso Consumo de energia -5.1 V 3% Mx. 1.0 A 5.6 V 3% Mx. 0.1 A

3.4 CIRCUITO DE RECEPO DE RELGIO E QUADRO

3.4.1 INTERFACE DE ENTRADA

relgio modulado de sistema da CDB (I155M) Nmero de entradas Tipo Nvel Impedncia de entrada Frequncia nominal Tempo de comutao (LOC) 2 ECL diferencial Mn. 150 mV Mx. 930 mV 100 , balanceados 155.520 MHz 1 s

3.4.2 INTERFACES DE SADA

relgio de sistema de 155.52 MHz (C155M) Nmero de sadas 4 Tipo ECL 100K diferencial Nvel Mn. 650 mV pior caso Mx. 925 mV melhor caso Mx. 1.25 V Tempo de subida e queda dos pulsos de relgio 1.3 ns Diferena de tempo entre os 4 sinais de sada 1 ns Forma de pulso Consulte a Figura 10

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Figura 10 Forma de Pulso do relgio de Sistema de 155.52 MHz relgio de 38.88 MHz (C38M) Nmero de sadas 4 Tipo CMOS Tempo de subida e queda dos pulsos de relgio 5 ns Diferena de tempo entre os 4 sinais de sada 1 ns relgio de 51.84 MHz (C51M) Nmero de sadas 1 Tipo CMOS Tempo de subida e queda dos pulsos de relgio 5 ns relgio de 166.67 MHz (F166) Nmero de sadas 2 Tipo CMOS Tempo de subida e queda dos pulsos de relgio 8ns Ciclo ativo:

Sinal de quadro de 2 kHz (F2K) Nmero de sadas 1 Tipo CMOS Tempo de subida e queda dos pulsos de relgio 8 ns Ciclo ativo:

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Sinal de quadro de 8 kHz (F8K) Nmero de sadas 1 Tipo CMOS Tempo de subida e queda dos pulsos de relgio 8 ns Ciclo ativo:

3.4.3 INTERFACES DE CONTROLE

Interface para sistema de controle (CSIFA/UBPE), L/R = 0 Nmero de entradas Tipo Nome dos sinais Nmero de sadas Tipo Nmero de bi-portas Tipo Nomes do sinal 4 CMOS CS0, CS1, RD, WR 1 CMOS 8 Tristate ADBUS0 ... 7

Interface para controle de hardware L/R = 1 , Nmero de entradas Tipo Nome dos sinais Nmero de sadas Tipo Nome dos sinais Nmero de bi-portas Tipo Nome dos sinais 4 CMOS TS0 ... TS2, L/R 4 CMOS TS, LOF, LOCA, LOCB 8 Tristate ADBUS0 ... 7

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3.5 CONDIES AMBIENTAIS

Condies ambientais em conformidade com ATS 300 019-1 aplicado a: Operao: Transporte: Armazenagem: 300 019-1-3, Classe 3.1 300 019-1-2, Classe 2.3 200 019-1-1, Classe 1.1

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4. PRINCPIOS DA OPERAO
Para auxiliar a descrio nas sees seguintes dos componentes do sistema Caixa de Interface de relgio (CIB), Placa de relgio Mestre (MCB), Placa de Distribuio de relgio (CDB) e Circuito de recepo de relgio e Quadro (CFC), consulte tambm a Figura 14, apensa a este captulo.

4.1 CAIXA DE INTERFACE DE RELGIO

4.1.1 FUNES E RECURSOS

A CIB representa a interface fsica de todos os sinais de referncia de temporizao dentro do Alcatel 1641 SX e fornece ambas as MCBs do sistema de Gerao e Distribuio de relgio, com at quatro sinais de referncia de 2.048 MHz (2048A ... 2048D), a partir de diferentes fontes de relgio, como representado na Figura 11. Adicionalmente, ela fornece dois sinais de referncia de temporizao de 2.048 MHz, recebidos de cada MCB, que so usados para sincronizar outros componentes do sistema. A seo a seguir faz a distino entre as entradas internas e as externas da CIB. Nas suas entradas internas REFIN2 REFIN3 e REFIN4, a CIB recebe de uma placa STM-N ou da IOB2, , at trs sinais de referncia de temporizao j duplicados. Nas suas entradas externas REFIN1 e REFIN2 a CIB recebe da Unidade Suprimento de Sincronizao (SSU), at dois , sinais de referncia no-duplicados. A CIB divide esses sinais em duas sees, a fim de alimentar entradas MCB de mesmo nome, com sinais de referncia de temporizao iguais. Outras funes fornecidas pela CIB: Adaptao entre todos os sinais de referncia de temporizao (trmino de linha) e as entradas do relgio de referncia recebidas das MCBs. Proteo de todas as entradas de referncia de temporizao externas contra sobre-tenso.

A CIB no suporta qualquer tipo de funes de controle e Inventrio Remoto (RI), nem necessita de fonte de alimentao, j que na placa de circuito impresso somente esto montados componentes passivos. Se no forem requeridas referncias de temporizao externas - no caso de um sistema pequeno cross-connect por exemplo - a CIB pode ser transferida. ,

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Figura 11 Fluxo de Sinal dos Sinais de Referncia de temporizao

4.1.2 VERSES DE CIB E INTERFACES SUPORTADAS

Com a finalidade de aumentar a flexibilidade relativa s diferentes exigncias dos clientes, ou a entrada REFIN2 da CIB, ou a entrada REFIN2 da CIB so conectadas entrada C da referncia de temporizao (2048C) das MCBs. Isso significa que, ou duas entradas internas e duas entradas externas de referncia de temporizao, ou uma entrada externa e trs entradas internas de referncia de temporizao esto, opcionalmente, disponveis em uma CIB. O ajuste requerido definido durante a instalao do sistema, modificando-se as posies do jumper na CIB. A implementao flexvel tambm possibilita a operao da CIB em um ambiente de 75 Ohm ou 120 Ohm. Esto disponveis dois diferentes mdulos (verses) com nmeros de parte diferentes.

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4.2 PLACA MESTRE DE RELGIO

Cada MCB fornece at 28155.52 MHz de sinais do relgio de sistema, modulados com um sinal de quadro de 166.67 Hz em um dos trs modos de sincronizao do Alcatel 1641 SX.

4.2.1 OPERAO MESTRE/ESCRAVA

Duas MCBs redundantes operam em um relacionamento mestre/escravo. Somente uma das duas MCBs pode ser a MCB mestre (operando); a outra , ento, forada a ser a MCB mestre (reserva). O estado operacional mestre e escravo arbitrrio ou definido pelo sistema de Controle. A MCB mestre distingue-se da escrava pelos seguintes recursos: O relgio de sistema, distribudo pelas duas MCBs, gerado na MCB mestre. O gerador de quadro da MCB mestre sincroniza o gerador de quadro da escrava. Se a MCB mestre falhar, o estado operacional das placas so comutadas para a MCB escrava sem interao pelo sistema de Controle. Sob condies normais - sem qualquer falha nas MCBs e sem uma solicitao de comutao mestre/escrava - a mestre opera em um dos trs modos operacionais (vide prximo pargrafo) e a escrava opera no modo rastreamento, sincronizada pela mestre atravs de um relgio de referncia conectado em cruzamento.

4.2.2 TRS MODOS OPERACIONAIS DE GERAO DE RELGIO

Modo Rastreamento (Modo Normal) No modo rastreamento, o gerador de relgio de uma fase MCB sincroniza um sinal de referncia de temporizao externo, que apresenta estabilidade de frequncia alta. Modo Holdover Se a MCB perde seu relgio de referncia, entra no modo holdover para prover sincronizao na ltima mdia da frequncia sincronizada de fase. Modo Free Running No modo free running a MCB opera sem uma referncia de temporizao externa. ,

O modo operacional de todo o sistema de Gerao e Distribuio de relgio corresponde ao modo operacional da MCB mestre, embora a mestre e a escrava possam operar nos diferentes modos operacionais.

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4.2.3 ENTRADAS DE REFERNCIA DE TEMPORIZAO DISPONVEIS

Para as aplicaes em conformidade com ETSI, a referncia de temporizao externa pode ser um dos quatro sinais de referncia de temporizao de 2.048 MHz ou o relgio de 155.52 MHz da MCB associada. Os recursos do relgio de referncia, com relao s aplicaes US (ANSI), tambm implementadas na MCB, no esto descritas neste documento. Entretanto, as funes e as entradas esto representadas na Figura 14 por linhas pontilhadas.

4.2.4 SUPERVISO, SELEO E PROCESSAMENTO DO SINAL DE REFERNCIA

Superviso da Qualidade Controle de interrupes curtas(Ti) Curtas interrupes do sinal de entrada de referncia so acomodadas pelo modo holdover Quando o sinal de entrada retorna dentro de um certo tempo Ti, a MCB . sincroniza para este sinal novamente, sem qualquer retardo. Se no - aps o tempo Ti - a MCB pode comutar para uma entrada de referncia alternativa, se estiver disponvel. O Ti fixado em 4 ms. Espera por uma entrada de referncia estvel (Ts) Um sinal de entrada deve estar estvel por um perodo de, no mnimo, Ts antes de ser permitido MCB sincronizar para esta entrada. Isto no se aplica interrupes curtas, como mencionado acima. O Ts programvel na faixa de 0 a 300 s, em etapas de 10 s. Tempo mximo de aceitao (Ta) Quando a MCB tenta sincronizar para uma nova referncia de temporizao, mas a comutao forada no possvel e a MCB permanece sem sincronizao por um tempo maior que Ta, o sistema de controle induz a MCB a sincronizar para uma referncia alternativa de entrada. O Ta programvel na faixa de 10 a 300 s, em etapas de 10 s.

Seleo de Referncia de temporizao A seleo de referncia de temporizao realizada pelo sistema de controle. Ele envia comandos de seleo para ambas MCBs para selecionar uma das entradas de referncia de temporizao. Se esse sinal de referncia falhar, a MCB envia um alarme para o sistema de Controle, que comuta a MCB para o modo holdover O sistema de Controle, ento, ter que . decidir qual entrada de referncia de temporizao dever ser selecionada. Podem ser dadas prioridades para todas as entradas de referncia. J que existem quatro portas de entrada de 2.048 MHz, o sinal de referncia com qualidade mais alta dever ser conectado porta com prioridade mais alta. A seleo de referncia de temporizao depende da disponibilidade, qualidade e prioridade das entradas.

Processamento do sinal de referncia selecionado Cada MCB monitora a qualidade de suas entradas apropriadas, seleciona uma delas e divide o sinal de referncia por N; N depende da frequncia do sinal selecionado. Desta maneira, o sinal da entrada de referncia do PLL digital sempre um sinal de 8 kHz.

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Sinal de Referncia de temporizao Selecionado (MHz) 1.544 (aplicao US), (no usado) 2.048 26.624 (aplicao US), (no usado) 51.84

N 193 256 3328 6480

Durante a operao mestre/escrava, a mestre opera no modo rastreamento e seleciona um dos relgios de referncia de 2.048 MHz. A MCB escrava sincroniza a mestre durante a operao holdover ou free running O sinal de referncia usado para isso o relgio de 155.52 MHz . acoplado em cruzamento, recebido da MCB associada, dividido por 3.

4.2.5 GERAO DE UM RELGIO DE SISTEMA DE 155.52 MHZ

PLL Digital O sinal de 8 kHz derivado da referncia selecionada e o sinal de 8 kHz derivado da sada do Oscilador Numrico Controlado (NCO) de 3.24 MHz so comparados no Detector de Fase (PD). A comparao de fase consiste em iniciar um contador de 13-bit na borda anterior do sinal de referncia e parar o contador na borda anterior do prximo pulso de 8 kHz da sada NCO. Os valores finais das medies de fase so acumulados em um registro de 18-bit. A MicroControladora MC68331 interrompida em intervalos iguais com as informaes de fase acumuladas de 18-bit. A MC processa sucessivas leituras e calcula os dados de controle para o NCO, que so usados para corrigir a fase do NCO. Desta forma, o NCO gera frequncias entre 3.23996760 MHz e 3.24003240 MHz (3.24 MHz 10 ppm), em etapas de aproximadamente 53 nHz. Um Oscilador de Cristal Ovenized (OXO) fornece uma frequncia de 15 MHz estvel para o NCO. PLL de 155 MHz O objetivo deste loop de sincronizao de fase gerar um relgio de sistema de 155.52 MHz para o circuito de comutao de relgio e para a MCB associada. O PLL sincroniza seu sinal de sada de 155.52 MHz ao sinal de 3.24 MHz fornecido pelo DPLL. A largura de banda do loop do PLL de 155.52 MHz de aproximadamente 100 Hz. O loop de realimentao contm um divisor por 3, seguido por um divisor por 16. O sinal de 51.84 MHz gerado pelo divisor por 3 utilizado pelo detector de fase DPLL (contador) como relgio de amostragem. Esse recurso no consta na Figura 14.

4.2.6 ALINHAMENTO DE FASE E COMUTAO DE RELGIO

O circuito de comutao de relgio de cada MCB recebe dois sinais de 155.52 MHz nomodulados. Um relgio suprido pelo seu prprio PLL de 155 MHz e o outro suprido pelo PLL
2-26 3AL 68848 ACAA

correspondente na MCB associada. As duas MCBs escolhem o mesmo PLL como fonte de relgio para suas unidades de gerao e modulao de quadro. Dessa forma, ambas MCBs distribuem o mesmo relgio de sistema de 155.52 MHz para todas as Placas de Usurio, a partir de somente um gerador de relgio. A comutao de manuteno hitless entre os relgios de sistema aceita com a ajuda do alinhamento de fase na MCB escrava. Entretanto, a comutao hitless em certas condies de falha da MCB no aceita. O alinhamento de fase entre os sinais de 155.52 MHz alcanada deslocando-se a fase da MCB escrava at o alinhamento ser alcanado. O mecanismo de alinhamento de fase iniciado por um comando de comutao mestre/escravo, a partir da Placa de Processador de Satlite (SPB), porque este comando tambm instrui as MCBs a selecionarem a outra fonte de relgio. Ambas MCBs entram em um modo operacional holdover temporrio, de modo que suas frequncias e relaes de fase possam ser mantidas. Na placa escrava, um detector de fase fornece informaes relativas relao de fase entre os sinais a serem alinhados. Aps terem sido traduzidos para o formato digital, as informaes de fase so introduzidas no micro-controlador, que alinha os dois sinais de 155.52 MHz atravs do aumento temporrio da frequncia de sada no NCO. O deslocamento de frequncia mantido pelo tempo exato requerido para alinhar os dois sinais. Quando um alinhamento aceitvel alcanado, a MCB escrava comanda uma comutao de hardware e assume as funes mestres.

4.2.7 GERAO DE QUADRO DE 166.67 HZ, SINCRONIZAO E MODULAO

A gerao de quadro divide o relgio de sistema selecionado por 933120 que resulta no relgio de quadro com uma frequncia de 166.67 Hz. O modulador elimina um pulso de relgio de sistema a intervalos de 1/166.67 s = 6 ms, modulando, deste modo, o relgio de sistema para o relgio de quadro. Esse processo ter que ser sincronizado em ambas as MCBs para assegurar que os sinais de relgio nas sadas estejam sempre na fase. Isso porque as MCBs trocam os relgios de quadro. A sincronizao de quadro realizada pelas MCBs toda vez que o sistema iniciado ou aps a troca da placa associada. A MCB mestre usada como referncia de quadro.

4.2.8 SADAS
Sadas de 155.52 MHz Cada MCB fornece 27 sadas de relgio ECL para serem conectadas ou nas CDBs, como descrito na Figura 14, ou diretamente nas UBs dentro de um pequeno DXC. Sadas de 2.048 MHz A MCB fornece duas sadas de 2.048 MHz T0_TEST e T4. A fonte da sada T4 o sinal de 155.52 MHz selecionado. O sinal T4 derivado da diviso de 155.51 MHz por 3 em um divisor fixo e, a seguir, por 405/16 em um divisor fracionrio. Os sinais de sada de 2.048 MHz das duas MCBs so roteadas para a CIB. A fonte de sada T0_TEST pode ser comutada entre duas das quatro entradas de relgio de 2.048 MHz.

1641 SX

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2-27

4.2.9 MICRO-CONTROLADOR
Um Micro-Controlador MC68331 na MCB realiza as seguintes funes de superviso e controle: Monitorao dos sinais de sincronizao (sinais de referncia, relgio de sistema de 155.50 MHz e relgio de quadro de 166.67 MHz, a partir da MCB associada) Mensagens da sincronizao de processamento a partir da unidade de sincronizao Filtragem de loop para a implementao de um loop de sincronizao de fase de segunda ordem (DPLL) Fornecimento de informaes relativas ao status do DPLL e do PLL de 155.52 MHz para a MCB associada e recebimento das informaes de status da MCB associada Interao com o sistema de Controle atravs de um CSIFA embutido.

4.2.10 INTERFACES DO SISTEMA DE CONTROLE

Interfaces Cada MCB conectada, redundantemente, s duas SPBs do sub-bastidor duplo AU, atravs do ASIC da Interface do Sistema de Controle (CSIFA) e dos barramentos-S duplicados. A SPB ativa supervisiona as operaes da MCB. Adicionalmente, as MCBs comunicam-se diretamente, utilizando quatro enlaces de comunicao serial. Esses enlaces so utilizados para fornecer informaes relativas ao status operacional MCB associada e aos comutadores mestres-escravos coordenados. Cada MCB possui uma entrada de enlace de status uma sada de enlace de , status uma , entrada de comutador mestre/escravo e uma sada de comutador mestre/escravo, conectadas entrada ou sada da MCB associada correspondente. Os dados da MCB so armazenados em uma EEPROM e podem ser acessados pela SPB ativa, via barramento-R. Superviso pelo Sistema de Controle Uma MCB fornece ao sistema de Controle as seguintes informaes de alarmes e status : Perda de sinais de entrada de referncia de temporizao Perda de sinais de sada de referncia de temporizao (falha de placa) Entrada de referncia de timinig selecionada Status do gerador de relgio Modo Rastreamento Modo Free Running Modo Holdover
2-28

Warmup (at que a temperatura final do oscilador seja alcanada)

3AL 68848 ACAA

MCB associada alcanvel (via enlace MCB-MCB) MCB Fora de Servio (relgios de sada desativados) MCB Em Servio (relgios de sada ativados) Estado da MCB (mestre ou escrava).

Comandos do Sistema de Controle So fornecidos os seguintes comandos a partir do sistema de Controle para a MCB: Ativao/Desativao das sadas do relgio de sistema Seleo de uma entrada de referncia de temporizao Sadas de referncia de temporizao squelch Liga/Desliga o FAIL LED Leitura dos dados de inventrio remoto Seleo do gerador de relgio (comutao mestre/escrava).

Acesso de Usurio O operador da rede pode exibir o status operacional da MCB ou alterar a configurao da MCB com a ajuda do Terminal Craft local ou do Sistema Operacional.

4.2.11 FONTE DE ALIMENTAO

A MCB alimentada, redundantemente, a partir de duas unidades de Conversor (CONV) localizadas no mesmo bastidor. Cada conversor supre as tenses +5.6 V e -5.1 V. Na MCB, as mesmas tenses so unidas atravs de diodos. As tenses unidas so fundidas para proteger as fontes de alimentao contra correntes de curto-circuito na MCB. O LED de alarme vermelho, no painel frontal da MCB, sinaliza um fusvel queimado ou uma falha de energia.

4.3 PLACA DE DISTRIBUIO DE RELGIO

4.3.1 PRINCPIOS DA DISTRIBUIO DE RELGIO

O componente chave da CDB representado pelo Circuito de Distribuio de relgio (CDC). O CDC recebe da MCB o relgio modulado de sistema (Figura 14), supervisiona o sinal de entrada do IC e armazena as falhas de relgio em um registrador de alarme. Adicionalmente, o
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CDC realiza a distribuio de relgio e quadro a partir de uma entrada ECL balanceada para 24 sadas ECL balanceadas. Uma CDB, portanto, fornece at 24 UBs com relgio modulado de sistema. No caso da distribuio de relgio em 3 estgios, as UBs fornecidas podem ser as CDBs do prximo estgio. Por razes de segurana, cada UB acionada pelas duas CDBs montadas em um subbastidor duplo. As sadas de relgio (CO1 ... CO24) da CDB so divididas em: at 12 relgios, que so transmitidos para as UBs dentro do mesmo sub-bastidor at 12 relgios, que so transmitidos para as UBs do sub-bastidor associado.

Cada transmisso de relgio afeta o ciclo ativo do sinal de relgio. Portanto, todos os ciclos ativos so ajustados pelo CDC para valores iguais. O CDC gera novos pulsos de relgio de largura de pulso pr-definida. Cada borda de relgio positiva dentro de um relgio de sistema recebido inicia um novo pulso com uma largura de pulso definida. Adicionalmente, a CDB pode converter um sinal de relgio de referncia de 2.048 MHz (nvel HCMOS) de uma placa I/O (IOB2, STM-N) em um sinal em conformidade com a Recomendao ITU-T G.703.10. O sinal de relgio , ento, transmitido para a CIB e pode ser usada como uma fonte de relgio de referncia. A CDB associada converte o relgio de referncia duplicado da mesma fonte de relgio (mesma IOB) a fim de suprir ambas MCBs com sinais de referncia iguais. Cada CDB equipada com uma interface de 2 MHz e 8 kHz. Entretanto, a interface de 8 kHz usada somente para aplicaes do US.

4.3.2 FUNES DE SUPERVISO E CONTROLE

Todos os dados para o Mdulo Inventrio Remoto RIM esto localizados na EEPROM. Eles so sondados pelo sistema de Controle atravs de um barramento serial (barramento-R). O barramento no redundante e est conectado s duas SPBs do sub-bastidor duplo. A funo de superviso no foi implementada dentro da CDB. A SPB detecta uma falta de relgio de sistema se o relgio estiver faltando em todas as entradas da UB fornecidas pela mesma CDB. A SPB marca a CDB com falha, ligando o respectivo LED FAIL Falha em uma . das duas tenses de alimentao nas placas faz com que a CDB ligue o LED, independentemente.

4.4 CIRCUITO DE RECEPO DE RELGIO E QUADRO

4.4.1 PROCESSAMENTO DE DESMODULAO E DE SINAL DE RELGIO

Cada placa que requer o relgio de sistema de 155.52 MHz ou um sinal de quadro para fins de sincronizao est equipada com o CFC.
2-30 3AL 68848 ACAA

O CFC recebe dois relgios de sistema de 155.52 MHz modulados, um de cada CDB do subbastidor duplo. Os dois sinais so constantemente supervisionados. A seleo do relgio realizada ou independentemente, pelo CFC, ou controlado por software No caso de falha do . relgio ativo de sistema, uma comutao forada para o relgio da CDB redundante executada automaticamente. A comutao forada do CFC no necessita ser hitless . O CFC gera novamente um relgio de sistema de 155.52 MHz no-modulado, a partir do relgio modulado selecionado (I155M). Para isso, o CFC conectado a um circuito ressonante, ajustado frequncia de 155.52 MHz. O relgio fica, ento, disponvel para um total de 4 sadas ECL. A relao de fase entre I155M e C155M depende da tecnologia utilizada e da temperatura do ambiente (Figura 12). A tolerncia de retardo dtd ter que ser considerada, com relao nova utilizao do relgio de sistema de 155 MHz. Os contadores sncronos agora dividem por 3 (4) o relgio de sistema recuperado. O CFC possui uma sada CMOS de 51.84 MHz e quatro sadas de 38.88 MHz para os sinais de relgio gerados.

Figura 12 Relao de Fase entre Sinais de relgio e de Quadro Os sinais de quadro tambm derivam do relgio modulado de sistema. A gerao de sinais de quadro de 8 kHz, 2 kHz e 166.67 Hz (F8K, F2K, F116) executada por um contador acionado pelo relgio de 38.88 MHz (C38M) e sincronizado pelo relgio modulado de sistema selecionado. A posio de fase do sinal de quadro gerado para C38M pode ser ajustado para um valor definido (4 x n x T) atravs do sistema de Controle (Figura 12). Os sinais de quadro so fornecidos nas sadas CMOS.

4.4.2 FUNES DE SUPERVISO E CONTROLE

Dependendo da placa, o CFC comunica-se com o sistema de Controle ou atravs de uma interface do barramento-S CSIFA ou atravs do controle de placa UBPE (Elemento de Processamento de Placa de Usurio). A interface do CFC consiste em um barramento de endereo/dados paralelo de 8 bit e 5 linhas de controle. Atravs dessa interface, so recebidos pelo CFC os seguintes comandos do sistema de Controle:
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Seleo de um relgio especfico de sistema A (ou B) Mesmo se uma perda de relgio ou uma interferncia do relgio de sistema selecionado no acionar a comutao forada para o relgio redundante. Seleo do relgio de sistema A (ou B) O CFC utiliza um dos relgios de sistema A ou B caso ambos os sinais de relgio forem aplicados sem falhas s suas sadas; ele somente comuta para o relgio redundante A ou B se for detectada uma falha no relgio ativo. Seleo automtica do relgio de sistema A (ou B) Um dos dois relgios selecionado arbitrariamente. No caso de uma falha no relgio, o CFC comuta, automaticamente, para o relgio redundante. Com essa opo, no h qualquer influncia do sistema de Controle na seleo do relgio. Incio de quadro Cada perda de sincronizao dentro do sistema cross-connect ou durante a inicializao do sistema, seguida por um comando Start of Frame ao CFC. Dessa forma, a relao de fase entre os sinais de relgio e quadro (Figura 12) reinicializada. O comando Start of Frame no causa mudanas nas outras funes do CFC. Todos as configuraes permanecem. Retardo dos sinais de quadro O retardo dos sinais de quadro em direo ao pulso eliminado dentro do sinal de relgio modulado pode ser ajustado atravs do sistema de Controle. O retardo colocado na frente do comando Start of Frame .

O CFC utiliza a mesma interface para transmitir as seguintes mensagens para o sistema de Controle: Perda de relgio na entrada A (LOCA) Perda de relgio na entrada B (LOCB) Perda de Quadro (LOF) Seleo de relgio (TS).

4.5 REDUNDNCIA
Os componentes da gerao de relgio e aqueles para a distribuio de relgio so redundantes. O princpio da redundncia ilustrado na Figura 13. Um componente com falha recuperado por um circuito equivalente, apropriado. A comutao de relgio, entretanto, causa interferncias na transmisso de dados.

2-32

3AL 68848 ACAA

Figura 13 - Suprimento de relgio Redundante das Placas de Usurio Podem ocorrer as seguintes situaes de falha: Falha do gerador de relgio operante (as sadas MCB ainda esto em operao) Essa falha sempre causa uma comutao mestre/escrava nas MCBs. As duas MCBs suprem o relgio do gerador de relgio redundante da MCB associada. A MCB com defeito (escrava) pode ser removida aps a comutao forada para a MCB associada de todas as entradas CFC e a desativao das sadas de 155.52 MHz. Falha do gerador de relgio reserva (as sadas MCB ainda esto em operao) Essa falha no tem efeito no suprimento de relgio das UBS. A comutao de relgio no necessria, nem na MCB, nem no CFC. A MCB com defeito (escrava) pode ser removida aps a comutao forada para a MCB operante de todas as entradas CFC e a desativao das sadas de 155.52 MHz. Na seo seguinte, um componente com defeito tratado sob o ponto de vista do CFC nas UBs, que monitora os dois relgios de sistema recebidos. As duas MCBs esto ativamente envolvidas no suprimento de relgio. Com a falha em uma MCB (falta de relgio nas sadas), uma comutao para 50% das UBs necessria. Falhas em uma das duas MCBs sempre tem um efeito na transmisso de dados. Se uma das CDBs falha, todas as UBs desta CDB alteram as entradas de relgio. A respectiva CDB redundante assume a funo da CDB com falha; agora possvel trocar a CDB defeituosa.

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2-33

Figura 14 Diagrama de Bloco da Gerao e Distribuio de relgio

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Descrio Funcional

Alcatel 1641 SX
Sistema Cross Connect Sncrono 4-3-1

Sistema de Controle

3AL 68848 ACAA - Edio 01 / 07.1999

ndice

PARTE 1: Sub-Bastidor AUS-S (AU Pequena)

1. Aplicao........................................................................................................................................... 2 1.1 1.2 1.3 2. Posicionamento dentro do Sistema Alcatel 1641 SX ................................................................ 2 Tarefas do Sistema de Controle ................................................................................................ 3 Estrutura do Sistema ................................................................................................................. 3

Design Mecnico ............................................................................................................................ 6 2.1 2.2 Equipamento DE Sub-Bastidor .................................................................................................. 6 Cabeamento .............................................................................................................................. 9

3.

Dados Tcnicos .............................................................................................................................. 11 3.1 3.2 3.3 Sub-Bastidor de Unidade Administrativa ................................................................................. 11 Placa de Processador de Satlite............................................................................................ 11 Condies Ambientais ............................................................................................................. 11

4.

Princpios da Operao................................................................................................................... 13 4.1 Arquitetura do Sistema de Controle......................................................................................... 13 Computador AU................................................................................................................ 13 Placa de Processador de Satlite (SPB).......................................................................... 20 Elemento de Processamento da Placa de Usurio (UBPE)............................................. 22 Interface do Sistema de Controle ASIC (CSIFA).............................................................. 23

4.1.1 4.1.2 4.1.3 4.1.4 4.2

Interfaces ................................................................................................................................. 24 InTerfaces Internas........................................................................................................... 24 Interfaces dos Sistemas Externos.................................................................................... 26

4.2.1 4.2.2 4.3

Fonte de Alimentao .............................................................................................................. 28 Fonte de Alimentao dos Sub-Bastidores AU ................................................................ 28

4.3.1

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3-I

4.3.2 4.3.3 5.

Fonte de Alimentao da SPB ......................................................................................... 30 Fonte de Alimentao para o UBPE e o CSIFA ............................................................... 30

Redundncia ................................................................................................................................... 31 5.1 5.2 AUS Ativo e Redundante ......................................................................................................... 31 Redundncia das SPBs Associadas no Sub-Bastidor Duplo .................................................. 32

PARTE 2: Nova Unidade Administrativa (NAU)

1. Aplicao......................................................................................................................................... 36 1.1 1.2 1.3 2. Posicionamento dentro do Sistema Alcatel 1641 SX .............................................................. 36 Tarefas do Sistema de Controle .............................................................................................. 37 Estrutura do Sistema ............................................................................................................... 37

Design Mecnico .......................................................................................................................... 40 2.1 Equipamento DE Sub-Bastidor................................................................................................ 40

3.

Dados Tcnicos .............................................................................................................................. 43 3.1 Nova Unidade Administrativa NAU .......................................................................................... 43 Nova Controladora de Comunicao (NCC) .................................................................... 43 Conversor CONV.............................................................................................................. 44

3.1.1 3.1.2 3.2

Placa de Processador de Satlite............................................................................................ 44 Condies Ambientais...................................................................................................... 44

3.2.1 4.

Princpios dE Operao .................................................................................................................. 45 4.1 Arquitetura do Sistema de Controle......................................................................................... 45 Nova Unidade Administrativa (NAU ................................................................................. 45 Novo Sub-Bastidor de Utilidade (NUTS) .......................................................................... 49 Placa de Processador de Satlite (SPB).......................................................................... 50 Elemento de Processamento da Placa de Usurio (UBPE)............................................. 52 Interface do Sistema de Controle ASIC (CSIFA) ............................................................. 53

4.1.1 4.1.2 4.1.3 4.1.4 4.1.5 4.2

Interfaces SPB - UB................................................................................................................. 55 Interface do barramento-P (Interface SPB-UBPE)........................................................... 55 Interface do barramento-S (Interface SPB-CSIFA) .......................................................... 55
3AL 68848 ACAA

4.2.1 4.2.2
3-II

4.2.3 4.3

Interface do barramento-R (Interface SPM-RIM) ............................................................. 56

Redundncia............................................................................................................................ 56 Estado do Aplicativo NAU................................................................................................. 56 Redundncia da NAU ....................................................................................................... 57 Redundncia da SPB no Sub-Bastidor Duplo .................................................................. 57

4.3.1 4.3.2 4.3.3

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19/06/00

3-III

3-IV

3AL 68848 ACAA

Parte 1

Sub-Bastidor AUS-S (AU Pequena)

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3-1

1. APLICAO

1.1 POSICIONAMENTO DENTRO DO SISTEMA ALCATEL 1641 SX

O sistema de Controle supervisiona e controla as diferentes unidades funcionais dentro do sistema Cross-Connect Digital (DXC) Alcatel 1641 SX (Figura 1).

Figura 1 Estrutura do DXC Alcatel 1641 SX

3-2

3AL 68848 ACAA

Ele consiste de diversos sistemas de computador independentes arranjados na seguinte sequncia hierrquica: O Sub-Bastidor Unidade Administrativa (AUS-S) assume o controle central do sistema. Duas Placas de Processador de Satlite (SPB) controlam as Placas de Usurio (UB) dentro dos sub-bastidores duplos Alcatel 1641 SX. O Controle das placas assumido ou por um Elemento Processamento de Placa de Usurio (UBPE) ou pela ASIC da Interface do Sistema de Controle (CSIFA).

Cada sistema de computador em um dos trs nveis hierrquicos mencionados acima, participam no processamento de mensagens e de instrues de controle. O usurio da rede pode acessar as funes de superviso e controle implementadas no n da rede atravs do Terminal Craft local Alcatel 1641 SX ou atravs de um Sistema Operacional (OS), ou seja, ele pode exibir o status operacional do sistema ou entrar com instrues na configurao do sistema.

1.2 TAREFAS DO SISTEMA DE CONTROLE

O sistema de Controle executa as seguintes tarefas: Configurao dos diferentes conjuntos dentro do sistema Armazenagem do status atual de operao Superviso do relgio e da fonte de alimentao de certos conjuntos dentro dos subbastidores duplos Alcatel 1641 SX Gerenciamento da redundncia; comutao para uma rede equivalente, se for detectada interferncia (falha) de uma UB Marcao dos componentes do sistema com falha por meio de LEDs Transferncia de instrues de cross-connection para a Matriz Processamento das mensagens de erro relativas aos sinais de dados, p. ex., Perda de Sinal (LOS) Suporte de Inventrio Remoto (RI).

1.3 ESTRUTURA DO SISTEMA

A Figura 2 ilustra a estrutura do sistema de Controle. A Unidade Administrativa (AU) consiste de dois computadores redundantes AUs operativos, localizados nos Pequenos Sub-Bastidores AU AUS-S(A) e AUS-S(B). Cada computador consiste de:
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um computador de placa nica UNIX - a Placa de Processador RISC (RPB) (RISC: Computador com Conjunto Reduzido de Instrues) at duas Placas Controladoras de Comutao (CCBA) at duas Placas de Transio (TSB) um Drive de Disco Rgido HDD3

Adicionalmente, o AUS-S(B) equipado com uma Placa Central de Comutao S CSBS, que supervisiona o status operacional dos dois computadores AU e controla a comutao de interface, se necessrio. Alm disso, um slot usado para a Placa Receptora de relgio de Rdio e outro slot reservado ou para um Modem interno ou para uma Placa de Alarme (ALMB). O Modem e a Placa de Alarme podem ser equipados conforme requerido. A AU conectada s Placas de Processador de Satlite (SPB ou variantes) e a dispositivos externos, atravs de diferentes interfaces seriais. A adaptao da interface e a comutao de interface entre os computadores AU so realizados nas TSBs. Cada sub-bastidor duplo no Alcatel 1641 SX equipado com duas SPBs que operam de forma redundante. Essas placas controlam as UBs dentro do sub-bastidor duplo, isto , elas convertem instrues da AU em comandos apropriados de controle e as distribuem para as respectivas placas. A SPB processa as mensagens das UBs localmente, transmitindo somente certos dados para a AU, reduzindo, assim, a carga de trabalho do computador AU. Cada um dos dois computadores AU conectado a todas as SPBs, atravs dos seus prprios barramentos-AU. As UBs dentro do sub-bastidor duplo so controladas ou por um UBPE ou por um CSIFA. Cada SPB conectada a todos os UBPEs dentro do sub-bastidor duplo, atravs do seu prprio barramento-HDLC (barramento-P), e a todos os CSIFAs, atravs do seu prprio barramento-I2C (barramento-S).

3-4

3AL 68848 ACAA

Figura 2 Estrutura do Sistema de Controle

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3-5

2. DESIGN MECNICO

2.1 EQUIPAMENTO DE SUB-BASTIDOR

A Figura 3 ilustra o arranjo dos sub-bastidores AU dentro do bastidor.

Figura 3 Arranjo dos Sub-Bastidores AUS-S e do Campo de Conexo AU

3-6

3AL 68848 ACAA

O campo de conexo para as interfaces externas AU, um mdulo do Painel de Ligaes da Estao (SWP), pode ser colocado em diferentes posies SWP. Entretanto, o mdulo sempre montado no bastidor no qual os sub-bastidores AUS-S tambm so colocados.

Figura 4 Pequeno Sub-Bastidor de Unidade Administrativa AUS-S

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3-7

Slot 102 102 104 105 107 109 111 112 113, 114 115 116 117 118 119 202

Placa DCFA ALMB CSBS RPB CCBA CCBA TSB TSB

Comentrios Placa Receptora de relgio de Rdio (opcional, AUS-S(B)) Placa de Alarme ALMB (opcional, AUS-S(A)) Placa Central de Comutao (AUS-S(B)) Placa de Processador RISC Placa Controladora de Comunicao A Placa Controladora de Comunicao B (mais que 60 SPBs) Placa de Transio Placa de Transio (mais que 60 SPBs) Vazio

MCB SPB PSW CPMV2 CONV3 HDD3

Placa de relgio Mestre Placa de Processador de Satlite Placa de Comutador de Potncia Unidade de Conversor 12.6 V Unidade de Conversor 5.1/5.6 V, 30 A Drive de Disco Rgido 3.5

3-8

3AL 68848 ACAA

2.2 CABEAMENTO
Cabeamento da Fonte de Alimentao

Figura 5 Cabeamento da Fonte de Alimentao do Sub-Bastidor Duplo AU

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3-9

Cabeamento da AU

Figura 6 Cabeamento do Sistema de Controle, Viso da Parte de Trs do Sub-Bastidor Duplo

3-10

3AL 68848 ACAA

3. DADOS TCNICOS

3.1 SUB-BASTIDOR DE UNIDADE ADMINISTRATIVA

Unidade de Conversor CONV2
Tenso de suprimento Tenso de sada U1 Tenso de sada U2 Sada de potncia 48/60 V + 12.1 V / mx. 9 A - 12.1 V / mx. 1.8 A Mx. 140 W

Unidade de Conversor CONV3

Tenso de suprimento Tenso de sada U1 Tenso de sada U2 Sada de potncia 48/60 V + 5.6 V - 5.1 V Mx. 140 W

Drive de Disco Rgido HDD3

Capacidade de Armazenagem Tempo de Acesso Interface 2100/2537 Mbyte (formatado/no-formatado) 11.4 ms (valor mdio, tpico para gravao) SCSI (Interface de Sistema de Computador Pequeno)

3.2 PLACA DE PROCESSADOR DE SATLITE

Tenso de operao Variao de tenso Dissipao, mx. tpica +5V 4.7 ... 5.5 V 5W

3.3 CONDIES AMBIENTAIS

Condies ambientais em conformidade com ETSI 300 019-1 Operao:
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300 019-1-3, Classe 3.1

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Transporte: Armazenagem:

300 019-1-2, Classe 2.3 300 019-1-1, Classe 1.1

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4. PRINCPIOS DA OPERAO

4.1 ARQUITETURA DO SISTEMA DE CONTROLE

O diagrama de bloco do hardware AU est apensa a esta descrio funcional (Figura 21). Uma descrio detalhada dos LEDs e comutadores do painel frontal fornecida no manual Instrues Operacionais dos sub-bastidores AU-S

4.1.1 COMPUTADOR AU
O computador AU um sistema multiprocessador. A Figura 7 ilustra a arquitetura de um computador, suas interfaces para outros componentes do sistema e os sistemas microprocessadores Motorola utilizados.

Figura 7 Arquitetura do Sistema Multiprocessador

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Placa de Processador RISC Um computador de placa nica, a Placa de Processador RISC (RPB) juntamente com o Sistema Operacional Motorola UNIX V/88, representa o ambiente (computador host para o ) software de aplicao Alcatel 1641 SX. A RPB um sistema microprocessador Motorola MVME187 (processador MC8810) que oferece uma interface Ethernet para uma Rede de rea Local (LAN). A LAN faz a ligao dos dois AUS-S ao CT local. A RPB tem acesso ao drive de disco rgido atravs de uma Interface do Sistema de Computador Pequeno (SCSI) e, se requerido, a outros dispositivos externos SCSI (fita). O circuito integrado de relgio MK48T08 Mosket utilizado na RPB para gerar o tempo do sistema interno baseado em cristal. O circuito integrado de relgio oferece segundos, minutos, horas, dia, ms e ano no formado BCD. As correes para meses com os dias 28, 29 (ano bissexto) e 30 so realizadas automaticamente. Para obter maior preciso nas operaes dependentes de tempo, dever ser instalado um receptor de relgio de rdio. O receptor de relgio de rdio recebe o sinal do tempo nacional, adotado pelo AUS-S ativo. Se requerido, uma placa de Frequncia Digital Codificada (DCFA), localizada no ASU-S9B) poder suprir o computador ativo AU com o tempo de sistema exato, mesmo que nenhum sinal de sincronizao possa ser recebido atravs de uma antena externa. Placa Controladora de Comunicao Um AUS-S contm at duas Placas Controladoras de Comunicao. A Figura 8 esclarece que cada CCBA possui seis canais de comunicao serial, C0 ... C5 (operao duplex) divididos em quatro canais de protocolo mltiplo, C2 ... C5 e dois canais que usam o protocolo X.25 (C0, C1). Juntamente com o sistema operacional Motorola VMEexec a Unidade de Micro , Processamento de 32 bit integrada (MPU) da CCBA controla os circuitos da interface DUSCC (Controladora de Comunicao Serial Universal Dupla) e a XPC (Controladora do Protocolo X.25). Uma mensagem para outro componente do sistema (SPB, DCFA) inicialmente transferida para as MPUs das CCBAs pela RPB. A troca de dados entre a RPB e as CCBAs ocorre atravs do sistema de barramento-VME do AUS-S.

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Figura 8 Diagrama de Bloco da RPB e CCBAs A CCBA , ento, responsvel por todo o controle da comunicao. Ao mesmo tempo, a MPU auxiliada pela DUSCC ou pelo mdulo XPC, que executam todos os protocolos de interface requeridos. Os sinais dos canais de comunicao C0 ... C5 so compatveis com a TTL e tm de ser adaptados aos diferentes nveis de exigncia dos componentes do sistema conectados. Essa adaptao de interface ocorre nas Placas de Transio (TSB).

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Painel Traseiro BPSMAU A ligao do painel traseiro no AUS realizada atravs de um barramento-VME. O barramentoVME (multicamadas, quatro camadas) vai de encontro s exigncias da especificao de barramento-VME P IEEE 1014, IEC 821. Esse padro define a ligao do painel traseiro a um sistema multiprocessador com taxa de dados de 32 bit e taxas de dados de at 60 MByte/s. A RPB comunica-se com as CCBAs via barramento-VME. Drive de Disco Rgido 3.5 Cada AUS-S est equipado com um Drive de Disco Rgido 2.1 GByte 3.5 que possui uma , Interface do Sistema de Computador Pequeno (SCSI). A RPB dentro do mesmo AUS-S possui acesso para seus HDDQ3 atravs de um barramento-SCSI. Se requerido, podem ser conectados ao barramento-SCSI at cinco dispositivos externos adicionais SCSI ( drives de disco rgido, fitas), o qual finalizado primeiro diretamente no HDD3 - o outro trmino de barramento removvel.

Figura 9 Barramento-SCSIA Pequena Placa Central de Comutao AU A Pequena Placa Central de Comutao AU (CSBS) supervisiona o status operacional dos dois computadores AU. Dentro da superviso do sistema de grupos funcionais A/B, so avaliados os sinais do barramento-VME (Monitor VME A/B) de cada computador AU. Esses sinais informam as falhas de operao (p.ex., perda de tenso) em um dos dois computadores AU. Adicionalmente, a CSBS recebe de cada computador AU um sinal de pulso ALIVE gerado por software (ASTAT0/BSTAT0). Os componentes do sistema, tais como o Receptor de relgio de Rdio, so conectados ao computador AU ativo atravs de interfaces comutveis, implementadas nas TSBs. A CSBS controla a comutao de interface atravs do seu barramento de controle A/B. Sob condies normais, o computador AU B comunica-se com os dispositivos conectados. Se a superviso do sistema CSBS detecta uma falha operacional no computador ativo AU, ele faz a comutao forada das interfaces TSB.
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A CSBS tambm gera a tenso de suprimento para os Mdulos de Inventrio Remoto (RIM), para a DCFA (opcional) e, se solicitado, para a Placa de Alarme (ALMB).

Figura 10 Diagrama de Bloco da Placa Central de Comutador CSBS Placa de Transio Um AUS-S contm at duas Placas de Transio (TSB). Os canais de comunicao C0 ... C5 das CCBAs so ligadas s TBSs atravs do painel traseiro. Elas convertem o nvel TTL dos canais de comunicao CCBA aos nveis padronizados de interface (RS485, RS232). Para se alcanar isso, cada TSB por si mesma, possui diversos canais de interface serial (C0, C1, C2A/B, C3A/B, C4, C5A/B, C6A/B) que contm diferentes circuitos para adaptao de interface e para comutao de interface. Cada TSB atribuda a certas interfaces AU internas e externas. A TSB1, p.ex., realiza duas interfaces AU-SPB no-comutadas (C0, C1) para at 2 x 30 SPBs e uma interface DFC comutada (C6A/B). Para alcanar uma conexo redundante de todas as interfaces para os dois computadores AU, foram implementados dois tipos de conexo dentro da AU. Dependendo desses tipos, as interfaces TSB so divididas em interfaces no-comutadas interfaces comutadas.

O princpio dos dois tipos est representado na Figura 11. Interfaces no-comutadas (parte superior da Figura 11): Os canais de comunicao das duas CCBAs associadas so passadas adiante diretamente, atravs de duas TSBs, sem o recurso da comutao. Se uma RPB (no representada), uma CCBA ou uma TSB falha, somente uma
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das duas interfaces externas colocada fora de operao. A comunicao com o dispositivo conectado (p.ex., as SPBs) ento, acontece atravs da segunda interface redundante. Interfaces comutadas (parte inferior da Figura 11): Os computadores AU fornecem interfaces de uso comum, que so conectadas ao computador AU B ou ao computador AU A. Normalmente, o computador AU B comunica-se com o dispositivo conectado, porque a configurao default define o computador AU B como o computador ativo. Se a CSBS detecta uma falha dentro do computador AU B (RPB, CCBA, TSB), ela comuta as interfaces TSB de tal forma, que o dispositivo externo conectado ao computador AU A (uma de suas TSBs), que poder, assim, continuar a comunicao com o dispositivo externo.

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Figura 11 Interfaces AU Comutadas e No-comutadas

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4.1.2 PLACA DE PROCESSADOR DE SATLITE (SPB)

A SPB um processador de placa simples com Unidade Central de Processamento (CPU) Processador de Comunicao (CP) Controladora de Comunicao (CC) Trs diferentes classes de armazenagem, EPROM, SPB-RAM, CP-RAM Fonte de Alimentao com superviso de tenso Lgica de Suporte Adicional (SL).

A Figura 12 ilustra a arquitetura da SPB. O software aplicativo roda em um ambiente MTOS-UX (Sistema Operacional de Multi-Tarefas Unix) no processador MC68030 (CPU), chamado Processador de Aplicativo (AP) O . software aplicativo consiste de todas as funes de superviso e controle dentro de um sub-bastidor duplo. Aps a partida do sistema ou aps a troca de uma SPB, o software aplicativo SPB copiado juntamente com o Sistema de Comunicao (VCS) VOTRIX - do disco rgido do AUS-S para a RAM da SPB. Cada SPB dentro do Alcatel 1641 SX recebe do AUS-S o mesmo pacote de software O MTOS j foi implementado nas EPROMs da SPB. No entanto, ele no . carregado dentro da rea RAM quando a SPB colocada em servio (conectada). Isso deixa armazenagem suficiente na SPB-RAM para o software aplicativo. O CP e a CPU possuem acesso a uma armazenagem comum (CP-RAM ou RAM Compartilhada). O CP e a CPU utilizam essa armazenagem comum para a comunicao, por meio da qual cada um armazena dados em uma determinada rea de armazenagem e l atravs de outro processador. A Controladora de Comunicao (MC68302) fornece as duas interfaces para a Unidade Administrativa (conexes de barramento-AU) e uma interface adicional de depurao, que pode ser conectada a um Terminal Craft de Equipamento ou a um PC, para fins de teste.

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Figura 12 Diagrama de Bloco da Placa de Processador de Satlite (SPB)

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4.1.3 ELEMENTO DE PROCESSAMENTO DA PLACA DE USURIO (UBPE)

As Placas Matrizes de Estgio Final (EXB), as Placas Matrizes de Estgio Central, as placas I/O (STM-1E, STM-1S, STM-1L, IOB45), bem como, as Placas de Extenso (ETB) so equipadas com UBPEs. A Figura 13 demonstra os diferentes componentes de um UBPE.

Figura 13 Elemento de Processamento da Placa de Usurio (UBPE) O mdulo Micro-Controlador (MC68302) - Processador Multi-Protocolo Integrado (IMP) fornece trs interfaces seriais. O MC68302 comunica-se com a SPB via barramento-P, provendo a UBPE com as instrues de controle requeridas. A Interface D (Depurao) permite a conexo de um terminal (PC) durante o desenvolvimento ou para fins de manuteno. O MC68302 provido com um endereo de quatro bits atravs da ligao do painel traseiro, pelo qual o UBPE endereado a partir da SPB. O MC68302 aceita instrues da SPB, processa mensagens da UB e controla os diferentes mdulos (ASICs) na placa. O Controle realizado usando-se um barramento de endereo de 23 bits um barramento de dados de 16 , bits e diferentes sinais de controle (CS, WR, RD, ...). As
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interfaces I2C, necessrias para a conexo da RIM serial, so realizadas a partir do MC60302 pela emulao do software . A RIM contm dados especficos de placa para o aplicativo Inventrio Remoto. Os dados RI podem ser lidos pelo AUS-S atravs do barramento-P e pela SPB. Quando se aplica a tenso de suprimento, a superviso de tenso gera uma Potncia em Restaurao, atravs da qual o UBPE restaurado para um status inicial definido. O MTOS armazenado nas EPROMs. Quando o sistema iniciado ou as UBs so colocadas em servio, o software aplicativo transmitido do AUS-S para a UB. As UBs so, dessa forma, supridas com diferentes mdulos de software .

4.1.4 INTERFACE DO SISTEMA DE CONTROLE ASIC (CSIFA)

O CSIFA um circuito Alcatel de aplicao especfica, que controla aquelas placas que no exigem capacidade de processamento de um UBPE por si mesmas. O CSIFA igual para todas as placas (Figura 14). Uma exceo a Placa de Proteo e de distribuio de relgio (PCB) no sistema I/O2, que realiza uma funo minimizada do CSIFA em um circuito especial. O CSIFA recebe mensagens de placa em suas entradas paralelas e controla as operaes funcionais na placa atravs das suas sadas paralelas. Quais das entradas/sadas paralelas so usadas, depende da respectiva aplicao. Para a superviso e para funes de controle mais sofisticadas, foi implementada uma interface para um barramento de dados/endereos de 8 bits . Ao contrrio do UBPE, o CIFA no processa mensagens, mas serve como uma interface entre o barramento-S serial e as entradas/sadas paralelas. Ele a SPB ativa dentro de um subbastidor duplo, que responsvel pelo processamento de dados, ou o UBPE da ETB nos sistemas I/O34 e I/O140, com relao s respectivas placas I/O. Elas sondam as entradas paralelas (registrador) do CSIFA e carregam o registrador de sada paralela. O endereo de placa, ligado permanentemente ao painel traseiro da placa, transferido do CSIFA atravs do barramento de endereo de 4 bits e usado ali para codificao de endereo.

Figura 14 Interface do Sistema de Controle ASIC (CSIFA)

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4.2 INTERFACES
As interfaces do sistema podem ser divididas em duas classes: Interfaces internas, usadas dentro do sistema Interfaces externas, permitindo que dispositivos externos tenham acesso ao sistema.

4.2.1 INTERFACES INTERNAS

Interface AU-SPB A AU redundante possui 2 x 4 interfaces seriais SPB. Podem ser conectadas em cada interface AU-SPB, no mximo, 30 SPBs (15 sub-bastidores duplos). O AUS-S ativo , portanto, capaz de gerenciar at 120 SPBs ou 60 sub-bastidores duplos. Os dados de comunicao entre a AU e a SPB so controlados pelo mdulo Controlador de Protocolo XPC na Placa Controladora de Comunicao (CCBA). O XPC realiza o protocolo LAPB (Procedimento de Acesso de Enlace, balanceado), em conformidade com a Recomendao X.25 ITU-T. O mdulo oferece a conexo para as SPBs, detecta erros de transmisso e inicia a repetio de uma transmisso com falha. A Verificao de Redundncia Cclica (CRC) usada para detectar erros de transmisso. A transmisso de dados entre AU e SPB realizada no modo duplex. A adaptao da interface para interface padro RS485 realizada na TSB. A taxa mxima de transmisso de 1 Mbit/s. Um barramento-AU (barramento-HDLC) consiste de quatro cabos de fios torcidos simtricos, usados para a transmisso de dados da AU para as SPBs dados, enviados para a AU de uma SPB chamada um sinal de relgio da AU para todas as SPBs um sinal de interrupo, transmitido de uma das diversas SPBs para a AU (AIRA).

Interfaces SPB-UBs As interfaces entre as SPBs e as UBs (Figura 15) de um sub-bastidor duplo podem ser agrupadas em trs tipos de interface. Dentro dos sub-bastidores, a transmisso de dados ocorre atravs da ligao do painel traseiro, com o nvel de sinal CMOS. Interface do barramento-P (Interface SPB-UBPE) Cada SPB contm duas interfaces de barramento-P. O barramento-P A conecta a SPB aos UBPEs do mesmo sub-bastidor. O barramento-P B conecta a SPB a todos os UBPEs de um sub-bastidor associado. A transmisso de dados acontece usando-se o protocolo de transmisso HDLC de acordo com a interface AU-SPB. Com relao s informaes de controle e aos dados no usados, o procedimento de transmisso usa os quadros de dados estruturados. A estrutura do barramento-P igual estrutura do barramento-AU.

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Figura 15 Sinais de Barramento dentro de um Sub-Bastidor Duplo Interface do barramento-S (Interface SPB-CSIFA) Cada SPB contm quatro interfaces seriais independentes de barramento-S (barramento-I2C = barramento Circuito Inter-Integrado). O barramento-S A e o barramento-S C conectam a SPB aos CSIFAs do mesmo sub-bastidor. As outras interfaces do barramento-S (barramento-S B, barramento-S D) conectam a SPB a todos os CSIFAs do sub-bastidor associado. Os dados so transmitidos semiduplex, em uma taxa mx. de 100 kbit/s. Cada barramento-S consiste de trs linhas de sinal, cada uma para Transmisso de dados entre SPB e CSIFAs (duplex) Sinal de relgio da SPB para os CSIFAs Solicitao de interrupo dos CSIFAs para a SPB.

Interface do barramento-R (Interface SPM-RIM) Cada SPB contm duas interfaces seriais de barramento-R. O barramento-R A conecta a SPB A RIM nas UBs, dentro do sub-bastidor. A SPB A pode acessar as RIMs do sub-bastidor
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associado atravs da outra interface de barramento-R (barramento-R B). Os dados de placa so lidos utilizando-se o protocolo de transmisso I2C, como mencionado anteriormente para o barramento-S. Os dados tcnicos da interface do barramento-R (taxa de transmisso, caractersticas eltricas) so iguais aqueles da interface do barramento-S.

4.2.2 INTERFACES DOS SISTEMAS EXTERNOS

Os conectores para os sistemas externos esto localizados no SWP. A Figura 16 ilustra as conexes entre o AUS-S ativo e os dispositivos externos. Interface Ethernet Cada RPB possui uma interface Ethernet A interface . Ethernet fornece acesso LAN interna do DXC, atravs de dois transceptores Ethernet ETR-S, que so fixados atravs dos painis traseiros dos AUS-Ss. Todas as interfaces de controle (CT, OS via WAN ou DSB) so conectadas LAN. Interface QDCN A AU suporta duas interfaces comutadas QDCN (X.21) para a conexo de um OS. A interface baseada no conjunto de protocolos B1 da Recomendao ITU-T G.773. Essa interface foi utilizada at a Verso 5.1-1 pelo formador dos UAEs remotos e pelo Sistema Operacional. O Equipamento de Comunicao de Dados (DCE) requerido para a transmisso estava localizado ou dentro de um AUS-S ou no lado de fora do DXC. A partir da Verso 5.3-2 em diante, essa interface no de uso padro no DXC. Interface DCF A DCFA localizada no AUS-S(B) supre o computador AU ativo com o tempo acurado do sistema, mesmo que nenhum sinal de sincronizao possa ser recebido atravs de uma antena. Se o computador AU ativo falhar, a interface interna da DCFA comutada para o computador AU redundante.

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Figura 16 Interfaces AU Internas e Externas

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4.3 FONTE DE ALIMENTAO

4.3.1 FONTE DE ALIMENTAO DOS SUB-BASTIDORES AU

O diagrama de blocos da fonte de alimentao AU (Figura 17) ilustra as conexes entre as Unidades Conversoras e as outras placas montadas nos sub-bastidores AU. As ligaes so feitas por conexes de cabos e dois painis traseiros separados - o painel traseiro do computador AU BPAU e o painel traseiro das Unidades Conversoras MX/CONVBP. Cada AUS-S contm duas Unidades Conversoras (CONV). So usadas duas tenses de sada CONV2 (12 V / -12 V) e uma tenso de sada do CONV (+ 5.6 V, 30 A) para suprir os componentes do computador AU (RPB, CCBAs, HDD3). Se requerido, essas tenses podem ser ligadas/desligadas com a ajuda da Placa de Comutao de Potncia (PSW). Desta forma, possvel trocar placas de um AU, enquanto as TSBs, no mesmo AUS-S, ainda estiverem em operao. Adicionalmente, a PSW converte a tenso 5.6 V em 5 V. As TSBs e a CSBS recebem duas tenses de 5.6 V, uma sendo suprida pelo CONV do AUSS(A), outra pelo CONV do AUS-S(B). As duas tenses so unidas por diodos, diretamente nas placas. A CSBS desta forma, gera, redundantemente, um suprimento de tenso de 5 V para um Modem interno (ou para uma Placa de Alarme), para placa DFC e para o Mdulo Inventrio Remoto (RIM) localizadas no HDD3. O cabeamento da fonte de alimentao AU demonstrado na Figura 5 (Captulo 2).

As placas do barramento-VMEn na parte de computador do AUS-Sn e o HDD3 somente podem ser trocadas (inseridas ou removidas) depois que a relevante PSW tiver sido desligada. Se as placas do computador AU forem removidas enquanto a energia estiver sendo suprida, os dados armazenados no AUS-S podem ser perdidos ! Antes de ligar a PSW, o computador dever ser desligado corretamente (interrupo com init0 ).

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Figura 17 Diagrama de Bloco da Fonte de Alimentao AUS-S

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4.3.2 FONTE DE ALIMENTAO DA SPB

Dois dos quatro CONVs dentro de um sub-bastidor duplo DXC suprem a SPB com uma tenso de 5 V. Na SPB, as tenses independentes de operao so inter-conectadas via diodos Schottky fornecendo, desta forma, uma fonte de alimentao SPB redundante. , A tenso de operao supervisionada na SPB. A SPB reinicializada se a tenso de operao cair abaixo da tenso de operao mnima admissvel (4.7 V) ou por meio de comutao na fonte de alimentao SPB (Potncia em Restaurao).

4.3.3 FONTE DE ALIMENTAO PARA O UBPE E O CSIFA

Dependendo das funes e do hardware cada placa requer uma certa tenso e fonte de , alimentao. As tenses para o UBPE ou CSIFA so derivadas da fonte de alimentao para as respectivas placas.

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5. REDUNDNCIA
A Figura 18 ilustra os princpios de redundncia, com relao ao sistema de Controle. Essa redundncia assegura o controle das UBs, mesmo se uma conexo AUS-S, SPB ou de barramento falhar.

5.1 AUS ATIVO E REDUNDANTE

A configurao dos dois computadores AU idntica. O AUS-S ativo comunica-se com as SPBs e com os dispositivos externos conectados (CT, OS) atravs das duas interfaces e dos dados armazenados no seu disco rgido, que resultam das operaes e do status operacional. Todos os dados armazenados no disco rgido do computador AU passivo so, assim, atualizados. Essa Sincronizao da Base de Dados processada via Ethernet para a qual , so conectados dois sub-bastidores AU. Se o computador AU ativo falhar, o computador AU redundante assume o controle dos dispositivos conectados.

Figura 18 Redundncia do Sistema de Controle

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5.2 REDUNDNCIA DAS SPBS ASSOCIADAS NO SUBBASTIDOR DUPLO

Com os princpios de redundncia para as duas SPBs associadas dentro de um sub-bastidor duplo, dois casos diferentes tm de ser salientados: 1) Controle da UB pelo UBPE - (Figura 19) Dentro de um sub-bastidor, todas as UBs com UBPE so controladas pela SPB localizada no mesmo sub-bastidor. Uma mensagem do computador AU B transferida ou via SPB1 para uma UB no Sub-Bastidor 1, ou via SPB2 para uma UB no Sub-Bastidor 2. No caso de uma falha na SPB, a comunicao entre o AUS-S ativo e todas as UBs no sub-bastidor ativo realizada usando-se a SPB ainda funcionando e as conexes redundantes (linha pontilhada).

Figura 19 Controle das Placas de Usurio com um UBPE

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2) Controle da UB pelo CSIFA - (Figura 20) Assim como os computadores AU, uma das duas SPBs associadas dentro do sub-bastidor duplo possui o "status operacional ativo a outra permanece no ; status operacional passivo . O status operacional da SPB definido pela AU. Uma UB com controle CSIFA (p.ex., uma MCB) dentro de um sub-bastidor duplo, sempre atribuda a uma SPB ativa. Uma mensagem do AUS-S(B) transferida via SPB ativa ou para uma UB no Sub-Bastidor 1, ou para uma UB no Sub-Bastidor 2. Se a SPB ativa falhar, a comunicao entre o AUS-S ativo e as UBs no sub-bastidor duplo realizada via SPB, ainda em funcionamento, e as conexes redundantes (linha pontilhada).

Figura 20 Controle das Placas de Usurio com o CSIFA

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Figura 21 Diagrama de Bloco dos Sub-Bastidores Duplos AUS-S

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Parte 2

Nova Unidade Administrativa (NAU)

Novo Bastidor de Utilidades (NUTS)

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1. APLICAO

1.1 POSICIONAMENTO DENTRO DO SISTEMA ALCATEL 1641 SX

O sistema de Controle supervisiona e controla as diferentes unidades funcionais dentro do sistema Cross-Connect Digital (DXC) Alcatel 1641 SX (Figura 1).

Figura 1 Estrutura do DXC Alcatel 1641 SX

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Ele consiste de diversos sistemas de computador independentes arranjados na seguinte sequncia hierrquica: A Nova Unidade Administrativa (NAU) e o Novo Sub-Bastidor de Utilidade (NUTS) assumem o controle central do sistema. Duas Placas de Processador de Satlite (SPB) controlam as Placas de Usurio (UB) dentro dos sub-bastidores duplos Alcatel 1641 SX. O Controle das placas assumido ou por um Elemento de Processamento de Placa de Usurio (UBPE) ou pelo ASIC da Interface do Sistema de Controle (CSIFA).

Cada sistema de computador em um dos trs nveis hierrquicos mencionados acima, participam no processamento de mensagens e de instrues de controle. O usurio da rede pode acessar as funes de superviso e controle implementadas no n da rede atravs de um Terminal Craft local ou atravs de um Sistema Operacional (OS), ou seja, ele pode exibir o status operacional do sistema ou entrar com instrues na configurao do sistema.

1.2 TAREFAS DO SISTEMA DE CONTROLE

O sistema de Controle executa as seguintes tarefas: Configurao dos diferentes conjuntos dentro do sistema Armazenagem do status atual da operao Superviso do relgio e da fonte de alimentao de certos conjuntos dentro dos subbastidores duplos Alcatel 1641 SX Gerenciamento da redundncia; comutao para uma rede equivalente, se for detectada interferncia (falha) de uma UB Marcao dos componentes do sistema com falha por meio de LEDs Transferncia de instrues de cross-connection para a Matriz Processamento das mensagens de erro relativas aos sinais de dados, p. ex., Perda de Sinal (LOS) Suporte de Inventrio Remoto (RI).

1.3 ESTRUTURA DO SISTEMA

A Figura 2 ilustra a estrutura do sistema de Controle. A Unidade Administrativa (AU) consiste de dois computadores redundantes operativos Novas Unidades Administrativas (NAUs). A NAU consiste do formador da funcionalidade da Pequena

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AU, com exceo das funcionalidades da controladora de comunicao e do relgio mestre; essas funcionalidades foram transferidas para o Novo Sub-Bastidor de Utilidade (NUTS). A funcionalidade da controladora de comunicao oferecida pela placa Nova Controladora de Comunicao (NCC). A NCC contm dois Elementos de Processamento NCC (NCC-PE), cada uma provendo quatro enlaces SP para as Placas de Processador de Satlite (SPB). Cada sub-bastidor duplo no Alcatel 1641 SX equipado com duas SPBs que operam redundantemente. Essas placas controlam as UBs dentro do sub-bastidor duplo, isto , elas convertem instrues da AU em comandos apropriados de controle e as distribuem para as respectivas placas. A SPB processa as mensagens das UBs localmente, transmitindo somente certos dados para a AU, reduzindo, assim, a carga de trabalho do computador AU. Cada um dos dois computadores AU conectado a todas as SPBs, atravs do seu prprio barramentoAU. As UBs dentro do sub-bastidor duplo so controladas ou por um UBPE ou por um CSIFA. Cada SPB conectada a todos os UBPEs dentro do sub-bastidor duplo, atravs do seu prprio barramento-HDLC (barramento-P), e a todos os CSIFAs, atravs do seu prprio barramento-I2C (barramento-S).

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Figura 2 Estrutura do Sistema de Controle

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2. DESIGN MECNICO

2.1 EQUIPAMENTO DE SUB-BASTIDOR

A Figura 3 ilustra o arranjo dos sub-bastidores AU e do Painel de Ligaes da Estao AU (SWP) dentro do bastidor com acesso pelo topo.

Figura 3 Arranjo dos Sub-Bastidores AUS-S e do Campo de Conexo AU

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O campo de conexo para as interfaces externas AU, um mdulo do Painel de Ligaes da Estao (SWP), pode ser colocado dentro do SWP em diferentes posies. Entretanto, o mdulo sempre montado no bastidor no qual os sub-bastidores AU tambm esto localizados. O NAU est provido com um encaixe industrial padro que difere das prticas de equipamento S9 e, como resultado, requer algumas adaptaes. Ele tem sua prpria Fonte de Alimentao, resfriamento forado e proteo contra superaquecimento. Todas as interfaces tm acesso traseiro.

Figura 4 Nova Unidade Administrativa NAU O NUTS estabelecido pela modificao da parte de transmisso no sub-bastidor AU pequeno (lado direito do AU-S) O NCC compatvel com a posio MXB na AUS-S e l inserido. A parte de transmisso duplicada para o lado esquerdo do NUTS. No caso de uma atualizao vinda do sistema AUS-S para o sistema NAU, as partes de transmisso dos AUS-S dos subbastidores existentes pode ainda ser usada.

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Figura 5 Novo Sub-Bastidor de Utilidade NUTS Posio 101, 201 102, 202 103, 203 104, 204 105, 205 106, 206 107, 207 Designao Novo Sub-Bastidor de Utilidade Vazio Nova Controladora de Comunicao Placa de relgio Mestre Placa de Processador de Satlite Vazio Conversor 5.1/5.6 V, 30 A Tipo NUTS NCC MCB SPB

CONV

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3. DADOS TCNICOS

3.1 NOVA UNIDADE ADMINISTRATIVA NAU

Interface LAN L0 Padro Tipo de interface Tipo de conector Interfaces LAN L1 a L9 Padro Tipo de interface Tipo de conector Interface SCSI Padro Tipo de interface Tipo de conector Interfaces seriais de baixa velocidade SA, SB Taxa de transmisso Padro Tipo de interface Tipo de conector Requisitos de Potncia Tenso de suprimento nominal Variao de tenso de suprimento permissvel -48/60 V DC -38 ... -72 V DC 0.4 ... 38.4 kBaud EIA-232-D DTE DB-25, macho SCSI-2-rpido Estreita (8-bit)/Larga (16 bit) SCSI-2, 50-pinos/68-pinos fmea IEEE 802.3 10BaseT RJ45, fmea, com bloqueio IEEE 802.3 AUI DB-15, macho, com bloqueio

3.1.1 NOVA CONTROLADORA DE COMUNICAO (NCC)

Interfaces LAN #0 e #1 Padro Tipo de interface Conexo Interfaces SP (Enlaces-SP) #0 a #5 Tipo de transmisso Taxa de transmisso
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IEEE 802.3 10BaseT Via painel traseiro

Serial 500 kbit/s

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Protocolo de transmisso Conexo

HDLC Via painel traseiro

3.1.2 CONVERSOR CONV

Tenso de suprimento nominal Variao de tenso de suprimento admitida Tenso da sada U1 Variao Tenso da sada U2 Variao Sada de potncia -48/60 V DC -38 ... -75 V +5.6 V +5.43 ... +5.77 V -5.1 V -5.25 ... -4.95 V Mx. de 140 W

3.2 PLACA DE PROCESSADOR DE SATLITE

Interface AU (Enlace-SP) Tipo de transmisso Taxa de transmisso Protocolo de transmisso Conexo Serial 500 kbit/s HDLC Via painel traseiro

3.2.1 CONDIES AMBIENTAIS

Operao Temperatura mxima Transporte Armazenagem em conformidade com ETS 300 019-1-3, Classe 3.1E +50 C em conformidade com ETS 300 019-1-2, Classe 2.3 em conformidade com ETS 300 019-1-1, Classe 1.1

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4. PRINCPIOS DE OPERAO

4.1 ARQUITETURA DO SISTEMA DE CONTROLE

O diagrama de bloco do Sistema de Controle com seus elementos perifricos est includo nesta descrio funcional (Figura 15). Uma descrio detalhada dos elementos operacionais fornecida no manual Instrues Operacionais dos sub-bastidores de computador. O principal elemento de processamento e controle do sistema Cross-Connect Digital (DXC) Alcatel 1641 SX a Unidade Administrativa (AU). Ele centraliza a maior parte do Software Aplicativo, que implementa a funcionalidade Elemento de Rede SDH e controla todo o outro processamento (direto ou indireto) do DXC. Ele compreende: a Nova Unidade Administrativa (NAU) o Novo Sub-Bastidor de Utilidade (NUTS), alojando a Nova Controladora de Comunicao (NCC).

4.1.1 NOVA UNIDADE ADMINISTRATIVA (NAU

A NAU oferecida como um sub-bastidor separado, em uma caixa industrial padro, que difere do uso do equipamento S9 e, como consequncia, requer algumas adaptaes. Ela possui sua prpria Unidade Fonte de Alimentao (PSU), com resfriamento forado e um mecanismo de proteo contra superaquecimento. Todas as interfaces da NAU possuem acesso pela parte de trs. A NAU pode ser considerada como uma caixa preta, no que diz respeito sua estrutura interna de HW. Sob o ponto de vista de instalao e servio, no existe mais interrupo nos diferentes componentes fsicos de hardware No caso de algum defeito, a NAU inteira dever ser . substituda. Todas as funcionalidades do computador, com exceo da funcionalidade controladora de comunicao, so fornecidas na NAU. Isso significa que as seguintes interfaces permanecem (em uma configurao tpica): Oito interfaces LAN IEEE802.3 10BaseT (L2 a L9) para comunicao em direo s NCCs. Uma interface LAN IEEE802.3 10Base2 (L0) para comunicao externa (p.ex., para o Terminal Craft (CT). A converso para 10Base2 realizada por uma Unidade Mdia de Acesso (MAU). Essa interface tambm pode ser usada como uma interface redundante para a comunicao de NAU para NAU. Uma interface LAN 10BaseT (L1) para comunicao exclusiva de NAU para NAU (usada para mecanismos de persistncia e redundncia). Duas interfaces SCSI independentes uma interna para NAU, uma tambm acessvel externamente.
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Duas interfaces seriais de baixa velocidade (SA, SB) para comunicaes de sada de console e/ou externas. Uma interface de Entrada de Fonte de Alimentao.

Figura 6 Arquitetura e Interfaces da NAU A plataforma do processador NAU baseada na tecnologia padro SPARC. As principais caractersticas da NAU, com mais detalhes, so: Tecnologia de processador baseada na arquitetura SPARC (TurboSPARC) Desempenho de processamento da CPU (3.50 SPECint95) Configurao RAM escalonvel A verso padro da NAU possui 128 MByte, a verso estendida 256 MByte. Desempenho SCSI em 10 Mbit/s nominais Capacidade de disco rgido SCSI de no mnimo 2x2 GByte Sistema Operacional Solaris 2.6.

O sistema NAU redundante consiste de dois computadores NAU que se comunicam via LAN. Uma NAU roda em um estado ativo e fornece a funcionalidade sistema de controle do DXC. A outra NAU est em um estado passivo, pronta para assumir a funcionalidade da NAU ativa em caso de falha. Com relao algumas atividades de manuteno, poder ser necessrio interromper todos os processos aplicativos que esto rodando. Portanto, a NAU afetada dever ser comutada para um estado especial de manuteno. Quando um Processador de Satlite (SP) detecta que ambas as NAUs esto ativas ao mesmo tempo, ambas as NAUs so comutadas para o estado de manuteno, para prevenir qualquer (outra) interrupo da configurao do sistema. Uma NAU completamente instalada contm trs diferentes instalaes UNIX e de aplicativos:
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a instalao default que consiste de uma Instalao UNIX , Default pr-instalada pelo supridor da NAU, a instalao do tempo de execuo, que contm o UNIX Runtime e os processos aplicativos para operao normal do DXC, a instalao da recuperao, que contm o UNIX Recovery e os processos aplicativos para recuperao da instalao do tempo de execuo.

A instalao default mantida na NAU para realizao de testes de hardware que exigem , uma instalao plena do UNIX, sem qualquer software aplicativo ou de plataforma instalado. Adicionalmente, ela pode ser usada em uma emergncia, no caso de falhas na instalao. Um Processo de Superviso de Sistema (SSU) roda permanentemente dentro do UNIX Runtime e do UNIX Recovery Esse SSU inicia e supervisiona os processos aplicativos, . realiza monitorao de recursos e gerenciamento de falhas e gerencia a comunicao de redundncia da NAU. O SSU tambm fornece informaes do estado da NAU para clientes externos. Essas informaes de estado tambm esto disponveis durante a instalao, quando uma NAU realiza uma recuperao ou est no estado de manuteno. A seguir dada uma breve descrio dos componentes de software relevantes para a NAU, em termos de categorias de classe: Partida do Sistema A categoria Partida do Sistema define o comportamento de uma NAU durante as fases de boot e interrupo do UNIX. A categoria Partida do Sistema contribui para o gerenciamento global do sistema, com o conceito de prover mecanismos para a recuperao automtica do sistema de arquivos do UNIX Runtime no caso de uma quebra no sistema. Acesso NVRAM A categoria Acesso NVRAM fornece servios para o acesso e a modificao do contedo dos componentes NVRAM da NAU. Os servios da categoria Acesso NVRAM so oferecidos para outras categorias da NAU, bem como, para o usurio de manuteno, de forma interativa. O contedo da NVRAM que pode ser acessado : o identificador do dispositivo boot para o prximo boot do sistema o tipo do UNIX que est rodando no momento o estado do aplicativo que identifica o conjunto dos aplicativos que rodam dentro de um tipo UNIX dado a configurao de redundncia da NAU.

Instalao A categoria Instalao fornece os mecanismos de instalao do software da NAU. A instalao de software baseada na instalao default do provedor. As principais etapas de instalao so: criao da instalao do UNIX Recovery gravao da instalao default em uma rea de gravao instalao de pacotes de software aplicativo e de plataforma

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configurao especfica de site de clientes para instalao de plataforma e aplicativo configuraes especficas principais da NAU gravao da instalao do tempo de execuo e dos seus dados de configurao em reas de gravao.

Recuperao A categoria Recuperao prov: o servio de recuperao da instalao do tempo de execuo aps uma quebra no sistema. Basicamente, o sistema de arquivo que contm a instalao que falhou novamente criado. Assim, a instalao do tempo de execuo que foi gravada, contida na rea de gravao, reinstalada. os servios para salvar as instalaes default e do tempo de execuo na rea de gravao, e para recuperar a instalao default Esses servios so normalmente utilizados . durante a fase de instalao e para atividades especiais de manuteno. o servio para salvar, na rea de configurao, os dados de configurao da instalao que est rodando no momento.

Processo de Superviso do Sistema (SSU) A categoria SSU define o comportamento da NAU enquanto o UNIX inicializado estiver rodando, isto , entre o tempo de boot e de interrupo. O SSU fornece os servios de monitorao de recursos, o gerenciamento de falha global do sistema e o processamento de redundncia. Esses servios incluem um recurso de gerenciamento da LAN para todas as principais IPs da rede NAU, e o fornecimento de informaes de estado do equipamento e de inventrio remoto para o correspondente equipamento da NAU (NAU, NCCS). O recurso monitorao de recursos do SSU lida com a superviso de todos os recursos que so necessrios para a operao da NAU (memria virtual, espao de disco livre, conexes LAN, etc.). O recurso gerenciamento de falha global do sistema SSU reage conforme o relatrio de problemas recebido do recurso monitorao de recursos, ou recebido, diretamente, dos processos aplicativos na NAU e dos testes nas placas. O gerenciamento de falha responsvel pela gravao para persistncia de todos os relatrios de problemas. O gerenciamento de falhas tenta disparar uma ao de reparo local para o recurso que causou um relatrio de problema. Se a ao de reparo local falhar, o gerenciamento de falha global do sistema escalona o problema requisitando uma comutao da NAU, proveniente do recurso processamento de redundncia do SSU. Adicionalmente ao gerenciamento de falha global do sistema, implementado um recurso local de gerenciamento de falha nos processos aplicativos e nas tarefas de placa. O gerenciamento local de falha fornece a interface para emitir relatrios de problemas para o gerenciamento global de falha e os servios para as aes de gerenciamento das falhas a nvel local (isto , processo ou tarefa). O recurso processamento de redundncia do SSU fornece mecanismos para uma comutao de redundncia da NAU. Para evitar comutaes malsucedidas da NAU, o processo de redundncia na NAU ativa pode, ao invs disso, rejeitar uma solicitao de comutao da NAU e disparar uma reinicializao ou uma recuperao local, dependendo dos estados dos recursos da NAU passiva.

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O SSU fornece informaes sobre o estado do equipamento e de inventrio remoto das NAUs e das NCCs. Gerenciamento de Configurao A categoria Gerenciamento de Configurao fornece servios para um processamento de consistncia do UNIX com site especfico e arquivos de configurao de aplicativos em ambas as NAUs. O UNIX e os arquivos de configurao de aplicativos relevantes podem ser copiados a partir de uma NAU para uma NAU remota, assegurando, desta forma, que quaisquer alteraes sejam aplicadas, de forma consistente, aos dois sistemas. de se mencionar, que as adaptaes especficas principais devem ser realizadas em cada NAU manualmente. A categoria fornece um servio adicional destinado a copiar para um local dedicado no disco todos os arquivos de configurao, de onde eles podem ser lidos por clientes externos, p. ex., via a partir do Terminal ftp Craft . Ambiente do Tempo de Execuo A categoria Ambiente do Tempo de Execuo define a configurao do UNIX Runtime no que diz respeito aos processos aplicativos. Isso inclui, layout do sistema de arquivo, usurios do UNIX e suas permisses, e configurao da rede NAU IP.

4.1.2 NOVO SUB-BASTIDOR DE UTILIDADE (NUTS)

4.1.2.1 ESTRUTURA DO NUTS COM O SISTEMA PEQUENA AU EM UMA VISO COMUM
O NUTS criado pela montagem em um sub-bastidor simples padro S9 de duas Partes de Transmisso redundantes, requeridas por um DXC. Parte de Transmisso significa o lado direito do formador do sub-bastidor de Pequena AU, sem as funes no mais necessrias da Comutao de Potncia (PSW) e da Matriz (MXB). O recurso Controladora de Comunicao (CC), representada pela Nova Controladora de Comunicao (NCC), inserido no lugar da MXB; a pinagem da NCC compatvel com a pinagem do slot da MXB. Como consequncia, os dois sub-bastidores AU do sistema AUS-S podem ser reutilizados, seguindo-se a atualizao do sistema NAU/NUTS, utilizando-se somente as partes do lado direito dos subbastidores. O recurso funcionalidade de relgio central da Placa de relgio Mestre(MCB) e o controle de sub-bastidor das Placas de Processador de Satlite (SPB) so assumidos sem alteraes. As SPBs e os Conversores so redundantes e podem, em caso de falha, simplesmente suprir ambas as Partes de Transmisso do sub-bastidor. Para resumir, o NUTS consiste das seguintes entidades (por favor, consulte a Figura 5) duas NCCs duas MCBs duas SPBs dois Conversores.

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4.1.2.2 NOVA CONTROLADORA DE COMUNICAO (NCC)

A placa NCC faz parte da arquitetura do sistema de Controle. A funcionalidade principal da NCC fixar as SPBs, de acordo com um aspecto de protocolo, AU e vice-versa. Dessa maneira, a NCC implementa os dois protocolos usados para a comunicao em direo NAU e s SPBs. A NCC est desacoplada da NAU em uma placa separada, estando dividida fsicamente e logicamente. O percurso fsico de comunicao entre NAU e NCC baseado no protocolo padro LAN 802.3 em uma topologia de estrela (10BaseT). O protocolo TCP/IP o nvel mais alto entre a NAU e a NCC.

Figura 7 Interfaces do Controle de Comunicao Com relao aos sinais em direo s SPBs, a NCC suporta o protocolo do barramento de propriedade baseado em HDLC, denominado Enlace-SP. O protocolo do nvel mais alto o Protocolo de propriedade do Procedimento HDLC, chamado Camada3. Cada NCC possui dois Elementos de Processamento da NCC (NCC-PE). Esses NCC-Pes so funcionalmente independentes de cada uma, mas so fisicamente implementadas em uma placa-me NCC. Os NCC-Pes so iguais na sua implementao e no seu comportamento, porm no so implementados como elementos redundantes.

4.1.3 PLACA DE PROCESSADOR DE SATLITE (SPB)

A SPB um processador de placa simples com Unidade Central de Processamento (CPU) Processador de Comunicao (CP) Controladora de Comunicao (CC) Trs diferentes classes de armazenagem, EPROM, SPB-RAM, CP-RAM

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Fonte de Alimentao com superviso de tenso Lgica de Suporte Adicional(SL).

O software aplicativo roda em um ambiente MTOS-UX (Sistema Operacional de Multi-Tarefas Unix) no processador MC68030 (CPU), chamado Processador de Aplicativo (AP) O . software aplicativo consiste de todas as funes de superviso e controle dentro de um sub-bastidor duplo.

Figura 8 Diagrama de Bloco da Placa de Processador de Satlite (SPB) Aps a partida do sistema ou aps a troca de uma SPB, o software aplicativo SPB copiado juntamente com o Sistema de Comunicao (VCS) VOTRIX - a partir do disco rgido do AUS-S em direo RAM da SPB. Cada SPB dentro do Alcatel 1641 SX recebe do AUS-S o mesmo pacote de software O MTOS tambm j foi implementado nas EPROMs da SPB. No entanto, . ele no carregado dentro da rea RAM, quando a SPB colocada em servio (conectada). Isso deixa armazenagem suficiente na SPB-RAM para o software aplicativo.
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O CP e a CPU possuem acesso a uma armazenagem comum (CP-RAM ou RAM Compartilhada). O CP e a CPU utilizam essa armazenagem comum para a comunicao, por meio da qual cada uma delas armazena dados em uma determinada rea de armazenagem e l atravs de outro processador. A Controladora de Comunicao (MC68302) fornece as duas interfaces para a Unidade Administrativa (conexes de barramento-AU) e uma interface adicional de depurao, que pode ser conectada a um Terminal Craft de Equipamento ou a um PC, para fins de teste.

4.1.4 ELEMENTO DE PROCESSAMENTO DA PLACA DE USURIO (UBPE)

As Placas Matrizes de Estgio Final (EXB), as Placas Matrizes de Estgio Central, as placas I/O (STM-1E, STM-1S, STM-1L, IOB45), bem como, as Placas de Extenso (ETB) so equipadas com UBPEs. A Figura 9 demonstra os diferentes componentes de um UBPE.

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Figura 9 Elemento de Processamento da Placa de Usurio (UBPE) O mdulo Micro-Controlador (MC68302) - Processador Multi-Protocolo Integrado (IMP) fornece trs interfaces seriais. O MC68302 comunica-se com a SPB via barramento-P, provendo a UBPE com as instrues de controle necessrias. A Interface D (Depurao) habilita a conexo de um terminal (PC) durante o desenvolvimento ou para fins de manuteno. O MC68302 provido com um endereo de quatro bits atravs da ligao do painel traseiro, , pelo qual o UBPE endereado a partir da SPB. O MC68302 aceita instrues da SPB, processa mensagens da UB e controla os diferentes mdulos (ASICs) na placa. O Controle realizado usando-se um barramento de endereo de 23 bits um barramento de dados de 16 , bits e diferentes sinais de controle (CS, WR, RD, ...). As 2C, necessrias para a conexo da RIM serial, so realizadas a partir do MC60302 interfaces I pela emulao do software . A RIM contm dados especficos da placa para o aplicativo Inventrio Remoto. Os dados RI podem ser lidos pelo AUS-S atravs do barramento-P e pela SPB. Quando se aplica a tenso

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de suprimento, a superviso de tenso gera uma Potncia em Restaurao, atravs da qual o UBPE restaurado para um status inicial definido. O MTOS armazenado nas EPROMs. Quando o sistema iniciado ou as UBs so colocadas em servio, o software aplicativo transmitido do AUS-S para a UB. As UBs so, dessa forma, supridas com diferentes mdulos de software .

4.1.5 INTERFACE DO SISTEMA DE CONTROLE ASIC (CSIFA)

O CSIFA um circuito Alcatel de aplicao especfica, que controla aquelas placas que no exigem para elas mesmas a capacidade de processamento de um UBPE. O CSIFA idntico para todas as placas (Figura 10). Uma exceo a Placa de Proteo e de distribuio de relgio (PCB) no sistema I/O2, que realiza uma funo minimizada do CSIFA em um circuito especial. O CSIFA recebe mensagens de placas em suas entradas paralelas e controla as operaes funcionais na placa atravs das suas sadas paralelas. Quais das entradas/sadas paralelas so usadas, depende da respectiva aplicao. Para a superviso e para funes de controle mais sofisticadas, foi implementada uma interface para um barramento de dados/endereos de 8 bits . Ao contrrio do UBPE, o CIFA no processa mensagens, mas serve como uma interface entre o barramento-S serial e as entradas/sadas paralelas. Ele a SPB ativa dentro de um subbastidor duplo, que responsvel pelo processamento de dados, ou o UBPE da ETB nos sistemas I/O34 e I/O140, com relao s respectivas placas I/O. Eles sondam as entradas paralelas (registrador) do CSIFA e carregam o registrador de sada paralela. O endereo de placa, ligado permanentemente ao painel traseiro da placa, transferido do CSIFA atravs do barramento de endereo de 4 bits e usado ali para codificao de endereo.

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Figura 10 Interface do Sistema de Controle ASIC (CSIFA)

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4.2 INTERFACES SPB - UB

As interfaces entre as SPBs e as UBs (Figura 11) de um sub-bastidor duplo podem ser agrupadas em trs tipos de interface. Dentro dos sub-bastidores, a transmisso de dados ocorre atravs da ligao do painel traseiro, com o nvel de sinal CMOS.

Figura 11 Sinais de Barramento dentro de um Sub-Bastidor Duplo

4.2.1 INTERFACE DO BARRAMENTO-P (INTERFACE SPB-UBPE)

Cada SPB contm duas interfaces de barramento-P. O barramento-P A conecta a SPB aos UBPEs no mesmo sub-bastidor. O barramento-P B conecta a SPB a todos os UBPEs de um sub-bastidor associado. A transmisso de dados realizada usando-se o protocolo de transmisso HDLC de acordo com a interface AU-SPB. Com relao s informaes de controle e aos dados no usados, o procedimento de transmisso usa os quadros de dados estruturados. A estrutura do barramento-P igual estrutura do barramento-AU.

4.2.2 INTERFACE DO BARRAMENTO-S (INTERFACE SPB-CSIFA)

Cada SPB contm quatro interfaces seriais independentes de barramento-S (barramento-I2C = barramento Circuito Inter-Integrado). O barramento-S A e o barramento-S C conectam a SPB aos CSIFAs do mesmo sub-bastidor. As outras interfaces do barramento-S (barramento-S B, barramento-S D) conectam a SPB a todos os CSIFAs do sub-bastidor associado. Os dados so transmitidos semiduplex, em uma taxa mx. de 100 kbit/s. Cada barramento-S consiste em trs linhas de sinal, cada uma para
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Transmisso de dados entre SPB e CSIFAs (duplex) Sinal de relgio da SPB para os CSIFAs
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Solicitao de interrupo dos CSIFAs para a SPB.

4.2.3 INTERFACE DO BARRAMENTO-R (INTERFACE SPM-RIM)

Cada SPB contm duas interfaces seriais de barramento-R. O barramento-R A conecta a SPB A RIM nas UBs, dentro do sub-bastidor. A SPB A pode acessar as RIMs do sub-bastidor associado atravs da outra interface de barramento-R (barramento-R B). Os dados de placa so lidos utilizando-se o protocolo de transmisso I2C, como mencionado anteriormente para o barramento-S. Os dados tcnicos da interface do barramento-R (taxa de transmisso, caractersticas eltricas) so iguais aqueles da interface do barramento-S.

4.3 REDUNDNCIA
A Figura 12 ilustra os princpios de redundncia, com relao ao sistema de Controle. Essa redundncia assegura o controle das UBs, mesmo se uma conexo de AUS-S, de SPB ou de barramento falhar.

4.3.1 ESTADO DO APLICATIVO NAU

A NAU pode assumir trs estados de aplicativo: os estados Ativo e Passivo para operao e o estado de Manuteno para fins de manuteno. No estado Ativo, a NAU roda os processos aplicativos normais e no estado Passivo, principalmente os processos do driver de persistncia. No estado de Manuteno, nenhum processo aplicativo executado; ele ter que ser iniciado pelo operador quando atividades de manuteno forem realizadas em uma NAU, p.ex., gravao de um backup de se mencionar que uma mudana de estado Ativo para . estado de Manuteno causa, implicidamente, uma comutao da NAU. O estado de Manuteno tambm pode ser ativado pelo sistema, como consequncia de falha grave no sistema, com a finalidade de impedir quaisquer outras atividades que possam causar, igualmente, maior corrupo. O estado de aplicativo originalmente determinado a partir da NVRAM, no momento da partida do sistema. A NAU ativa e passiva comunicam-se atravs da LAN 10BaseT interna na operao normal. Uma comutao da NAU realizada, se a NAU ativa for detectada como defeituosa. Quando a LAN interna falha, o gerenciamento da LAN suporta um re-roteamento da comunicao NAU-NAU atravs da LAN 10Base2 externa. Se os dois enlaces LAN falharem simultanamente, a reao que a NAU passiva se torne ativa, j que no existe nenhum meio de distinguir uma falha LAN de uma falha NAU. Essa falha dupla, muito improvvel, detectada indiretamente atravs dos SPs e resulta nas duas NAUs entrando no estado de Manuteno.

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4.3.2 REDUNDNCIA DA NAU

No estado Ativo, a NAU comunica-se entre os dispositivos externos conectados (CT, OS) atravs da sua interface externa LAN e tambm armazena no seu disco rgido, dados de persistncia resultantes de operaes, e status operacional. Os dados de persistncia armazenados no disco rgido da NAU no estado Passivo so, ento, atualizados. Na operao normal, essa sincronizao da base de dados processada via LAN interna. Se a NAU ativa falhar, a NAU passiva entra em estado Ativo e assume o controle dos dispositivos conectados.

Figura 12 Redundncia do Sistema de Controle As NAUs comunicam-se com as SPBs nos sub-bastidores duplos atravs das correspondentes NCCs. Sob o ponto de vista do gerenciamento LAN, deveria ser possvel rotear o trfego de dados atravs da LAN interna, NAU passiva e NCC correspondente, quando a conexo NCC da NAU ativa falhar. Entretanto, esse significante trfego extra via LAN interna, pode influenciar a atualizao de persistncia entre NAU ativa e passiva. Por essa razo, tal roteamento alternativo no suportado; uma falha da NCC e de suas conexes causam uma comutao da NAU.

4.3.3 REDUNDNCIA DA SPB NO SUB-BASTIDOR DUPLO

Com os princpios de redundncia para as duas SPBs associadas dentro de um sub-bastidor duplo, dois casos diferentes tm de ser salientados:
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Controle da UB pelo UBPE - (Figura 13) Dentro de um sub-bastidor, todas as UBs com UBPE so controladas pela SPB localizada no mesmo sub-bastidor. Uma mensagem da NAU-A transferida ou via SPB#1 para uma UB no Sub-Bastidor#1, ou via SPB#2 para uma UB no Sub-Bastidor#2. No caso de uma falha na SPB#1, a comunicao entre a NAU-A e todas as UBs no sub-bastidor duplo realizada usando-se a SPB#2 e as conexes redundantes (linha pontilhada).

Figura 13 Controle das Placas de Usurio com um UBPE Controle da UB pelo CSIFA - (Figura 14) Assim como a NAU, uma das duas SPBs associadas dentro do sub-bastidor duplo, SPB#1 no exemplo, possui o "status operacional ativo a outra permanece no ; status operacional passivo O . status operacional da SPB definido pela NAU. Uma UB com controle CSIFA (p.ex., uma MCB) dentro de um sub-bastidor duplo, sempre atribuda a uma SPB ativa. Uma mensagem da NAU-A transferida, via SPB ativa, ou para uma UB no Sub-Bastidor#1, ou para uma UB no Sub-Bastidor#2. Se a SPB ativa falhar, a comunicao entre a NAU-A as UBs no sub-bastidor duplo realizada via SPB#2 e as conexes redundantes (linha pontilhada).

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Figura 14 Controle das Placas de Usurio com o CSIFA

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Figura 15 Arquitetura do Sistema de Controle

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Descrio Funcional

Alcatel 1641 SX
Sistema Cross Connect Sncrono 4-3-1

Sistema Matriz

ndice

1. 2.

Aplicao........................................................................................................................................... 1 Projeto Mecnico .............................................................................................................................. 3 2.1 Equipamento de Sub-Bastidor ................................................................................................... 3 LMC448 .............................................................................................................................. 3 LMC480 .............................................................................................................................. 4

2.1.1 2.1.2 2.2

Estruturas DAS Matrizes............................................................................................................ 6 Estrutura da LMC448 ......................................................................................................... 6 Estrutura da LMC480 ....................................................................................................... 12

2.2.1 2.2.2 2.3

Layouts do Bastidor Matriz .................................................................................................... 18 Layout de Bastidor da LMC448...................................................................................... 18 Layout de Bastidor da LMC480...................................................................................... 20

2.3.1 2.3.2 3.

Dados Tcnicos .............................................................................................................................. 22 3.1 3.2 3.3 Matriz ....................................................................................................................................... 22 Interface STM-1 ....................................................................................................................... 22 Requisitos de Alimentao ...................................................................................................... 22 LMC448 ............................................................................................................................ 22 LMC480 ............................................................................................................................ 22

3.3.1 3.3.2 3.4 4.

Condies Ambientais ............................................................................................................. 23

Princpios de Operao................................................................................................................... 24 4.1 Sinal da Interface Genrica de Transporte (GTI) .................................................................... 24 Geral ................................................................................................................................. 24 Formatos do Sinal GTI ..................................................................................................... 25 Superviso de Conexo ................................................................................................... 28

4.1.1 4.1.2 4.1.3 4.2

Configuraes GrAndes de Matriz (LMC)................................................................................ 29 LMC448 ............................................................................................................................ 29 LMC480 ............................................................................................................................ 29

23/12/99 4-I

4.2.1 4.2.2
1641 SX

4.3

Comutao de Diferentes VCs ................................................................................................ 30 Funes de Comutao do Estgio de Entrada............................................................... 30 Funes de Comutao do Estgio Central..................................................................... 31 Funes de Comutao do Estgio de Sada .................................................................. 31

4.3.1 4.3.2 4.3.3 4.4

Princpios de Rearranjo de uma LMC Matriz........................................................................... 31 Rearranjo de Conexes.................................................................................................... 32 Mtodo de Seleo do Estgio Central ............................................................................ 32

4.4.1 4.4.2 4.5 4.6 4.7 4.8

Redundncia............................................................................................................................ 34 Superviso ............................................................................................................................... 34 Processamento de Alarme ...................................................................................................... 34 Distribuio de Potncia nos Sub-Bastidores Geminados LMC.............................................. 35 Distribuio de Potncia na LMC448 ............................................................................... 35 Distribuio de Potncia na LMC480 ............................................................................... 39

4.8.1 4.8.2

4-II

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1. APLICAO
O sistema Matriz a parte central do sistema sncrono Cross-Connect Digital (DXC) Alcatel 1641 SX. Os diferentes grupos de sinais so conectados em cruzamento e sinais derivam dos grupos de sinais, dentro do sistema Matriz. A Figura 1 ilustra a posio do sistema Matriz dentro do DXC.

Figura 1 Estrutura do DXC Alcatel 1641 SX

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4-1

Na direo da recepo, o sistema Matriz recebe dos sistemas I/O, sinais seriais da Interface Genrica de Transferncia (GTI). Eles so sincronizados para o relgio de bit 155Mn (n=1...4) e, com a ajuda dos clocks de meio byte C38Mn (n=1...4) so convertidos em sinais paralelos de quatro bits A Palavra de Alinhamento de Quadro (FAW) interna regenerada e uma possvel . Perda de Quadro (LOF) detectada; nesse caso, inserido um AIS. A parte overhead do sinal GTI contm os ponteiros e a FAW ( bytes A1 e A2), possibilitando o acesso definido para a primeira coluna de cada container do nvel a ser comutado. Na direo da transmisso, os sinais GTI de quatro bits so reconvertidos em sinais seriais de 155 Mbit/s e transmitidos para os sistemas I/O. O sistema Matriz permite a comutao de sinais (DU-12, DU2, DU-3 e DU-4), bem como, a transmisso de sinais. Esto disponveis trs Configuraes Grandes de Matriz (LMC): LMC448-224 (at 224 portas STM-1 equivalentes) LMC448 (at 448 portas STM-1 equivalentes) LMC480 (at 480 portas STM-1 equivalentes)

O sistema Matriz foi equipado para redundncia (Matriz A, Matriz B). Os sub-bastidores geminados Matriz so necessrios para assegurar uma operao do DXC livre de interferncias. A Placa de Processador de Satlite SPB, a Placa de Distribuio de Relgio CDB e o Conversor CONV foram equipados nos dois sub-bastidores dos sub-bastidores geminados matrizes. Isso torna a redundncia 3+1 disponvel para a fonte de alimentao e a redundncia 1+1 para o controle e o suprimento de Relgio. As LMCs so estruturadas em Clos com um estgio de entrada e sada, bem como, um estgio central. Como consequncia, dois tipos de sub-bastidores geminados so necessrios para cada tipo de LMC. A LMC448 contm Sub-Bastidores de Estgio Final (ESS), equipados com Placas Matrizes de estgio Final (EXB tipo A) Sub-Bastidores de Estgio Central (CSS), equipados com 32x32 portas de Placas Matrizes de estgio Central (CXB32).

A LMC480 composta de sub-bastidores HPC (Conexo de Percurso de Mais Alta ordem) em uma configurao dupla de sub-bastidor, com defletores a ar. Ela consiste de Sub-Bastidores de Estgio Final HPC (HESS), equipados com Placas Matrizes de estgio Final (EXB tipo B) Sub-Bastidores de Estgio Central HPC (HCSS), equipados com 40x40 portas de Placas Matrizes de estgio Central (CXB40).

4-2

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2. PROJETO MECNICO

2.1 EQUIPAMENTO DE SUB-BASTIDOR

2.1.1 LMC448
A LMC448 fornece uma capacidade de at 448 portas STM-1 equivalentes. A Matriz LMC448 uma rede de trs estgios, baseada em dois tipos de sub-bastidores, o Sub-Bastidor de Estgio Final ESS e o Sub-Bastidor de Estgio Central CSS.

Figura 2 Equipamento do Sub-Bastidor de Estgio Final ESS

Posio 102 103 104 a 111 112 113 114, 115

Designao Vazio Placa de Distribuio de Relgio (opcional 1) Placa Matriz de estgio Final Placa de Distribuio de Relgio Placa de Processador de Satlite Conversor 5.1/5.6 V, 30 A
1)

Tipo CDBC EXBA CDBC SPB CONV3B

para distribuio de relgio em trs estgios

A CDB e SPB - identificadas por um fundo cinza - no pertencem ao sistema Matriz. A CDB faz parte do sistema de Gerao e Distribuio de Relgio e a SPB faz parte do sistema de Controle.

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4-3

Figura 3 Equipamento do Sub-Bastidor de Estgio Central

Posio 102 103 a 111 111 112 113, 114

Designao Vazio 32x32 portas de Placa Matriz de estgio Central Placa de Distribuio de Relgio Placa de Processador de Satlite Conversor 5.1/5.6 V, 30 A

Tipo CXB32 CDBC SPB CONV3B

2.1.2 LMC480
A LMC480 fornece uma capacidade de at 480 portas STM-1 equivalentes. A LMC480 matriz uma rede de trs estgios, baseada em dois tipos de sub-bastidores, o Sub-Bastidor de Estgio Final HPC (HESS) e o Sub-Bastidor de Estgio Central HPC (HCSS). Os sub-bastidores HPC contm duas linhas idnticas, equipadas com placas (sub-bastidor duplo); somente uma fila demonstrada nas Figuras 4 e 5.

4-4

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Figura 4 Equipamento do Sub-Bastidor de Estgio Central HPC (HCSS) Posio 101 102 a 109 110 111 112, 113 Designao Placa de Distribuio de Relgio (opcional) Placa Matriz de estgio Final Placa de Distribuio de Relgio Placa de Processador de Satlite Conversor 5.1/5.6 V, 30 A Tipo CDBD EXBB CDBD SPBB CONV3A

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Figura 5 Equipamento do Sub-Bastidor de Estgio Final HPC (HESS) Posio 101 a 110 111 112 113, 114 Designao 40x40 portas de Placa Matriz de estgio Central Placa de Distribuio de Relgio Placa de Processador de Satlite Conversor 5.1/5.6 V, 30 A Tipo CXB40 CDBD SPBB CONV3A

2.2 ESTRUTURAS DAS MATRIZES

2.2.1 ESTRUTURA DA LMC448

A tabela a seguir indica o nmero de mdulos matrizes para uma cpia simples, EXB Tipo A no estgio final e CXB Tipo 32 (32x32 portas) no estgio central, bem como, o nmero de ESS e CSSs.

Verso da LMC

Capacidade (Portas)

Nmero de CXBs no Estgio Central

Nmero de SubBastidores Geminados* CSS 1 1

Nmero de EXBs nas Entradas + Sadas dos Estgios Finais 16 + 16 32 + 32

LMC448-224 LMC448

128 - 224 256 - 448

8 CXB 16 CXB

Nmero de SubBastidores Geminados* ESS 2 4

* Como consequncia da redundncia da CDB, da SPB e do CONV, devero ser instalados os correspondentes sub-bastidores geminados, mesmo se eles no contiverem nenhuma EXBs.

4-6

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Com relao LMC448, os dois CSSs tero que ser totalmente equipados com CXBs; as oito ESSs podem ser equipadas com EXBs, dependendo do nmero de portas requeridas. Com relao LMC448-224, apenas uma CSS ter que ser equipada com CXBs e apenas quatro ESSs so necessrios. A LMC448-224 pode ser atualizada para LMC448 atravs da adio dos componentes de hardware necessrios. Um estgio de entrada EXB junto com um estgio de sada EXB prover at 14 portas STM-1 equivalentes. Cada estgio de entrada/sada EXB conectado, atravs de um enlace, cada uma das CXBs. O princpio da matriz Clos est ilustrado na Figura 22, Seo 4.2. A Figura 6 ilustra a realizao fsica com o hardware da LMC448.

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4-7

Figura 6 Estrutura da LMC448 (Cpia Simples)

4-8

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As Figuras 7 e 8 ilustram a posio das EXBs e CXBs, no que diz respeito aos seus conectores na parte de trs dos sub-bastidores ESS e CSS. Os conectores marcados em cinza no correspondem, de imediato, a um conector de placa por dentro.

Figura 7 Conectores do Painel Traseiro ESS, Viso Posterior

Figura 8 Conectores do Painel Traseiro CSS, Viso Posterior As Figuras 9, 10 e 11 ilustram o cabeamento de um ESS e de uma CXB no CSS. O cabeamento dos outros ESSs e das outras EXBs no CSS idntico.

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4-9

Figura 9 Cabeamento da Entrada de Estgio Final da LMC448 (ESS Simples)

4-10

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Figura 10 Cabeamento da Sada de Estgio Final da LMC448 (ESS Simples)

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Figura 11 Cabeamento do Estgio Central da LMC448

2.2.2 ESTRUTURA DA LMC480

O nmero de mdulos matrizes para uma cpia simples, EXB Tipo B (EXBB, EXB no seguimento) no estgio final e 40x40 portas CXB (CXB40, CXB no seguimento) no estgio central, bem como, o nmero de HESSs e HCSSs, esto indicados na tabela a seguir.

Verso da LMC LMC480

Capacidade (Portas) at 480

Nmero de CXBs no Estgio Central 16

Nmero de HCSSs 1

Nmero de EXBs nas Entradas + Sadas dos Estgios Finais at 40 + 40

Nmero de HESSs 5

Mecanicamente, o HCSS e o HESS so construdos como sub-bastidores geminados, com um painel traseiro comum, uma fila superior e uma inferior de placas e um defletor a ar integrado. O HCSS equipado com 16 CXBs, quatro slots CXB no so usados. As HESSs e o cabeamento matriz so totalmente equipados; somente as EXBs podem ser equipadas dependendo do nmero de portas requeridas. As EXBs de #1 a #8 na fila superior do HESS fornece o estgio de entrada, as EXBs de #9 a #16 o estgio de sada do estgio final matriz. As entradas de e as sadas para o sistema I/O so conectadas via conectores de placas; as conexes matrizes internas entre estgio final e estgio central so estabelecidas via ligaes do painel traseiro HESS e conectores de Extenso (EXT). No HCSS, a maioria das entradas HI e sadas VO conectada via conectores de placas; somente as entradas de HI33 a HI40 e as sadas de VO33 a VO40 so conectadas via conectores da Extenso e ligaes do painel traseiro HCSS.

4-12

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Figura 12 Configurao de Conector LMC480 (Viso Posterior) O princpio da matriz Clos est ilustrado na Figura 23, Seo 4.2. A Figura 13 ilustra a realizao fsica com o hardwareLMC480; o fator de expanso 12x16. As Figuras 14, 15 e 16 ilustram o cabeamento de um HESS e uma CSB no HCSS. O cabeamento dos outros HESSs e das outras CXBs no HCSS igual.

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Figura 13 Estrutura da LMC480 (Cpia Simples)

4-14

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Figura 14 Cabeamento de Entrada da LMC480 (Fila Superior do HESS, Expanso 12/16)

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Figura 15 Cabeamento de Sada da LMC480 (Fila Inferior do HESS, Expanso 12/16)

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Figura 16 Cabeamento do Estgio Central da LMC480

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4-17

2.3 LAYOUTS DO BASTIDOR MATRIZ

2.3.1 LAYOUT DE BASTIDOR DA LMC448

A Figura 17 apresenta o layout de uma configurao completa de bastidor da LMC448 em cinco bastidores para as duas Cpias A e B. Com relao LMC4480-224, apenas um CSS equipado com CXBs em cada sub-bastidor duplo de estgio central; os dois bastidores mais baixos, com oito sub-bastidores de estgio final, esto faltando.

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Figura 17 "Layout" de Bastidor Matriz da LMC448

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2.3.2 LAYOUT DE BASTIDOR DA LMC480

A Figura 18 apresenta o layout de uma configurao completa de bastidor da LMC480 em seis sub-bastidores para as duas Cpias A e B.

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Figura 18 "Layout" de Bastidor Matriz da LMC480 (Viso Frontal)

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3. DADOS TCNICOS

3.1 MATRIZ
Estrutura Tamanho LMC448 LMC448-224 LMC480 Redundncia Funo Nvel de Comutao Clos 448 portas STM-1 equivalentes 224 portas STM-1 equivalentes 480 portas STM-1 equivalentes 1+1 Unidirecional, bidirecional, difuso VC-4, VC-3, VC-2, VC-12

3.2 INTERFACE STM-1

Taxa de transmisso Interface eltrica Estrutura 155.520 Mbit/s Em conformidade com a Recomendao ITU-T G.703 Em conformidade com a Recomendao ITU-T G.709 Estrutura multiplex SDH em conformidade com ETSI

3.3 REQUISITOS DE ALIMENTAO

3.3.1 LMC448
Tenso de Alimentao Valor nominal Variao admitida Consumo de Potncia Um CSS totalmente equipado Um ESS totalmente equipado 48/60 V 40.5 V ... 75 V

Aprox. 160 W Aprox. 180 W

3.3.2 LMC480
Tenso de Alimentao Valor nominal
4-22

48/60 V
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Variao admitida Consumo de Potncia Um HCSS equipado Um HESS totalmente equipado Uma EXB

38.4 V ... 72 V

Aprox. 325 W Aprox. 325 W Aprox. 20 W

3.4 CONDIES AMBIENTAIS

Condies ambientais em conformidade com ETS 300 019-1 Operao Transporte Armazenagem 300 019-1-3, Classe 3.1 300 019-1-2, Classe 2.3 300 019-1-1, Classe 1.1

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4. PRINCPIOS DE OPERAO

4.1 SINAL DA INTERFACE GENRICA DE TRANSPORTE (GTI)

4.1.1 GERAL
Os sinais a serem comutados so transportados entre a matriz e as portas I/O SDH ou PDH pela assim chamada Interface Genrica de Transporte (GTI). A estrutura do sinal GTI segue a estrutura de quatro STM-1, como definido na Recomendao ITU-T G.707. Esse quadro inclui 9x170 bytes = 2,430 bytes = 19,440 bits A frequncia de repetio de . quadro de 8 kHz. Portanto, o sinal GTI transmitido a uma taxa de 155,520 kbit/s. O quadro representado, graficamente, como um retngulo, contendo 9 linhas de 270 bytes cada. Os primeiros 9 bytes de cada linha so ocupados pela Palavra de Alinhamento de Quadro (FAW), marcando o incio do quadro, o Overhead da Seo Multiplexadoras (MSOH), o ponteiro AU e o Overhead da Seo de Regenerador (RSOH). Essa rea no pode ser usada para payload A . ordem de transmisso linha por linha, da esquerda para a direita e de cima para baixo.

Figura 19 Estrutura Geral do Quadro GTI O princpio da sincronizao compartilhada dentro do produto, significa que a comutao de Containers Virtuais (VC) entre dois sinais GTI pode ser alcanada sem a realizao da Adaptao de Seo. Entretanto, nos limites da rede GTI, a Adaptao de Seo Multiplixadora (MSA) requerida para alinhar as Unidades Administrativas que chegam, e a Adaptao de Percursos de Ordem Mais Alta (HPA) requerida para alinhar as Unidades Tributrias para o quadro GTI. Isso significa que as funes mais complexas esto restritas s portas I/O e um mecanismo de comutao simpler distante possvel na parte da comutao. As AUs e as TUs, que foram alinhadas dessa maneira, so conhecidas como Unidades Domsticas (DU). Uma segunda vantagem da GTI a habilidade de transferir em uma GTI simples um complemento completo de 64 entidades VC-12. Isso significa que sinais plesicronos de 2 Mbit/s podem ser originados por um sinal GTI, convenientemente agrupados em 64 sinais, enquanto que o sinal STM1, em conformidade com G.707, suporta somente 63 sinais de 2 Mbit/s. Isso particularmente relevante nas aplicaes das portas de 140/2Mbit/s e de 2 Mbit/s.

4-24

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Figura 20 Estrutura Multiplex do Sinal GTI (comparada com STM-1, linha pontilhada) Existem dois formatos de sinal GTI, modo 1 e modo 2, dependendo das entidades de comutao. O modo 2 diz respeito, especialmente, comutao de VC-12s; todos os outros VCs so comutados no modo 1.

4.1.2 FORMATOS DO SINAL GTI

4.1.2.1 Sinais Comutados no Modo 1
Sinais SDH sem Terminao VC-4 O VC-4 do sinal I/O STM-1 comutado at o fim de forma transparente; os bytesdo MSOH e do RSOH podem ser processados opcionalmente.
1 2 4 H1 5 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 270

1 A1 A1 A1 A2 A2 A2 C1 X18 X19
X22 X23 E1 X25 X26 F1 X28 X29

3 D1 X32 X33 D2 X35 X36 D3 X38 X39

Y Y H2 1* 1* H3 H3 H3 K1 X55 X56 K2 X58 X59

6 D4 X62 X63 D5 X65 X66 D6 X68 X69 7 D7 X72 X73 D8 X74 X75 D9 X78 X79 8 D10 X82 X83 D11 X84 X85 D12 X88 X89 9 Z1 Z1 Z1 Z2 Z2 Z2 E3 X98 X99

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Sinal PDH de 140 Mbit/s Apenas a FAW e o ponteiro AU so transportados na rea do SOH. O VC-4 comutado transparentemente com o POH fixado na coluna 10.
1 2 3 4 H1 5 6 7 8 9
Y Y H2 1* 1* H3 H3 H3

10 11 12 13 14 15 16 17 18 19 20 21 22 23 24
J1 B3 C2 G1 F2 H4 Z3 Z4 Z5

29

270

1 A1 A1 A1 A2 A2 A2

Sinal SDH com Terminao VC-4 O sinal I/O STM-1 contm uma combinao de VC-3s e VC-12s multiplexados em um VC-4. O VC-4 terminado na porta I/O STM-1 e os VCs de Ordem Mais Baixa so multiplexados em um quadro GTI.

1 2 4 H1 5

10 11 12 13 14 15 16 17 18 19 20 21 22 23 24
J1 B3 C2 G1
H4 _ F2

29
V1

270

1 A1 A1 A1 A2 A2 A2 C1 X18 X19
X22 X23 E1 X25 X26 F1 X28 X29

H1 H2 H3

H1 Z4 H2 Z5 H3 J1 B3 C2 G1 F2 H4 Z3

Z4 Z5 J1 B3 C2 G1 F2 H4 Z3
DU-3 # 3 DU-3 # 1

V1

V2

3 D1 X32 X33 D2 X35 X36 D3 X38 X39

Y Y H2 1* 1* H3 H3 H3 K1 X55 X56 K2 X58 X59

6 D4 X62 X63 D5 X65 X66 D6 X68 X69 7 D7 X72 X73 D8 X74 X75 D9 X78 X79 8 D10 X82 X83 D11 X84 X85 D12 X88 X89 9 Z1 Z1 Z1 Z2 Z2 Z2 E3 X98 X99

Z3 Z4 Z5
DU-3 # 1 DU-3 # 3

DU-3 # 1

DU-3 # 3

DU-3 # 1

DU-3 # 3

DU-12 # 1,1

DU-12 # 1,2

indefinido preenchido com "1"

No exemplo apresentado, supe-se que as Unidades Domsticas DU-3#1 e DU-3#3 contenham um sinal de 34 Mbit/s cada uma e que a DU-3#2 contenha at 21 DU-12s em sete grupos de DU-2. O POH do VC-4 transportado na coluna 10. Sinais PDH de 45 Mbit/s, 34 Mbit/s e 2 Mbit/s O sinal GTI composto de vrias Unidades Domsticas.

4-26

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DU-12 # 2,1

DU-3 # 3

1 2 3 4 5 6 7 8 9

10 11 12 13 14 15 16 17 18 19 20 21 22 23 24
H1 H2 H3 H1 Z4 H2 Z5 H3 J1 B3 C2 G1 F2 H4 Z3
DU-3 # 1 DU-3 # 3 DU-3 # 1

29

270

1 A1 A1 A1 A2 A2 A2

Z4 Z5 J1 B3 C2 G1 F2 H4 Z3
DU-3 # 3 DU-3 # 1 DU-3 # 3 DU-3 # 1 DU-3 # 3 DU-12 # 1,1 DU-12 # 1,2 DU-12 # 2,1 DU-3 # 3

indefinido preenchido com "1"

No exemplo apresentado, supe-se que as Unidades Domsticas DU-3#1 e DU3#3 contenham um sinal de 34 Mbit/s cada uma e que a DU-3#2 contenha at 21 DU-12s em sete grupos de DU-2. Os POHs dos VC-3s so transportados nas colunas de 16 a 18.

4.1.2.2 Sinais Comutados no Modo 2

Sinais PDH de 140 Mbit/s Terminados abaixo dos 64 Sinais de 2-Mbit/s O objetivo desse modo comutar toda a largura de banda de um sinal de 140 Mbit/s, estruturado como tal, usando somente a porta matriz.

1 2 3 4 5 6 7 8 9

10 11 12 13 14 15 16 17 18 19 20 21
V V V V V V V

78 79 80
V

270

1 A1 A1 A1 A2 A2 A2

DU-12 # 1

DU-12 # 2

DU-12 # 3

DU-12 # 4

DU-12 # 5

DU-12 # 6

DU-12 # 7

DU-12 # 1

DU-12 # 64

DU-12 # 2

indefinido preenchido com "1"

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DU-12 # 64

4.1.3 SUPERVISO DE CONEXO

A superviso de Conexo leva a vantagem da redundncia nos quatro bits NDF dos ponteiros. No sinal GTI, os dois primeiros so usados em conformidade com G.707 como sinal NDF ativado, desativado, bem como, como Entidade Degradada. Os segundos dois bits so trocados (N* bits ); eles so usados para conduzir um mecanismo de paridade e para codificar um identificador que rotula a porta fonte (porta de entrada), bem como, o slot fonte de tempo (nmero VC na porta de entrada). No lado da sada da matriz, a porta de sada verifica a paridade e os identificadores corretos. Quando a cpia selecionada da GTI apresenta falha, feita uma comutao de proteo. Aps a avaliao, a porta de sada restaura os N* bitsaos seus valores G.707.

Figura 21 Modificao dos N "Bits" em "Bytes" de Ponteiro

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4.2 CONFIGURAES GRANDES DE MATRIZ (LMC)

4.2.1 LMC448
A Figura 22 mostra a configurao da famlia LMC448 totalmente equipada com 448 entradas e sadas STM-1 equivalentes Um fator decisivo para transmisso e capacidade FFP a taxa de expanso do estgio de entrada. A Figura 22 ilustra a taxa mxima 14x16 otimizada para a capacidade de comutao. A diminuio da taxa de expanso para 12x16 (recomendada), 10x16 ou 8x16 aumenta a transmisso e a capacidade de comutao da Proteo Rpida de Recurso (FFP), mas diminui a capacidade de comutao para as 384, 320 ou 256 portas STM-1 equivalente, respectivamente. A taxa de expanso fixada na distribuio.

Figura 22 Configurao LMC com 448 Portas

4.2.2 LMC480
A Figura 23 apresenta a configurao da famlia LMC480 totalmente equipada com 480 entradas e sadas STM-1 equivalentes. A Figura 23 ilustra a taxa mxima 12x16 otimizada para a capacidade de comutao. A diminuio da taxa de expanso para 8x16 aumenta a transmisso e a capacidade de comutao da Proteo Rpida de Recurso (FFP), mas diminui a capacidade de comutao das 320 portas STM-1 equivalentes, respectivamente. A taxa de expanso fixada na distribuio.

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Figura 23 Configurao LMC com 480 Portas

4.3 COMUTAO DE DIFERENTES VCS

Os mdulos do estgio de entrada recebem dos mdulos I/O quadros GTI e comutam para os mdulos do estgio central as DUs transportadas. Para se ter um mdulo de comutao de estgio central relativamente simples (incluindo FFP), necessrio limitar a comutao do estgio central para Modo 1 da GTI. Isso somente com relao ao VC-11/12. Consequentemente, o estgio de entrada ter que converter para o Modo 1 qualquer quadro que chega em direo ao estgio central, e o estgio de sada receber somente os quadros do Modo 1, tendo que convert-los para os diferentes modos requeridos pelos mdulos I/O.

4.3.1 FUNES DE COMUTAO DO ESTGIO DE ENTRADA

O estgio de entrada tem que comutar as seguintes entidades: VC-12 Modo 1 > VC-12 Modo 1 VC-12 Modo 2 > VC-12 Modo 1 *) VC-2 Modo 1 > VC-2 Modo 1 VC-3 Modo 1 > VC-3 Modo 1 VC-4 Modo 1 > VC-4 Modo 1 Colunas SOH/POH > rea payload

O estgio de entrada realiza comutao de tempo e espao.

4-30

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*) A largura de banda no Modo 1 limitada em 63 DU-12, ao invs de 64 DU-12 no Modo 2. Isso no causa nenhum problema, porque o estgio de entrada possui uma expanso de 14 a 15 (16) sinais GTI.

4.3.2 FUNES DE COMUTAO DO ESTGIO CENTRAL

O estgio central tem de realizar as seguintes funes de comutao: VC-11 Modo 1 > VC-11 Modo 1 VC-12 Modo 1 > VC-12 Modo 1 VC-2 Modo 1 > VC-2 Modo 1 VC-3 Modo 1 > VC-3 Modo 1 VC-4 Modo 1 > VC-4 Modo 1 Colunas simples > Colunas simples

O estgio central realiza somente comutao de espao.

4.3.3 FUNES DE COMUTAO DO ESTGIO DE SADA

O estgio de sada tem de realizar as seguintes funes de comutao: VC-11 Modo 1 > VC-11 Modo 1 VC-12 Modo 1 > VC-12 Modo 1 VC-12 Modo 1 > VC-12 Modo 2 VC-2 Modo 1 > VC-2 Modo 1 VC-3 Modo 1 > VC-3 Modo 1 VC-4 Modo 1 > VC-4 Modo 1 Colunas simples > rea SOH/POH

O estgio de sada realiza comutao de espao e de tempo.

4.4 PRINCPIOS DE REARRANJO DE UMA LMC MATRIZ

O mdulo do estgio de entrada e o mdulo do estgio de sada so de no-bloqueio. Consequentemente, o problema de rotear uma conexo atravs da rede de trs estgios se reduz em achar um percurso ocioso do mdulo do estgio de entrada para o mdulo do estgio de sada.
1641 SX 19/06/00 4-31

A matriz pode ser descrita como um estgio matriz, j que no existe uma interconexo de qualquer mdulo do estgio de entrada com cada mdulo do estgio central.

4.4.1 REARRANJO DE CONEXES

As configuraes LMC necessitam do rearranjo das conexes para serem de no-bloqueio. As conexes podem ser rearranjadas no modo hitless por meio da transmisso de um sinal a ser rearranjado no estgio de entrada atravs de um segundo percurso, via estgio central para o mesmo mdulo do estgio de sada. O mdulo do estgio de sada tem de realizar uma comutao forada hitless a partir de uma entrada em direo a outro sinal de entrada. Assim, a conexo antiga ser apagada. O princpio do rearranjo est ilustrado na Figura 24.

Figura 24 Rearranjo de Conexes

4.4.2 MTODO DE SELEO DO ESTGIO CENTRAL

As conexes de uma rede Clos em trs estgios podem ser representadas por um conjunto de smbolos inseridos em um matriz de estado. As linhas r correspondem aos mdulos do estgio de entrada e as colunas r aos mdulos do estgio de sada. Os smbolos m correspondem aos mdulos m de estgio central.

4-32

3AL 68848 ACAA

Uma conexo de um mdulo do estgio de entrada (a) a um comutador de sada (b) corresponde a uma entrada C na posio matriz (a,b = linha, coluna). Se poucas solicitaes de conexo em cruzamento chegam no mesmo ponto ao mesmo tempo, as conexes em cruzamento so executadas sequencialmente. O tempo de execuo do rearranjo, na maioria das vezes, depende do tempo de execuo de uma conexo em cruzamento simples. A computao de um novo percurso pode ser executada muito rapidamente.

Figura 25 Rede "Clos" em Trs Estgios A Figura 26 ilustra um exemplo de um comutador bloqueado e as sequncias de rearranjo.

Figura 26 Exemplo de um Matriz de estado com Duas Sequncias de Rearranjo

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4-33

4.5 REDUNDNCIA
Por razes de segurana, o sistema Matriz consiste de duas unidades redundantes (matriz A e B) operando de forma independente. As matrizes redundantes Cpia A e Copia B so conectadas aos mesmos sistemas I/O; elas recebem e conectam em cruzamento os mesmos sinais. Cada cpia contm os mesmos sub-bastidores e placas.

Figura 27 Redundncia do Sistema Matriz As duas matrizes fornecem as mesmas conexes em paralelo. Para promover o processamento, o sistema I/O seleciona um dos sinais conectados em cruzamento. Em caso de falha, o sistema de Controle (SPB em cooperao com a AU) dispara a comutao para o outro sinal matriz.

4.6 SUPERVISO
A superviso de um fluxo de sinal dentro da matriz sempre se refere aos sinais GTI. Nenhuma superviso acontece nas DUs conectadas em cruzamento na prpria matriz. Os sinais seriais GTI so transferidos para os SPCs, onde, depois da converso dos sinais GTI em blocos paralelos de quatro bits a FAW regenerada. O sinal recebido verificado, com relao , LOF. A LOF detectada se quatro quadros sucessivos estiverem com falha. Nesse caso, inserido um AIS, seguido da insero de uma FAW consistindo de uma srie de bytes A1/A2. Isso executado quando a LOF for detectada.

4.7 PROCESSAMENTO DE ALARME

Cada mdulo matriz (CXB ou EXB) monitorado pela Unidade Administrativa (AU) via SPB ativo. Em caso de falha, a AU liga o LED vermelho Fail no mdulo, via SPB (Figura 28). O tipo e a localizao da falha so transferidos para o Terminal Craftlocal (CT).

4-34

3AL 68848 ACAA

Figura 28 Processamento de Alarme Se, em um mdulo matriz, uma ou ambas as tenses falharem, p.ex., aps uma quebra de fusvel, o prprio mdulo acende o LED Fail A SPB detecta a falha e a indica para a AU. .

4.8 DISTRIBUIO DE POTNCIA NOS SUB-BASTIDORES GEMINADOS LMC

4.8.1 DISTRIBUIO DE POTNCIA NA LMC448

A dissipao de energia de um sub-bastidor duplo LMC448 distribuda pelos trs conversores de alimentao. Um conversor de alimentao redundante. O cabeamento igual para configurao de sub-bastidor duplo (dois sub-bastidores simples) e para configurao de sub-bastidor duplo no ESS; no CSS, o cabeamento diferente. Cada CONV#1 e CONV#3 suprem dois teros dos seus sub-bastidores. Nenhum cabeamento necessrio. O CONV#2 fornece energia a um tero do sub-bastidor superior e um tero do inferior. Suas sadas so conectadas aos dois sub-bastidores via cabos. O CONV#4 o conversor de alimentao redundante. Ele conectado s entradas de potncia redundantes dos dois sub-bastidores (U1B, U2B) via cabos e, por conseguinte, conectado a todas as placas dos dois sub-bastidores.

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Figura 29 Distribuio de Potncia dentro do Sub-Bastidor Duplo ESS

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Figura 30 Distribuio de Potncia dentro do Sub-Bastidor Duplo CSS

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Figura 31 Distribuio de Potncia dentro do Sub-Bastidor Duplo CSS

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A tabela a seguir estabelece os smbolos com relao s conexes de tenso da operao e de suprimento conduzidas no painel traseiro.

Smbolo +UB -UBA -UBB U1B U1AB U2AB U2B U1AA U2AA

Explicao Retorno de Bateria -48/60 V, seo A dos disjuntores -48/60 V, seo B Entrada de redundncia U1 Sada U1 do CONV#2 respect. CONV#4 Sada U2 do CONV#2 respect. CONV#4 Entrada de redundncia U2 Entrada U1 para rea de fonte de alimentao CONV#2 Entrada U2 para rea de fonte de alimentao CONV#2

4.8.2 DISTRIBUIO DE POTNCIA NA LMC480

A dissipao de energia de um sub-bastidor duplo LMC480 distribuda pelos trs conversores de alimentao. Um conversor de alimentao redundante. O Conversor Tipo CONV3A gera trs tenses de sada; apenas duas so usadas, U1 = +5.6 V e U2 = -5.1 V. Cada CONV#1 e CONV#3 supre em torno de dois teros das placas na sua prpria fila no subbastidor. O CONV#2 supre com alimentao em torno de um tero de placas na fila superior e na fila inferior no sub-bastidor. Essas tenses de suprimento so denominadas U1A1 ... 3 e U2A1 ... 3. O CONV#4 o conversor de alimentao redundante. Ele conectado s entradas de potncia redundantes das duas linhas do sub-bastidor e, por conseguinte, conectado a todas as placas nos sub-bastidores. Essas tenses de suprimento so denominadas U1B e U2B. Todas as tenses de suprimento so distribudas no painel traseiro comum pelos planos de alimentao. Nenhum cabeamento adicional necessrio.

Smbolo PUB NUBA NUBB FPE

Explicao Retorno de Bateria -48/60 V, seo A dos disjuntores -48/60 V, seo B Terra de Proteo Funcional

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Figura 32 Distribuio de Potncia dentro do Sub-Bastidor Duplo HESS

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Figura 33 Distribuio de Potncia dentro do Sub-Bastidor Duplo HCSS

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Descrio Funcional

Alcatel 1641 SX
Sistema Cross Connect Sncrono 4-3-1

Sistema de Entrada/Sada STM-1 com Acesso ADM

3AL 68848 ACAA - Edio 01 / 07.1999

ndice

1.

Aplicao........................................................................................................................................... 1 1.1 1.2 1.3 1.4 Viso Geral do Sistema ............................................................................................................. 1 Definies .................................................................................................................................. 3 Sistema de Entrada/Sada de 155 Mbit/s (I/O155) .................................................................... 3 Acesso ADM .............................................................................................................................. 6

2.

Projeto Mecnico .............................................................................................................................. 7 2.1 2.2 2.3 Bastidor para Equipamento ADM .............................................................................................. 7 Sub-Bastidor IOS155 ................................................................................................................. 8 Sub-Bastidor Geminado .......................................................................................................... 11

3.

Dados Tcnicos .............................................................................................................................. 15 3.1 3.2 Interface Eltrica de Linha ....................................................................................................... 15 Interface de Linha tica........................................................................................................... 15 Parmetros Gerais ........................................................................................................... 15 Interface de Longa Distncia............................................................................................ 16 Interface de Curta Distncia ............................................................................................. 16

3.2.1 3.2.2 3.2.3 3.3 3.4 3.5 3.6 3.7 4.

Interface Matriz ........................................................................................................................ 16 Interfaces de Controle ............................................................................................................. 17 Interface de Relgio................................................................................................................. 17 Consumo de Potncia ............................................................................................................. 17 Condies Ambientais ............................................................................................................. 18

Princpios de Operao................................................................................................................... 18 4.1 Recepo................................................................................................................................. 18 Entrada do Sinal CMI........................................................................................................ 18 Entrada do Sinal tico...................................................................................................... 19 Processamento do Sinal de Recepo ............................................................................ 19

4.1.1 4.1.2 4.1.3 4.2

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Transmisso ............................................................................................................................ 20
23/12/99 6-I

4.2.1 4.2.2 4.3 4.4 4.5

Processamento do Sinal de Transmisso no IOS155-E .................................................. 20 Processamento do Sinal de Transmisso no IOS155-O ................................................. 20

Controle de Sub-Bastidor......................................................................................................... 20 Distribuio de Relgio ............................................................................................................ 22 Fonte de Alimentao.............................................................................................................. 22

6-II

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1. APLICAO

1.1 VISO GERAL DO SISTEMA

O sistema de Entrada/Sada de 155 Mbit/s (I/O155) faz parte do sistema sncrono CrossConnect Digital (DXC) Alcatel 1641 SX e usado como uma interface entre as conexes da Hierarquia Digital Sncrona (SDH), nvel STM-1, e o sistema Matriz.

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Figura 1 Estrutura do DXC Alcatel 1641 SX

6-2

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O equipamento Multiplex Add/Drop (ADM) Alcatel 1651 SX tratado como um Elemento de Rede NE separado e no controlado pelo Alcatel 1641 SX. Sua funo adicionar propriedades STM-4 ao DXC.

1.2 DEFINIES
Essa descrio funcional contm os seguintes termos: O termo sistema I/O140 representa uma definio lgica de funcionalidade; ele no pode ser diretamente relacionado s configuraes de hardware Este sistema descrito. . O Sub-Bastidor I/O de 155 Mbit/s uma definio mecnica. IOS155 um sub-bastidor noequipado, IOS155-E e IOS155-O so sub-bastidores equipados para a aplicao eltrica ou tica. Em adio s placas especficas necessrias funo de transmisso, o IOS155-E e IOS155-O contm placas que so atribudas ao sistema de Gerao e Distribuio de Relgio. A descrio desses sub-bastidores pode ser encontrada nas respectivas instrues operacionais. O Sub-Bastidor Geminado I/O155 tambm uma definio mecnica. Um sub-bastidor geminado I/O155-E ou I/O155-O consiste de dois sub-bastidores associados, IOS155-E ou IOS155-O, que foram acoplados e comutados para redundncia.

1.3 SISTEMA DE ENTRADA/SADA DE 155 MBIT/S (I/O155)

Na direo da recepo, o sistema I/O155 termina o sinal de entrada eltrica ou tica STM-1, avalia as informaes de overhead e o transmite para o sistema de Controle. O payload estruturado com ponteiros que so ajustados para o relgio do sistema, duplicados para redundncia e transmitidos em paralelo para as duas matrizes do sistema Matriz, como dois sinais internos idnticos da Interface Genrica de Transporte (GTI). Dentro da matriz, o acesso definido para a primeira coluna de cada container possvel, dentro do nvel a ser conectado em cruzamento. Em adio aos ponteiros, a parte overhead (cabealho) do sinal GTI somente contm a Palavra de Alinhamento de Quadro (FAW) e um conectado em cruzamento para deteco bit de erros no lado da transmisso. Na direo da transmisso, o I/O155 recebe um sinal GTI de cada uma das duas matrizes redundantes. Em caso de ser detectado um sinal com falha (com a ajuda do bit de deteco de erros), o I/O155 comuta para o segundo sinal, com a condio de que esse sinal esteja livre de erros. O sistema de Controle fornece a nova informao de overhead que inserida no , sinal STM-1 que sai. O sistema I/O155 consiste das seguintes placas:
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Placa de Proteo Externa (EPB) para aplicao eltrica Placa de Entrada/Sada de 155 Mbit/s STM-1E para aplicao eltrica
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Placa de Entrada/Sada de 155 Mbit/s STM-1L para aplicao tica de faixa longa Placa de Entrada/Sada de 155 Mbit/s STM-1S para aplicao tica de faixa curta Placa de Proteo Interna tipo B (IPBB) Placa de Conversor (CONV) Placa de Servidor DCC (opcional) (DSB). Caixa de Interface de Relgio (CIB)

A configurao mnima para o funcionamento livre de problemas do sistema Alcatel 1641 SX, requer um sub-bastidor geminado por sistema I/O155 para redundncia. Um sub-batidor geminado consiste em dois sub-bastidores conectados. Os dois sub-bastidores tm de ser equipados com os CONVs, a Placa de Processador de Satlite (SPB), a Placa de Distribuio de Relgio (CDB) e a IPBB. A redundncia para a fonte de alimentao , portanto, de 3+1, e para o controle e suprimento de relgio de 1+1. O nmero de Placas I/O equipadas, nas aplicaes eltricas das EPBs, depende do nmero de portas requeridas. As Figuras 2 e 3 ilustram o processamento do sinal dentro dos sub-bastidores I/O155-E e I/O155-O. O Sub-Bastidor de Entrada/Sada de 155 Mbit/s IOS155 no-equipado o mesmo para ambas aplicaes. Portanto, tambm possvel uma configurao mista, consistindo de placas eltricas e ticas, porm, em apenas um no modo de sub-bastidor no-protegido. Um sub-bastidor geminado tambm pode ser formado por um sub-bastidor IOS155-E equipado com placas eltricas STM-1E, e um sub-bastidor IOS155-O equipado com placas ticas STM-1S ou STM-1L; nesse caso, cada sub-bastidor pode ser no modo de sub-bastidor protegido ou noprotegido. Os dois conversores CONV tambm fazem parte do sistema I/O155. As placas SPB e CDB, entretanto, no pertencem ao sistema, embora estejam dentro do sub-bastidor STM-1E. A SPB pertence ao sistema de Controle e a CDB pertence ao sistema de Gerao e Distribuio de Relgio.

6-4

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Figura 2 Diagrama de Bloco de um Sub-Bastidor Simples IOS155-E (Eltrico) Um sub-bastidor geminado I/O155-E, completamente equipado, tem uma capacidade total de 16 percursos STM-1. Em caso de proteo, uma falha em um dos oito percursos STM-1 de um sub-bastidor, faz com que a EPB comute a respectiva porta STM-1 para um percurso reserva. A IPBB insere esse percurso no fluxo de dados entre I/O155-E e a matriz, repondo, assim, o percurso interrompido. A capacidade de um sub-bastidor geminado I/O155-O, completamente equipado, de 16 (2x8) percursos ticos STM1-, sem proteo, ou 8 (2x4) percursos com proteo 1+1. No caso da proteo, uma falha em um dos quatro percursos ativos STM-1 de um sub-bastidor, faz com que a IPBB comute para o percurso de proteo. Em um sub-bastidor protegido, as quatro placas esquerdas STM-1 so as placas ativas e as quatro placas direitas so as placas de proteo.

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Figura 3 Diagrama de Bloco de um Sub-Bastidor Simples IOS155-O (tico)

1.4 ACESSO ADM

Para estender os recursos do DXC Alcatel 1641 SX atravs da transmisso tica STM-4, o equipamento ADM Alcatel 1651 SM pode ser conectado ao DXC, utilizando-se as facilidades STM-1 dos dois sistemas. O ADM tratado como um elemento de rede separado; ele , portanto, controlado por um sistema de gerenciamento de rede ou por um terminal craft local, independente do Terminal Craft (CT) Alcatel 1641 SX ou do sistema de Controle do DXC. O ADM descrito nos dois manuais, Manual Tcnico e Manual do Operador; esses manuais no fazem parte da documentao do DXC.

6-6

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2. PROJETO MECNICO
Com relao s informaes gerais do projeto mecnico, veja Registro 1, Viso do Sistema

2.1 BASTIDOR PARA EQUIPAMENTO ADM

O equipamento ADM Alcatel 1651 SM montado em um bastidor separado do Alcatel 1641 SX, com mdulos de Painel de Ligaes da Estao (SWP) especialmente adaptados. Tanto o acesso superior, quanto o acesso inferior so possveis; no caso de acesso inferior, apenas um sistema Alcatel 1651 SM pode ser equipado por bastidor e no caso de acesso superior, os dois sistemas. Um sistema ADM Alcatel 1651 SM fornece duas interfaces de linha tica STM-4. As linhas ticas STM-4 so conectadas, diretamente, na frente dos ADMs. Os tributrios eltricos STM-1 dos sistemas ADM esto sempre conectados, atravs do mdulo especial SWP do bastidor ADM, com as interfaces normais eltricas STM-1 do mdulo SWP do Alcatel 1641 SX. O sistema ADM controlado por um sistema de gerenciamento de rede ou por um terminal craft local, que conectado, diretamente, ao equipamento ADM, aps a abertura das portas do bastidor. O Gerenciamento do ADM independente do Terminal Craft (CT) Alcatel 1641 SX e o sistema de Controle do Alcatel 1641 SM. Os alarmes Urgente e No-Urgente indicados pelos LEDs no equipamento ADM so transmitidos para as lmpadas L2 e L3 na Unidade Bastidor de Topo (TRU) do bastidor ADM. As interfaces de alarme dos ADMs so conectadas Placa de Alarme de Bastidor (RAB) do bastidor ADM. A indicao de alarme nos bastidores ADM independente do sistema crossconnect Alcatel 1641 SX e no controlada pelo software do CT; informaes detalhadas de alarme somente esto disponveis para as ADMs, atravs do acesso local de controle.

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Figura 4 "Layout" do Bastidor ADM (Acesso Superior) Com relao descrio e operao do ADM, vide Manual Tcnico e Manual do Operador que acompanham o Alcatel 1641 SX.

2.2 SUB-BASTIDOR IOS155

As Figuras 5 e 6 ilustram os sub-bastidores IOS155 totalmente equipados, para as aplicaes eltrica e tica. As placas CDB e SPB no pertencem ao sistema I/O155. A CDB faz parte do sistema de Gerao e Distribuio de Relgio e a SPB faz parte do sistema de Controle.

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Figura 5 Equipamento Sub-Bastidor I/O de 155 Mbit/s, Aplicao Eltrica

Posio

Designao Sub-bastidor I/O de 155 Mbit/s, no-equipado

Tipo IOS155

101 102 103 104 105-108 110-113 109 114 115 116 117, 118

Vazio Placa de Servidor DCC (opcional) Placa de Proteo Interna B Placa I/O de 155 Mbit/s eltrica 1) (redundante) ou vazio Placa I/O de 155 Mbit/s eltrica 2) ou vazio Placa de Proteo Externa 3) ou vazio Vazio Placa de Distribuio de Relgio Placa de Processador de Satlite Conversor
1)

DSB IPBB STM-1E STM-1E EPB

CDB SPB CONV3

Somente equipado com, pelo menos, um STM-1E ativo, no equipado em sub-bastidores no-protegidos Depende do nmero de portas requeridas Somente equipado com, pelo menos, um STM-1E

2) 3)

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Figura 6 Equipamento de Sub-Bastidor I/O de 155 Mbit/s, Aplicao tica

Posio

Designao Sub-bastidor I/O de 155 Mbit/s, no-equipado

Tipo IOS155

101 102 103 104 105-108 110-113

Vazio Placa de Servidor DCC (opcional) Placa de Proteo Interna B Vazio Placa I/O de 155 Mbit/s tica 1) Longo alcance ou Curto alcance ou vazio Vazio Placa de Distribuio de Relgio Placa de Processador de Satlite Conversor
1)

DSB IPBB

STM-1L STM-1S EPB CDB SPB CONV3

109, 114 115 116 117, 118

Depende do nmero de portas requeridas Equipamento combinado com STM-1E, somente nos sub-bastidores no protegidos

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2.3 SUB-BASTIDOR GEMINADO

A Figura 7 ilustra o cabeamento, no lado de trs, de um sub-bastidor geminado I/O155, necessrio entre os dois sub-bastidores associados. Esse cabeamento igual para I/O155-E e I/O155-O.

Figura 7 Cabeamento de um Sub-Bastidor Geminado I/O155, Conexes Internas

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A Figura 8 ilustra as conexes de cabos que conduzem para o lado de fora somente para o I/O155-O, sem qualquer cabeamento para a DSB opcional.

Figura 8 Cabeamento de um Sub-Bastidor Geminado I/O155-E, Conexes Externas

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O cabeamento da parte traseira de um sub-bastidor geminado I/O155-O, conduzindo para o lado exterior (Figura 9, na pgina a seguir), diferente somente quanto omisso das conexes das faixas de conectores X101 e X102. Essas so conexes entre EPBs e SWP que no so necessrias nas aplicaes ticas. Adicionalmente, esta figura ilustra um exemplo de cabeamento a partir de uma DSB opcional em direo s unidades STM-1 de outros subbastidores. Por razes de redundncia (vide Captulo Princpios da Operao os sub-bastidores IOS155 ), devem estar sempre combinados dentro de sub-bastidores geminados. Dessa maneira, possvel que um dos dois sub-bastidores associados contenha apenas as placas de redundncia IPBB, CDB, SPB e CONV.

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Figura 9 Cabeamento de um Sub-Bastidor Geminado I/O155-O, Conexes Externas

6-14

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3. DADOS TCNICOS

3.1 INTERFACE ELTRICA DE LINHA

Taxa de Transmisso Caractersticas eltricas Cdigo de transmisso Tipo de conexo Sinal de sada Atenuao de linha permissvel Caractersticas de sinal G.709 Percursos de Transmisso Portas por placa Portas por sub-bastidor geminado Redundncia 155 Mbit/s Em conformidade com Recomendao ITU-T G.703 CMI 75 , coaxial Onda quadrada, bipolar, 1.0 V 10% < 12.7 dB a 78 MHz Em conformidade com a Recomendao ITU-T

16 1 : N com N = 1 ... 8

3.2 INTERFACE DE LINHA TICA

3.2.1 PARMETROS GERAIS

Taxa de Transmisso Cdigo Caractersticas ticas Tipo de fonte Comprimento de onda longa distncia curta distncia Limiar ALS Conectores ticos Percursos de Transmisso Fibras por porta Portas por placa Portas por sub-bastidor geminado protegido no-protegido Redundncia 155 Mbit/s 20 ppm NRZ MLM 1280 ... 1335 nm 1261 ... 1360 nm + 4 dBm FC/PC, em frente da placa STM-1L/S

2 1 8 16 1+1

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3.2.2 INTERFACE DE LONGA DISTNCIA

Parmetros de Transmisso Potncia tica mx. lanada Potncia tica mn. lanada Largura de espectro RMS Taxa de extino Parmetros de Recepo Sensibilidade Sobrecarga Penalidade de percurso tico Parmetros de Linha Faixa de atenuao Disperso 0 dBm -4 dBm 4 nm 10 dB -344 dBm -10 dB 1.0 dB de 1 a 29 dB 185 ps/nm

3.2.3 INTERFACE DE CURTA DISTNCIA

Parmetros de Transmisso Potncia tica mx. lanada Potncia tica mn. lanada Largura de espectro RMS Taxa de extino Parmetros de Recepo Sensibilidade Sobrecarga Penalidade de percurso tico Parmetros de Linha Faixa de atenuao Disperso -8 dBm -14 dBm 7.7 nm 8.2 dB -29 dBm -8.0 dB 1.0 dB 0 ... 14 dB 96 ps/nm

3.3 INTERFACE MATRIZ

Taxa de Transmisso Caractersticas eltricas Tipo de conexo Tenso de sada Comprimento de linha permissvel Caractersticas de sinal 155 Mbit/s 75 , coaxial, assimtrica Onda quadrada, unipolar, 4.75 V ... 5.25 V 15 m Sinal GTI interno de sistema, estrutura igual Recomendao ITU-T G.709

6-16

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3.4 INTERFACES DE CONTROLE

AU - SPB Tipo de cabo Tipo de transmisso Taxa de transmisso Protocolo de transmisso (SP) SPM - Sistema I/O155 SPM - IOB155 SPB - EPB, IPB SPB - CONV, RIM Pares torcidos, quatro vezes, simtricos, blindados Serial 1 Mbit/s HDLC, sondagem (AU), Solicitao de Interrupo

Barramento-P, HDLC Barramento-S, I2C Barramento R, I2C

3.5 INTERFACE DE RELGIO

Tipo de conexo para sub-bastidores Frequncia do relgio transmitido clock Bit Relgio multi-quadro Blindada, em dois fios

155.52 MHz 166.67 Hz

3.6 CONSUMO DE POTNCIA

Tenso de alimentao Valor nominal Variao admitida Consumo de potncia (2 x IOS155 totalmente equipados) Tenso de Operao + U1 Valor nominal Consumo de potncia (2 x IOS155, totalmente equipados) Tenso de Operao -U2 Valor nominal Consumo de potncia (2 x IOS155, totalmente equipados) 48/60 V 38.4 ... 75 V 405 W, tp. 380 W

+ 5.6 V 3% Aprox. 320 W

+ 5.1 V 3% Aprox. 26 W

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3.7 CONDIES AMBIENTAIS

Condies ambientais Operao Transporte Armazenagem em conformidade com ETS 300 019-1 300 019-1-3, Classe 3.1 300 019-1-2, Classe 2.3 300 019-1-1, Classe 1.1

4. PRINCPIOS DE OPERAO
As descries a seguir so baseadas nas Figuras 12 e 13, que ilustram os blocos e as partes funcionais dos sub-bastidores I/O equipados IOS155-E e IOS155-O. O fundo das partes que no pertencem ao sistema I/O155 est sombreado de cinza.

4.1 RECEPO

4.1.1 ENTRADA DO SINAL CMI

At oito sinais STM-1 so recebidos, via Painel de Ligaes da Estao (SWP), nas entradas das portas PORT1 de cada Placa de Proteo Externa (EPB). A EPB pode comutar cada um desses oito sinais para um percurso adicional reserva, se o percurso associado dentro dos subbastidores no estiver disponvel, p.ex, devido a uma falha ou desconexo da placa I/O STM1E. O comando de comutao est submetido ao sistema de Controle via barramento-S e pela Interface do Sistema de Controle ASIC (CSIFA), imediatamente aps a falha de percurso ter sido detectada. Alm da funo de comutao, a EPB apresenta os sinais STM-1, de forma transparente, para as conexes de interface INTFI ou, se necessrio, para a conexo da interface reserva (proteo) PROIFI. Ali, os sinais so distribudos para o STM-1E via painel traseiro. O sinal da entrada de dados DIEP igual aos sinais das interfaces INTFI e PROIFI, respectivamente. A EP representa a fonte de dados da EPB. A Placa Baby Eltrica (EBB) termina a linha e amplifica o sinal de entrada STM-1 para o nvel requerido. O relgio de recepo derivado e uma possvel falha de sinal detectada. Junto com o relgio de Recepo RC, o sinal STM-1 transferido para o PETRA ASIC como um sinal paralelo de quatro bits-nibble .

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4.1.2 ENTRADA DO SINAL TICO

At oito linhas ticas so conectadas, diretamente, Placa Baby tica (OBB) atravs de conectores ticos na parte frontal das placas STM-1L ou STM-1S. At quatro dessas linhas podem ser conexes ativas, at quatro podem ser providas para proteo. A Placa de Proteo Interna B (IPBB) capaz de conectar diretamente cada sada STM-1L/S, a cada uma das quatro sadas GTI para o sistema Matriz. Esse princpio uma combinao de proteo de linha e de equipamento. A OBB converte o sinal tico em um sinal eltrico STM-1 e o amplifica para o nvel requerido. O relgio de recepo derivado e uma possvel falha de sinal detectada. Junto com o relgio de Recepo RC, o sinal STM-1 transferido para o ASIC PETRA como um sinal paralelo de quatro bits-nibble .

4.1.3 PROCESSAMENTO DO SINAL DE RECEPO

O PETRA ASIC fornece sincronizao de quadro, desembaralhamento e distribuio dentro dos bytes Os . bytes so separados de acordo com o seu contedo e submetidos junto com o respectivo endereo. Bytes de preenchimento e bytes de ponteiro so finalizados. O relgio de Recepo RC comparado com o relgio de Sistema SC, adicionando-se as informaes de preenchimento necessrias. Isto verdade somente para a parte de payload e no para a parte de overhead logo, enganos so possveis quando se insere ; bytes de overhead dentro do sinal GTI. Os valores do ponteiro so modificados para ajustar diferenas de fase entre RC e SC. Os ltimos N-bits so usados para a avaliao, no lado da transmisso, de acordo com as informaes de verificao. O sinal GTI de quadro bits-nibble convertido, no Circuito Serial/Paralelo SPC, aos fluxos de dados seriais idnticos DOxIPA e DOxIPB, onde x est de 1 a 8 ou P (Proteo) e IP est para a IPBB de destino. O Fluxo A transmitido para a IPBB do mesmo sub-bastidor; o fluxo B, via Conector de Extenso IEC IPBB, transmitido para a IPBB do sub-bastidor associado. Cada uma das duas IPBBs possuem uma capacidade total de comutao para os dois subbastidores, fornecendo, assim, uma redundncia de comutao 1+1, juntamente com as duas matrizes iguais A e B. No I/O155-E, a IPBB fornece para a EPB a funo de comutao inversa. Um sinal desviado DOPIP re-inserido na posio inicial do fluxo de dados de oito sinais GTI DMO por cada subbastidor para o sistema Matriz. O comando de controle submetido via barramento-S e CSIFA, como na EPB. No I/O155-O, a IPBB comuta para o sistema Matriz quaisquer quatro sinais dos oito sinais GTI DOxIP como um fluxo de dados DMO. O controle de comando submetido via barramento-S e CSIFA.

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4.2 TRANSMISSO

4.2.1 PROCESSAMENTO DO SINAL DE TRANSMISSO NO IOS155E

Na direo da transmisso, um fluxo de dados de 16 sinais seriais GTI chega de cada uma das duas matrizes redundantes. Na IPBB ele dividido em dois fluxos de dados, um para o mesmo sub-bastidor e o outro para o sub-bastidor associado trocado via Conector de Extenso (IEC) da IPBB. Com uma comutao de proteo existente, a IPBB e a EPB atuam reversamente para a direo da recepo. Os sinais seriais GTI DIxIP, comutados at o fim de forma transparente para o SPC, so submetidos ao Conversor Duplex para Simplex ASIC (DTSCA) como fluxos de quatro bits-nibble O DTSCA restaura o formato . nibble correto antes da avaliao dos N-bits inseridos no lado da recepo. Baseado nessa avaliao, o DTSCA seleciona um dos dois sinais GTI para submisso ao PETRA ASIC. O PETRA ASIC adiciona as informaes de overhead compondo, assim, o sinal de , transmisso STM-1. Esse sinal embaralhado e submetido EBB como um sinal de quatro bits-nibble O relgio . de Transmisso TC derivado do relgio de Sistema SC. A EBB gera um fluxo de dados seriais codificados CMI a partir do sinal nibble e o amplifica ao nvel de sada requerido. Uma perda de sinal detecttada. Os sinais de sada 8 + 1 DOEP de todos os STM-1E so submetidos, via painel traseiro, s entradas INTFO ou PROIFO, onde um possvel sinal de proteo atribudo para a sada correta PORTO.

4.2.2 PROCESSAMENTO DO SINAL DE TRANSMISSO NO IOS155O

Na direo da transmisso, um fluxo de dados de oito sinais seriais GTI chega de cada uma das duas matrizes redundantes. Na IPBB o fluxo de dados dividido em dois fluxos de dados de quatro sinais, comutando cada sinal para qualquer uma das oito sadas por sub-sub-bastidor. Um dos fluxos de dados destinado para seu prprio sub-bastidor e o outro trocado, via IEC, com o sub-bastidor associado. O processamento nos ASICs DTSCA e PETRA o mesmo descrito na Seo 4.2.1. Depois, o sinal e o relgio de Transmisso TC so submetidos OBB. A OBB gera o sinal tico transmitido pelo conector tico, na parte da frente do STM-1L/S.

4.3 CONTROLE DE SUB-BASTIDOR

O controle de sub-bastidor faz parte do sistema de Controle, tratado em uma descrio funcional separada. Apenas as informaes necessrias para conexo com o sistema I/O155 esto includas aqui. O sub-bastidor controlado pela Placa de Processador de Satlite (SPB), que recebe os comandos de controle da Unidade Administrativa AU. As SPBs so encadeadas AU via
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barramento-AU e so acessadas pela AU com seus respectivos endereos, configurados pelo comutador DIP no mdulo RIM da ligao do painel traseiro. As duas SPBs de um sub-bastidor geminado operam redundantemente, isto , cada SPB pode assumir o controle dos dois subbastidores, de forma independente. A SPB acessa o nvel de controle mais baixo dos sub-bastidores, que - dependendo da amplitude da tarefa de controle - ou um Elemento de Processamento da Placa de Usurio (UBPE) nas placas STM-1, via barramento-P (quatro-fios, HDLC), ou um ASIC da Interface do Sistema de Controle CSIFA na EPB e IPBB, via barramento-S (trs-fios, I2C), ou um Inventrio Remoto RK na CDB, CONV3 e nas ligaes do painel traseiro, via barramento-R (trs-fios, I2C).

O barramento-P e o barramento-S esto disponveis duas vezes em cada sub-bastidor, onde o barramento A disparado pela SPB no mesmo sub-bastidor e o barramento B pela SPB no sub-bastidor associado. Ambos os sistemas de barramento so separados, isto , UBPE e CSIFA so fornecidos com duas conexes de barramento. Um par de barramento-S C e D no so usados no sistema I/O155. O barramento-R est disponvel somente uma vez por subbastidor, mas alm disso, pode ser operado pela SPB do sub-bastidor associado.

Figura 10 Redundncia de Controle no Sub-Bastidor Geminado

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4.4 DISTRIBUIO DE RELGIO

A distribuio de relgio faz parte do sistema de Gerao e Distribuio de Relgio, tratada em uma descrio parte. Somente as informaes necessrias para a conexo com o sistema I/O155 esto includas aqui. A Placa de Distribuio de Relgio (CDB) recebe a CI do relgio de sistema de 155.52 MHz, modulado com o relgio multiquadro de 166.67 Hz da Placa de Relgio Mestre (MCB) atravs de um cabo blindado de dois fios. As duas CDBs de um sub-bastidor geminado operam com redundncia, isto , cada CDB executa a distribuio de relgio para os dois sub-bastidores. O Circuito de Distribuio de Relgio IC (CDC) fornece um total de 24 sinais de relgio no sistema I/O155. Os sinais CO1 ... CO12 so distribudos no mesmo sub-bastidor; os sinais CO13 ... CO24 so permutados com o sub-bastidor associado atravs de cabos blindados de dois fios. O Circuito de recepo de relgio e Quadro IC (CFC) nas placas STM-1 e na IPBB recebe o sinal de relgio CO das duas CDBs e demodula o relgio multiquadro de 166.67 Hz. Adicionalmente, so gerados o relgio de meio- byte ( nibble clock de 38.88 MHz e o relgio ) de quadro de 8 kHz.

4.5 FONTE DE ALIMENTAO

Cada IOS155 contm dois Conversores CONV, que alimentam as outras placas do sub-bastidor com duas tenses de operao U1A,B e U2A,B. Por questes de redundncia, existe um conjunto dual de sadas U1 e U2. Os Conversores so conectados, via fusveis no painel de fusvel, s tenses de alimentao -UBA, -UBB (-48 V ou -60 V) e +UB (Retorno de Bateria). As tenses de sada so U1A,B = +5,6 V e U2A,B = -5.1 V. A Figura 11 ilustra as reas de alimentao dos diferentes conversores. CONV#1 e CONV#3 alimentam as placas do lado direito dos seus prprios sub-bastidores; CONV#2 alimenta as placas esquerda, ambas do seu prprio bastidor e do bastidor associado. CONV#4 conectado a todas as placas e - se algum conversor apresentar falha - assume a alimentao dessa rea sem interrupo. Em ambos os casos, a ligao do conversor esquerda, ilustrada nas Figuras 12 e 13 na frente, igual: as tenses de operao U1A e U2A so diretamente conectadas s ligaes do painel traseiro. A conexo dos conversores direita, ilustrado nas Figuras 12 e 13 atrs, diferente, dependendo de onde eles sero comutados como CONV#2 ou CONV#4. Suas sadas de tenso de operao U1AB e U2AB so conectadas ao painel traseiro. Quando comutadas como CONV#2, essas sadas so conectadas, via cabos, s conexes U1AA e U2AA e quando comutadas como CONV#4, s conexes U1B e U2B (nos dois sub-bastidores). As tenses normais de operao U1A ou U1AA e U2A ou U2AA nas placas so separadas das tenses de operao U1A e U2B com redundncia por diodos Schottky .

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Figura 11 reas de Fonte de Alimentao no Sub-Bastidor Geminado, ilustrado para IOS155-E A tabela a seguir estabelece os smbolos para as conexes de operao e de alimentao no painel traseiro. Smbolo +UB -UBA -UBB U1B U1AB U2AB U2B U1AA U2AA Explicao Retorno de Bateria -48/60 V, seo A dos disjuntores -48/60 V, seo B Entrada de redundncia U1 Sada U1 do CONV#2 respect. CONV#4 Sada U2 do CONV#2 respect. CONV#4 Entrada de redundncia U2 Entrada U1 para rea de fonte de alimentao CONV#2 Entrada U2 para rea de fonte de alimentao CONV#2

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Descrio Funcional

Alcatel 1641 SX
Sistema Cross Connect Sncrono 4-3-1

Sistema de Entrada/Sada de 140 Mbits

3AL 68848 ACAA - Edio 01 / 07.1999

ndice

1. 2.

Aplicao........................................................................................................................................... 1 Projeto Mecnico .............................................................................................................................. 4 2.1 2.2 Sub-Bastidor IOS140 ................................................................................................................. 4 Sub-Bastidor Duplo.................................................................................................................... 5

3.

Dados Tcnicos ................................................................................................................................ 5 3.1 3.2 3.3 3.4 3.5 3.6 3.7 Interface de Linha ...................................................................................................................... 5 Interface Matriz .......................................................................................................................... 6 Interfaces de Controle ............................................................................................................... 6 Interface de Relgio CDB - CFC ............................................................................................... 6 Consumo de Potncia ............................................................................................................... 7 Formato da Transmiso - Interfaces Internas ........................................................................... 7 Condies Ambientais ............................................................................................................... 7

4.

Princpios de Operao..................................................................................................................... 8 4.1 Funo de Transmisso ............................................................................................................ 8 Placa de Proteo Externa EPB......................................................................................... 8 Placa I/O IOB140................................................................................................................ 9 Placa de Extenso ETB.................................................................................................... 10 Placa de Proteo Interna ................................................................................................ 10

4.1.1 4.1.2 4.1.3 4.1.4 4.2 4.3 4.4 4.5

Sincronizao .......................................................................................................................... 11 Controle de Sub-Bastidor......................................................................................................... 11 Interfaces de Teste .................................................................................................................. 13 Superviso ............................................................................................................................... 13 Sinais Plesicronos .......................................................................................................... 13 Sinais Sncronos............................................................................................................... 14

4.5.1 4.5.2 4.6

Fonte de Alimentao .............................................................................................................. 16

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1. APLICAO
O sistema de Entrada/Sada de 140 Mbit/s (I/O140) faz parte do sistema sncrono CrossConnect Digital (DXC) Alcatel 1641 SX e representa a interface entre os sinais digitais plesicronos de 140 Mbit/s e o sistema Matriz. A Figura 1 representa a posio do sistema I/O140 dentro do DXC.

Figura 1 Estrutura do DXC Alcatel 1641 SX

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Na direo de recepo, o sistema I/O140 termina os sinais plesicronos recebidos enviados para as portas de 140 Mbit/s (a interface bidirecional no lado da linha) e os converte em sinais sncronos que possuem o formato do quadro GTI. Esses sinais so, ento, transmitidos para o sistema Matriz, onde os diversos sinais contidos no sinal GTI so conectados em cruzamento. Na direo da transmisso, o I/O140 converte os sinais sncronos em sinas plesicronos de 140 Mbit/s. Por questes de segurana da transmisso, o I/O140 consiste de um sub-bastidor duplo, onde cada sub-bastidor pode processar at quatro sinais de 140 Mbit/s. Com relao transmisso, esto disponveis por sub-bastidor 4+1 percursos de transmisso. Se ocorrer uma interferncia, toda conexo pode ser re-roteada. Uma redundncia 1+1 est disponvel para a conexo com a Matriz; cada sinal GTI transmitido para Matriz A e B.

Figura 2 Diagrama de Bloco do IOS140

7-2

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A Figura 2 ilustra o sistema I/O140, que consiste da Placa de Proteo Externa (EPB), da Placa de Entrada/Sada de 140 Mbit/s (IOB140), da Placa de Extenso (ETB), da Placa de Proteo Interna (IPB) e do Conversor (CONV). Todas as placas so controladas e supervisionadas pela Placa de Processador de Satlite (SPB). Adicionalmente, a SPB fornece a interface para a Unidade Administrativa (AU), que controla e supervisiona os sub-bastidores. As placas SPB e CDB no pertencem ao sistema I/O140, embora elas estejam dentro do subbastidor de Entrada/Sada de 140 Mbit/s (IOS140). A SPB pertence ao sistema de Controle e a CDB pertence ao sistema de Gerao e Distribuio de Relgio. Para o entendimento dessa descrio funcional necessrio fazer a diferenciao das seguintes expresses: O termo sistema I/O140 representa uma definio lgica da funcionalidade; ele no pode estar diretamente relacionado configurao de hardware Este sistema descrito. . O termo Sub-bastidor de Entrada/Sada de 140 Mbit/s, abreviado IOS140, representa uma definio mecnica, compreendendo a montagem da metade do sub-bastidor duplo com suas placas. Em adio s placas especficas necessrias funo de transmisso, o IOS140 contm placas que so atribudas ao sistema de controle e de distribuio de relgio. Esse sub-bastidor descrito nas respectivas Instrues Operacionais. O termo Sub-bastidor Duplo I/O140 tambm representa uma definio mecnica. Um sub-bastidor duplo I/O140 consiste de dois subbastidores associados IOS140, que so acoplados e comutados para redundncia.

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2. PROJETO MECNICO
Com relao s informaes relativas ao projeto mecnico de todo o DXC, veja Registro 1, Viso do Sistema.

2.1 SUB-BASTIDOR IOS140

A Figura 3 ilustra o sub-bastidor IOS140 totalmente equipado. As placas CDB e SPB esto sombreadas de cinza porque elas no pertencem ao sistema I/O140.

Figura 3 Sub-Bastidor IOS140 equipado

Posio

Designao Sub-bastidor I/O de 140 Mbit/s

Tipo IOS140

101 102, 104, 113, 115 103, 105, 114, 116 106 107 108, 109 110 111
7-4

Vazio Placa I/O de 140 Mbit/s ou vazio Placa de Extenso ou vazio Placa I/O de 140 Mbit/s (redundante) ou vazio 1) Placa de Extenso (redundante) ou vazio 2) Vazio Placa de Proteo Externa ou vazio 2) Placa de Distribuio de Relgio EPB CDB
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IOB140 ETB IOB140 ETB

112 117 118, 119

Placa de Proteo Interna Placa de Processador de Satlite Conversor

1) 2)

IPB SPB CONV3

Dependendo do nmero de portas requeridas Somente disponvel se, pelo menos, uma IOB140 ativa foi equipada

2.2 SUB-BASTIDOR DUPLO

Devido s questes de redundncia, os sub-bastidores IOS140 sempre devem ser combinados dentro de sub-bastidores duplos. Isto tambm verdadeiro, se forem requeridas somente quatro portas (ou menos) de 140 Mbit/s. possvel que um dos dois sub-bastidores associados no contenha uma EPB, uma ETB ou uma IOB140, mas apenas as placas redundantes IPB, CDB, SPB e CONV.

Figura 4 Cabeamento de um Sub-Bastidor Duplo I/O140, Conexes Internas As Figuras 4 e 5 ilustram o cabeamento, no lado de trs, de um sub-bastidor duplo. A Figura 4 apresenta o cabeamento necessrio entre os dois sub-bastidores associados, enquanto que a Figura 5 mostra as conexes de cabos que conduzem para a parte externa.

Figura 5 Cabeamento de um Sub-Bastidor Duplo I/O140, Conexes Externas

3. DADOS TCNICOS

3.1 INTERFACE DE LINHA

Taxa de Transmisso Caractersticas eltricas Caractersticas de sinal T G.751
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139.264 Mbit/s (plesicronos) Em conformidade com Recomendao ITU-T G.703 Transparente (sinal fonte) ou em conformidade com a Recomendao ITU-

Cdigo de transmisso Portas por IOB 140 Portas por sub-bastidor duplo Redundncia

Inverso de Marca Codificada, CMI 1 18 1 : N com N = 1 ... 4

3.2 INTERFACE MATRIZ

Taxa de Transmisso Tipo de Conexo Sinal de Sada Comprimento de linha permissvel 15 m Caractersticas de sinal Cdigo de transmisso Portas por sub-bastidor duplo Redundncia Sinal de sistema interno STM-1, mx. de 64 VC-12 Binrio 16 1+1 155.520 Mbit/s (sncronos) 75 , coaxial Unipolar, 4.75 ... 5.25 V, onda quadrada

3.3 INTERFACES DE CONTROLE

Sistema de controle - SPB Tipo de cabo Tipo de transmisso Velocidade de transmisso Protocolo de transmisso SPB - Sistema I/O140 SPB - ETB SPB - EPB, IPB SPB - CONV, RIM ETB - IOB140 Par torcido, balanceado, blindado Serial 500 kbit/s HDLC, sondagem (AU), Solicitao de Interrupo

Barramento-P, HDLC Barramento-S, I2C Barramento-R, I2C Barramento-I2C (interno)

3.4 INTERFACE DE RELGIO CDB - CFC

Relgio de Bit Relgio multi-quadro
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155.520 MHz 166.67 Hz

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3.5 CONSUMO DE POTNCIA

Tenso de alimentao Valor nominal Variao admitida Tenso de Operao U1 Valor nominal Variao Consumo de potncia Tenso de Operao U2 Valor nominal Variao Consumo de potncia 48 ... 60 V DC 38.4 ... 75 V DC

+ 5.6 V + 5.43 ... + 5.77 V 910 mA

- 5.1 V - 5.25 ... - 4.95 V 650 mA

3.6 FORMATO DA TRANSMISO - INTERFACES INTERNAS

EPB IOB140 - ETB ETB - IPB 139.164 Mbit/s (plesicronos) Sinais GTI 4 x 39 Mbit/s (sncronos) ou Sinais 16 x 8 Mbit/s (plesicronos) Sinal GTI de 155.520 Mbit/s (sncrono)

3.7 CONDIES AMBIENTAIS

Condies ambientais Operao Transporte Armazenagem Em conformidade com ETS 300 019-1 300 019-1-3, Classe 3.1 300 019-1-2, Classe 2.3 300 019-1-1, Classe 1.1

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4. PRINCPIOS DE OPERAO
Este captulo descreve em detalhe, as diferentes partes e funes do sistema I/O140. As descries a seguir so baseadas na Figura 9, que ilustra os blocos e as partes funcionais de um sub-bastidor I/O IOS140. A cor de fundo das partes que no pertencem ao sistema I/O140 cinza.

4.1 FUNO DE TRANSMISSO

4.1.1 PLACA DE PROTEO EXTERNA EPB

A Placa de Proteo Externa (EPB) contm oito portas, quatro das quais alocadas no sistema I/O140, no mximo. Cada um dos sinais digitais aplicados s portas 1 ... 4 atenuado, na direo da recepo, na EPB em aprox. 6 dB e submetido via INTFI 1 ... 4 s Placas I/O de 140 Mbit/s (IOB140). Uma falha de linha ou uma interferncia ocorrendo no percurso de transmisso do IOS140, rerotea o sinal sobre o percurso de transmisso redundante PROIFI. Devido redundncia 1:4, um, no mximo, dos quatro sinais que chegam, pode ser re-roteado para a linha de redundncia. O comando de comutao dado via barramento-S e ASIC da Interface do Sistema de Controle (CSIFA) do sistema de Controle, logo que tenha sido detectada a falha de um percurso de transmisso. Alm da funo de comutao, a EPB transmite, de forma transparente sobre o IOB140, os sinais digitais recebidos nas portas. Na direo da transmisso, cada um dos sinais digitais transferidos da IOB140 via INTFO 1 ... 4 ou PROIFO, atenuado em aprox. 3 dB. Essa atenuao melhora as caractersticas de reflexo do sinal de sada. Um sinal re-roteado na direo da transmisso re-inserido pela EPB no fluxo de dados, na posio correta, e transmitido para a linha via porta. Os sinais eltricos transmitidos e recebidos correspondem Recomendao ITU-T G.703. Entretanto, a blindagem de linha na entrada/sada das interfaces foi conectada terra. O "jitter" admissvel, segundo as Recomendaes ITU-T G.783 e G.823, encontrada. Em conformidade com a Recomendao ITU-T G.751, os sinais plesicronos de 139.264 Mbit/s podem ser estruturados ou transparentes.

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4.1.2 PLACA I/O IOB140

O IOS140 contm at cinco IOB140, onde uma placa redundante assegura a transmisso como redundncia, no caso de uma falha do percurso de transmisso. Como afirmado no Captulo 4.1.1, cada uma das IOB140 ativas recebe da EPB um sinal digital plesicrono na taxa de bit de 139.264 Mbit/s. O multiplexador/demultiplexador de 140-Mbit/s (MDX140) transfere o sinal que entra de cdigo CMI em um sinal binrio. Atravs da converso de serial para paralelo, criado um sinal 4 x 34 Mbit/s. A converso do sinal que entra para o formato 4 x 34 Mbit/s requer um relgio de 34 MHz, que gerado pela diviso do relgio receptor derivado do sinal de entrada. Se o sinal de entrada consistir de um bloco monoltico de 140 Mbit/s ou de um sinal multiplex de 140 Mbit/s a ser comutado de ponta a ponta como bloco, o sistema de Controle ativa o modo SDH. O sinal de entrada 4 x 34 Mbit/s do MDX140 convertido de paralelo para serial no EXT-MPASIC (Extrao-Mapeamento-ASIC) e mapeado em um container sncrono C-4. Esse container mantm o sinal de entrada plesicrono e os bits de justificao, ajustando o sinal til para a velocidade do container O . container C-4 transferido dentro do Container Virtual VC-4 pela gerao do VC-4-POH e dentro de uma Unidade Domstica DU-4 pela adio do ponteiro. A gerao do SOH, contendo apenas a Palavra de Alinhamento de Quadro (FAW) e dois bits de justificao, apresenta um sinal GTI. Uma outra converso de serial para paralela gera o sinal nibble 4x39 Mbit/s RXUSTM1, que transmitido para a Placa de Extenso (ETB). A gerao do sinal nibble 4x39 Mbit/s requer um relgio de 39 MHz, que vem da ETB (vide Captulo 4.2). Se os sinais de 2 Mbit/s contidos no sinal multiplex de 140 Mbit/s forem comutados totalmente em separado, o sistema de Controle desativa o modo PDH. Nesse modo, o sinal 4x34 Mbit/s do MDX140 convertido de paralelo para serial no EXT-MP, convertido no demultiplexador 140/34 e 34/8 para os 16 sinais de 8 Mbit/s RX8D 1 ... 16 e transferidos para a ETB. Os clocks de 8 MHz necessrios para a converso dos dezesseis sinais de 8 Mbit/s, derivam do relgio de 34 MHz do MDX140 e so transferidos para a ETB como RX8CL 1 ... 16. Na direo da transmisso, a IOB140 recebe tanto os 16 sinais plesicronos de 8 Mbit/s TX8D1 ... 16 da ETB, como os sinais nibble 4x16 Mbit/s TXUSTM-1. A multiplexao do sinais plesicronos de 8 Mbit/s em um sinal 4 x 34 Mbit/s (modo PDH) executada no EXT-DM-ASIC (Extrao-Desmapeamento-ASIC). Atravs do desmapeamento, o sinal nibble sncrono convertido em um sinal plesicrono 3x34 Mbit/s (modo SDH) no EXT-DM. O sinal recebido do EXT-DM convertido no MDX140 para um sinal serial de 140 Mbit/s atravs da multiplexao e transmitido para a EPB depois de sua converso para o cdigo CMI. O relgio de 39 MHz requerido para o mapeamento e desmapeamento do sinal sncrono, o quadro de 8 kHz e o relgio multiquadro de 166.67 Hz so fornecidos pela ETB. Com relao gerao do sinal de sada de 140 Mbit/s, um relgio de 140 MHz criado no PLL140 e transmitido para o MDX140. O MDX140 deriva desse relgio, o relgio de transmisso de 34 MHz, requerido para o desmapeamento. O PLL140 controlado pela diferena entre o relgio de transmisso no EXT-DM e o relgio receptor no EXT-MP.

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4.1.3 PLACA DE EXTENSO ETB

O IOS140 contm tantas ETBs quanto IOB140s, onde uma placa redundante assegura a transmisso. Cada uma das ETBs ativas recebe da IOB140 indicada para isso, o sinal sncrono RXUSTM1 (modo SDH) ou os sinais plesicronos de 8 Mbit/s RX8D1 ... 6 (modo PDH). No modo SDH, a ETB converte o sinal de dados sncronos do formato nibble para dois sinais seriais GTI iguais na taxa de bit de 155.520 Mbit/s. Para alcanar uma redundncia 1+1, a ETB transmite um dos dois sinais iguais para a Placa de Proteo Interna (IPB) do mesmo subbastidor. O outro sinal transmitido para aquela IPB via painel traseiro e via feixes de conectores da ETB do sub-bastidor associado. No modo PDH, os 16 sinais plesicronos de 8 Mit/s so convertidos em 64 sinais de 2 Mbit/s, atravs da demultiplexao nos oito circuitos de Mapeamento/Desmapeamento S2231 TUG22**. O mapeamento dos sinais de 2 Mbit/s nas Unidades Domsticas DU-12 tambm acontece ali. Quatro DU-12 ao mesmo tempo so convertidas para um TUG-22** (Grupo de Unidade Tributria TUG-22**). O Mixer (Multiplexador Sncrono) insere o TUG-22** no quadro GTI. O sinal 4x34 Mbit/s gerado no Mixer corresponde ao formato do sinal RXUSTM1. Ele convertido no Conversor Serialpara-Paralelo (SPC) em dois sinais seriais iguais do formato GTI e transmitidos - como no modo SDH - para a IPB do mesmo sub-bastidor e para aquela do sub-bastidor associado. Na direo da recepo, a ETB recebe das duas IPBs do sub-bastidor duplo dois sinais seriais GTI iguais, que so convertidos no SPC em um sinal 4x39 Mbit/s cada. O ASIC do Conversor Duplex para Simplex (DTSCA) seleciona um dos dois sinais, conectando-o diretamente ao Mixer. Com relao seleo do sinal ativo, a FAW contida nos SOHs dos sinais sncronos e o ponteiro da DU-12 ou da DU-4 so avaliados (veja os detalhes no Captulo 4.5.2). A comutao pode ser forada por um comando de comutao do sistema de Controle. Se o sinal GTI selecionado consistir de sinais que tenham de ser comutados de ponta a ponta, de forma separada, o Mixer converte o sinal em 16 TUG-22**, atravs da demultiplexao, e transmite os 16 sinais para os 8 S2231 (modo PDH). Os sinais que tm de ser comutados de ponta a ponta de forma fechada, so transmitidos para a IOB140 (modo SDH) como sinal GTI 4x39 Mbit/s. O desmapeamento do TUG-22** em sinais plesicronos de 2 Mbit/s acontece no S2231. Aps a multiplexao em sinais plesicronos de 8Mbit/s, eles so transmitidos para a IOB140. Os oito S2231 recebem os clocks de 8 MHz RX8CL1 ... 16 como clocks receptores da IOB140. Na direo da transmisso, os sinais so sincronizados ao relgio TX8CL140, gerado no EXT-DM. O Mixer fornece os clocks que so necessrios para a converso dos sinais plesicronos em sinais sncronos com destino ao S2231. Os clocks para o Mixer e para os mdulos SPC e DTSCA so fornecidos pelo Circuito de recepo de relgio e Quadro (CFC). Com exceo do relgio do sistema de 155 MHz, o Mixer transfere os clocks - levemente modificados - para a IOB140.

4.1.4 PLACA DE PROTEO INTERNA

A Placa de Proteo Interna (IPB) representa a parte de contador para a EPB no lado interno do sistema, em direo ao sistema Matriz. Se ocorrer uma interferncia em um percurso de
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transmisso do IOS140, o sinal de sada e entrada da EPB e da IPB re-roteado para o percurso reserva redundante e inserido no fluxo de dados na posio correta no outro lado do IOS140. Ambas as operaes de comutao so ativadas atravs do comando de comutao do sistema de Controle. Durante a operao tranquila, cada uma das IPBs transfere os oito sinais das ETBs ativas para a Cpia Matriz indicada.

4.2 SINCRONIZAO
A converso dos sinais de dados plesicronos em sinais de dados sncronos dos vrios nveis hierrquicos requer diferentes clocks sncronos. Esses clocks so fornecidos pelos Circuitos de recepo de relgio e Quadro (CFC), integrados nas ETBs e IPBs. Embora os CFCs e as Placas de Distribuio de relgio (CDB) pertenam ao sistema de Gerao e Distribuio de relgio, elas so explicadas, por razes compreensveis, nesta descrio. Os CFCs recebem de cada uma das CDBs um Relgio de Bit do sistema de 155.520 MHz balanceado, modulado com um relgio multiquadro de 166.67 Hz. Um dos dois clocks selecionado pelo CFC. Se esse relgio estiver com defeito, o CFC automaticamente comuta para outro relgio, p.ex., quando da troca de uma CDB. O CFC deriva do relgio modulado selecionado, o Relgio de Bit do sistema de 155.520 MHz desmodulado, o clock nibble de 38.88 MHz e os clocks de quadro de 2 kHz, 8 kHz e 166.67 Hz. O CFC na ETB no supre apenas seu prprio mdulo com os clocks requeridos para sincronizao, mas tambm os mdulos da IOB140.

4.3 CONTROLE DE SUB-BASTIDOR

O sistema I/O140 controlado pelo sistema de Controle, parcialmente alojado no mesmo subbastidor, mas com uma descrio funcional separada. Este captulo descreve somente aquelas funes necessrias ao entendimento da operao do I/O140.

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Figura 6 Redundncia do Controle A Figura 6 ilustra a estrutura redundante das unidades de controle. Os dois sub-bastidores do IOS140 so controlados pelas Placas de Processador de Satlite (SPB), que recebem os comandos de controle do Sub-Bastidor da Unidade Administrativa (AUS-S). As SPBs de um sub-bastidor duplo operam de forma redundante, isto , a falha de uma SPB ativa faz com que a SPB redundante assuma o controle do sub-bastidor duplo. Interface de Controle entre AU e SPB A conexo entre a AU e as SPBBs realizada por um barramento-AU duplo (HDLC, Controle de Enlace de Dados de nvel Mais Alto). As SPBBs dos diferentes sub-bastidores so integradas ao barramento em uma cadeia de margarida e so sondadas pelos seus endereos a partir da AU. Esse endereo pr-definido pelos comutadores DIP, localizados no Mdulo Inventrio Remoto (RIM) do painel traseiro. Interface de Controle entre SPB e ETB / IOB140 As SPBs do sub-bastidor duplo so conectadas ao Elemento Processamento da Placa de Usurio (UBPE) na ETB, atravs de um barramento-P (HDLC) cada uma. Como a IOB140 no pode acessar as SPBs diretamente, os UBPEs das ETBs controlam suas prprias placas e a IOB conectada a eles. A conexo feita via dois barramentos-I2C redundantes. O CSIFA na IOB140 converte os dados seriais do UBPE para dados paralelos, transferindo-os para mdulos individuais. As linhas do barramento-I2C so conexes de ponta a ponta e no so iguais ao barramento-S. Interface de Controle entre SPB e EPB / IPB So fornecidos dois barramentos-S (I2C) por sub-bastidor, conectando o CSIFA da EPB e a Interface-I2C da IPB s duas SPBs do sub-bastidor duplo. Um barramento realiza a conexo
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para a SPB do mesmo sub-bastidor, enquanto que o outro realiza a conexo SPB do subbastidor duplo. O CSIFA ou a Interface-I2C seleciona o barramento ativo e transfere para os mdulos, em paralelo, as informaes seriais de controle. Interface de Controle entre SPB e RI, CONV, CDB Os Mdulos Inventrio Remoto (RIM) na CDB, o CONV e o painel traseiro so controlados via barramento-R. Existe somente um barramento-R por sub-bastidor; ele pode, entretanto, ser servido por uma SPB do sub-bastidor vizinho.

4.4 INTERFACES DE TESTE

Para fins de teste, dois soquetes de teste (coax) so fornecidos na frente da IOB140, onde o sinal plesicrono de entrada ou sada IOB140 pode ser interceptado e verificado, com relao a erros. A tenso de sada nos soquetes de teste mede: 150 mVop 20%; coaxial Esse nvel vlido para o sinal de entrada na atenuao de linha mx. admissvel. Um curto-circuito nos soquetes de teste no causa falha no sinal de transmisso.

4.5 SUPERVISO
Com a finalidade de assegurar um padro alto de transmisso dentro do I/O140, os sinais sncronos e plesicronos so verificados nos diferentes nveis. O sistema de Controle informado assim que uma falha de transmisso detectada pelo sistema e toma as providncias adequadas para assegurar a transmisso livre de erros. Se o sistema detectar uma Perda de Sinal (LOS), ele insere o Sinal de Indicao de Alarme (AIS) no sinal, ao invs dos dados do usurio.

4.5.1 SINAIS PLESICRONOS

O sistema fornece os sinais digitais plesicronos na direo da recepo em cada nvel hierrquico (PCS - Superviso Plesicrona do sinal de 140 / 34 / 8 / 2 Mbit/s). Os seguintes erros so supervisionados:
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LOF AIS D-Bit / RA

Perda de Quadro Sinal de Indicao de Alarme Final remoto de alarme urgente / Alarme Remoto
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N-Bit LOS BER

Final remoto de alarme no-urgente Perda de Sinal (somente sinal de 140 Mbit/s) Taxa de Erro de Bit

O sistema detecta LOS quando o relgio de recepo no puder, por muito mais tempo, ser derivado do sinal que chega. Ambos sinais, LOF e BER, podem ser determinados pela avaliao da FAW. A tabela a seguir estabelece a aes tomadas na direo da recepo e da transmisso, aps a deteco de um erro especfico. Erro detectado LOS (140 Mbit/s) LOF (140 ou 2 Mbit/s) AIS (todos os nveis) BER de 10-5 ou 10-6 Ao - direo da recepo AIS no sinal de 140 Mbit/s AIS no sinal de 140 ou 2 Mbit/s AIS no prximo nvel hierrquico mais baixo Ao - direo da transmisso transmisso de D-Bit (RA) transmisso de D-Bit (RA) transmisso de D-Bit (RA) transmisso de N-Bit

Tabela 1 Funes de Superviso Plesicrona na Direo da Recepo Todos os dados de superviso so transmitidos para o sistema de Controle e mostrados no monitor do CT local ou so transmitidos para um OS.

4.5.2 SINAIS SNCRONOS

Os dois sinais digitais sncronos da Cpia Matriz A e da Cpia Matriz B do sistema Matriz so verificados pelo I/O140, com relao aos diferentes critrios. O DTSCA verifica os sinais GTI, com relao LOF, pela avaliao da FAW. O ponteiro criado no mapeamento da DU-12 e da DU-4 contm o identificador e os bits de paridade no lado receptor. No lado da transmisso o identificador comparado com aquele recebido do sistema de Controle. A seguir, o DTSCA computa os bits de paridade do sinal, comparando-os com os bits de paridade inseridos pelo ponteiro no lado da recepo (Figura 7). Esses critrios e um AIS (todos os bits = ) contido no sinal e a superviso do 1 byte da Superviso de Conexo (CS) no SOH, disparam a comutao forada para o outro sinal da outra matriz, se apenas o sinal ativo parecer estar com falha.

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Figura 7 Superviso dos "Bits" de Paridade e do Identificador do Ponteiro Adicionalmente, o S2231 supervisiona o VC-12 com a ajuda do seu POH. Igual ao ponteiro, o POH do VC-12 contem bits de paridade e um identificador para serem avaliados. Se houver uma falha de paridade na direo da transmisso, o S2231 estabelece o bit FEBE ( bit de Erro de Bloco Distante) na direo da recepo. O bit FERF ( bit de Falha de Recepo Distante) estabelecido na direo da recepo por causa de: AIS no VC-12 (direo da transmisso) LOF ou AIS em ambos os sinais GTI (direo da transmisso) Identificador no corresponde (direo da transmisso)

Com o auxlio do POH, o EXT-DM tambm verifica o VC-4 com respeito paridade e ao identificador. Uma falha de paridade aumenta em um o valor dos quatro bits FEBE. O bit FERF estabelecido na direo da recepo por causa de: AIS no VC-4 (direo da transmisso) LOF ou AIS em ambos os sinais GTI (direo da transmisso) Identificador no corresponde (direo da transmisso)

FERF ou FEBE na direo da transmisso dispara uma mensagem para o sistema de Controle. Todas as outras mensagens de alarme tambm so transferidas.

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4.6 FONTE DE ALIMENTAO

Cada IOS140 contm dois conversores (CONV), que suprem as outras placas do sub-bastidor com duas tenses de operao U1A,B e U2A,B. Por questes de redundncia, existe um conjunto dual de sadas U1 e U2. Os conversores so conectados, via fusveis no painel de fusveis, s tenses de alimentao -UBA, -UBB (-48 V ou -60 V) e +UB (Retorno de Bateria). As tenses de sada so U1A,B = +5,6 V e U2A,B = -5.1 V. As placas de um sub-bastidor duplo precisam apenas da fonte de alimentao dos trs conversores, ficando o quarto disponvel como redundncia reserva ativa. A Figura 8 ilustra as reas de alimentao dos diferentes conversores. CONV#1 e CONV#3 suprem as placas esquerda dos seus prprios sub-bastidores; CONV#2 supre as placas direita, ambas do seu prprio bastidor e do bastidor associado. CONV#4 conectado a todas as placas e - se algum conversor apresentar falhar - assume a alimentao dessa rea sem interrupo. Em ambos os casos, a ligao do conversor esquerda, ilustrada na Figura 9 na frente, igual: as tenses de operao U1A e U2A so diretamente conectadas s ligaes do painel traseiro. A conexo dos conversores direita, ilustrado na Figura 9 atrs, diferente, dependendo de onde eles sero comutados como CONV#2 ou CONV#4. Suas sadas de tenso de operao U1AB e U2AB so conectadas ao painel traseiro. Quando comutadas como CONV#2, essas sadas so conectadas, via cabos, s conexes U1AA e U2AA e quando comutadas como CONV#4, s conexes U1B e U2B (cada uma em ambos os sub-bastidores).

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Figura 8 reas da Fonte de Alimentao no Sub-Bastidor Duplo

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As tenses normais de operao U1A ou U1AA e U2A ou U2AA nas placas so separadas das tenses de operao redundantes U1A e U2B por diodos Schottky . A tabela a seguir estabelece os smbolos para as conexes de operao e de alimentao no painel traseiro. Smbolo +UB -UBA -UBB U1B U1AB U2AB U2B U1AA U2AA Explicao Retorno de Bateria -48/60 V, seo A dos disjuntores -48/60 V, seo B Entrada de redundncia U1 Sada U1 do CONV#2 respect. CONV#4 Sada U2 do CONV#2 respect. CONV#4 Entrada de redundncia U2 Entrada U1 para rea de fonte de alimentao CONV#2 Entrada U2 para rea de fonte de alimentao CONV#2

Tabela 2 Smbolos para as Conexes das Tenses de Operao e de Alimentao

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Figura 9 Diagrama de Bloco do IOS140

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Descrio Funcional

Alcatel 1641 SX
Sistema Cross Connect Sncrono 4-3-1

Sistema de Entrada/Sada de 45 Mbits

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ndice

1. 2.

Aplicao........................................................................................................................................... 1 Projeto Mecnico .............................................................................................................................. 3 2.1 2.2 Sub-Bastidor IOS45 ................................................................................................................... 3 Sub-Bastidor Geminado ............................................................................................................ 5

3.

Dados Tcnicos ................................................................................................................................ 6 3.1 3.2 3.3 3.4 3.5 3.6 Interface de Linha ...................................................................................................................... 6 Interface de Matriz ..................................................................................................................... 6 Interfaces de Controle ............................................................................................................... 6 Interface de Relgio CDB - CFC ............................................................................................... 7 Consumo de Energia ................................................................................................................. 7 Condies Ambientais ............................................................................................................... 7

4.

Princpios de Operao..................................................................................................................... 8 4.1 Funo de Transmisso da IOB45 ............................................................................................ 8 Percurso de Recepo ....................................................................................................... 8 Percurso de Transmisso .................................................................................................. 8 Esquema de Proteo de Prxima placa ........................................................................... 9

4.1.1 4.1.2 4.1.3 4.2 4.3 4.4

Placa de Proteo Interna IPBB .............................................................................................. 10 Sincronizao .......................................................................................................................... 10 Controle ................................................................................................................................... 11 Interface de Controle entre AU e SPBB ........................................................................... 11 Interface de Controle entre SPBB e IOB45 ...................................................................... 11

4.4.1 4.4.2 4.5

Fonte de Alimentao .............................................................................................................. 12

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1. APLICAO
O sistema de Entrada/Sada de 45 Mbit/s (I/O45) faz parte do sistema sncrono Cross-Connect Digital (DXC) Alcatel 1641 SX e representa a interface entre os sinais digitais plesicronos de 45 Mbit/s e o sistema Matriz. A Figura 1 ilustra a posio do sistema I/O45 dentro do DXC.

Figura 1 Estrutura do DXC Alcatel 1641 SX

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Na direo da recepo, o sistema I/O45 termina os sinais plesicronos recebidos enviados para as portas de 45 Mbit/s (a interface bidirecional no lado da linha) e os converte em sinais sncronos que possuem o formato do quadro GTI. Esses sinais so, ento, transmitidos para o sistema Matriz, onde todos os containers individuais no sinal GTI so conectados em cruzamento. Na direo da transmisso, o I/O45 converte os sinais sncronos em sinas plesicronos de 45 Mbit/s.

Figura 2 Diagrama de Bloco da Metade do Sub-Bastidor duplo IOS45 O sistema I/O45 concebido como uma configurao de sub-bastidor duplo, que consiste de um grupo superior e um inferior de placas montadas em um chassis simples, com um painel traseiro comum. O grupo de cima referido como sub-bastidor superior e o grupo de baixo como sub-bastidor inferior. Cada sub-bastidor pode processar at dezoito sinais de 45 Mbit/s. Para a transmisso, esto disponveis 18+3 percursos de transmisso por sub-bastidor. Isso permite uma redundncia 1 : 6 a ser realizada em um esquema de proteo de prxima placa. Se ocorrer uma falha, toda a configurao de conexo dos trs sinais de 45 Mbit/s pode ser reroteada. Com relao conexo com o sistema Matriz, encontra-se disponvel uma redundncia 1 + 1: cada sinal GTI transmitido para ambas as Cpia A e Cpia B da matriz. A Figura 2 ilustra o sistema I/O45, que consiste das Placas de Entrada/Sada de 45 Mbit/s (IOB45), da Placa de Proteo Interna Tipo B (IPBB) e dos Conversores (CONV3A). Todas as placas so controladas e supervisionadas pela Placa de Processador de Satlite Tipo B (SPBB). Adicionalmente, a SPBB fornece a interface para a Unidade Administrativa (AU), que
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controla e supervisiona os sub-bastidores. A Placa de Distribuio de Relgio tipo D (CDBD) recebe o relgio de sistema da Placa de Relgio Mestre (MCB). Para o entendimento dessa descrio funcional necessrio fazer a diferenciao entre as seguintes expresses: O termo sistema I/O45 representa uma definio lgica da funcionalidade; ele no pode estar diretamente relacionado configurao de hardware Este sistema ser descrito aqui. . O termo Sub-bastidor de Entrada/Sada de 45 Mbit/s, abreviado IOS45, representa uma definio mecnica, compreendendo a montagem do sub-bastidor duplo com suas placas. Em adio s placas especficas necessrias funo de transmisso, o IOS45 contm placas que so atribudas ao sistema de controle e de distribuio de relgio. Esse subbastidor descrito nas respectivas Instrues Operacionais. A SPBB e a CDBD no pertencem ao sistema I/O, embora estejam contidas no IOS45. A SPBB pertence ao sistema de Controle e a CDBD pertence ao sistema de Gerao e Distribuio de Relgio.

2. PROJETO MECNICO

2.1 SUB-BASTIDOR IOS45

A Figura 3 (consulte a pgina seguinte) ilustra uma linha do sub-bastidor duplo IOS45 completamente equipada. As placas CDBD e SPBB esto sombreadas com um fundo cinza porque no pertencem ao sistema I/O45. Por questes de redundncia, o IOS45 dever sempre conter as duas placas redundantes IPBB, CDBD, SPBB e os quatro CONVs. O equipamento com IOB45s depende no nmero de portas requeridas; de qualquer modo, no poder haver nenhuma IOB45 em uma linha do IOS45.

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Figura 3 Meio Sub-Bastidor Duplo IOS45 equipado

Posio

Designao Sub-bastidor I/O de 45 Mbit/s (sub-bastidor duplo)

Tipo IOS45 IOB45 IOB45 CDBD IPBB SPBB CONV3A

101 102 ... 107 108 109 110 111, 112

Placa I/O de 45 Mbit/s (redundante) ou vazio 2) Placa I/O de 45 Mbit/s ou vazio 1) Placa de Distribuio de Relgio Placa de Proteo Interna Placa de Processador de Satlite Conversor
1) 2)

Dependendo do nmero de portas requeridas somente disponvel se, pelo menos, uma IOB45 ativa foi equipada

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2.2 SUB-BASTIDOR GEMINADO

Como consequncia do painel traseiro em comum para as duas linhas de placas, no necessrio nenhum cabeamento entre as placas. A Figura 4 ilustra as conexes de cabos que conduzem para o lado de fora.

Figura 4 Cabeamento de um Sub-Bastidor Duplo I/O45, Conexes Externas

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3. DADOS TCNICOS

3.1 INTERFACE DE LINHA

Taxa de Transmisso Caractersticas eltricas Cdigo de transmisso Portas por IOB34 Portas por sub-bastidor duplo Redundncia 44.736 Mbit/s (plesicronos) Em conformidade com Bellcore Gr-449-CORE B3ZS 3 36 3 x (1:n) com n = 1 ... 6

3.2 INTERFACE DE MATRIZ

Taxa de Transmisso Tipo de Conexo Sinal de Sada Comprimento de linha permissvel 15 m Caractersticas de sinal Cdigo de transmisso Portas por sub-bastidor duplo Redundncia Sinal interno de sistema GTI Binrio 12 1+1 155.520 Mbit/s (sncronos 75 , coaxial Onda quadrada, unipolar

3.3 INTERFACES DE CONTROLE

Sistema de Controle - SPB Tipo de cabo Tipo de transmisso Taxa de transmisso Protocolo de transmisso SPB - Sistema I/O45 SPB - ETB SPB - EPB, IPB
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Par torcido, balanceado, blindado Serial 500 kbit/s HDLC, sondagem (AU), Solicitao de Interrupo

Barramento-P, HDLC Barramento-S, I2C

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SPB - CONV SPB - painel traseiro (RIM) ETB - IOB45

Barramento-R, I2C Barramento-R, I2C Barramento-I2C

3.4 INTERFACE DE RELGIO CDB - CFC

clock Bit Relgio multi-quadro 155.520 MHz 166.67 Hz

3.5 CONSUMO DE ENERGIA

Tenso de alimentao Valor nominal Variao admitida Tenso de Operao J1 Valor nominal Variao Tenso de Operao J2 Valor nominal Variao Tenso de Operao J3 Valor nominal Variao 48 ... 60 V DC 38.4 ... 75 V DC

+ 5.6 V + 5.43 ... + 5.77 V

- 5.1 V - 5.25 ... - 4.95 V

+ 3.7 V + 3.59 ... + 3.81 V

3.6 CONDIES AMBIENTAIS

Condies ambientais Operao Transporte Armazenagem Em conformidade com ETS 300 019-1 300 019-1-3, Classe 3.1 300 019-1-2, Classe 2.3 300 019-1-1, Classe 1.1

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4. PRINCPIOS DE OPERAO
Este captulo descreve em detalhe, as diferentes partes e funes do sistema I/O45. As descries a seguir so baseadas na Figura 8, que ilustra os blocos e as partes funcionais de uma metade de sub-bastidor duplo I/O IOS45. A cor de fundo das partes que no pertencem ao sistema I/O45 cinza.

4.1 FUNO DE TRANSMISSO DA IOB45

As principais funes fornecidas na IOB45 incluem percursos de dados para a converso de dados E32 em dados de Interface Genrica de Transferncia (GTI) e vice-versa, recuperao e sincronizao de relgio, interface do sistema de controle e conjunto de circuitos de proteo de prxima placa.

4.1.1 PERCURSO DE RECEPO

O percurso de recepo atravs da IOB45 inclui trs receptores de linha bipolar idnticos, as sees de recepo do PETRA e dos Circuitos Trans-Muldem (TMC) e a seo paralela para serial do Circuito Serial Paralelo (SPC). Cada sinal de entrada monitorado de forma independente, equalizado, amplificado, fracionado e reprogramado pela funo de receptor de linha, com a finalidade de recuperar os dados que chegam, os quais acionam uma das entradas seriais ao PETRA. A recuperao de relgio relativa a cada sinal fornecida por um loop bloqueado de fase. O receptor de linha tambm fornece o loopback (transmisso para recepo) do seu driver de linha bipolar associado. Nas aplicaes E32, trs TMCs funcionam em conjunto com o PETRA para fornecer mapeamento, desmapeamento, enquadramento e monitorao de desempenho, associados com a comutao das E32s dentro da conexo em cruzamento. A verso de software inicial suporta somente o modo Canal Clear E32, pelo qual a E32 mapeada diretamente para dentro de uma TU-3 de uma GTI. Utilizando os sinais de relgio e de quadro gerados pelo Circuito de recepo de relgio e Quadro (CFC), o SPC converte os dados nibble de 38.88 Mbit/s do PETRA em dois fluxos de dados seriais de 155.52 Mbit/s idnticos. Esses fluxos de dados so duplicados e, ento, fornecidos para as Placas de Proteo Interna (IPBB), na linha superior e inferior do subbastidor.

4.1.2 PERCURSO DE TRANSMISSO

Na direo da transmisso, o SPC realiza a converso de serial para paralela nos dois fluxos de dados seriais GTI de 155.52 Mbit/s das IPBBs, para criar dois fluxos de dados nibble de 38.88 Mbit/s, que acionam o Asic do Conversor Duplex-Para-Simplex (DTSCA).
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O DTSCA monitora as entidades comutadas nos dois fluxos de dados nibble e fornece um conjunto, como uma cpia que est funcionando, ao PETRA. Se a cpia que est funcionando apresenta erros, ocorre uma comutao forada automtica para a cpia reserva; caso o sinal reserva esteja bom. Os trs TMCs funcionam em conjunto com o PETRA para fornecer as funes requeridas para converter os dados GTI (TU-3) em E32s. Cada TMC possui um loop bloqueado de fase associado para realizar o smoothing de relgio, minimizando os efeitos de tremulao quando os E32s so extrados do VC-3. No modo Canal Clear E32, a TU-3 desmapeada dentro de um E32. O PETRA fornece trs sinais de sada, com seus relgios associados, para os drivers de linha iguais, os quais geram os sinais bipolares para a interface de recursos. Cada driver de linha fornece a monitorao de sinal e uma sada bipolar que inserida no seu receptor de linha associado para a transmisso, a fim de receber a funo loopback .

4.1.3 ESQUEMA DE PROTEO DE PRXIMA PLACA

A Figura 3 ilustra o layout da proteo de equipamento para a IOB45 com o esquema de proteo de prxima placa. Os sinais DS3 no lado da recepo so transferidos para as placas adjacentes do lado esquerdo e para a prpria placa. Os sinais DS3 para o lado da transmisso podem ser enviados pela placa original e pela placa adjacente do lado esquerdo, onde um lado dever estar desativado. A comutao de proteo dos sinais GTI em direo ao sistema Matriz realizada pela IPBB.

Figura 5 Esquema de Proteo de Prxima placa A comutao dos sinais de transmisso realizada atravs de dois barramentos de proteo interna fornecidos pelo painel traseiro, um para o lado da recepo, RX, e um para o lado da transmisso, TX. No lado da transmisso, uma comutao sobre a placa protegida, que controlada pela sua placa adjacente esquerda, pode desativar a sada, com a finalidade de evitar interferncias com o sinal de transmisso que chega da placa de proteo. A placa adjacente esquerda da placa protegida ativada para comutar o sinal de transmisso a partir da placa protegida em direo ao barramento de proteo RX e, tambm, para comutar
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o sinal de transmisso a partir do barramento de proteo TX em direo linha de transmisso da placa protegida. Ambas comutaes so implementadas pela placa adjacente esquerda da placa protegida. Por isso, possvel transmitir o sinal recebido em direo placa protegida e enviar o sinal de transmisso para o lado da linha sem qualquer impacto da placa protegida. Uma comutao forada de proteo iniciada quando ou uma placa falha (desconectada ou reinicializada) ou devido a um comando do operador. Sempre que uma comutao de proteo for realizada (para a placa de proteo ou da placa de proteo), a placa de proteo dever estar configurada do mesmo modo que a placa protegida, e as comutaes na placa adjacente do lado esquerdo e a IPBB devero ser estabelecidas apropriadamente. Entretanto, a proteo para a placa de proteo somente possvel se a placa de proteo e a placa adjacente esquerda da placa protegida estiverem disponveis (conectadas e em servio).

4.2 PLACA DE PROTEO INTERNA IPBB

A IPBB representa a parte de contador para o esquema de proteo no IOS45 em direo ao sistema Matriz. Se ocorrer uma falha em um percurso de transmisso do IOS45, o sinal de sada e entrada do IOS45 re-roteado para o percurso reserva redundante e inserido no fluxo de dados na posio correta. As operaes de comutao so ativadas por um comando de comutao do sistema de Controle. Cada uma das IPBBs transfere doze sinais GTI das duas IOS45 para a Cpia Matriz indicada.

4.3 SINCRONIZAO
A converso dos sinais de dados plesicronos em sinais de dados sncronos dos vrios nveis hierrquicos requer diferentes relgios sncronos. Esses relgios so fornecidos pelos CFCs integrados nos IOS45s e nas IPBBs. Embora os CFCs e as Placas de Distribuio de Relgio (CDBD) pertenam ao sistema de Gerao e Distribuio de Relgio, elas so explicadas nesta descrio. Os CFCs recebem um relgio simtrico de sistema de 155.520 MHz balanceado (cada um), modulado com um relgio multiquadro de 166.67 Hz de cada uma das duas CDBDs do subbastidor duplo (uma entrada de relgio corresponde duas linhas a, b na Figura). Um dos dois relgios selecionado pelo CFC. Se esse relgio estiver defeituoso, o CFC automaticamente comuta para o outro relgio, p.ex., quando da troca de uma CDBD. O CFC deriva do relgio modulado selecionado, o clock do sistema de 155.520 MHz bit demodulado, o clock nibble de 38.88 MHz e os relgios de quadro de 2 kHz, 8 kHz e 166.67 Hz. O CFC na ETB no supre apenas seu prprio mdulo com os relgios requeridos para sincronizao, mas tambm os mdulos da IOB140.

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4.4 CONTROLE
O sistema I/O45 controlado pelo sistema de Controle, parcialmente alojado no mesmo subbastidor, mas com uma descrio funcional separada. Este captulo somente descreve aquelas funes necessrias ao entendimento da operao do I/O45. O sub-bastidor duplo IOS45 controlado pelas Placas de Processador de Satlite (SPBB) que recebem comandos de controle da Unidade Administrativa AU. As SPBBs do sub-bastidor duplo operam de forma redundante, isto , a falha da SPBB ativa faz com que a SPBB redundante assuma o controle de todo o sub-bastidor duplo.

4.4.1 INTERFACE DE CONTROLE ENTRE AU E SPBB

A conexo entre a AU e as SPBBs realizada por um barramento-AU duplo (HDLC, Controle de Enlace de Dados de nvel Mais Alto). As SPBBs dos diferentes sub-bastidores so integradas ao barramento em uma cadeia de margarida e so sondadas pelos seus endereos, a partir da AU. Esse endereo pr-definido pelos comutadores DIP, localizados no Mdulo Inventrio Remoto (RIM) do painel traseiro.

4.4.2 INTERFACE DE CONTROLE ENTRE SPBB E IOB45

So fornecidos dois barramento-P (HDLC) por sub-bastidor (uma linha do sub-bastidor duplo) que conectam o Elemento Processamento de Placa de Usurio (UBPE) da IOB45 s duas SPBBs do sub-bastidor duplo. Um barramento realiza a conexo SPBB do mesmo subbastidor e o outro SPBB do sub-bastidor associado. O UBPE seleciona o barramento ativo e transfere as informaes de controle em paralelo aos mdulos individuais. Interface de Controle entre SPBB IPBB So fornecidos dois barramentos-S (IIC) por sub-bastidor, conectando a controladora IIC da IPBB s duas SPBBs do sub-bastidor duplo. Um barramento realiza a conexo SPBB do mesmo sub-bastidor e o outro conectado SPBB do sub-bastidor associado. A controladora IIC seleciona o barramento ativo e transfere em paralelo aos mdulos, as informaes seriais de controle. Interface de Controle entre SPBB e RI / CONV / CDBD Os Mdulos Inventrio Remoto (RIM) na CDBB e o CONV e o painel traseiro so controlados via barramento-R. Existe somente um barramento-R por sub-bastidor; ele pode, entretanto, ser servido por uma SPBB do sub-bastidor vizinho. A Figura 6 ilustra a estrutura redundante das unidades de controle.

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Figura 6 Redundncia de Controle

4.5 FONTE DE ALIMENTAO

Cada IOS45 contm dois Conversores CONV, que alimentam as outras placas do sub-bastidor com trs tenses de operao J1 = +5.6 v, J2 = -5.2 V e J3 = +3.7 V. Os conversores so conectados, via disjuntores, s tenses de alimentao -UBA, -UBB (-48 V ou -60 V) e +UB (Retorno de Bateria).

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Figura 7 reas da Fonte de Alimentao no Sub-Bastidor Duplo As placas de um sub-bastidor duplo precisam apenas da fonte de alimentao dos trs conversores, ficando o quarto disponvel como redundncia reserva ativa. A Figura 7 ilustra as reas de alimentao dos diferentes conversores. CONV#1 (conjunto de tenses U#1 = J1 + J2 + J3) e CONV#3 (U#3) alimentam as placas do lado esquerdo dos seus prprios subbastidores; CONV#2 (U#2) supre as placas direita, ambas do seu prprio bastidor e do bastidor associado. CONV#4 (U#P) conectado a todas as placas e, se algum conversor falhar, assume a alimentao dessa rea sem interrupo. As tenses normais de operao U#1 ou U#2 e U#3 nas placas so separadas da tenso de operao redundante U#P por diodos Schottky .

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Figura 8 Diagrama de Bloco do I/O45 (Meio Sub-Bastidor Duplo)

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Descrio Funcional

Alcatel 1641 SX
Sistema Cross Connect Sncrono 4-3-1

Sistema de Entrada/Sada de 34 Mbits

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ndice

1. 2.

Aplicao........................................................................................................................................... 1 Projeto Mecnico .............................................................................................................................. 4 2.1 2.2 Sub-Bastidor IOS34 ................................................................................................................... 4 Sub-Bastidor Duplo.................................................................................................................... 5

3.

Dados Tcnicos ................................................................................................................................ 7 3.1 3.2 3.3 3.4 3.5 3.6 3.7 Interface de Linha ...................................................................................................................... 7 Interface Matriz .......................................................................................................................... 7 Interfaces de Controle ............................................................................................................... 8 Interface de Relgio CDB - CFC ............................................................................................... 8 Consumo de Energia ................................................................................................................. 8 Formato da Transmisso - Interfaces Internas ......................................................................... 9 Condies Ambientais ............................................................................................................... 9

4.

Princpios de Operao................................................................................................................... 10 4.1 Funo de Transmisso .......................................................................................................... 10 Placa de Proteo Externa EPB....................................................................................... 10 Placa I/O IOB34................................................................................................................ 10 Placa de Extenso ETB.................................................................................................... 12 Placa de Proteo Interna IPB ......................................................................................... 13

4.1.1 4.1.2 4.1.3 4.1.4 4.2 4.3

Sincronizao .......................................................................................................................... 13 Controle ................................................................................................................................... 13 Interface de Controle entre AUS e SPB ........................................................................... 13 Interface de Controle entre SPB e ETB / IOB34 .............................................................. 14 Interface de Controle entre SPB e EPB / IPB................................................................... 14 Interface de Controle entre SPB e RI / CONV / CDB ....................................................... 14

4.3.1 4.3.2 4.3.3 4.3.4 4.4 4.5

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Interfaces de Teste .................................................................................................................. 15 Superviso ............................................................................................................................... 16

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4.5.1 4.5.2 4.6

Sinais Plesicronos .......................................................................................................... 16 Sinais Sncronos............................................................................................................... 17

Fonte de Alimentao.............................................................................................................. 18

9-II

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1. APLICAO
O sistema de Entrada/Sada de 34 Mbit/s (I/O34) faz parte do sistema sncrono Cross-Connect Digital (DXC) Alcatel 1641 SX e representa a interface entre os sinais plesicronos de 34 Mbit/s e o sistema Matriz. A Figura 1 ilustra a posio do sistema I/O34 dentro do DXC.

Figura 1 Estrutura do DXC Alcatel 1641 SX

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Na direo da recepo, o sistema I/O34 termina os sinais plesicronos recebidos enviados para as portas de 34 Mbit/s (a interface bidirecional no lado da linha) e os converte em sinais sncronos que possuem o formato do quadro GTI. Esses sinais so, ento, transmitidos para o sistema Matriz, onde os Containers Virtuais no sinal GTI so conectados em cruzamento. Na direo da transmisso, o I/O34 converte os sinais sncronos em sinas plesicronos de 34 Mbit/s.

Figura 2 Diagrama de Bloco do IOS34 Por questes de segurana da transmisso, o sistema I/O34 consiste em um sub-bastidor duplo, no qual cada sub-bastidor pode processar at doze sinais de 34 Mbit/s. 12 + 3 percursos de transmisso por bastidor esto disponveis para transmisso. Se ocorrer uma falha, toda a conexo pode ser re-roteada. A redundncia 1 + 1 proporciona a conexo para o sistema Matriz; cada sinal GTI transmitido para as duas Cpia Matriz A e Cpia Matriz B. A Figura 2 ilustra o sistema I/O34, que consiste das Placas de Proteo Externa (EPB), das Placas de Entrada/Sada de 34 Mbit/s (IOB34), das Placas de Extenso (ETB), da Placa de Proteo Interna (IPBB) e dos Conversores (CONV). Todas as placas so controladas e supervisionadas pela Placa de Processador de Satlite (SPB). Adicionalmente, a SPB fornece a interface para a Unidade Administrativa (AU), que controla e supervisiona os sub-bastidores. A SPB pertence ao sistema de Controle e a CDB pertence ao sistema de Gerao e Distribuio de Relgio.

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Para o entendimento dessa descrio funcional necessrio fazer a diferenciao entre as seguintes expresses: O termo sistema I/O34 representa uma definio lgica da funcionalidade; ele no pode estar diretamente relacionado configurao de hardware Este sistema descrito. . O termo Sub-bastidor de Entrada/Sada de 34 Mbit/s, abreviado IOS34, representa uma definio mecnica, compreendendo a montagem do sub-bastidor duplo com suas placas. Em adio s placas especficas necessrias funo de transmisso, o IOS34 contm placas que so atribudas ao sistema de controle e de distribuio de relgio. A descrio desse sub-bastidor encontra-se nas respectivas Instrues Operacionais. O termo Sub-Bastidor duplo I/O34 tambm se refere definio mecnica. Um sub-bastidor duplo I/O34 consiste em dois sub-bastidores associados IOS34, que tm de ser acoplados e comutados por causa da redundncia.

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2. PROJETO MECNICO

2.1 SUB-BASTIDOR IOS34

A Figura 3 (consulte a pgina seguinte) ilustra um sub-bastidor IOS34 completamente equipado. As placas CDB e SPB esto sombreadas com um fundo cinza porque no pertencem ao sistema I/O34.

Figura 3 Sub-Bastidor IOS34 Equipado

Posio

Designao Sub-bastidor I/O 34 - 1641SX

Tipo IOS34

101 102, 104, 113, 115 103, 105, 114, 116 106 107 108, 109, 110 111 112
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Vazio Placa I/O de 34 Mbit/s ou vazio 1) Placa de Extenso ou vazio 1) Placa I/O de 34 Mbit/s (redundante) ou vazio 2) Placa de Extenso (redundante) ou vazio 2) Placa de Proteo Externa ou vazio 2) Placa de Distribuio de Relgio Placa de Proteo Interna IOB34 ETB IOB34 ETB EPB CDB IPB
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118, 119 118, 119

Placa de Processador de Satlite Conversor

1) 2)

SPB CONV3B

dependendo do nmero de portas requeridas somente disponvel se, pelo menos, uma IOB34 ativa foi equipada

2.2 SUB-BASTIDOR DUPLO

Por questes de redundncia, os sub-bastidores IOS34 sempre devem ser combinados com sub-bastidores duplos. Esse tambm o caso, se somente doze (ou menos) portas de 34 Mbit/s forem requeridas. De qualquer modo, possvel que um dos dois sub-bastidores associados no contenha a EPB, a IOB34 e a ETB, mas somente as placas redundantes IPB, CDB, SPB e CONV.

Figura 4 Cabeamento de um Sub-Bastidor Duplo I/O34, Conexes Internas

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As Figuras 4 e 5 ilustram o cabeamento no lado de trs de um sub-bastidor duplo. A Figura 4 mostra o cabeamento necessrio entre os dois sub-bastidores associados e a Figura 5 as conexes de cabos que conduzem para o lado de fora.

Figura 5 Cabeamento de um Sub-Bastidor Duplo I/O34, Conexes Externas

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3. DADOS TCNICOS

3.1 INTERFACE DE LINHA

Taxa de Transmisso Caractersticas eltricas G.703 Caractersticas de sinal 34.368 Mbit/s (plesicronos) Em conformidade com a Recomendao ITU-T

Transparente (sinal fonte) ou em conformidade com a Recomendao ITU-T G.751

Cdigo de transmisso Portas por IOB34 Portas por sub-bastidor duplo Redundncia

HDB3 3 24 3 x (1:4)

3.2 INTERFACE MATRIZ

Taxa de Transmisso Tipo de Conexo Sinal de Sada Comprimento de linha permissvel 15 m Caractersticas de sinal Cdigo de transmisso Portas por sub-bastidor duplo Redundncia Sinal interno de sistema GTI Binrio 16 1+1 155.520 Mbit/s (sncronos 75 , coaxial Onda quadrada, unipolar

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3.3 INTERFACES DE CONTROLE

Sistema de Controle - SPB Tipo de cabo Tipo de transmisso Taxa de transmisso Protocolo de transmisso SPB - Sistema I/O34 SPB - ETB SPB - EPB, IPB SPB - CONV SPB - painel traseiro (RIM) ETB - IOB34 Par torcido, balanceado, blindado Serial 500 kbit/s HDLC, sondagem (AU), Solicitao de Interrupo

Barramento-P, HDLC Barramento-S, I2C Barramento-R, I2C Barramento-R, I2C Barramento-I2C (interno)

3.4 INTERFACE DE RELGIO CDB - CFC

clock Bit Relgio multi-quadro 155.520 MHz 166.67 Hz

3.5 CONSUMO DE ENERGIA

Tenso de alimentao Valor nominal Variao admitida Tenso de Operao U1 Valor nominal Variao Consumo de potncia Tenso de Operao U2 Valor nominal Variao Consumo de potncia - 5.1 V - 5.25 ... - 4.95 V 10.2 W + 5.6 V + 5.43 ... + 5.77 V 256 W 48 ... 60 V DC 38.4 ... 75 V DC

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3.6 FORMATO DA TRANSMISSO - INTERFACES INTERNAS

EPB - IOB34 IOB34 - ETB ETB - IPB Sinal de 34.368 Mbit/s (plesicrono) Sinais GTI 4x39 Mbit/s (sncronos) ou Sinais 12x8 Mbit/s (plesicronos) Sinal GTI de 155.520 Mbit/s (sncrono)

3.7 CONDIES AMBIENTAIS

Condies ambientais Operao Transporte Armazenagem Em conformidade com ETS 300 019-1 300 019-1-3, Classe 3.1 300 019-1-2, Classe 2.3 300 019-1-1, Classe 1.1

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4. PRINCPIOS DE OPERAO
Este captulo descreve em detalhe, as diferentes partes e funes do sistema I/O34. As descries a seguir so baseadas na Figura 9, que ilustra os blocos e as partes funcionais de um Sub-Bastidor I/O IOS34.

4.1 FUNO DE TRANSMISSO

4.1.1 PLACA DE PROTEO EXTERNA EPB

O IOS34 contm at trs Placas de Proteo Externa EPB. Cada uma dessas placas contm oito portas, quatro das quais, no mximo, alocadas no sistema I/O34. Cada um dos sinais digitais supridos s portas 1 ... 4 atenuado, na direo da recepo, na EPB em aprox. 6 dB e submetido, via INTFI 1 ... 4, s Placas I/O de 34 Mbit/s (IOB34). Uma falha de linha ou uma interferncia ocorrendo no percurso de transmisso do IOS34, rerotea o sinal sobre o percurso de transmisso redundante PROIFI. O comando de comutao para o re-roteamento de um sinal emitido do sistema de Controle, via barramento-S e ASIC da Interface do Sistema de Controle (CSIFA), logo que tenha sido detectada a falha de um percurso de transmisso. Cada EPB contm um percurso de transmisso redundante PROIFI, isto , um total de trs sinais por IOS34 pode ser re-roteado. Alm da funo de comutao, a EPB transmite, de forma transparente para o IOB34, os sinais digitais recebidos e atenuados em 6 dB. Na direo da transmisso, os sinais digitais transmitidos da IOB34, via INTFO 1 ... 4 ou PROIFO, so atenuados em aprox. 3 dB. Um sinal re-roteado na direo da transmisso re-inserido pela EPB no fluxo de dados, na posio correta, e transmitido para a linha via porta. Os sinais eltricos transmitidos e recebidos correspondem Recomendao ITU-T G.703. Entretanto, a blindagem de linha na entrada/sada da interface foi conectada terra. A tremulao admissvel, vai de encontro s exigncias estipuladas nas Recomendaes ITU-T G.783 e G.823. Em conformidade com a Recomendao ITU-T G.751, os sinais plesicronos de 34.368 Mbit/s podem ser estruturados ou transparentes.

4.1.2 PLACA I/O IOB34

O IOS34 contm at cinco IOB34s, onde uma placa redundante assegura a transmisso, no caso de uma falha do percurso de transmisso. Como afirmado no Captulo 4.1.1, cada uma das IOB34s ativas recebe de cada uma das trs EPBs um sinal digital plesicrono na taxa de bit de 34.368 Mbit/s. A interface de entrada
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monitora os sinais com relao LOS e deriva dos sinais de dados, os relgios de entrada de 34.368 MHz. Se o sinal de entrada consistir de um bloco monoltico de 34 Mbit/s ou de sinais multiplex de 34 Mbit/s a serem comutados de ponta a ponta como bloco, o sistema de Controle ativa o modo SDH. Os sinais de entrada que consistem do sinais de 2 Mbit/s a serem comutados de ponta a ponta, de forma separada (terminados), so processados no modo PDH. No modo SDH, um sinal de 34 Mbit/s que chega da interface de entrada convertido do cdigo HDB3 para um sinal binrio e de serial para paralelo no circuito de Mapeamento/Desmapeamento VC3 MDVC3. Adicionalmente, acontece a Superviso de Plesicrono PCS34 do sinal. O sinal plesicrono mapeado dentro do Container C-3 sncrono no MDVC3. Esse container retm o sinal de entrada plesicrono e os bits de justificao, ajustando o sinal do usurio para a velocidade de container O . container C-3 convertido para o Container virtual VC-3 atravs da gerao do VC-3-POH ( Overhead de Percurso) e para uma Unidade Domstica DU-3 atravs da adio de ponteiro. Essas funes esto disponveis no MDVC3 trs vezes. Se um total de trs sinais de entrada forem processados no modo SDH, eles podem ser processados em paralelo. O MDVC3 gera um quadro GTI e insere no quadro a DU-3 criada. Mesmo se nenhum dos trs sinais de entrada forem processados no modo SDH, o MDVC3 gera um quadro GTI. No quadro est reservado espao para os sinais a serem processados no modo PDH. O sinal GTI transmitido para a ETB pelo MDVC3, como um sinal nibble 4x39 Mbit/s. Para fins de teste, pode ser realizado um loop back dos sinais de entrada diretamente para a interface de sada, atravs de comutaes no MDVC3 ( loop de linha, RX TX). O Mapeamento e a gerao dos sinais nibble 4 x 39 Mbit/s requerem vrios relgios sncronos, recebidos da ETB (vide Captulo 4.2). Para sincronizar os sinais de entrada de 34 Mbit/s, o MDVC3 tambm recebe da interface de entrada, os relgios de entrada de 34 MHz. Um sinal a ser processado no modo PDH transferido para um dos trs circuitos MUX2/34 (multiplexador/demultiplexador para sinais de 2, 8 e 34 Mbit/s) alocados para ele e convertido do cdigo HDB3 para um sinal binrio. Ocorre, ento, a superviso de plesicrono do sinal (para maiores detalhes, veja o Captulo 4.5.1). Cada MUX2/34 converte o sinal de 34 Mbit/s recebido em quatro sinais de 8 Mbit/s, atravs da demultiplexao, e o transfere para a ETB. Um total de at doze sinais de 8 Mbit/s podem ser gerados na IOB34 e transferidos para a ETB. Os relgios de 8 MHz requeridos para a converso em doze sinais de 8 Mbit/s derivam dos relgios de entrada de 34 MHz e so transferidos para a ETB como RX8CL 1 ... 12. Na direo da transmisso, a IOB34 recebe um sinal nibble 4x39 Mbit/s TXUSTM-1 no formato GTI, e at doze sinais plesicronos de 8 Mbit/s. O MDVC3 avalia o quadro GTI e converte em um sinal plesicrono de 34 Mbit/s cada uma das trs DU-3 retidas (atravs de desmapeamento). Os sinais binrios so, ento, convertidos para o cdigo HDB3 e transferidos para a interface de sada. O MUX2/34 faz a multiplexao de cada um dos quatro sinais de 8 Mbit/s para um sinal de 34 Mbit/s. Aps a converso para o cdigo HDB3, esses sinais de 34 Mbit/s so transferidos para a interface de sada. A comutao forada entre os sinais de 34 Mbit/s gerados no MDVC3 e no MUX2/3 ocorre nas trs comutaes do MDVC3. O relgio de 8 MHz TX8CL34 requerido para a multiplexao dos sinais de 8 Mbit/s TX8D, derivado do gerador de relgio da ETB. Os relgios de transmisso de 34 MHz para o MDVC3 e para o MUX2/34 chegam do PLL 1-3. Os PLLs so controlados pela diferena na frequncia e na fase entre o relgio de transmisso e de recepo associado.
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4.1.3 PLACA DE EXTENSO ETB

O IOS34 contm tantas ETBs quanto IOB140s, onde uma placa redundante assegura a transmisso. Cada uma das ETBs ativas recebe da IOB34, o sinal sncrono RXUSTM1 e os 12 sinais plesicronos de 8 Mbit/s RX8D1 ... 12 (modo PDH). No modo PDH, os 11 sinais plesicronos de 8 Mit/s so demultiplexados em sinais de 2 Mbit/s. Isso realizado nos seis circuitos ativos de Mapeamento/Desmapeamento TUG-22** S2231, dos quais, oito esto disponveis. O mapeamento dos sinais de 2 Mbit/s nas Unidades Domsticas DU-12 tambm ocorre ali. Quatro DU-12s so convertidas, ao mesmo tempo, em um Grupo de Unidade Tributria TUG-22** e transferidas para o multiplexador sncrono Mixer. O Mixer insere o TUG-22** no quadro GTI gerado no MDVC3. Cada um dos sinais nibble 4x39 Mbit/s gerados no Mixer so convertidos em dois sinais seriais iguais, formato GTI, no Conversor Serial-para-Parelelo (SPC). A ETB transmite um dos dois sinais iguais para a IPB do mesmo sub-bastidor. O segundo sinal transmitido para a IPB do sub-bastidor associado, via cabos de conexo e feixes de conexo das respectivas ETBs, ganhando, desta forma, uma redundncia 1 + 1. Na direo da recepo, a ETB recebe das duas IPBs do sub-bastidor duplo dois sinais seriais GTI iguais, que so convertidos no SPC em um sinal 4x39 Mbit/s. O ASIC do Conversor Duplex para Simplex (DTSCA) seleciona um dos dois sinais e o transfere para o Mixer. Com relao seleo do sinal ativo, a FAW contida nos SOHs dos sinais GTI e o ponteiro da DU-12 ou da DU-3 so avaliados (veja os detalhes no Captulo 4.5.2). A comutao pode ser forada por um comando de comutao do sistema de Controle. O TUG-22** contido no sinal GTI lido pelo Mixer e transferido para o S2231, onde realizado o desmapeamento para os sinais de 2 Mbit/s. Aps serem multiplexados para sinais plesicronos de 8 Mbit/s, eles so transmitidos para a IOB34. O quadro GTI transferido pelo Mixer, junto com a DU-3 retira, diretamente para a IOB34. Os seis S2231 ativos recebem da IOB34 os relgios de 8 MHz RX8CL1 ... 12 como relgios receptores. Na direo da transmisso, os sinais so sincronizados ao relgio TX8CL34, gerado no gerador de relgio de 8 MHz. O Mixer fornece os relgios que so necessrios ao S2231 para a converso dos sinais plesicronos em sinais sncronos. Os relgios para o Mixer e para os mdulos SPC e DTSCA so fornecidos pelo Circuito de recepo de relgio e Quadro (CFC). Com exceo do relgio do sistema de 155 MHz, o Mixer transfere os relgios - levemente modificados - para a IOB34.

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4.1.4 PLACA DE PROTEO INTERNA IPB

A IPB representa a parte de contador para a EPB, no lado interno do sistema do IOS34, em direo ao sistema Matriz. Se ocorrer uma falha em um percurso de transmisso do IOS34, os sinais de sada e entrada da EPB e da IPB so re-roteados para o percurso reserva redundante e inseridos, na posio correta, no fluxo de dados. As operaes de comutao so ativadas por um comando de comutao do sistema de Controle. Durante uma operao tranquila, cada uma das IPBBs transfere para a Cpia Matriz indicada os oito sinais das ETBs ativas.

4.2 SINCRONIZAO
A converso dos sinais de dados plesicronos em sinais de dados sncronos dos vrios nveis hierrquicos requer diferentes relgios sncronos. Esses relgios so fornecidos pelos CFCs integrados s ETBs e IPBs. Embora os CFCs e as Placas de Distribuio de Relgio (CDB) pertenam ao sistema de Gerao e Distribuio de Relgio, elas so explicadas nesta descrio. Os CFCs recebem de cada uma das duas CDBs do sub-bastidor duplo (uma entrada de relgio corresponde duas linhas, a, b, na Figura 9) um relgio simtrico de sistema de 155.520 MHz, modulado com relgio multiquadro de 166.67 Hz. Um dos dois relgios selecionado pelo CFC. Se esse relgio estiver com defeito, o CFC automaticamente comuta para o outro relgio, p.ex., quando da troca de uma CDB. O CFC deriva do relgio modulado selecionado, o clock de sistema de 155.520 MHz bit desmodulado, o nibble clock de 38.88 MHz e os relgios de quadro de 2 kHz, 8 kHz e 166.67 Hz. O CFC na ETB no supre apenas seus prprios mdulos com os relgios requeridos para sincronizao, mas tambm o MDVC3 na IOB34.

4.3 CONTROLE
O sistema I/O34 controlado pelo sistema de Controle, parcialmente alojado no mesmo subbastidor, mas com uma descrio funcional separada. Este captulo somente descreve aquelas funes necessrias ao entendimento da operao do I/O34. Os dois sub-bastidores duplos IOS34 so controlados pelas duas Placas de Processador de Satlite (SPBB) que recebem comandos de controle da Unidade Administrativa (AU). As SPBs de um sub-bastidor duplo operam de forma redundante, isto , a falha da SPB ativa faz com que a SPB redundante assuma o controle do sub-bastidor duplo.

4.3.1 INTERFACE DE CONTROLE ENTRE AUS E SPB

A conexo entre a AU e as SPBs realizada por um barramento-AU duplo (HDLC, Controle de Enlace de Dados de Nvel Superior). As SPBs dos diferentes sub-bastidores so integradas ao barramento em uma cadeia de margarida e so sondadas pelos seus endereos a partir da AU.
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Esse endereo pr-definido pelos comutadores DIP, localizados no Mdulo Inventrio Remoto (RIM) do painel traseiro.

4.3.2 INTERFACE DE CONTROLE ENTRE SPB E ETB / IOB34

Cada uma das SPBs do sub-bastidor duplo conectada ao Elemento Processamento de Placa de Usurio (UBPE) na IOB45, atravs de um barramento-P (HDLC). Visto que a IOB34 no pode acessar as SPBs diretamente, o UBPEs das ETBs controlam suas prpria placas e a IOB34 conectada eles. A conexo realizada atravs de dois barramentoI2C. O ASIC da Interface do Sistema de Controle CSIFA na IOB34 converte os dados seriais do UBPE em dados paralelos, transferindo-os, via barramento-CSIFA, para os mdulos individuais. As linhas do barramento-I2C so conexes ponto-a-ponto e no so iguais ao barramento-S.

4.3.3 INTERFACE DE CONTROLE ENTRE SPB E EPB / IPB

So fornecidos dois barramentos-S (I2C) por sub-bastidor, conectando os CSIFAs na EPB e a interface I2C na IPB s duas SPBs do sub-bastidor duplo. Um barramento realiza a conexo SPB do mesmo sub-bastidor e o outro conectado SPB do sub-bastidor associado. O CSIFA seleciona o barramento ativo e transfere, em paralelo para os mdulos, as informaes seriais de controle.

4.3.4 INTERFACE DE CONTROLE ENTRE SPB E RI / CONV / CDB

Os Mdulos Inventrio Remoto (RIM) na CDBB e o CONV e o painel traseiro so controlados via barramento-R. Existe somente um barramento-R por sub-bastidor; ele pode, entretanto, ser servido por uma SPB do sub-bastidor vizinho. A Figura 6 ilustra a estrutura redundante das unidades de controle.

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Figura 6 Redundncia de Controle

4.4 INTERFACES DE TESTE

Para fins de teste, seis soquetes de teste (coax) esto disponveis na frente da IOB34, onde os sinais plesicronos de entrada ou de sada da IOB34 podem ser interceptados e verificados, com relao a erros. Um curto circuito nos soquetes de teste no provoca falha no sinal de transmisso. A tenso de sada nos soquetes de teste mede: 100 mVos 20%; coaxial Esse nvel vlido para o sinal de entrada na atenuao de linha mx. admissvel.

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4.5 SUPERVISO
Com a finalidade de proteger a transmisso dentro do I/O34, em um padro alto, os sinais sncronos e plesicronos so verificados nos diferentes nveis. O sistema de Controle informado to logo uma falha de transmisso seja detectada pelo sistema toma as providncias adequadas para assegurar a transmisso livre de erros. Se o relgio de recepo no puder mais ser derivado do sinal de entrada, o sistema informa uma Perda de Sinal LOS ("Loss Of Signal") e insere o Sinal de Indicao de Alarme (AIS) no sinal, ao invs dos dados do usurio.

4.5.1 SINAIS PLESICRONOS

O sistema supervisiona os sinais digitais plesicronos na direo da recepo em cada nvel hierrquico (PCS - Superviso Plesicrona do sinal 34 / 8 / 2). Os seguintes erros so supervisionados: LOF AIS D-Bit / RA N-Bit LOS BER Perda de Quadro Sinal de Indicao de Alarme Final remoto de alarme urgente / Alarme Remoto Final remoto de alarme no-urgente Perda de Sinal Taxa de Erro de Bit

O sistema detecta LOS quando o relgio de recepo no puder, por mais tempo, derivar-se do sinal de entrada. Ambos os sinais, LOF e BER, podem ser determinados pela avaliao da FAW. A tabela 1 descreve as aes tomadas na direo da recepo e da transmisso, aps a deteco de um erro especfico. Erro detectado LOS (34 Mbit/s) LOF (34, 8 ou 2 Mbit/s) AIS (todos os nveis) BER de 10-5 ou 10-6 Ao - direo da recepo AIS no sinal de 34 Mbit/s AIS no sinal de 34, 8 ou 2 Mbit/s AIS no prximo nvel hierrquico mais baixo Ao - direo da transmisso transmisso de D-Bit (RA) transmisso de D-Bit (RA) transmisso de D-Bit (RA) transmisso de N-Bit

Tabela 1 Funes de Superviso Plesicrona na Direo da Recepo Todos os dados de superviso so transmitidos para o sistema de Controle e mostrados no monitor do terminal.

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4.5.2 SINAIS SNCRONOS

Os dois sinais digitais sncronos dos sub-bastidores da Matriz so verificados pelo I/O34, com relao aos diferentes critrios. O DTSCA verifica os sinais GTI, com relao LOF, pela avaliao da FAW. O ponteiro criado no mapeamento da DU-12 e da DU-3 no lado da recepo, contm um identificador e os bits de paridade. No lado da transmisso o identificador comparado com o identificador recebido do sistema de Controle. Adicionalmente, o DTSCA computa os bits de paridade do sinal, comparando-os com os bits de paridade inseridos pelo ponteiro no lado da recepo (Figura 7). Esses critrios, bem como, um AIS (todos os bits = ) contido no sinal e a superviso do 1 byte da Superviso de Conexo (CS) no SOH, provocam a comutao forada para o outro sinal do sistema Matriz, sob a condio de que apenas o sinal ativo esteja com falha. Adicionalmente, os S2231s supervisionam o VC-12 com a ajuda dos seus POH. Igual ao ponteiro, o POH do VC-12 contem bits de paridade e um identificador para serem avaliados. Se houver uma falha de paridade na direo da transmisso, o S2231 estabelece o de Erro bit de Bloco Distante FEBE para a direo da recepo. O bit de Falha de Recepo Distante FERF estabelecido para a direo da recepo por causa de: AIS no VC-12 (direo da transmisso) LOF ou AIS em ambos os sinais GTI (direo da transmisso) Identificador que no corresponde (direo da transmisso).

Figura 7 Superviso dos "Bits" de Paridade e do Identificador do Ponteiro Com o auxlio do POH, o MDVC3 tambm verifica o VC-3 com respeito paridade e ao identificador. Uma falha de paridade aumenta em um o valor dos quatro bits FEBE. O bit FERF estabelecido para a direo da recepo por causa de:
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AIS no VC-3 (direo da transmisso) LOF ou AIS em ambos os sinais GTI (direo da transmisso) Identificador que no corresponde (direo da transmisso).

FERF ou FEBE na direo da transmisso dispara uma mensagem para o sistema de Controle. Todas as outras mensagens de alarme tambm so transferidas.

4.6 FONTE DE ALIMENTAO

Cada IOS34 contm dois Conversores CONV, que alimentam as outras placas do sub-bastidor com duas tenses de operao U1A,B e U2A,B. Por questes de redundncia, existe um conjunto dual de sadas U1 e U2. Os conversores so conectados, via disjuntores no painel de fusveis, s tenses de alimentao -UBA, -UBB (-48 V ou -60 V) e +UB (Retorno de Bateria). As tenses de sada U1A,B so +5.6 V e U2A,B = -5.1 V. As placas de um sub-bastidor duplo precisam apenas da fonte de alimentao de trs conversores, ficando o quarto disponvel como redundncia reserva ativa. A Figura 8 ilustra as reas de alimentao dos diferentes conversores. CONV#1 e CONV#3 alimentam as placas esquerda dos seus prprios sub-bastidores; CONV#2 supre as placas direita, ambas do seu prprio sub-bastidor e do sub-bastidor associado. CONV#4 conectado a todas as placas e, se algum conversor apresentar falhar, assume a alimentao dessa rea sem interrupo. As ligaes dos conversores esquerda, mostrada na Figura 9 na frente, igual: as tenses de operao U1A e U2A so diretamente conectadas s ligaes do painel traseiro. A conexo dos conversores direita, mostrada na Figura 9 atrs, diferente, dependendo se ela ser comutada como CONV#2 ou CONV#4. Suas sadas de tenso de operao U1AB e U2AB so conectadas ao painel traseiro. Quando comutadas como CONV#2, essas sadas so conectadas via cabos s conexes U1AA e U2AA e quando comutadas como CONV#4, s conexes U1B e U2B (cada uma em ambos os sub-bastidores). As tenses normais de operao U1A ou U1AA e U2A ou U2AA nas placas so separadas das tenses de operao redundantes U1A e U2B por diodos Schottky .

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Figura 8 reas da Fonte de Alimentao no Sub-Bastidor Duplo

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A tabela 2 descreve os smbolos para as conexes das tenses de operao e de alimentao no painel traseiro. Smbolo +UB -UBA -UBB U1B U1AB U2AB U2B U1AA U2AA Explicao Retorno de Bateria -48/60 V, seo A dos disjuntores -48/60 V, seo B Entrada de redundncia U1 Sada U1 do CONV#2 respect. CONV#4 Sada U2 do CONV#2 respect. CONV#4 Entrada de redundncia U2 Entrada U1 para rea de fonte de alimentao CONV#2 Entrada U2 para rea de fonte de alimentao CONV#2

Tabela 2 Smbolos para as Conexes das Tenses de Operao e de Alimentao

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Figura 9 Diagrama de Bloco do IOS34

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Descrio Funcional

Alcatel 1641 SX
Sistema Cross Connect Sncrono 4-3-1

Sistema de Entrada/Sada de 2 Mbits

3AL 68848 ACAA - Edio 01 / 07.1999

ndice

1.

Aplicao........................................................................................................................................... 1 1.1 1.2 1.3 Definio .................................................................................................................................... 1 Tarefas do Sistema I/O2............................................................................................................ 2 Estrutura do Sistema I/O2 ......................................................................................................... 2

2.

Projeto Mecnico .............................................................................................................................. 5 2.1 2.2 Sub-Bastidor IOS2 ..................................................................................................................... 5 Sub-Bastidor Geminado ............................................................................................................ 7

3.

Dados Tcnicos ................................................................................................................................ 9 3.1 3.2 3.3 3.4 3.5 3.6 3.7 Interface de Linha ...................................................................................................................... 9 Interface de Matriz ..................................................................................................................... 9 Interfaces de Controle ............................................................................................................... 9 Interface de Relgio................................................................................................................. 10 Interface de Teste.................................................................................................................... 10 Consumo de Potncia ............................................................................................................. 10 Condies Ambientais ............................................................................................................. 11

4.

Princpios de Operao................................................................................................................... 12 4.1 Direo da RECEPO .......................................................................................................... 12 Entrada do Sinal de 2 Mbit/s............................................................................................. 12 Processamento e Multiplexao de Sinal......................................................................... 12 Interface para a ETB ........................................................................................................ 13 Demultiplexao e Mapeamento ...................................................................................... 13 Proteo ........................................................................................................................... 14

4.1.1 4.1.2 4.1.3 4.1.4 4.1.5 4.2

Direo da Transmisso.......................................................................................................... 14 Comutao de Sinal ......................................................................................................... 14 Desmapeamento e Gerao do Sinal de Transmiso ..................................................... 15

4.2.1 4.2.2 4.3

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Controle de Sub-Bastidor......................................................................................................... 15
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4.4 4.5

Distribuio de Relgio ............................................................................................................ 16 Fonte de Alimentao.............................................................................................................. 17

10-II

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1. APLICAO

1.1 DEFINIO
O sistema de Entrada/Sada de 2 Mbit/s (I/O2) dentro do sistema sncrono Cross-Connect Digital (DXC) Alcatel 1641 SX a interface entre as portas plesicronas de 2.048 Mbit/s e o sistema Matriz. A Figura 1 ilustra a posio do I/O2 dentro do DXC.

Figura 1 Estrutura do DXC Alcatel 1641 SX

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Para entender essa descrio funcional, necessrio fazer a diferenciao entre as seguintes expresses: O termo sistema I/O2 representa uma definio lgica, restrita funo de transmisso Porta Matriz. Este sistema descrito aqui. O termo Sub-bastidor de Entrada/Sada de 2 Mbit/s, abreviado IOS2, representa uma definio mecnica, compreendendo a montagem com suas placas. Em adio s placas especficas necessrias funo de transmisso, o IOS2 contm placas que so atribudas aos sistemas de Controle e de Distribuio de Relgio e Quadro. A descrio desse sub-bastidor encontra-se nas respectivas Instrues Operacionais. O termo Sub-Bastidor Duplo I/O2 tambm se refere definio mecnica. Um sub-bastidor duplo I/O2 consiste em dois sub-bastidores associados IOS2, que so acoplados e comutados para redundncia.

1.2 TAREFAS DO SISTEMA I/O2

Na direo da recepo, o sistema I/O2 mapeia dentro de um quadro interno do sistema os sinais plesicronos de 2 Mbit/s recebidos, com uma estrutura similar ao Mdulo de Transporte Sncrono STM-1 da Hierarquia Digital Sncrona SDH. Essa estrutura consiste de um Container C-12, do Container VC-12 e de uma Unidade Tributria especfica do sistema, que chamada de Unidade Domstica DU-12. O sinal interno STM-1, com um overhead modificado, denominado Interface Genrica de Transporte GTI. A parte overhead do sinal GTI gerada no sistema I/O2. Por questes de redundncia, o I/O2 duplica o sinal de sada, isto , dois fluxos de dados GTI idnticos so simultaneamente transmitidos para as entradas das duas matrizes que operam de forma redundante no sistema Matriz. Por causa da estrutura SDH desses sinais, torna-se possvel o acesso definido para cada DU-12 simples, atravs dos ponteiros gerados durante o mapeamento. Isso porque, cada DU-12 pode ser inserida em qualquer quadro de sada GTI no sistema Matriz. Na direo da transmisso, o I/O2 recebe de cada uma das duas matrizes um fluxo de dados GTI. O I/O2 detecta um sinal com falha e comuta para o segundo sinal, se este estiver livre de distrbios. Os Containers C-12 so removidos do quadro GTI e os sinais de 2 Mbit/s so removidos dos Containers C-12 (desmapeamento).

1.3 ESTRUTURA DO SISTEMA I/O2

O sistema I/O2 contm as Placas de Entrada/Sada de 2 Mbit/s IOB2, as Placas de Extenso ETB e a Placa de Proteo e de distribuio de relgio PCB. A Figura 2 ilustra a funo I/O2 dentro de um Sub-Bastidor de Entrada/Sada de 2 Mbit/s IOS2.

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Figura 2 Estrutura do Sistema I/O2 (um Sub-Bastidor) Por questes de segurana da transmisso, o sistema I/O2 requer, pelo menos, um subbastidor duplo, consistindo em dois IOS2 conectados, com uma capacidade total de 156 portas de 2 Mbit/s, os quais no tm de estar totalmente equipados. As 256 portas de um sub-bastidor duplo I/O2 so distribudas como se segue: Os sub-bastidores A e B recebem 128 portas cada um, e ali, os grupos 0 e 1 recebem 64 portas cada (vide Figura 2). Essas 64 portas so agrupadas em 8 portas, cada uma nas oito IOB2s, onde IOB2#8 (portas de 57 a 64) recebe um status especial como uma possvel redundncia. Dois IOB2s vizinhos so conectados em um par cada um, isto , IOB2#1 + IOB2#2, IOB2#3 + IOB2#4, etc.. Os sinais de 2 Mbit/s nas portas de 1 a 56 so separados nas ligaes do painel frontal; elas se destinam tanto para os seus respectivos IOB2, quanto para um comutador no IOB2 associado. Esse comutador conecta as portas a um barramento de redundncia, que, novamente, conecta IOB2#8 as sadas de comutao do grupo de sete IOB2s ativas. Se algumas das IOB2#1 a IOB#7 falharem, o sistema de controle dispara, automaticamente, a respectiva comutao no IOB2 vizinho para fechar e re-rotear o grupo de sinais, via IOB2#8 redundante. O ltimo grupo de sinais (de 57 a 64) no desviado; uma vez conectado, o circuito de proteo no pode ser comutado. A ETB estende a funo de entrada/sada atravs de Mapeamento e Desmapeamento Essa . placa tambm usada com os sistemas de 34 Mbit/s e 140 Mbit/s. Cada grupo de IOB supre a respectiva ETB, bem como, a ETB de proteo, comum a todas, e faz a marcao com a adio de . P A proteo da parte funcional dentro da PCB conectada s duas ETBs do mesmo subbastidor e quelas do sub-bastidor associado. Se um grupo de ETBs falhar, a PCB faz a
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comutao via ETB(P). As duas PCBs do sub-bastidor duplo so indicadas para cada uma das duas matrizes redundantes. So necessrios trs conversores para a alimentao das placas pertencentes a um subbastidor duplo; um redundante e pode - em caso de falha - substituir qualquer uma das trs. Portanto, para o sistema I/O2 encontra-se disponvel a seguinte redundncia: 1 IOB2 por grupo (se IOB2#8 for planejada para operao de redundncia) 1 ETB por sub-bastidor IOS2 1 PCB e 1 conversor por sub-bastidor duplo I/O2.

O termo redundncia significa que o sistema substitui a funo de uma placa em caso de falha. A re-sincronizao, contudo, causa uma pequena stoppage bem como uma mensagem de , erro. Isso porque as placas no so para serem removidas durante a operao, mas so tiradas de servio via estao de trabalho. Um conversor ser desligado antes da remoo. Os conversores pertencem ao sistema I/O2, enquanto que a SPB pertence ao sistema de Controle. O circuito de distribuio de relgio dentro da PCB pertence ao sistema de Gerao e Distribuio de Relgio. Ambas, SPB e Distribuio de Relgio, so apenas descritas com relao s suas funes dentro do sistema I/O2. Maiores informaes detalhadas podem ser encontradas nas respectivas descries funcionais dos sistemas.

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2. PROJETO MECNICO
Para informaes gerais relativas ao projeto mecnico de todo o DXC, vide Registro 1, Viso do Sistema.

2.1 SUB-BASTIDOR IOS2

A Figura 3 ilustra um sub-bastidor IOS2 completamente equipado. As placas PCB e SPB esto marcadas com um fundo cinza porque pertencem apenas parcialmente ou no pertencem ao sistema I/O2.

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Figura 3 Layout do Sub-Bastidor IOS2

Posio

Designao Sub-bastidor I/O de 2 Mbit/s

Tipo IOS2

101 102 103 - 109 114 - 120 110 111 112 113 121 122 123, 124

Vazio Placa de Extenso ou vazio 2) Placa I/O de 2 Mbit/s ou vazio 1) Placa I/O de 2 Mbit/s (redundante) ou vazio 2) Placa de Proteo e de Distribuio de Relgio Placa de Extenso (redundante) ou vazio 2) Placa de Extenso ou vazio 3) Placa I/O de 2 Mbit/s (redundante) ou vazio 3) Placa de Processador de Satlite Conversor
1) 2) 3)

ETB IOB2 IOB2 PCB ETB ETB IOB2 SPB CONV3B

dependendo do nmero de portas requeridas somente disponvel com uma ou mais IOBs no slot de 103 a 109 somente disponvel com uma ou mais IOBs no slot de 114 a 120

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2.2 SUB-BASTIDOR GEMINADO

Por questes de redundncia, os sub-bastidores IOS2 sempre devero estar combinados como sub-bastidores duplos. Esse tambm o caso, se somente 128 (ou menos) portas de 2 Mbit/s forem requeridas. possvel que um dos dois sub-bastidores associados no esteja equipado com uma ETB ou uma IOB2, mas somente com as placas redundantes PCB, SPB e CONV.

Figura 4 Cabeamento de um Sub-Bastidor Duplo I/O2, Conexes Internas

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As Figuras 4 e 5 mostram o cabeamento na parte de trs de um sub-bastidor duplo. A Figura 4 mostra o cabeamento necessrio entre os dois sub-bastidores associados e a Figura 5 as conexes de cabos que conduzem para o lado de fora.

Figura 5 Cabeamento de um Sub-Bastidor Duplo I/O2, Conexes Externas

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3. DADOS TCNICOS

3.1 INTERFACE DE LINHA

Taxa de Transmisso Caractersticas eltricas G.703 Cdigo de transmisso Tipo de conexo 2.048 Mbit/s Em conformidade com a Recomendao ITU-T HDB3 75 , coaxial, desbalanceada ou 120 , dois-fios, balanceada, blindada Sinal de quadro, em conformidade com a Recomendao ITU-T G.704 ou desestruturado

Caractersticas de sinal

Percursos de transmisso Portas por placa Portas por sub-bastidor duplo desprotegidas protegidas Redundncia

8 256 224 (1:N) x 8 com N = 1 ... 7

3.2 INTERFACE DE MATRIZ

Taxa de Transmisso Caractersticas eltricas Tipo de Conexo Tenso de sada Comprimento de linha permissvel Caractersticas de sinal 155.52 Mbit/s 75 , coaxial, desbalanceada Onda quadrada, unipolar, 4.75 ... 5.25 V 15 m Sinal interno de sistema GTI, estrutura similar Recomendao ITU-T G.709

3.3 INTERFACES DE CONTROLE

AUS - SPB Tipo de cabo Tipo de transmisso Taxa de transmisso Protocolo de transmisso (SP) SPB - Sistema I/O2 SPB - ETB Par torcido, quatro vezes, balanceado, blindado Serial 1 Mbit/s HDLC, sondagem (AU), Solicitao de Interrupo

Barramento-P, HDLC

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SPB - PCB SPB - CONV, RIM

Barramento-S, I2C Barramento-R, I2C

3.4 INTERFACE DE RELGIO

Tipo de conexo, sub-bastidores Frequncia dos clocks de transmisso clock Bit Relgio multi-quadro Sada do relgio de referncia Frequncia de relgio Nvel do sinal de relgio Tipo de conexo Cabo de dois-fios, blindado 155.52 MHz 166.67 Hz 2.048 MHz 0.75 ... 1.5 Vop 75 , coaxial

3.5 INTERFACE DE TESTE

Tenso de sada nos soquetes de teste, dentro das condies de medio abaixo: IOB2 para 75 coaxial -230 mVop 20% IOB2 para 120 coaxial -300 mVop 20% Condies das medies na porta de 2 Mbit/s Sinal de entrada Atenuao mx. de linha ( 6 dB0 Sinal de sada (75 ) 2.37 Vop 10% Sinal de sada (120 ) 3 Vop 10%

3.6 CONSUMO DE POTNCIA

Tenso de alimentao Valor nominal Variao Consumo de Potncia 2 x IOS2 totalmente equipado Tenso de Operao U1 U2 48/60 V 40.5 ... 75 V

Aprox. 310 W + 5.6 V 3% -5.1 V 3%

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3.7 CONDIES AMBIENTAIS

Condies ambientais Operao Transporte Armazenagem Em conformidade com ETS 300 019-1 300 019-1-3, Classe 3.1 300 019-1-2, Classe 2.3 300 019-1-1, Classe 1.1

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4. PRINCPIOS DE OPERAO
Este captulo descreve em detalhe, as diferentes partes e funes do sistema I/O2. As descries a seguir so baseadas na Figura 8, que ilustra os blocos e as partes funcionais de um sub-bastidor I/O IOS2. A cor de fundo das partes que no pertencem ao sistema I/O2 cinza.

4.1 DIREO DA RECEPO

4.1.1 ENTRADA DO SINAL DE 2 MBIT/S

Existem at oito sinais de 2 Mbit/s 2IN por cada IOB2. IOB2#8 pode ser ligado somente se a redundncia no for requerida. Na operao normal (isto , com redundncia) somente as portas IOB2#1 ... IOB2#7 de cada grupo so usadas, o que significa um mximo de 56 portas por grupo, ou seja, 244 portas por sub-bastidor duplo. Adicionalmente aos seus prprios oito sinais de 2 Mbit/s, cada IOB2 assume oito sinais derivados das entradas do IOB2 vizinho. Esses oito sinais so transmitidos para comutadores rel, que ficam abertos durante a operao tranquila. Uma perturbao no IOB2 vizinho, aciona o sistema de Controle para fechar os comutadores rel, atravs do ASIC da Interface do Sistema de Controle CSFICA. Nesse caso, os sinais de entrada para o percurso do sinal perturbado so re-roteados para a entrada redundante IOB2#8. Simultaneamente, o sistema de Controle comuta o sinal OCOMREL para ativar o sinal do comando de entrada ICOMREL para comutar os rels isoladores sobre a placa perturbada. Quando as entradas IOB2#8 so ligadas e usadas para transmisso normal, o software do sistema tem de evitar uma comutao automtica. O fechamento das chaves rels em uma IOB2 provoca o desligamento automtico dos seus sinais para os canais IOB2#8 j ocupados.

4.1.2 PROCESSAMENTO E MULTIPLEXAO DE SINAL

A interface de recepo contm transformadores e amplificadores controlados de linha. O seu ganho controlado pelo nvel do sinal de entrada, resultando em uma sensibilidade de entrada mais alta em um nvel de rudo mais baixo. O sinal para o soquete de testes no painel frontal extrado do circuito do transformador. Pela multiplexao, os oito sinais de sada de 2 Mbit/s so combinados em dois sinais de 8 Mbit/s; simultaneamente, o cdigo HDB3 convertido em cdigo binrio. Aqui, o operador pode realizar um loop para o percurso de transmisso de qualquer um dos sinais de entrada, via sistema de Controle. Os sinais de 2 Mbit/s so supervisionados e uma LOS ou um AIS recebido

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so informados ao sistema de Controle. Uma LOS detectada insere um AIS no percurso do sinal afetado. O circuito multiplexador fornece o relgio de recepo C2MO, que pode ser derivado de qualquer um dos sinais de entrada de 2 Mbit/s. Na PCB, o relgio de recepo derivado transformado em relgio de referncia para a Placa de relgio Mestre (MCB) no sistema de Gerao e Distribuio de relgio.

4.1.3 INTERFACE PARA A ETB

A Placa de Extenso (ETB), tambm usada para os nveis do sinal plesicrono de 34 Mbit/s e 140 Mbit/s. Ela processa na entrada sinais multiplex de 8 Mbit/s. Por conseguinte, os sinais de 2 Mbit/s so transformados em sinais multiplex de 8 Mbit/s na sada do IOB2, porm, so recuperados na ETB para outro processamento. O circuito multiplexador do IOB2 fornece dois sinais multiplex de 8 Mbit/s, RX8D#X e RX8D#Y, e os respectivos clocks de 8 MHz RX8CL. Esses sinais so duplicados para disparar a ETB do grupo e a proteo ETB, ETB(P). Os sinais para a ETB(P) carregam o sufixo . Considerada a P redundncia de IOB2, h um total de 14 + 2 sinais RX8D e RX8CL por cada uma , para cada ETB do grupo e de 28 + 4 para a ETB(P). Na ETB, cada um dos oito ASICs da interface S2231 processa dois sinais de 8 Mbit/s. O percurso do sinal pode ser comutado entre os grupos ou pode ser desligado via sistema de Controle; nesse caso, a ETB usada uma ETB(P). O respectivo percurso na ETB(P) somente ativado quando a proteo requerida.

4.1.4 DEMULTIPLEXAO E MAPEAMENTO

A demultiplexao no ASIC S2231 reconverte os sinais de 8 Mbit/s em quatro sinais de 2 Mbit/s cada. Esses sinais plesicronos so empacotados no Container SDH C-12 e o byte V5 adicionado como POH, criando, assim, os Containers Virtuais VC-12. O byte V5 contm: bits para verificao de paridade e identificao de sinal, gerados pelo sistema de Controle. os bits de realimentao para FEBE Erro de Bloco Distante e FERF Falha de Recepo Distante estabelecidos no lado da transmisso. ,

O S2231 estende o VC-12 para formato de dados internos da DU-12, com um ponteiro SDH V1/V2 modificado. O ponteiro modificado de modo que dois dos quatro N-bits no byte V1 so substitudos, alternadamente, pelos bits do identificador e pelos bits de paridade. Os bits do identificador e os bits de paridade so usados para verificao e para deteco de erros do sinal no percurso de transmisso do outro lado da matriz. O ASIC-Mixer gera o sinal GTI a partir de dezesseis sinais TUG-22** e um SOH interno de sistema. O SOH contem a Palavra de Alinhamento de Quatro (FAW) nos primeiros seis bytes ; o restante contm apenas bits de justificao. O sinal GTI transformado em sinais nibble 4 x 39 Mbit/s e so convertidos pelo Circuito Serial/Paralelo (SPC) em dois feixes de dados seriais idnticos.

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4.1.5 PROTEO
Cada ETB fornece um sinal GTI serial para a Placa de Proteo e de distribuio de relgio (PCB) do seu prprio sub-bastidor e do sub-bastidor associado. As conexes de cabos DEIx e DEOx so conectadas mecanicamente ao sub-bastidor associado, via faixas de conectores das duas PCBs. A PCB combina as funes de Proteo e de distribuio de relgio, onde somente a primeira pertence ao sistema I/O2. Se necessrio, o Circuito Matriz de Comutao (SMC) da proteo da parte funcional insere o sinal DPI1, re-roteado via ETB(P), no fluxo de dados de sada para o sistema Matriz, substituindo o DI1 ou DI2. Adicionalmente, o SMC extrai do sub-bastidor associado os sinais GTI DI3, 4 ou DPI2 e os processa da mesma forma. Na sada, os quatro sinais seriais GTI DMO1 ... 4 so transferidos para a matriz. Cada uma das duas PCBs no sub-bastidor duplo so indicadas para uma das duas matrizes que operam redundantemente.

4.2 DIREO DA TRANSMISSO

Cada uma das duas matrizes operacionais redundantes fornecem, na direo da transmisso, uma cpia do sinal de dados dos quatro sinais seriais GTI DMI1 ... 4. O SMC comuta os sinais GTI, transparentemente, em direo s sadas DO1 ... 4. No caso de comutao de proteo, so usadas as DPO1 ou DPO2.

4.2.1 COMUTAO DE SINAL

Os sinais seriais GTI comutados diretamente da PCB para a ETB, so transferidos, pelo SPC, para o ASIC do Conversor Duplex Para Simplex (DTSCA), como fluxos de 4 bits nibble O . DTSCA seleciona uma das duas cpias de sinal para ser transferida para o Mixer. Para isso, os dois sinais so sincronizados para a FAW e uma possvel perda de quadro detectada os bits do identificador e de paridade, inseridos nos ponteiros DU-12 no lado da recepo, so avaliados.

Na cpia de sinal comutada, o DTSCA recupera a sequncia original N-bit dos ponteiros DU-12. Em adio, o DTSCA, constantemente, informa o sistema de Controle sobre a cpia transmitida. O DTSCA comuta, automaticamente, para a segunda cpia, se um erro ou um AIS for detectado em uma cpia de sinal comutada diretamente. Se forem detectados erros nas duas cpias, a comutao suprimida. O sistema de Controle dispara o DTSCA para inserir um AIS na direo da transmisso. Os erros de transmisso e a comutao automtica so reportados ao sistema de Controle.

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4.2.2 DESMAPEAMENTO E GERAO DO SINAL DE TRANSMISO

Os sinais so agora processados na ordem reversa, a partir da direo da recepo, isto : Desmapeamento do sinal GTI dentro dos dezesseis TUG-22** do Mixer. Desmapeamento no S2231de cada dois TUG-22* em oito sinais plesicronos de 2 Mbit/s. Um erro de transmisso detectado estabelece o FERF na direo da recepo. Caso a bit limiar do erro de paridade seja excedido, o bit FEBE estabelecido na direo da recepo. O bit FERF, o bit FEBE e o AIS DU-12 da parte de contador sncrono so avaliados e o resultado transmitido para o sistema de Controle. Multiplexao no S2231de oito sinais de 2 Mbit/s em dois sinais de 8 Mbit/s. Transmisso de dezesseis sinais TX8D da ETB para o IOB2, dois dos quais conduzidos para a IOB2#8 e que so, por conseguinte, normalmente redundantes. Demultiplexao de cada dois sinais de 8 Mbit/s em oito sinais de 2 Mbit/s. Converso de cdigo binrio / HDB3. Converso de nvel e desacoplamento de sinais de teste para o soquete no painel frontal.

4.3 CONTROLE DE SUB-BASTIDOR

O controle do sub-bastidor pertence ao sistema de Controle. Este captulo descreve apenas aquelas funes necessrias ao entendimento da operao do I/O2. O sub-bastidor controlador pela Placa de Processador de Satlite (SPB), que recebe comandos de controle do Sub-Bastidor da Unidade Administrativa UAS-S. Todas as SPBs so encadeadas ao barramento-AUS e so acessadas pelos seus endereos a partir da AU. Esse endereo pr-definido pelos comutadores DIP, localizados na RIM do painel traseiro. As duas SPBs de um sub-bastidor duplo operam de forma redundante, isto , a falha da SPB ativa faz com que a SPB redundante assuma o controle do sub-bastidor duplo. A SPB acessa o nvel mais baixo de controle das placas, que - dependendo da extenso da funo de controle - consiste em: Elemento de Processamento da Placa de Usurio (UBPE) nas ETBs, disparado via barramento-P (circuito em quatro fios, HDLC) ASIC da Interface do Sistema de Controle (CSIFA) cada um no IOB2, disparado dos UBPEs nas ETBs por um barramento-I2C Uma interface de controle com funes comparveis ao CSIFA na PCB, disparada via barramento-S (circuito em trs fios, I2C) Um Mdulo Inventrio Remoto (RIM) nos Conversores (CONV) e o painel traseiro, disparado via barramento-R.

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Figura 6 Redundncia de Controle no Sub-Bastidor Duplo Existem dois barramentos-P e dois barramentos-S em cada sub-bastidor, onde barramento A disparado pela SPB do mesmo sub-bastidor e barramento B pela SPB do sub-bastidor associado. Ambos os sistemas de barramento so separados; UBPE e CSIFA esto, por conseguinte, equipados com duas conexes de barramento. Um par de barramentos-S adicionais, C e D, no usado no IOS2. Existe apenas um sistema de barramento-S por subbastidor que pode, tambm, no entanto, ser operado pela SPB do sub-bastidor associado (circuito em trs fios, I2C).

4.4 DISTRIBUIO DE RELGIO

A distribuio de relgio da parte funcional pertence ao sistema de Gerao e Distribuio de relgio, com uma descrio funcional separada. Este captulo descreve apenas aquelas funes necessrias ao entendimento do sistema I/O2. Via cabo blindado em dois-fios, a Placa de Relgio Mestre (MCB) fornece a distribuio de relgio na PCB, com a CI do relgio de sistema de 155.52 MHz, modulado com o relgio multiquadro de 166.67 Hz. As duas PCBs de um sub-bastidor operam de forma redundante, isto , qualquer uma pode assumir o fornecimento de relgio dos dois sub-bastidores. O distribuidor de relgio fornece, ao todo, oito sinais de relgio. Os sinais CO1 ... CO3 so para as ETBs do mesmo sub-bastidor, os sinais CPO1 ... CPO4 so transmitidos para o sub-bastidor associado, via cabo blindado em dois-fios. Um sinal de relgio requerido pela prpria PCB.

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O Circuito de recepo de relgio e Quadro (CFC) na ETB e na PCB recebe das duas PCBs o sinal de relgio modulado e desmodula o relgio multiquadro de 166.67 Hz para 48 quadros GTI. Adicionalmente, so gerados para quatro quadros GTI, o nibble clock de 38.88 MHz, o relgio de quadro de 8 kHz do sinal GTI e o relgio multiquadro de 2 kHz.

4.5 FONTE DE ALIMENTAO

Cada IOS2 contm dois Conversores CONV, que suprem as outras placas do sub-bastidor com duas tenses de operao U1 A,B e U2 A,B. Por questes de redundncia, existe um conjunto dual de sadas U1 e U2. Os conversores so conectados, via disjuntores no painel de fusveis, s tenses de alimentao -UBA, -UBB (-48 V ou -60 V) e +UB (Retorno de Bateria). As tenses de sada U1A,B so +5.6 V e U2A,B = -5.1 V.

Figura 7 reas da Fonte de Alimentao no Sub-Bastidor Duplo

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A Figura 7 ilustra as reas de alimentao dos diferentes conversores. As placas de um subbastidor duplo necessitam apenas da fonte de alimentao dos trs conversores; o quarto fica disponvel como redundncia reserva ativa. CONV#1 e CONV#3 suprem as placas esquerda dos mesmos sub-bastidores. CONV#2 supre as placas direita, ambas do mesmo sub-bastidor e do sub-bastidor associado. CONV#4 conectado a todas as placas e - se algum conversor falhar - assume a alimentao dessa rea. Em ambos os casos, a ligao dos conversores esquerda, ilustrada na Figura 8 frente, igual: as tenses de operao U1A e U2A so diretamente conectadas s ligaes do painel traseiro. A conexo de CONV#2 ou CONV#4, ilustrada na Figura 8 atrs, diferente; suas sadas de tenso de operao U1AB e U2AB so, por conseguinte, conduzidas para o lado de trs do sub-bastidor. Quando comutadas como CONV#2, essas sadas so conectadas, via cabos, s conexes U1AA e U2AA e quando comutadas como CONV#4, s conexes U1B e U2B (nos dois sub-bastidores). As tenses normais de operao U1A ou U1AA e U2A ou U2AA nas placas so separadas das tenses de operao redundantes U1A e U2B por diodos Schottky . A tabela a seguir estabelece os smbolos para as conexes das tenses de operao e de alimentao conduzidas ao painel traseiro. Smbolo +UB -UBA -UBB U1B U1AB U2AB U2B U1AA U2AA Explicao Retorno de Bateria dos disjuntores -48/60 V, seo A -48/60 V, seo B Entrada de redundncia U1 Sada U1 do CONV#2 ou CONV#4 Sada U2 do CONV#2 ou CONV#4 Entrada de redundncia U2 Entrada U1 para rea de fonte de alimentao CONV#2 Entrada U2 para rea de fonte de alimentao CONV#2

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Figura 8 Diagrama de Bloco do IOS2

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