AMD Athlon 64 X2

3.1 Introduo
O Athlon 64 X2 uma soluo apresentada pela AMD para clientes de media digital assim como aqueles que correm vrias aplicaes de software em simultneo. um processador para ser utilizado em desktops e em portteis.

3.2 Verses
O Athlon 64 X2 baseado na nova reviso do Athlon 64 (E). Utiliza os ncleos Toledo/Manchester (1 MB de Cache L2), que so baseados no Venice e San Diego (nomes dos cores utilizadosnos processadores Athlon 64 Single-Core) e que funcionam em soquet 939 o que permite compatibilidade com motherboards antigas. Existe tambm o ncleo Windsor para o socket AM2. Em todos estas verses foi utilizada uma tecnologia de fabrico de 90 nm ao contrrio dos 65 nm utilizados pela intel nos seus Core 2 Duo. Estes processadores esto disponiveis nas seguintes velocidades:
CPU
Athlon 64 X2 3800+ Athlon 64 X2 4200+ Athlon 64 X2 4400+ Athlon 64 X2 4600+ Athlon 64 X2 4800+

ClockSpeed
2.0 2.2 GHZ 2.2 GHZ 2.4 GHZ 2.4 GHZ

L2 CacheSize
512 KB 512 KB 1024 KB 512 KB 1024 KB

3.3 Microarquitectura
16 registos de inteiros de 64 bits e 16 registos de SSE/SSE2/SSE3 de 128 bits. CPU ClockSpeed L2 CacheSize Athlon 64 X2 3800+ 2.0 GHZ 512 KB Athlon 64 X2 4200+ 2.2 GHZ 512 KB Athlon 64 X2 4400+ 2.2 GHZ 1024 KB Athlon 64 X2 4600+ 2.4 GHZ 512 KB Athlon 64 X2 4800+ 2.4 GHZ 1024 KB

3.3.1 Sistema de memria

Caches
Cada ncleo possu : Cache L1 que se divide em cache de cdigo de 64 KB e cache de dados 64 KB, ambas associativas de 2 vias Cache L2 de 1MB ou 512 KB, associativa de 16 Vias

TLBs
Esta arquitectura utiliza endereos fsicos de 40 bits e endereos virtuais de 48 bits. A traduo de endereos fisicos em endereos virtuais realizada atravs de uma hierarquia de tabelas com 4 nveis. O endereo de 48 bits divide-se em 12 bits de deslocamento para indexar uma pgica de 4KB, os restantes 38 indexam as 4 tabelas.

3.3.2 Protocolo coerncia de cache MOESI

A consistncia entre as vrias caches existentes no dual core assegurado segundo o protocolo MOESI. O protocolo consiste no seguinte: Se o processador no encontrar o endereo pretendido na sua cache e em nenhuma cache de outro core, ento vai buscar o endereo memria e coloca-o na sua cache e marca-o como Exclusivo. A primeira vez que o processador modificar o valor do endereo, marca-o como Modificado. Se um processador precisar de um endereo e o encontrar na cache de outro core, ele copia o endereo para a sua cache e marca-a como Shared, e o outro endereo na outra cache alterado de Modificado para Owner. Qualquer core que precise de ler aquele endereo, ir sempre ler o endereo da cache onde esteja marcado como Owner. Quando algum core necessita de actualizar um valor da cache que seja Shared, ele envia um problema de invalidao s outras caches e marca o seu endereo na cache como Modificado e o estado nas outras caches passa a Invlido.

3.3.3 Pipeline
As intrues x86 so instrues cisc, complexas e com tamanho muito varivel, por isso existe a necessidade de organizar as instrues em instrues mais simples macroOpsde tamanho idntico e que possam realmente tirar partido do pipeline. Existe assim uma fase inicial de fetch, em que so realizados 2 fetchs de 16Bytes de informao da cache L1 para um buffer de 32Bytes. De seguida este buffer analisado e aps serem encontrados o inicio e o fim de cada instruo, estas so alinhadas e divididas de acordo com 2 grupos. Um grupo que comporta instrues mais simples em que apenas existe uma combinao de duas operaes, um acesso memria, uma instruo aritmtica ou lgica e um grupo que

comporta insrues mais complexas. O grupo mais simples despachado pelo descodificador directo (direct path) enquanto que o grupo mais complexo despachadao por um hardware especifico denominado microcode (vector path). Previso de saltos Para uma eficiente previso de saltos no processamento do piepeline, a arquitectura utiliza duas tabelas, histrico local e histrico global. O historico local encarrega-se de acompanhar o fio de execuo de um salto individual de forma a prever se o salto vai ser realizado ou no. O historico global encarrega-se de o historico local de vrios saltos, relacionando-os uns com os outros de maneira a prever se um salto individual vai ser tomado.

3.4 Inovaes no AMD Athlon 64 X2:

Controlador de memria DDR integrado. A grande vantagem de ter um controlador de memria integrado no processador tornar o sistema escalvel, pois a adio de novos processadores no est dependente do facto de existir apenas um controlador de memria externo, permite tambm tempos de latncia mais baixos pela menor distncia entre o controlador e o processador. Tecnologia HyperTransport Permite ligar I/O e Memrias directamente ao processador e de forma independente, com tempos de latncia muito baixos, eliminando assim estrangulamentos no acesso aos mesmos. (vai de at 6,4GB/s no acesso memria e de at 24GB/s no total). Direct Connect Atchitecture Nome atribuido pela AMD para designar ao conjunto das duas tecnologias referidas anteriormente. Cool'n'Quiet Para alcanar um baixo consumo de energia a AMD desenvolveu esta tecnologia que permite variar a voltagem e o multiplicador de frequncia do processador de maneira a s funciar na sua performance mxima quando existe essa necessidade. Esta tecnologia permite tambm um baixo rudo de funcionamento pois possivel tambm controlar a velocidade de funcionamento do cooler do processador. Enhanced Virus Protection (EVP) Esta tecnologia permite melhorar a segurana do sistema, impedindo a aco de certos tipos de vrus e worms, que fazem ataques atravs de buffer overflow. Isto conseguido atravs da inserco de um NX bit (no execution bit) que indica ao processador que aquela informao trata-se de informao de dados e no de uma instruo que possa ser executada. Disponibilizado pelo Windows XP service Pack 2.

4.1 Vantagens Intel Core 2 Duo

 Maior Cache L2 (2 a 4MB) partilhada e alocada dinamicamente. Cache L2 mais rpida (2.5x) que a do Athlon x2. Dobro de bandwith para cache L1 que a do Athlon x2 (medido pelo ScienceMark). Melhor algoritmo de pr-fetching. Descodificao de 4 ou 5 (com Macro-fusion) instrues por ciclo vs. 3 instrues por ciclo do Athlon x2. 2 previses de saltos por ciclo contra 1 previso de salto do Athlon x2. Instrues 128-bit SSE2/3 no so separadas em duas de 64bits. 4 clculos floating point por ciclo vs. 3 clculos floating point por ciclo do Athlon x2. Vantagem na reordenao de Stores e Load com o algoritmo de memory disambiguation. Compatibilidade com memrias futuras, o que no ser possvel ao Athlon x2 por usar IMC.

4.2 Vantagens AMD Athlon 62 X2

Controlador de memria integrado, reduzindo muito a latncia no acesso memoria, diminuindo bastante o caminho a percorrer pela informao. HyperTransport que permite uma largura de banda maior e separao fisica entre comunicao do processador com a memria e com os I/O. Aquitectura pensada para Duo Core desde o inicio, com a comunicao entre cores a realizar-se dentro do ncleo do processador ao contrrio da Intel em que comunicam atravs do BUS externo que partilhado com a memria e I/O. A utilizao do protocolo MOESI com mais um estado (Owner) que o utilizado pela intel e que permite que se um core alterar um valor na cache, ele prprio passa a fornecer esse dado a outros cores sem a necessidade dos outros irem aceder memria. 3 complex decoders tm melhor performance quando necessrio fazer fetch de 3 instrues complexas. 3 AGU (adress generation unit) para clculo de inteiros contra 2 AGU no Core 2 Duo, permite melhor desempenho em certo tipo de clculos de inteiros, como por exemplo algoritmos de encriptao.

5 Testes prticos
Para termos dados reais do funcionamento das arquitecturas recolhemos de vrias fontes alguns benchmarks e verificmos que os resultados eram unnimos, apresentamo-los de seguida.

5.1 BenchMarks
Benchmark Compresso de video Benchmark Jogos (Battlefield) (quanto mais pequena a barra, melhor) (Fotogramas por Segundo) Benchmark Office Benchmark Science Mark (Latncia da memria em ns)

5.2 Concluso
Como est presente nos testes O Intel Core 2 Duo obtm melhor performance que AMD Athlon x2 em praticamente todas as ocasies reais. Comparando o Intel Core 2 arquitectura do AMD Athlon x2, conclumos que a eficiente reordenao de intrues no pipeline, maior nmero de instrues por ciclo em cada andar do pipeline e tamanho/velocidade da cache L2 so os motivos mais fortes para o seu excelente desempenho.