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C.Belleudy, D.

Gaff e
Universit de Nice-Sophia Antipolis e DEUG MIAS-MI - premi` re ann e e e

Electronique Num rique e

Cours Second semestre C. Belleudy, D.Gaff e


version 4.4

Electronique Num rique e

Chapitre 1 Les circuits arithm tiques e


1.1 Additionneur
1.1.1 Principe
Consid rons deux nombres e et . Pour effectuer la somme , on proc` de comme en d cimal, en partant du rang 0 et on d termine rang par rang la e e e somme ; a chaque rang i on d termine : ` e la somme modulo 2 de , et de la retenue obtenue au rang pr c dent, cest le de la e e somme . la retenue a reporter sur le rang i+1. ` Les deux op rations sont r sum es dans le tableau ci-dessous : e e e

000 001 010 011 100 101 110 111

0 1 1 2 1 2 2 3

0 0 0 1 0 1 1 1

0 1 1 0 1 0 0 1

Ceci donne par exemple pour six bits :


1 1 1 1

1 1 0 1 0 1 1 0 1 1 1 0 1 1 0 0 0 1 1
Comme les manipulations binaires sont les m mes pour chaque bits, nous concevons ladditione neur el mentaire ci-dessous et nous le dupliquons autant de fois que n cessaire. e e 3

#

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#$

 "  !

Electronique Num rique e

Ai Bi R i-1

Ri Si

1 1 1 0 propagation de la retenue 0 1 1 1 0 1 1 0

1 1

Apr` s simplication par Karnaugh (damier sur e


et par cons quent le sch ma suivant : e e


X Y R i i i-1

Remarque : avec

peut aussi s crire e et

Le terme est alors appel terme de g n ration car sa valuation a 1 est sufsante pour forcer la e e e ` retenue a 1. Le terme est appel terme de propagation car il propage ou non la retenue pr c dente. ` e e e

# (# %# $ #  & ! #  (# # $ ! # !

#  & ! %# $ #  ! %# $ # # $ # # $ #  # #  #

), nous obtenons les equations :

S i

Ri

# # #  & # #  (# # # ! #$

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1.1.2 Demi-additionneur
Consid rons le sch ma constitu de deux cellules identiques : e e e
Zi Xi Yi Ui B i A i Ti

On peut remarquer que :

dou

Par identication avec les equations ladditionneur el mentaire, nous obtenons : e

Donc ce montage est egalement un additionneur el mentaire : Chaque cellule est appel demi e e additionneur.

1.1.3 Les indicateurs de validit e


En arithm tique binaire, il existe classiquement deux indicateurs : e CARRY (retenue) : la derni` re retenue a et lev e e e e OVERFLOW (d passement de capacit ) : Le nombre obtenue a une taille plus grande que le e e format qui lui etait attribu . e Sur les nombres non-sign s sur n bits, le carry et loverow repr sente la m me notion car la e e e retenue la plus a gauche sort justement du format. `

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# # #  # # #  #

6
# ! $"    

Electronique Num rique e


dou

Par contre il y a d passement de capacit si la somme de deux nombres positifs devient n gative e e e ou la somme de deux nombre n gatifs devient positive. Comme le signe est donn pas le bit le plus a e e ` gauche, le premier cas s crit : e et le second .
  

dou

` 1.1.4 Additionneur a retenues anticip es e

Sur un additionneur classique a bits, le temps de calcul global est conditionn par le temps de ` e propagation de la retenue de la premi` re cellule el mentaire jusqu` la derni` re. e e a e
(

Si nous consid rons un temps e nous obtenons :

de propagation dans une porte logique quelle que soit celle-ci, temps de avec portes a 2 entr es ` e
(60 (5 (2 ( 0

nombre de temps de avec cellules portes a 2 entr es ` e


#8!760 ( (4 (1 ( ) #

temps de avec temps de avec portes a 3 entr es portes a 3 entr es ` e ` e (sauf OU-exclusif)
(6) (2 (3 ( ) (6) (2 (3 ( )

Le besoin dadditionneurs de plus en plus performants, a conduit a une nouvelle solution qui an` ticipe la valeur de la retenue dans les calculs au lieu dattendre sa propagation normale. Le sch ma qui suit montre la structure dun tel additionneur. On peut se douter quil n cessite e e beaucoup plus de portes logiques :
Xn1 Yn1 X0 Y0 X1 Y1 X0 Y0 X0 Y0 Rn X2 Y R1 X R0 X
0 1 2

Xn Yn

Sn

S2

S1

Y0

S0

Pour concevoir les modules sp ciaux danticipation de la retenue, il suft de revenir a l quation e ` e

     

   & !          $ 

Sur les nombres sign s sur n bits, e

&

 $

 

   

(avec les bits cod s de a e `

).

par d nition. e

  ' ) 0

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dorigine de celle-ci et dappliquer la recursion :

dou

de m me e

et ainsi de suite... On remarque que les equations deviennent rapidement complexes, mais elles peuvent toujours s crire comme une somme de produits. Donc leur temps d valuation est constant quel que soient e e leur complexit ( e ). L valuation global de prend alors un temps de : e (retenue ) (cellule )

Dans le cas de ladditionneur a retenue anticip e, le temps de calcul ne d pend plus du nombre ` e e de cellules : il est constant. Ceci est particuli` rement avantageux pour les processeurs actuels qui e manipulent 32 bits de donn es voire plus. e Le miracle vient du fait que beaucoup de calculs se font simultan ment en parall` le. Le prix a e e ` payer est une explosion du nombre de portes logiques ; mais est-ce encore un probl` me aujourdhui e avec le taux dint gration actuel de transistors sur un substrat de silicium ? e

1.2 Soustraction
Dans un souci d conomie de circuits, la soustraction A-B est r alis e, dans la majorit des circuits e e e e num riques, comme une addition entre A et la repr sentation en compl ment a deux de B (A+(-B)). e e e ` Le compl ment a deux de B est facile a obtenir car il suft dinverser B et de lui ajouter globalement e ` ` au lieu de 1 et nous pouvons nous appuyer sur la propagation de la retenue en choisissant ! dou le sch ma suivant : e
#

 !    !      !      !   !     !      !   !      !      !   !        ! !  $ !  $ $

Conclusion :

 !   #"     

` : additionneur classique a cellules ` : additionneur a cellules avec retenues anticip es e

 !      !       !  $   !  $  $ #  # ! # $ #  ! # $ & # $ #     $

( )

! %# $ #

( )

( )

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A n-1 B n-1

R n-1 S n-1

A1 B1 A0 B0

S1

S0

1.3 Multiplication non sign e e


La m thode de base est calqu e sur celle utilis e en d cimal ; suivant que le chiffre du multiplie e e e cateur vaut 1 ou 0, on ajoute ou non le multiplicande a la somme partielle, en d calant a chaque fois ` e ` celui-ci dun rang vers la gauche. En effet, chaque d calage a gauche, induit une multiplication par la e ` base (ici 2).

A B

1 0 1 0 1 0 1 1

1 0 1 0 1 0 1 0 0 0 0 0 1 0 1 0 1 1 0 1 1 1 0

1.4 Division non sign e e


L` encore, la m thode de base consiste a essayer, comme en d cimal, de soustraire le diviseur, a e ` e multipli ici par leur seul facteur possible : 1. e Pour les quatre op rations d crites ci-dessus, les m thodes expos es ne constituent que des proc dures e e e e e de base, a partir desquelles on a imagin un grand nombre de rafnements, destin s a en accrotre la ` e e ` vitesse dex cution, lorsquelles sont mises en oeuvre dans un calculateur ou syst` me arithm tique. e e e

Chapitre 2 G n rateur de fonctions et de mintermes, e e Multiplexeurs, D multiplexeurs e


2.1 Introduction
Dans tous les syst` mes num riques o` les traitements sur les informations sont effectu s, il est e e u e n cessaire de les aiguiller suivant la fonction a r aliser. Le principe daiguillage du trac ferroviaire e ` e repr sente le mod` le type de la notion de transfert dinformations. Plusieurs trains peuvent circuler e e successivement sur une m me voie en provenance de lieux diff rents et transitant vers des destinae e tions distinctes. Ces notions daiguillage sont les el ments de base du multiplexage et d multiplexage e e num rique. e

2.2 Le multiplexeur
2.2.1 La fonction de multiplexage
Le multiplexage est une op ration qui consiste a faire circuler sur un seul conducteur des infore ` mations provenant de sources multiples.

Donnes aiguiller

E0 E1 Ei E 2 n -2 E 2 n -1

Y= E i si S=i

slection

S n-1

S0

A partir de cette pr sentation fonctionnelle du multiplexeur, on va maintenant d terminer la fonce e tion logique r alis e par ce type de circuit. Consid rons la table de v rit dun multiplexeur a deux e e e e e ` entr es : e

    


00 01 10 11

10 Cette table nous permet de d terminer l quation logique de e e

Electronique Num rique e

En g n ralisant ce raisonnement, l quation logique dun multiplexeur a n entr es de s lection s crit : e e e ` e e e

2.2.2 G n rateur de fonction e e


Toute fonction logique combinatoire peut se mettre sous la forme canonique disjonctive :

repr sentent les variables dentr es, e e la valeur de la fonction lorsquon consid` re e comme le codage binaire de et la fonction binaire qui vaut 1 seulement pour la combinaison consid r e (minterme associ a la combinaison ee e` ). En comparant l quation e pr c dente et celle etablie pour la sortie dun multiplexeur a n entr es, il est facile de voir quil est e e ` e possible de r aliser toutes les fonctions de n variables : les entr es de s lection du multiplexeur sont e e e alors les variables de la fonction et les entr es de donn es du multiplexeur permettent de s lectionner e e e la fonction a r aliser. Prenons a titre dexemple la table de v rit pr sent e ci-dessous qui poss` de ` e ` e e e e e sur lequel les entr es du syst` me trait e e e trois variables dentr es A, B, C et consid rons un mpx e e sont connect es aux entr es de s lection du mpx. e e e
#

o` u

ABC 000 001 010 011 100 101 110 111

OUT 0 0 1 1 0 1 1 0

0 0 1 1 0 1 1 0

E0 E1 E2 E 3 MPX8>1 Y E4 E5 E6 E7 S S S 2 1 0 A B C

OUT

F IG . 2.1 Exemple de cabl ge de multiplexeur obtenu directement a partir de la table de v rit a ` e e Lorsque le nombre dentr es du syst` me etudi devient grand, il nest pas toujours ais de dispoe e e e ser dun multiplexeur avec autant dentr es de s lection que de variables dentr es. Dans ce cas, le e e e concepteur peut essayer de trouver une solution moins on reuse en utilisant un multiplexeur avec un e plus petit nombre dentr e de s lection et des portes logiques. Pour ce faire, il faut dans un premier e e temps choisir le sous-ensemble des variables dentr es qui seront directement assimil es aux entr es e e e

&  #   #   '#    

 # # '#      !     !    !     

 4

&  &  & 

o` u

(minterme num ro i) repr sente la fonction qui vaut 1 pour la combinaison dentr e e e e . Cest a dire : `

! ! !    

#   

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de s lection ; ces variables sont alors appel es variables de s lection. e e e

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Le cablage des entr es de multiplexage ( e ) est obtenue par synth` se des tables de e v rit qui peuvent etre etablies pour chaque combinaison des variables de s lection. e e e Consid rons ainsi lentr e e e : la table de v rit du syst` me etudi peut etre r duite aux seules e e e e e combinaisons o` les variables repr sentant les entr es de s lection valent i. Les equations logiques u e e e obtenues ne d pendent alors que des variables qui ne sont pas connect es aux entr es de s lection du e e e e multiplexeur. Pour illustrer ce mode de raisonnement, retraitons lexemple pr c dent avec un multiplexeur e e . Les variables A et B sont assimil es aux entr es de s lection. Pour obtenir le cablage de e e e lentr e e du multiplexeur, la table de v rit initiale est r duite aux combinaisons o` e e e u . Soit quelle que soit la valeur de . Lorsque , donc . En appliquant ce raisonnement aux trois entr es de multiplexage restantes, on obtient le cablage de la e gure 2.2. Linconv nient majeur de cette approche r side dans le fait que le choix de laffectation des vae e riables dentr es du syst` me aux entr es de s lection du multiplexeur est al atoire. Pour obtenir une e e e e e solution optimale, il faudrait tester tous les choix possibles et ne retenir que la meilleure solution, m thode exhaustive qui peut- tre tr` s couteuse en temps. e e e

AB=00,C 0 1 AB=01,C 0 1 AB=10,C 0 1 AB=11,C 0 1

E0 0 0 E1 1 1 E2 0 1 E3 1 0

0 1 C C

E 0 MPX4>1 E1 Y E2 E3 S1 S0 A B

OUT

F IG . 2.2 Synth` se indirecte a laide dun multiplexeur e `

2.2.3 Multiplexeurs et circuits arithm tiques : les UALs e


Les UALs (Unit arithm tique et logique) sont une des briques de base de tout microprocesseur e e circuits arithm tiques diff rents et de multiplexeurs a n bits de e e ` actuel. Elles sont compos es de e s lections qui permettent de transmettre en sortie, un seul des e r sultats calcul s. Notons que le e e nombre de bits occup s par le r sultat (par exemple 8 bits) conditionne le nombre de multiplexeurs e e n cessaires (ici 8) pour transmettre correctement ce r sultat. e e

 

 

   

 
 # (

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ADDITIONNEUR 8

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X
8

8 bits

8
SOUSTRACTEUR

8 bits

8 MUX 8 4 -> 1

MAX

8 bits

ABSOLUE 8 bits

VALEUR

c1 c0

F IG . 2.3 Exemple dUAL 8 bits a quatre op rations ` e

E1

UAL

E2

c1 c0

F IG . 2.4 Symbole normalis dune UAL e

2.3 Le d multiplexeur e
2.3.1 Fonction d multiplexage e
A la sortie dun multiplexeur, il faut redistribuer les informations. Le proc d de transfert est donc e e bas sur le ph nom` ne inverse du multiplexage. Le d multiplexeur permet de convertir des infore e e e mations binaires s ries en informations binaires parall` les. Il poss` de une entr e pour n sorties. La e e e e

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diff rence entre le multiplexeur et le d multiplexeur r side dans le sens de circulation de linformae e e tion. Seule la sortie qui porte le bon num ro est connect e a lentr e. Les autres sorties sont (suivant e e ` e le mod` le de d multiplexeur choisi) : e e d connect es : on dit alors quelles sont en haute imp dance, e e e ou alors x es a une r f rence logique constante (0 ou 1). e ` ee

Y0 Y1 E Yi Y2 -2 Y2 n -1
n

Y = E si S=i i

n-1

F IG . 2.5 Sch ma de principe du d multiplexeur e e

2.3.2 Fonction d codage e


Un d codeur est un d multiplexeur particulier o` lentr e est x e d nitivement a 1et les sore e u e e e ` ties non actives a 0. Le 1 dentr e se retrouve sur la seule sortie active du d codeur. ` e e Les d codeurs sont utilis s classiquement pour activer s lectivement un composant parmi e e e exemple un bloc m moire particulier dans un ordinateur). e (par

2.3.3 G n rateur de mintermes e e


Le d multiplexeur (d codeur) constitue un g n rateur de mintermes. Un d multiplexeur compore e e e e tant n entr es de commandes g n` re les mintermes des n variables dentr es. Il suft donc de faire e e e e un OU logique entre les sorties pour obtenir nimporte quelle fonction combinatoire. Cette propri t ee caract ristique sera dailleurs g n ralis e dans le prochain chapitre. e e e e
)

DEMUX 1 1 VERS 8 Y0 S

F IG . 2.6 impl mentation de e

! !

Y7

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Chapitre 3 Composants logiques programmables


3.1 Notations compl mentaires e
L tude des composants programmables, appele l tude de nouvelles fonctions logiques : e e

3.1.1 Amplicateur de ligne directe et inverse


Cette porte logique appel e OUI na aucun r le logique vu sa table de v rit . Elle sert unie o e e quement damplicateur de courant pour les portes suivantes (adaptation dimp dance). Elle se note e comme suit et peut etre associ e a un inverseur : e `
x 0 1 y 0 1 porte OUI x y

3.1.2 Trois- tat (tri-state) e


Un trois etat est un composant logique qui permet de d connecter physiquement une sortie sur e commande (sortie en Haute Imp dance). e
c x y x c y

y=x si c=1 y en haute impdance si c=0 c x y

y=x si c=0 y en haute impdance si c=1 c x y

y=x si c=1 y en haute impdance si c=0

y=x si c=0 y en haute impdance si c=1

15

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3.1.3 Repr sentation du ET logique e


Sur les composants programmables, le nombre de convention suivante a et adopt e : e e
ET

peut etre tr` s grand. Cest pourquoi la e

3.2 Principe des r seaux logiques programmables e


Toute fonction logique peut se mettre sous la forme de somme de produits ou de produit de sommes. Il semble donc naturel dutiliser une structure comportant deux ensembles fonctionnels : un ensemble dop rateurs ET organis sous forme dune matrice qui g n` re les produits de e e e e variables dentr es, eventuellement compl ment es. e e e un ensemble dop rateurs OU, appel e matrice OU, qui somme les produits. e e

E E

Matrice "ET" M termes "produit" somme de produits F1 F2 Fp-1 Fp

Matrice "OU"

Lid e est de ne conserver que les produits et les sommes qui nous int ressent. Pour cela, le e e composant programmable pr voit au d part toutes les connexions possibles et laisse a lutilisateur le e e ` soin de couper (griller les fusibles) les liaisons qui ne lint ressent pas. e

3.2.1 Classication des r seaux logiques combinatoires e


Pour des r ductions de surface et de complexit , les possibilit s de programmation peuvent etre e e e r duites : le r seau Et seul ou le r seau OU seul est programmable. Ainsi, les r seaux logiques proe e e e grammables recouvrent une grande gamme de produits qui diff rent selon la partie programmable : e PROM : r seau ET programm (d codeur), r seau OU programmable , e e e e PAL : r seau ET programmable, r seau OU programm , cest a dire que la structure OU est e e e ` d nie, e PLA : r seau ET et OU programmable. e Le sch ma qui suit montre larchitecture interne dun PAL comportant au plus 16 entr es et 8 e e sorties.

C.Belleudy, D.Gaff e
1
0 1 2 3 0 1 2 3 4 5 6 7 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

17

19

2
8 9 10 11 12 13 14 15

18

3
16 17 18 19 20 21 22 23

17

4
24 25 26 27 28 29 30 31

16

5
32 33 34 35 36 37 38 39

15

6
40 41 42 43 44 45 46 47

14

7
48 49 50 51 52 53 54 55

13

8
56 57 58 59 60 61 62 63

12

9
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

11

F IG . 3.1 vue interne du PAL16H8 (document texas)

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3.2.2 rebouclage
La grande majorit des composants programmables actuels permettent de r injecter les sorties e e dans la matrice ET. Ceci a deux cons quences principales : e Une fonction logique peut etre evalu e a partir dune autre sans avoir a refaire une seconde fois e ` ` les calculs. Si la sortie est congur e en haute imp dance, elle peut servir alors dentr e suppl mentaire e e e e au syst` me. Cest pour cette raison dailleurs que le sch ma pr c dent peut accepter au plus 16 e e e e entr es. e

3.3 Exemple de programmation


Sur lexemple de la page suivante, les points repr sentent les fusibles qui ont et conserv . De e e e 1 cette mani` re, deux fonctions ont et implant et toutes les sorties non utilis e ont ete mise en haute e e e e imp dance pour eviter de griller le composant accidentellement : e


Dans le jargon on dit souvent mapp de langlais map : carte e

 !   ! ! 

C.Belleudy, D.Gaff e

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1
0 1 2 3 0 1 2 3 4 5 6 7 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

19

0 (masse)

2
8 9 10 11 12 13 14 15

18

3
16 17 18 19 20 21 22 23

17

4
24 25 26 27 28 29 30 31

16

5
32 33 34 35 36 37 38 39

15

6
40 41 42 43 44 45 46 47

14

7
48 49 50 51 52 53 54 55

13

8
56 57 58 59 60 61 62 63

12

9
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

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Chapitre 4 Introduction aux syst` mes s quentiels : e e les bascules


4.1 Introduction
Nous avons etudi jusquici des r seaux que nous avons appel s combinatoires, cest a dire qui as e e e ` socient a toute combinaison binaire dentr e une combinaison de sortie qui est unique. De ce type de ` e fonctionnement il r sulte en particulier que chaque fois quon pr sentera une combinaison C donn e e e e a lentr e, a des instants distincts, on verra apparatre la m me combinaison a la sortie. La corres` e ` e ` pondance entr e-sortie etablie par un tel r seau est donc ponctuelle, elle est indiff rente a ce qui sest e e e ` pass entre les diff rents instants o` on a appliqu la combinaison C : elle ne fait intervenir aucun e e u e ph nom` ne de m moire de ce qui sest pass avant. La diff rence essentielle entre un syst` me combie e e e e e natoire et un syst` me s quentiel est que l tat du second ne d pend pas uniquement de la combinaison e e e e dentr e a un moment donn mais de la s quence des combinaisons pr c dentes et de son etat initial. e ` e e e e Un circuit s quentiel poss` de donc un etat interne qui caract rise le chemin chronologique quil a e e e parcouru depuis sa cr ation. e En cons quence a une combinaison des variables dentr es ( e ` e ) correspondent plusieurs etats possibles du syst` me. Pour diff rencier ces etats, il faut introduire un certain nombre de variables e e suppl mentaires, appel es variables internes ( e e ), l tat du syst` me etant x par la combinaie e e son ( ). Un syst` me s quentiel peut alors etre consid r comme constitu dun circuit e e ee e combinatoire ayant pour entr e e , , ils apparaissent ainsi comme des syst` mes boucl s. e e

E1 En Y 1 Yp

partie combinatoire

retard Systme squentiel

Suivant les conditions de changement des variables de sortie, on distingue deux types de syst` me e s quentiel : e 21






 


  


S1 Sm

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les syst` mes s quentiels asynchrones pour lesquels l tat des sorties evolue spontan ment a la e e e e ` suite dun changement de conguration des variables dentr e. e les syst` mes s quentiels synchrones pour lesquels l volution des sorties est assujettie a une e e e ` commande sp cique g n ralement appel e horloge. Le syst` me est alors synchronis sur le e e e e e e signal dhorloge.

4.2 Bascules asynchrones


4.2.1 La bascule SR
La bascule SR dispose de deux entr es, S et R, lune pour la mise a 1 de la sortie Q et lautre pour e ` la mise a z ro. ` e

Q S 0 0 0 1 1 R 0 0 1 0 1 Q 0 1 x x x

+ Q 0 1 0 1 0

Fonction mmoire Mise 0 Mise 1 non spcifi *

Q+= S + R.Q = R . (S + Q) pourvu que R.S = 0

En appelant la valeur de la sortie a linstant , ` evolution de la sortie vers une valeur que lon nomme

4.2.2 La bascule D active sur niveau (Latch D)


Cette bascule dispose dune seule entr e de donn e D. Le signal de synchronisation est actif e e sur niveau H (en anglais Latch D). Lorsque le signal de synchronisation est actif, la sortie recopie lentr e D sur la sortie Q, sinon la sortie conserve (m morise) la derni` re valeur de D o` le signal de e e e u synchronisation etait actif.
D Q D H Q D 0 1 H Q x x Q+ 0 1 Q Q

Q+= D

$ 
et .

nappartient pas au domaine de sp cication de la bascule e

provoqueront au m me instant une e

C.Belleudy, D.Gaff e

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4.2.3 La bascule JK active sur niveau


Cest une bascule disposant de deux entr es, respectivement appel es J et K. Comme pour la e e bascule SR, lentr e J sert pour la mise a 1 et lentr e K pour la mise a 0. Outre la synchronisation par e ` e ` un niveau haut sur H, la diff rence entre la bascule JK et la bascule SR r side dans le fait quil ny a e e plus d tat interdit (non sp ci ) pour les entr es. e e e e

H Q K

Voici sa table de v rit : e e


J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 + Q 0 1 0 0 1 1 1 0

J K H

Q Q

Fonction mmoire Mise 0 Mise 1 oscillation

+ Q = J.Q + K.Q

4.3 Bascules synchrones


4.3.1 La bascule D active sur front (Flip-Flop D ou Edge Triggered D)
Comme pr c dement, cette bascule dispose dune seule entr e D et dune sortie Q, par contre le e e e signal de synchronisation H est actif sur un front (en anglais Edge Triggered). La gure suivante, montre une impl mentation possible dune bascule D active sur front montant : e
D Q Notation Q D Q Q H H

Q+= D

24

Electronique Num rique e

Cette classe de bascule est egalement appel e matre-esclave (en anglais Flip-Flop) car elle est e constitu e de deux bascules dont lune pilote lautre : e

S R H

Q Q

S R

Q D Q H

Q Q

4.3.2 La bascule JK active sur front (Edge JK)

K Q H Q J

Ormis son mode de d clenchement sur front montant, sa table de v rit est conforme a celle de la e e e ` bascule JK asynchrone :
+ Q 0 1 0 0 1 1 1 0

J K H

Q Q

+ Q = J.Q + K.Q

J 0 0 0 0 1 1 1 1

K 0 0 1 1 0 0 1 1

Q 0 1 0 1 0 1 0 1

Fonction mmoire Mise 0 Mise 1

sur front montant de H

Chapitre 5 Les registres


5.1 Introduction
La bascule nous a permis de mettre en m moire une information binaire el mentaire. Le registre e e compos de plusieurs bascules permet de conserver une information de plusieurs digits. De plus e linterconnexion entre les bascules permet certaines manipulations de linformation stock e. e

5.2 Fonctionnement
Un registre sert a m moriser un mot ou nombre binaire. Le sch ma dun tel syst` me comporte ` e e e autant de bascules type D que d l ments binaires a m moriser. Toutes les bascules sont command es ee ` e e par le m me signal dhorloge. e

Q D 0 H D Q

Q0 D 1 D

Q Q

Q1 D n D

Q Q

Qn

Moyennant une interconnexion entre les cellules, le registre pr c dent devient capable dop rer e e e une translation des chiffres du nombre initialement stock . Le d placement seffectue soit vers la e e droite soit vers la gauche. Le registre est alors appel registre a d calage. De nombreuses applications e ` e r sultent de cette possibilit de d calage : e e e conversion s rie-parall` le dune information num rique, e e e division et multiplication par une puissance de 2, la ligne a retard. `

5.3 Registres et multiplexeurs


Rappelons quun multiplexeur est dabors un aiguillage el mentaire de donn es. Par cette cae e ract ristique, nous pouvons donc changer dynamiquement les interconnexions entre les registres et e ainsi modier le comportement global du syst` me. e

25

26 Le sch ma 5.3 repr sente un tel syst` me : e e e

Electronique Num rique e

Lorsque lentr e de s lection e e est positionn e a 1, la sortie du registre e ` du registre et nous obtenons ainsi un d caleur a droite. e `

Par contre le positionnement de a 0 permet de connecter la sortie du registre ` du registre et la donn e se retrouve d cal e a gauche. e e e `

MUX 0 2>1 d D 1 D Q 3

MUX 0 2>1 1 D Q 2

sens

Bien-sur, cette architecture peut etre am lior e en prenant des multiplexeurs plus complexes ! e e

est reli` e a lentr e e ` e

# 8! #

a lentr e ` e

MUX dG 0 2>1 1 D Q 1

MUX 0 2>1 1 D Q 0

Chapitre 6 Analyse et synth` se de compteurs synchrones e


6.1 Introduction
Les compteurs sont des el ments essentiels de logique s quentielle ; ils permettent en effet d tablir e e e une relation dordre de succession d v nements. L tat du compteur est d ni par le nombre binaire e e e e form par lensemble de sorties des bascules. e On distingue deux grandes familles de compteurs quali es de synchrone et dasynchrone. e Dans les compteurs synchrones, toutes les bascules sont synchronis es sur une seule et m me horloge e e H. Dans les compteurs asynchrones, chaque bascule g n` re un nouveau signal dhorloge pour la e e suivante. Le sch ma qui suit, montre un tel syst` me (d compteur asynchrone cyclique de 7 a 0). e e e `

Q0 1 1 J K Q Q 1 1 J K Q Q

Q1 1 1 J K Q Q

Q2 1 1 J K Q Q

Q3

F IG . 6.1 d compteur asynchrone e

Dans le cas g n ral, on evitera de multiplier les horloges et de jouer sur les temps de propagation e e car ces syst` mes deviennent tr` s rapidement complexes a concevoir. On leur pr f` rera les compteurs e e ` ee synchrones beaucoup moins sensibles aux transitoires. Ces compteurs synchrones peuvent toujours se repr senter sous forme de deux sous-ensembles : e une m moire (registre) dont l l ment de base est la bascule et une fonction de calcul du nombre e ee suivant (l tat futur : e ). 27


28

Electronique Num rique e

Qn1

registre + Qn1

f
Q0 Q0+

F IG . 6.2 Sch matisation dun compteur synchrone e

6.2 Synth` se de compteurs synchrones e


6.2.1 M thode de synth` se directe e e
Lobjectif de ce travail de synth` se est de d terminer les equations logiques de an de condie e tionner les evolutions des bascules lors de la prochaine impulsion dhorloge. Le probl` me pos est e e donc le suivant : a un instant t, quelles sont les valeurs a appliquer aux entr es pour qu` limpulsion ` ` e a dhorloge suivante la sortie prenne la valeur impos e par le cycle de comptage d sir ? e e e Dans un premier temps, on etablit la table de v rit qui traduit la succession des etats du compteur. e e Cette table est ici appell e table d volution. Les entr es de la table repr sentent l tat pr sent du e e e e e e compteur alors que les sorties repr sentent l tat futur. Prenons a titre dexemple un compteur binaire e e ` 2 bits :


0 0 1 1

0 1 0 1

0 1 1 0

1 0 1 0

De cette table d volution, il est ais den d duire les equations logiques des variables de sortie, e e e dans le cas de notre exemple,

Pour obtenir les expressions des entr es des bascules, il faut, dans un second temps, proc der par e e identication avec lexpression de la bascule consid r e. Par exemple, consid rons la bascule JK ee e dont l quation de sortie est e . repr sente alors le terme mis en facteur par rapport a et par rapport a . La seule pr caution e ` ` e a prendre consiste a exprimer ` ` en fonction de et m me si cela ne repr sente pas lexpression e e minimale de .

valeur

! (

C.Belleudy, D.Gaff e

29

Reprenons lexemple du compteur binaire deux bits et supposons que notre r alisation ne come porte que des bascules JK, lidentication nous donne :

Ce qui correspond au sch ma suivant : e


Q2 J K Q Q 1 1 J K Q Q Q1

Le principal inconv nient de cette m thode r side dans le fait que l quation minimale des vae e e e riables des sorties des bascules ne permet pas toujours une identication ais e avec lexpression des e entr es. e

6.2.2 M thode de Marcus e


Lobjectif de la m thode de Marcus est de d terminer la table de v rit des entr es des bascules e e e e e an dobtenir leur expression minimale. Dans un premier temps, on etablit comme pr c demment la table d volution du compteur. A e e e partir de cette derni` re et de la table de fonctionnement de la bascule utilis e, on construit un autre e e tableau o` les sorties repr sentent les valeurs a appliquer aux entr es des bascules. Le r le de la u e ` e o table de fonctionnement est de donner la valeur des entr es a appliquer pour les quatre cas possibles e ` d volutions de la bascule consid r e. e ee

Si nous reprenons lexemple du compteur binaire 2 bits, nous obtenons la table d volution qui e suit :

Cette table nous permet den d duire ais ment les equations logiques des entr es des bascules e e e (ici les m mes que pr c dement). En comparaison avec la premi` re m thode, il y a deux fois plus de e e e e e fonctions a simplier mais on est assur dobtenir des equations plus simple que lidentication. ` e

Dans le cas dune bascule JK, cette table est :


# #   # #  


# #  

30

Electronique Num rique e

6.3 Compteurs incomplets et cycle parasite


Dans le cas des compteurs incomplets, les deux m thodes (directe et Marcus) peuvent etre utie lis es indistinctement. La seule diff rence porte sur les etats futurs non sp ci s qui seront not s e e e e e comme indiff rent pour obtimiser les equations. e Il faudra tout de m me v rier a posteriori que les etats futurs induisent bien une s quence de e e e comptage qui retourne dans le cycle voulu au bout dun nombre ni de fronts dhorloge. Dans le cas contraire, nous seront en pr sence dun cycle parasite ou dun etat puit. e Ce probl` me se rencontre egalement sur des compteurs d j` existant : e ea
Q1 Q0

Q1 D1 Q1 D0

Q0 Q0

F IG . 6.3 Compteur de 1 a 3 avec cycle parasite ( tat puit) ` e


#  #
D0 Q1 Q0

Sur la gure 6.3, les equations de changement d tat donnent : e soit la table de changement d tat : e 0 0 1 1 0 1 0 1

et

0 1 1 0

0 0 1 1

Nous retrouvons bien le cycle 1,2,3. Par contre 0 conduit a 0. A la mise sous tension, nous ris` quons donc de voir notre compteur bloqu sur 0. e Pour palier ce probleme, il faut casser ce cycle ( ). La solution la plus rapide consiste a ` ajouter une rustine sur le compteur vers le set, la plus propre a refaire la synth` se ! ` e
Q1 Q0 Q1 Q0

Q1 D1 Q1 D0

set Q0 D1 Q0

Q1

Q0

rustine vers le set

nouvelle synthse

# 

 #

 

Chapitre 7 Les s quenceurs e


7.1 Constitution
Un s quenceur est a la base un compteur, qui active a chaque coup dhorloge, zero, une ou e ` ` plusieurs actions particuli` res. Pour simplier la r alisation technique, on utilise classiquement un e e d codeur dont chaque ligne est activ e en s quence. Ces lignes viennent ensuite piloter des portes e e e logiques OU qui fond lunion de tous les etats o` laction consid r e doit etre fate. u ee
ligne n-1 action k compteur dcodeur n -> 2 n

action k ligne 0

n squenceur H

F IG . 7.1 Structure dun s quenceur c bl e a e Le chronogramme suivant montre lincidence du compteur sur lactivit des lignes. e
ligne 7 ligne 6 ligne 5 ligne 4 ligne 3 ligne 2 ligne 1 ligne 0 H t

F IG . 7.2 Chronogramme de base dun s quenceur a 8 etats e ` 31

32

Electronique Num rique e

7.2 Applications
7.2.1 Feux de croisement
Le premier exemple simple illustre une mani` re possible de g n rer la s quence de feux de croie e e e sement :

feu 1 feu pi tons 1 e R R r R r V r V r O r

feu 2 V V O R R R

feu pi tons 2 e r r r r r

Il n cessite un s quenceur a 6 etats donc un compteur a 6 etats (par exemple de 0 a 5). Chaque e e ` ` ` ligne du s quenceur correspond a une ligne de la table d volution. Ainsi la premi` re ligne doit allue ` e e mer le feu 1 Rouge, le feu 2 Vert, le feu 2 pi ton et eteindre le feu 1 pi ton ... e e Dou le sch ma suivant : e

feup1r 0 compteur 0 -> 5 n2 n1 n0 dcodeur feu2V feu1R feu2O feu1V feu2R feu1O feup2r squenceur H

F IG . 7.3 Gestion de feux de croisement Nota : Les temps de chaque cycle sont ici constants. Ce r sultat se g n ralise facilement en e e e consid rant un temps de base (horloge) PGCD de chaque cycle. e

7.2.2 Multiplication non sign e e


Consid rons le produit non sign de A et de B cod s sur 4 bits. Lid e sous-jacente est de cumuler e e e e dans un registre la somme interm diaire. Chaque ligne a sommer est en fait soit 0, soit A d cal a e ` e e` gauche. En effet A fois 0 rend 0 et A fois 1 rend A.

C.Belleudy, D.Gaff e
A B 1 0 0 1 0 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 0 1 0 1 0 1 0 0 1 1 0

33

Pour s lectionner successivement tous les bits de B, une solution consiste a prendre le bit de poid e ` faible de B et a d caler B a droite. Nous aurons donc besoin de deux registres a d calage (pour A : ` e ` ` e d calage a gauche, pour B : d calage a droite). Ces registres ont deux commandes : chargement et e ` e ` d calage (cf ch.5) synchronis s sur horloge. e e Le sch ma ci-dessous montre le multiplieur complet. On remarque la pr sence de portes ET qui e e forcent lentr e de ladditionneur a 0 suivant le bit de poids faible de A. e `
0 4 4

A
8

registre dcalage gauche Dcalage de A et B Chargement A et B x8 8 Reset Rsultat

registre Rsultat 8

B
4

+
8

chargement Rsultat

registre dcalage droite Rsultat prt 0 compteur de 0 5 n3 n2 n1 n0

dcodeur 0 > 9 9

squenceur

F IG . 7.4 Multiplieur Le s quenceur est cabl pour g n rer la s quence suivante : e e e e e Reset R sultat e Chargements A et B Chargement R sultat e D calages A et B e

34 Chargement R sultat e D calages A et B e Chargement R sultat e D calages A et B e Chargement R sultat e R sultat pr` t e e

Electronique Num rique e

On peut remarquer que ce multiplieur nest pas tr` s performant car il additionne parfois des 0. e En fait nous aurions eu besoin dun s quenceur conditionnel, mais ceci fera lobjet dun cours de e lann e prochaine ... e