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UNIVERSITE DE PROVENCE AIX-MARSEILLE I

THESE

pour obtenir le grade de

DOCTEUR DE LUNIVERSITE DE PROVENCE

Ecole doctorale : Sciences Pour l'Ingnieur : Mcanique, Physique, Micro et Nanolectronique


Prsente et soutenue publiquement le 2 avril 2008

par

Stphanie JACOB


TITRE :

INTEGRATION, CARACTERISATION ET
MODELISATION DES MEMOIRES NON VOLATILES A
NANOCRISTAUX DE SILICIUM


DIRECTEUR DE THESE : Pascal MASSON, Prof. Universit de Nice Sophia-Antipolis
CO-ENCADRANTS : Barbara DE SALVO, HDR, Dr. Ing. CEA-LETI Minatec
Gilles FESTES, Dr. Ing. ATMEL Rousset



JURY

Prsident : M. Rachid BOUCHAKOUR, Prof. Universit de Provence, Marseille
Rapporteurs : M. Salvatore LOMBARDO, Dr. IMM-CNR, Catagne, Italie
M. Georges PANANAKAKIS, Prof. INP Grenoble
Examinateurs : Mme Barbara DE SALVO, HDR, Dr. Ing. CEA-LETI Minatec, Grenoble
M. Gilles FESTES, Dr. Ing. ATMEL, Rousset
M. Pascal MASSON, Prof. Universit de Nice Sophia-Antipolis
Invits : M. Romain COPPARD, Dr. Ing. R&D, Sofileta-CEA, Grenoble
M. Thierry PEDRON, Dr. Dir. Technologie Avance, ATMEL, Rousset





Thse CIFRE ATMEL Rousset en collaboration avec le CEA-LETI Minatec et lIM2NP

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Sachez vous loigner, car, lorsque vous reviendrez
votre travail, votre jugement sera plus sr. ,
Leonard de Vinci


On peut aussi btir quelque chose de beau avec les
pierres qui entravent le chemin. ,
Johann Wolfgang Von Goethe




























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REMERCIEMENTS

Ce travail a t effectu au sein du Laboratoire des Nano-Dispositifs (LNDE) du
CEA-LETI Minatec et de la socit Atmel Rousset, dans le cadre dune convention CIFRE.

Jexprime dabord toute ma gratitude Simon Deleonibus, chef du LNDE et
Olivier Demolliens, chef du D2NT (Dpartement NanNoTechnologies) pour mavoir
accueillie au sein du CEA-LETI de Grenoble. Je remercie galement Thierry Pedron,
Directeur de la Technologie Avance, pour en avoir fait de mme au sein dAtmel Rousset.
Grce leur collaboration, jai pu bnficier des meilleures conditions pour raliser cette
thse.

Je remercie galement Pascal Masson, mon directeur de thse (professeur
lInstitut Matriaux Microlectronique Nanosciences de Provence (IM2NP) dabord et
maintenant lUniversit de Nice Sophia-Antipolis) de mavoir fait confiance et de
mavoir soutenue pour ces trois annes de thse et depuis le stage de fin dtude.

Jexprime toute ma reconnaissance et ma gratitude Barbara De Salvo, mon
encadrante au CEA/LETI, pour mavoir guide durant toute la dure de cette thse, en me
faisant partager sa grande exprience et ses prcieux conseils. Merci de mavoir fait
confiance une nouvelle fois aprs le stage. Je tiens galement remercier Romain Coppard,
pour avoir t mon encadrant chez Atmel pendant 2 ans et demi. Sa motivation et son
enthousiasme ont largement contribu faire avancer le projet. Merci de mavoir
renouvel sa confiance pour de nouvelles aventures. Jadresse mes plus vifs remerciements
Gilles Festes pour avoir repris la suite de mon encadrement, pour son aide prcieuse sur
de nombreux points et pour avoir t toujours disponible malgr sa charge de travail.
Quils soient tous les trois assurs de toute ma gratitude.

Mes remerciements sincres vont Rachid Bouchakour, Professeur lUniversit
de Provence, pour avoir bien voulu prsider le jury. Jexprime toute ma gratitude
Salvatore Lombardo, directeur de recherche lIMM-CNR et Georges Pananakakis,
Professeur lINPG, pour avoir bien voulu accepter la tche de rapporteur.

Je souhaite galement remercier Damien Deleruyelle, matre de confrence
lUniversit de Provence, pour sa disponibilit au cours de ces trois ans et en particulier
pour avoir assur le relais de Pascal et pour sa prsence rgulire Grenoble au dbut la
thse.

Je remercie ensuite trs chaleureusement les membres de lquipe mmoire : Marc
Bocquet, Julien Buckley, Guillaume Gay, Marc Gly, Eric Jalaguier, Carine Jahan, Gabriel
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Molas, Etienne Nowak, Luca Perniola et Tiziana Pro. Ils ont toujours t disponibles pour
rpondre toutes mes questions. Leur bonne humeur a sans aucun doute contribu au bon
droulement de cette thse. Un grand merci Luca qui ma normment aide au cours de
ces trois ans. Merci pour son support sur la caractrisation lectrique et pour son aide
indispensable sur la modlisation. Merci Gabriel pour son expertise. Merci Eric pour
son exprience, sa disponibilit pour nos discussions srieuses (ou non) ainsi que son
expertise en carnets de lots de nanocristaux 3D partage celle de Marc G. laccent
chantant. Je souhaite bon courage aux thsards Tiziana, Marc B. (initiateur du
Atchoushow qui ma ruine lors de son passage au 416), Guillaume et Etienne pour la
suite.

Jadresse tous mes remerciements aux quipes du LSCDP (Laboratoire de
Simulation et Caractrisation des Dispositifs et Procds) dirig par Fabien Boulanger pour
leur support indispensable sur la caractrisation lectrique (Alain Toffoli, Denis Blachier,
Patrick Grosgeorges, Vincent Vidal, Fabienne Allain et Jacques Cluzel) et sur la simulation
TCAD (Pascal Scheiblin, Pierrette Rivallin, Sylvain Barraud, Gilles Lecarval). Merci en
particulier Pascal pour ses prcieux conseils et son aide sur les simulations porteurs
chauds.

Ce travail naurait pu tre effectu sans le support des quipes dAtmel. Je remercie
la fab pour avoir sorti les lots. Merci aux personnes de diffusion : Sylvie Bodnar, Stphanie
Angle et Gael Borvon. Merci en particulier Sylvie pour les nanocristaux, pour stre
toujours intresse ces travaux et enfin pour sa gentillesse. Merci Arnaud Talagrand
pour le dveloppement des tapes de gravure ncessaires la fabrication du dmonstrateur.
Merci Thibaut Pate-Cazal pour les caractrisations lectriques sur PCM. Merci Jean-
Franois Thiery pour les caractrisations des matrices mmoires et pour avoir pris le temps
de me former sur ces mesures ainsi que sur les mthodes de test des produits Flash, malgr
sa charge de travail. Merci Laurence Morancho avec qui jai pos mes premires pointes.
Je tiens galement remercier toutes les personnes de la salle blanche et des autres
laboratoires du LETI (LFE, SDOT, SSIT, SCPIO) qui ont apport leur contribution (de
jour comme de nuit !) : Pierre Mur, Lilian Masarotto, Jean-Philippe Colonna...et beaucoup
dautres.

Comment ne pas citer les thsards du 416 qui ont partag mon bureau durant ces
annes et qui ont apport beaucoup de bonne humeur (par ordre dapparition) :
Romain (qui ma donn un avant-got des joies et surtout des peines de la rdaction),
Atsushi (pas folle la gupe qui matrise le subjonctif), Fred (toujours en avance, au grand
dsespoir de ses voisins), Vince (merci pour ta culture musicale et footballistique), JP
(collectionneur obsessionnel de botes de lot 2 pouces et fournisseur officiel de barres
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chocolates du labo), Guillaume (soit digne de mon bureau et surtout de mon PCtant
attendu) et Louis (la relve en matire de culture musicale est assure !).

Je salue galement les thsards CIFRE avec qui jai dcouvert le langage Atmlien
au cours des premires semaines de ma thse : Michel, Loeizig et Jol qui a galement t
lautre reprsentant dAtmel au LETI (merci pour les blagues raffines et aussi pour
le travail en diffusion sur les nanocristaux et les oxydes).
Je noublie pas les autres thsards et post-doc du LNDE que je remercie pour avoir
particip lambiance chaleureuse qui rgne ltage : Marco, Juliano, Ccilia, Emilie,
Perrine, Michael, Jyotshna, Estelle, Stphane, Sophie et Alexandre. Je leur souhaite tous
bonne continuation.

Je noublie pas de remercier toutes les autres personnes que jai ctoyes durant ces
trois annes et qui mont apport leur aide ou qui ont contribu crer une ambiance
agrable, que ce soit au LETI : Corine, Julie, Franois, Olivier W., Cyrille, Christel,
Bernard G., Georges, Thomas, Maud, Thierry, Olivier F, Sophie, Virginie, Laurent,
Arnaud, Claude, Bernard P., Nathalie, Marie-Pierre, Xavier, Jrme, Florent, Marie-Anne,
Jean-Charles, Olga, Emmanuelle, Sbastien ou que ce soit chez Atmel : Eva, Pascal,
Alexis, Eleonore, Willem, Magali, Nadia, Didier, Gilles L., Stphane, Patrick, Jean-Yves,
Gilles M., Serguei, Florence, Mathieu, Jrme, Jean-Paul, Jean-Marc B., Franois J., Elsa,
Ccile, Catherine, Bruno, Bertrand, Lionel, Eric Y., Tamzin, Virginie, Bernard B., Yves T.,
Michel M., Luc J

Je ne terminerai pas sans adresser un grand merci mes parents pour tout ce quils
ont fait et pour le soutien quils mont apport durant toutes mes tudes. Je souhaite une
bonne continuation mon petit frre (bien que plus grand en taille).

Enfin, un immense merci Ludo pour avoir t mes cts depuis toutes ces annes.
Merci pour sa patience et pour avoir support les sautes dhumeur dune thsarde ainsi que
les soires, les nuits, les week-ends et les mois de rdaction passs clotrs la maison.
Encore merci de mavoir soutenue et motive pendant ces trois annes.
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SOMMAIRE

Liste des abrviations ......................................................................... 5

Liste des symboles.............................................................................. 7

Introduction gnrale .......................................................................... 9

Chapitre I : Introduction : Les mmoires non-volatiles base de
silicium......................................................................... 13
I.1 Introduction.................................................................................................... 17
I.2 Contexte ......................................................................................................... 17
I.3 Historique des mmoires non-volatiles....................................................... 20
I.4 Fonctionnement et architectures des mmoires Flash.............................. 22
I.4.1 Prsentation et fonctionnement de la cellule mmoire................................. 22
I.4.2 Architectures des mmoires Flash................................................................. 26
I.5 Limites des mmoires Flash......................................................................... 28
I.6 Les solutions ................................................................................................. 31
I.6.1 Les mmoires Flash sites de pigeage discrets......................................... 32
I.6.1.1 Les mmoires base de nitrure ........................................................... 33
I.6.1.2 Les mmoires nanocristaux de silicium............................................. 36
I.6.1.2.A Rsultats publis par Freescale .................................................................. 37
I.6.1.2.B Rsultats publis par STMicroelectronics.................................................... 43
I.7 Conclusion..................................................................................................... 46
ANNEXE : Les solutions alternatives la miniaturisation des mmoires
Flash.................................................................................................. 47
Bibliographie.......................................................................................................... 54


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Chapitre II : Fabrication des mmoires Flash nanocristaux de
silicium........................................................................... 61
II.1 Introduction.................................................................................................... 65
II.2 Mthodes de fabrication des nanocristaux de silicium.............................. 65
II.2.1 Prcipitation de silicium en excs................................................................. 65
II.2.2 Synthse sous forme darosol ..................................................................... 65
II.2.3 Technique de croissance par CVD ................................................................ 66
II.2.3.1 Procd une tape........................................................................... 66
II.2.3.2 Procd deux tapes........................................................................ 67
II.2.3.3 Influence de la prparation de surface avant dpt des nanocristaux de
silicium................................................................................................ 68
II.2.3.4 Nitruration des nanocristaux de silicium .............................................. 69
II.3 Intgration des nanocristaux de silicium dans un produit Flash
NOR 130 nm................................................................................................... 70
II.3.1 Organisation dune mmoire Flash ............................................................... 70
II.3.2 Fabrication dune mmoire Flash standard .................................................. 71
II.3.3 Les diffrentes possibilits dintgration des nanocristaux de silicium .... 80
II.3.4 Niveaux de masques ...................................................................................... 93
II.4 Conclusion..................................................................................................... 95
ANNEXE : Autres procds de fabrication possibles intgrant les
nanocristaux de silicium..................................................... 96
Bibliographie........................................................................................................ 106

Chapitre III : Caractrisation lectrique des mmoires Flash
nanocristaux de silicium........................................... 109
III.1 Introduction.................................................................................................. 113
III.2 Caractrisation lectrique des cellules mmoires simples nanocristaux
de silicium.................................................................................................... 113
III.2.1 Influence des mthodes de programmation ............................................. 113
III.2.1.1 Ecriture par porteurs chauds .......................................................... 113
III.2.1.2 Effacement par Fowler-Nordheim................................................... 114
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III.2.1.2 Effacement par Fowler-Nordheim................................................... 114
III.2.2 Influence des paramtres technologiques................................................ 115
III.2.2.1 Influence de limplant canal ............................................................ 117
III.2.2.2 Influence de lpaisseur de loxyde tunnel ...................................... 117
III.2.2.3 Influence de la taille et de la densit des nanocristaux ................... 120
III.2.2.3.A Influence du procd de fabrication....................................................... 120
III.2.2.3.B Influence de la taille des nanocristaux ................................................... 120
III.2.2.4 Influence de la passivation des nanocristaux.................................. 124
III.2.2.4.A Passivation avec NH3 et NO.................................................................. 124
III.2.2.4.B Dpt dune couche de Si
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................................................................. 126
III.2.2.5 Influence du dilectrique de contrle .............................................. 127
III.2.2.5.A Influence de la nature du dilectrique : HTO ou ONO............................ 127
III.2.2.5.B Influence de l'paisseur, densification du HTO...................................... 129
III.3 Caractrisation lectrique des matrices mmoires nanocristaux de
silicium......................................................................................................... 135
III.3.1 Introduction................................................................................................. 135
III.3.2 Influence du procd de fabrication des nanocristaux de silicium......... 136
III.3.2.1 Influence de la taille des nanocristaux ............................................ 136
III.3.2.2 Comparaison des procds une tape/deux tapes....................... 137
III.3.3 Influence des conditions de programmation............................................ 137
III.3.3.1 Amlioration de la distribution des tensions crites ........................ 138
III.3.3.1.A Influence du temps dcriture................................................................. 138
III.3.3.1.B Influence de la polarisation du substrat.................................................. 139
III.3.3.2 Amlioration de la distribution des tensions effaces...................... 140
III.4 Fiabilit......................................................................................................... 141
III.4.1 Endurance................................................................................................... 141
III.4.2 Rtention..................................................................................................... 143
III.4.3 Rtention aprs endurance........................................................................ 144
III.4.4 Gate disturb ........................................................................................... 146
III.5 Conclusion................................................................................................... 148
Bibliographie........................................................................................................ 150


Chapitre IV : Modlisation des mmoires Flash nanocristaux de
silicium....................................................................... 151
IV.1 Introduction.................................................................................................. 155

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IV.2 Le modle de la quasi-grille flottante......................................................... 155
IV.2.1 Rsultats des simulations avec le modle de la quasi-grille flottante.... 158
IV.2.1.1 Effacement Fowler-Nordheim......................................................... 158
IV.2.1.1.A Influence de lpaisseur de loxyde tunnel .......................................... 158
IV.2.1.1.B Influence de lpaisseur du HTO de contrle...................................... 161
IV.2.1.1.C Influence du taux de couverture des nanocristaux de silicium............ 163
IV.2.1.1.D Comparaison avec la Flash standard................................................. 164
IV.2.1.2 Gate disturb .............................................................................. 165
IV.3 Ecriture par porteurs chauds ..................................................................... 169
IV.3.1 Etude de la localisation de la charge dans une cellule mmoire
nanocristaux de silicium............................................................................ 169
IV.3.1.1 Introduction .................................................................................... 169
IV.3.1.2 Dispositifs dtude .......................................................................... 170
IV.3.1.3 Simulations lectrostatiques........................................................... 171
IV.3.1.4 Simulations dynamiques de lcriture par lectrons chauds et
interprtation des donnes exprimentales .................................... 172
IV.3.1.4.A Simulations TCAD.............................................................................. 172
IV.3.1.4.B Modlisation analytique...................................................................... 177
IV.4 Conclusion................................................................................................... 182
ANNEXE 1 : Mcanismes de conduction tunnel Fowler-Nordheim et tunnel
direct.............................................................................. 184
ANNEXE 2 : Quelques lments de la thorie des porteurs chauds......... 189
Bibliographie........................................................................................................ 192

Conclusions et perspectives........................................................... 197

Bibliographie de lauteur ................................................................. 203








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Liste des abrviations

CHE Channel Hot Electron
CI Circuits Intgrs
DMA Direct Access Memory
EEPROM Electrically Erasable Programmable Read Only Memory
EFTEM Energy-Filtered Transmission Electron Microscopy
EOT Equivalent Oxide Thickness
EPROM Electrically Programmable Read Only Memory
FAMOS Floating-gate Avalanche-injection MOS
FLOTOX FLOating gate Thin Oxide
HDP High Density Plasma
HHI Hot Hole Injection
HTO High Temperature Oxyde
ITRS International Roadmap for Semiconductors
LDD Low-Doped Drain
MEB Microscope Electronique Balayage
MIMIS Metal-Insulator-Metal-Insulator-Semiconductor
MNOS Mtal-Nitrure-Oxyde-Semi-conducteur
MOS Mtal Oxyde Semi-conducteur
MTJ Magnetic Tunnel Junction
ONO Oxyde/Nitrure/Oxyde
PCM Phase Change Memory
RAM Random Access Memory
ROM Read Only Memory
SASTI Self Aligned Shallow Trench Isolation
SILC Stress Induced Leakage Current
Si-NCs Nanocristaux de Silicium
SNOS Silicium-Nitrure-Oxyde-Silicium
SONOS Silicium-Oxyde-Nitrure-Oxyde-Silicium
STI Shallow Trench Isolation
TEM Transmission Electron Microscopy
UV Ultra Violet
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Table des symboles


Nom Description Valeur Unit

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Permittivit du vide 8,854.10
-12
F/m

C
Energie du bas de la bande de conduction du Si J

F
Energie du niveau de Fermi J

ox
Permittivit du dilectrique considr F/m
E
ox
Champ lectrique dans le dilectrique considr V/m

Si
Permittivit du Si 11,9.
0
F/m
h Constante de Planck 6,62620.10
-34
J.s
Constante de Planck /2 1,0546.10
-34
J.s
J
HTO
Densit de courant travers le HTO de contrle A/m
J
tun
Densit de courant travers loxyde tunnel A/m
k Constante de Boltzmann 1,38062.10
-23
J.K
-1

m
ox
Masse de llectron dans le dilectrique considr kg
m
Si
Masse de llectron dans le Si kg

dot
Diamtre du nanocrystal m

SiO2
Barrire de potentiel Si/SiO
2
3,15 eV
q Charge lmentaire 1,60219.10
-19
C
Q
FG
Charge dans la grille flottante C
R
dot
Portion de surface couverte par les nanocristaux
T Temprature K
t
HTO Epaisseur du HTO de contrle m
t
ONO
Epaisseur de lONO de contrle m
t
ox
Epaisseur du dilectrique considr m
t
tun
Epaisseur de loxyde tunnel m
Vb Tension applique sur le substrat dun transistor V
V
CG
Potentiel de la grille contrle V
Vd Tension applique sur le drain dun transistor V
V
FG
Potentiel de la grille flottante V
Vg Tension applique sur la grille dun transistor V
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V
OX
Chute de potentiel dans le dilectrique considr V
Vs Tension applique sur la source dun transistor V
V
th
Tension de seuil V
V
thF
Tension de seuil en lecture directe V
V
thR
Tension de seuil en lecture inverse V

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Introduction gnrale
- 9 -
INTRODUCTION GENERALE

Contexte

Depuis une vingtaine dannes, lindustrie de la microlectronique connat une volution
considrable, en termes daugmentation de la capacit dintgration et de diminution du prix
de revient. Ceci a permis au grand public daccder aux produits lectroniques tels que les
tlphones et ordinateurs portables, baladeurs MP3, cls USB ou encore appareils photos
numriques, qui connaissent actuellement un norme succs.
Cet essor considrable de lindustrie du semiconducteur a t possible notamment grce
laugmentation perptuelle des performances du transistor MOS qui est la brique lmentaire
des circuits intgrs. La diminution des dimensions du transistor MOS suit une loi
exponentielle, connue sous le nom de la loi de Moore, tablissant que la densit de transistors
par microprocesseur double tous les deux ans.
Un autre march, celui des mmoires non-volatiles et en particulier des mmoires Flash a
galement fortement contribu la croissance de lindustrie des semiconducteurs. Ces
dispositifs permettant le stockage de linformation sont en effet prsents dans tous les
nouveaux produits succs cits prcdemment.
Cependant, la miniaturisation des mmoires Flash standard risque de rencontrer des
limitations au-del du nud technologique 45 nm, prvu vers 2010, principalement en ce qui
concerne la rduction des dilectriques de la mmoire. Cest pourquoi les industriels et les
laboratoires recherchent actuellement de nouvelles voies qui permettraient de prolonger la
dure de vie de ces dispositifs. Lide dune cellule mmoire qui utilise des sites de pigeage
discrets pour stocker la charge fait aujourdhui lobjet de beaucoup dattention, car cest un
candidat potentiel pour des futurs dispositifs mmoires haute densit dintgration et faible
consommation en puissance. Plusieurs types de mmoires piges discrets ont t reports
dans la littrature. Dans ces dispositifs, le matriau de stockage peut tre soit une couche
continue avec des dfauts naturels (piges lectriquement actifs) ou bien des nanocristaux
raliss avec diffrentes technologies.
Cest pourquoi dans cette thse nous nous sommes attachs tudier ces dispositifs et en
particulier les mmoires Flash nanocristaux de silicium.



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Introduction gnrale
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Le travail de thse

Cette thse porte sur lintgration, la caractrisation et la modlisation des
mmoires non-volatiles nanocristaux de silicium. Lobjectif premier de cette thse est
ltude exprimentale et thorique de ces mmoires.

Les points majeurs de notre tude sont prsents selon quatre chapitres.

Le chapitre I prsente le contexte et le march des mmoires Flash, ainsi que leur
fonctionnement. Ensuite, les limitations de la rduction des dimensions de ces dispositifs
sont exposes, ainsi que les solutions qui semblent les plus prometteuses pour repousser
ces limites. Les tudes ralises sur les cellules nanocristaux de silicium et en particulier
les rsultats sur des matrices de plusieurs Mga bits (Mb) obtenus par des industriels sont
prsents.

Le chapitre II traite de la fabrication des mmoires nanocristaux de silicium.
Dans la premire partie, les diffrentes mthodes de fabrication des nanocristaux de
silicium sont prsentes. La deuxime partie du chapitre porte sur lintgration des
nanocristaux de silicium dans un produit ATMEL Flash NOR 32 Mb, bas sur une
technologie 130 nm. Lorganisation dun produit mmoire Flash est dabord prsente.
Ensuite, nous dtaillons le procd de fabrication de la mmoire Flash standard grille
flottante continue et nous expliquons les diffrentes faons dintgrer les nanocristaux de
silicium partir de ce procd. Enfin, la dernire partie traite du nombre de masques
pouvant tre conomiss avec un procd nanocristaux de silicium par rapport un
procd standard.

Le chapitre III porte sur la caractrisation lectrique des mmoires nanocristaux
de silicium. Les rsultats lectriques obtenus sur des cellules mmoires simples sont
dabord prsents travers une tude exhaustive de linfluence des mthodes de
programmation ainsi que des paramtres technologiques sur les caractristiques dcriture
par lectrons chauds et deffacement par Fowler-Nordheim. Dans une deuxime partie,
nous prsentons les caractristiques lectriques de matrices mmoires et en particulier
celles dun dmonstrateur ATMEL Flash NOR 32 Mb. Linfluence du procd
dlaboration des nanocristaux de silicium ainsi que des conditions de programmation est
tudie. Enfin, nous proposons une tude de fiabilit sur les matrices mmoires.

Dans le chapitre IV, nous nous intressons la modlisation des mmoires Flash
nanocristaux de silicium. Dans une premire partie, leffacement Fowler-Nordheim et le
gate disturb sont simuls grce au modle dit de la quasi-grille flottante. Linfluence
des paisseurs de loxyde tunnel et de contrle ainsi que celle du taux de couverture des
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Introduction gnrale
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nanocristaux de silicium sur leffacement sont tudies. Concernant le gate disturb,
linfluence de la tension de grille de lecture et de lpaisseur du HTO sont mises en
vidence.
La deuxime partie du chapitre porte sur lcriture par lectrons chauds et en particulier sur
la localisation de la charge dans les nanocristaux. Nous prsentons une tude de linfluence
des conditions dcriture sur la localisation de la charge laide de simulations TCAD et
dun modle analytique coupl des mesures exprimentales.

Enfin, le manuscrit se termine par une conclusion gnrale qui rsume les
principaux rsultats obtenus dans le cadre de cette tude et des perspectives de ce travail
sont proposes.









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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
- 15 -
Chapitre I : Introduction : Les mmoires non-volatiles base de
silicium......................................................................... 13
I.1 Introduction.....................................................................................................17
I.2 Contexte..........................................................................................................17
I.3 Historique des mmoires non-volatiles........................................................20
I.4 Fonctionnement et architectures des mmoires Flash...............................22
I.4.1 Prsentation et fonctionnement de la cellule mmoire.................................22
I.4.2 Architectures des mmoires Flash.................................................................26
I.5 Limites des mmoires Flash..........................................................................28
I.6 Les solutions ..................................................................................................31
I.6.1 Les mmoires Flash sites de pigeage discrets.........................................32
I.6.1.1 Les mmoires base de nitrure ...........................................................33
I.6.1.2 Les mmoires nanocristaux de silicium..............................................36
I.6.1.2.A Rsultats publis par Freescale .................................................................. 37
I.6.1.2.B Rsultats publis par STMicroelectronics.................................................... 43
I.7 Conclusion......................................................................................................46
ANNEXE : Les solutions alternatives la miniaturisation des mmoires
Flash...................................................................................................47
Bibliographie...........................................................................................................54













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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
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I.1 Introduction
Lobjectif de ce premier chapitre est de prsenter les principes de base des mmoires
non-volatiles. Nous verrons dans quel contexte sinscrivent les mmoires Flash et quel est leur
fonctionnement. Nous prsenterons galement les limites des dispositifs Flash actuels et
quelles sont les solutions envisages pour les dpasser. Nous verrons enfin quune des
solutions est lutilisation des mmoires sites de pigeage discrets et en particulier
nanocristaux de silicium, qui sont le sujet principal de cette thse.

I.2 Contexte
Depuis le milieu des annes 60, le march des circuits intgrs (CI) a connu un essor
exceptionnel et avec lui, celui des mmoires. Les revenus du march des CI pour lanne
2006 sont denviron 150000 millions de dollars (Fig. I-1), ce qui montre limportance de
celui-ci dans lconomie mondiale. Le march des mmoires, dont les revenus reprsentent
presque 30 % du march des CI, est un moteur essentiel de lindustrie des semi-conducteurs.
En effet, tous les produits lectroniques qui connaissent actuellement un grand succs
auprs du grand public (tlphones portables, ordinateurs, cls USB, lecteurs MP3, assistants
personnels) contiennent des mmoires.
La solution idale serait une mmoire qui retiendrait linformation sans alimentation
lectrique extrieure, avec un accs en lecture et une programmation rapide et tout cela avec
une haute densit dintgration et une basse consommation en nergie. Cependant, la mmoire
idale, regroupant tous ces avantages la fois nexiste pas, mme si les mmoires Flash en
prsentent plusieurs dentre eux (Fig. I-2). Il existe donc plusieurs catgories de mmoires
selon les applications vises.
Les mmoires semi-conducteur se divisent en deux catgories diffrentes : volatiles
et non-volatiles (Fig. I-3). Les mmoires volatiles perdent leur information ds quelles ne
sont plus alimentes. Ces mmoires ont un accs en lecture et programmation trs rapide. Les
mmoires non-volatiles, au contraire, retiennent linformation stocke indpendamment de
lalimentation extrieure. La programmation de ces dispositifs est plus lente que celle des
mmoires volatiles.
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Anne
March des mmoires MOS March des CI (hors mmoires)
% des mmoires par rapport au
march total des CI

Fig. I-1: Evolution des revenus du march des CI et du march des mmoires technologie MOS
(F : prvisions). Source : WSTS, IC Insights.



Haute densit
Non-
volatilit
Endurance
Flash
EEPROM
DRAM
ROM
EPROM

Fig. I-2 : Classification des mmoires semi-conducteurs selon les critres de performance.



Volatiles
Non-volatiles
Mmoires semi-conducteurs
RAMs ROMs
SRAM DRAM ROM
EPROM EEPROM FLASH
Mmoires semi-conducteurs
RAMs ROMs
SRAM DRAM ROM
EPROM EEPROM FLASH

Fig. I-3 : Tableau rcapitulatif des diffrentes classes de mmoires semi-conducteurs.


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Les mmoires accs alatoire RAM (Random Access Memory) constituent
lessentiel des mmoires volatiles. Ce nom se rfre au fait que lon peut accder nimporte
quel endroit de la mmoire trs rapidement et dans nimporte quel ordre. Les principales
catgories de RAM sont les SRAM (Static RAM) et les DRAM (Dynamic RAM).
La cellule SRAM utilise six transistors et retient linformation aussi longtemps quelle
est alimente. La taille de chaque cellule est donc assez grande et cela limite lutilisation de la
SRAM des mmoires basse densit dintgration. De plus, son cot est plus lev que
celui de la DRAM. Par contre, laccs aux donnes est plus rapide et la consommation plus
faible.
Le point mmoire DRAM est constitu dun transistor et dune capacit servant
stocker la charge. Les capacits ne retenant pas linformation indfiniment, il est ncessaire de
rafrachir la cellule mmoire rgulirement, do le nom dynamique . Les DRAM, de part
leur petite taille, peuvent tre utilises dans les applications avec une haute densit
dintgration. De plus leur cot de fabrication est faible.
Cest pourquoi, le march des DRAM est largement suprieur celui des SRAM, comme le
montre la Fig. I-4.

La premire mmoire non-volatile a t la ROM (Read Only Memory) dans laquelle
les donnes sont crites de faon dfinitive au cours de la fabrication. Ce dispositif peut tre
lu mais jamais reprogramm. Par la suite, la capacit programmer la mmoire
lectriquement a successivement t ajoute.
LEPROM (Electrically Programmable ROM) peut tre crite lectriquement mais
elle doit tre efface par un passage sous rayons UV. Le point mmoire est constitu dun seul
transistor.
LEEPROM (Electrically Erasable and Programmable ROM) peut scrire et seffacer
lectriquement, mais au prix dune complexit de cellule accrue. Le point mmoire utilise une
surface quivalente deux transistors. Le premier est un transistor de slection et le second
est llment de stockage. Linconvnient de cette mmoire est donc la surface occupe qui
est trs importante et le cot qui est plus lev.
La mmoire Flash EEPROM (gnralement appele mmoire Flash) peut tout comme
lEEPROM tre crite et efface lectriquement. Son nom provient du fait quun secteur ou
une page entire peuvent tre effacs en mme temps. De plus, la surface occupe est faible
car le point mmoire est constitu dun seul transistor. Pour toutes ces raisons, les mmoires
Flash sont aujourdhui le type de mmoires non-volatiles le plus utilis. La Fig. I-4 montre la
croissance remarquable du march des mmoires Flash, qui bien quinfrieur celui des
DRAM, tend le rejoindre dici les prochaines annes.
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Fig. I-4 : Evolution des revenus du march des mmoires technologie MOS : les DRAM dominent mais les
mmoires Flash gagnent du terrain (F : prvisions) : WSTS, IC Insights.

I.3 Historique des mmoires non-volatiles
Depuis le milieu des annes 60, plusieurs solutions ont t proposes afin de rsoudre
le problme de la volatilit des mmoires technologies MOS.
Deux solutions furent proposes en 1967 : le concept de grille flottante par D. Kahng
des laboratoires Bell [Kahng67] et la mmoire MNOS (Mtal-Nitrure-Oxyde-Semi-
conducteur) par H.A.R. Wegener [Wegener67]. La premire tait une structure de type
MIMIS (Metal-Insulator-Metal-Insulator-Semiconductor). Le dilectrique du bas devait tre
assez fin (>5 nm) pour permettre aux lectrons de passer par effet tunnel du substrat vers la
grille flottante. Mais cette poque, il tait trs difficile de dposer une couche aussi fine sans
introduire de dfauts. Cest pourquoi une autre structure utilisant un autre mcanisme
dinjection avec un oxyde plus pais fut dveloppe par Intel en 1971 [Frohman71]. Son
nom tait la structure FAMOS (Floating-gate Avanlanche-injection MOS). Le canal tait de
type P et la cellule navait pas de grille de contrle. Lcriture tait ralise en appliquant une
forte tension ngative (-30 V) sur le drain afin de mettre la jonction drain-substrat en
avalanche et crer des lectrons fortement nergtiques sous la grille flottante. Linconvnient
de ce dispositif, outre les fortes tensions appliques, tait le fait que leffacement devait se
faire par ultra-violets, labsence de grille de contrle ne permettant pas de le faire
lectriquement.

Fig. I-5 : Schma du dispositif grille flottante FAMOS (Floating-gate Avalanche-injection MOS) propos par
D. Frohman-Bentchkowsky en 1971 [Frohman71].

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La mmoire MNOS, propose galement en 1967 par Wegener, comme son nom
lindique, tait une structure de type MOS avec en plus une couche de nitrure entre le mtal et
loxyde (Fig. I-6). La couche de nitrure agit comme une couche de pigeage des lectrons et
des trous. Cette structure tait effaable lectriquement, par linjection de trous par courant
tunnel travers loxyde et programmable de manire symtrique par injection dlectrons. Par
la suite, afin damliorer la rtention de la charge, de nouvelles structures ont t
dveloppes : dabord la SNOS (Silicium-Nitrure-Oxyde-Semiconducteur) puis la SONOS
(Silicium-Oxyde-Nitrure-Oxyde-Semiconducteur) permettant de limiter linjection de trous
depuis la grille de contrle.
En 1980, W. S. Johnson dIntel prsente une nouvelle structure lectriquement
effaable qui sera la base de lEEPROM telle quon la connat aujourdhui [Johnson80].
Cette mmoire appele FLOTOX (FLOating gate Thin OXide) est inspire la fois de la
structure MNOS et de celle grille flottante. A la diffrence des autres structures, celle-ci
utilise le mcanisme tunnel Fowler-Nordheim pour lcriture et leffacement et elle est
constitue de deux transistors (un transistor de slection et un transistor de stockage), comme
le montre la Fig. I-7.
La mmoire Flash EEPROM, quant elle a t prsente pour la premire fois dans un
produit en 1984 par un ingnieur de Toshiba, F. Masuoka [Masuoka84]. Cette cellule se
base sur le concept de grille flottante. Lobjectif tait de combiner la haute densit
dintgration des EPROM avec leffacement lectrique des EEPROM (Fig. I-8). Le terme
Flash provient du fait quelle permet un effacement trs rapide de plusieurs blocs en simultan.
La commercialisation dune mmoire Flash de type NOR (voir I.4.2) a t ralise en 1988
par Intel [Kynett88], suivi de prs par celle dune mmoire type NAND (voir I.4.2) par
Toshiba en 1989.
Nitrure
Mtal Mtal
Oxyde
Si
Drain Source

Nitrure
Polysilicium
N+
Oxyde
Si
Drain Source
Nitrure
Polysilicium
N+
Oxyde
Si
Drain Source
Oxyde

MNOS SNOS SONOS
Fig. I-6 : Schmas des structures mmoires base de nitrure comme couche de stockage.

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Oxyde tunnel
Grille de
contrle
Grille flottante
Grille
Drain

Fig. I-7 : Coupe schmatique dune cellule mmoire FLOTOX avec le transistor de slection.

Grille de contrle
Grille flottante

Fig. I-8 : Coupe schmatique dune cellule mmoire Flash selon [Masuoka84].
I.4 Fonctionnement et architectures des mmoires Flash
I.4.1 Prsentation et fonctionnement de la cellule mmoire
La cellule mmoire Flash grille flottante peut tre dcrite selon la Fig. I-9. Cette
structure est base sur celle dun transistor MOS avec en plus une grille flottante en
polysilicium qui sert de couche de stockage des lectrons. La charge dans la grille flottante
induit un dcalage de la tension de seuil du transistor MOS V
th
qui peut tre exprim de la
faon suivante :
CG
FG
th
C
Q
V = quation I-1
Avec Q
FG
: charge stocke dans la grille flottante et C
CG
: capacit grille de
contrle/grille flottante.
Si la grille flottante est dcharge, on dit que la cellule est efface. Si la grille flottante
est charge en lectrons et donc avec une tension de seuil plus leve, la cellule est dite crite
(Fig. I-10(a)). La lecture de la cellule, c'est--dire la dtermination de ltat dans lequel se
trouve la cellule seffectue en appliquant une tension de grille V
G-lecture
, comprise entre les
deux tensions de seuil correspondant ltat effac et crit, que nous nommerons
respectivement V
th1
et V
th2
. Si la cellule mmoire est efface (i.e. V
th
=V
th1
<V
G-lecture
) alors le
transistor constitu par la cellule est passant. Si la cellule mmoire est crite (i.e.
V
th
=V
th2
>V
G-lecture
) alors le transistor constitu par la cellule est bloqu.
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Substrat Si
(P)
Drain
N+
Source
N+
Oxyde de contrle
Grille de
contrle
Grille flottante
Oxyde tunnel
W

Si
STI STI
Oxyde
de contrle
Oxyde tunnel
Grille
flottante
brille de contrle
brille de contrle
STI
Oxyde de contrle
Grille de
contrle
L
STI

(a) (b)
Oxyde de contrle
Grille de contrle
Oxyde tunnel
Si
Drain Source
Grille flottante
L

Si
W
STI STI
Grille
flottante
Oxyde
de contrle
Grille
de contrle
Oxyde tunnel

(c) (d)
Fig. I-9 : Schmas dune cellule mmoire Flash : (a) vue gnrale de la cellule mmoire, (b) vue schmatique
de deux cellules mmoires Flash dans un plan mmoire, (c) coupe longitudinale de la cellule, (d) coupe latrale
de la cellule.

La modlisation du point mmoire habituellement utilise est base sur la structure
capacitive de la Fig. I-10(b). Il sagit dun modle simple permettant de calculer la rpartition
du champ lectrique dans chacun des dilectriques disolation [San92].
Ce modle permet daccder au potentiel de la grille flottante V
FG
:
B
V V V V
C
Q
V
B D D S S CG G
T
FG
FG
+ + + + =
quation I-2
Avec
T
TUN
B
T
S
S
T
D
D
T
CG
G
C
C
,
C
C
,
C
C
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C
C
= = = = C
T
=C
CG
+C
TUN
+C
S
+C
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CG
FG
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C
Q
V = == =
V
th
tat effac tat crit
V
th1
V
th2
V
G-lecture
CG
FG
th
C
Q
V = == =
V
th
tat effac tat crit
V
th1
V
th2
V
G-lecture
V
CG
C
CG
Avec :
V
CG
potentiel de la grille de contrle
V
FG
potentiel de la grille flottante
V
D
potentiel de drain
V
S
potentiel de source
V
B
potentiel de substrat
Q
FG
charge dans la grille flottante
C
TUN
capacit de loxyde tunnel
C
CG
capacit de loxyde de contrle
C
S
capacit grille flottante/source
C
D
capacit grille flottante/drain
CG
potentiel de la grille de contrle
FG
potentiel de la grille flottante
D
potentiel de drain
S
potentiel de source
B
potentiel de substrat
FG
charge dans la grille flottante
capacit de loxyde tunnel
CG
capacit de loxyde de contrle
S
capacit grille flottante/source
D
capacit grille flottante/drain
V
S
V
D
C
TUN
V
FG
, Q
FG
V
B
(a) (b)
Fig. I-10 : (a) : Caractristiques I
D
-V
G
(I
D
courant de drain) dune cellule mmoire Flash dans ltat effac et
crit. (b) : Modlisation lectrique du point mmoire Flash.


De plus, si la source et le substrat sont la masse et si la tension de drain est faible, le
potentiel de la grille flottante vaut approximativement :
CG G
T
FG
FG
V
C
Q
V + =
quation I-3
Cette dernire quation montre limportance du coefficient
G
. Plus il est lev, plus le
potentiel de la grille flottante est proche de celui de la grille de contrle. Le couplage de grille
indique en fait la manire dont le champ lectrique va se rpartir entre lisolant interpoly et
loxyde tunnel. Ce coefficient doit donc tre le plus grand possible pour exploiter au mieux
les tensions utilises. Typiquement, ce coefficient est de 0,7/0,8 dans une structure standard.




Les modes dcriture de la mmoire Flash sont dtaills dans la Fig. I-11. On
distingue principalement deux modes dcriture : le mode Fowler-Nordheim et le mode
porteurs chauds (CHE : Channel Hot Electrons). La Fig. I-12 spcifie les modes deffacement,
qui sont plus nombreux. Nous avons ajout le cas de la NROM (Nitride Read Only Memory)
dont la couche de stockage est une couche de nitrure et dont le mode deffacement est
linjection de trous chauds (HHI : Hot Hole Injection).







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Modes dcriture
Fowler-Nordheim CHE (porteurs chauds)
Contrle
GC
p-Si
Drain
n+
Source
n+
GF
V
CG
~15-18V
0V 0V

-qV
CG
Canal
FG
CG

Contrle
GC
p-Si
GF
V
CG
~8-10V
0V
V
D
~4-5V
Source
n+
Drain
n+

-qV
CG
Canal
FG
CG

Fig. I-11 : Synthse des diffrents mcanismes dcriture pour les mmoires Flash. A droite de chaque cellule
mmoire se trouvent des schmas de bande en nergie dans lempilement de grille de la cellule. (CHE :
Channel Hot Electron).




Modes deffacement
Fowler-Nordheim canal HHI
Contrle
GC
p-Si
Source
n+
V
CG
~-15V
0V 0V
Drain
n+

-qV
CG Canal
FG
CG

Contrle
GC
p-Si
GF
V
CG
~-10V
0V V
D
~4/5V h
+
Source
n+
Drain
n+
Canal
Nitrure
CG

Source Mixte canal/source
Contrle
GC
Tunnel
p-Si
Source
n+
GF
V
CG
=0V
V
s
~15-18V Flottant
Drain
n+

-qV
CG
Source
FG
CG
Contrle
GC
p-Si
Source
n+
V
CG
~-10V
V
s
~5V Flottant
Drain
n+
-qV
CG
Source
FG
CG

Fig. I-12 : Synthse des diffrents mcanismes deffacement pour les mmoires Flash. A droite de chaque
cellule mmoire se trouvent des schmas de bande en nergie dans lempilement de grille de la cellule. Dans le
cas de leffacement HHI (Hot Hole Injection), le diagramme de bande reprsente galement la bande de valence
associe aux trous. Ce mode deffacement est uniquement utilis par les mmoires de type NROM
[Larcher04].


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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
- 26 -
I.4.2 Architectures des mmoires Flash
Les mmoires Flash sont organises en matrices. Les architectures les plus utilises
sont la NOR et la NAND [Cappelletti99].
Dans le cas de larchitecture NOR, les cellules mmoires sont connectes en parallle
(Fig. I-13(a)). La grille de contrle est commune une ligne de cellules appele ligne de mots
( word line ) et le drain est commun une ligne de bits ( bit line ). Cette architecture
permet un accs alatoire nimporte quelle position. Le drain de chaque cellule tant
accessible, lcriture peut seffectuer par porteurs chauds. Les cellules sont effaces par
Fowler-Nordheim. Les temps dcriture et deffacement dun bloc de cellules sont longs, mais
le temps daccs est trs court. La Flash NOR est essentiellement utilise pour le stockage de
codes dinstruction (tlphones portables, assistants personnels, ).

NOR
Source
Bit line
Word line

GF GF
GC GC
Source Drain
Drain
Contact
drain
L
L
Contact
drain

(a)
NAND
Source
Bit line
Word line
Slection de
la source
Slction du
drain


GF GF
GC GC
L

L

(b)
Fig. I-13 : Architecture et coupe longitudinale dune matrice NOR (a) et NAND (b). Le dessin de masques dun
point mmoire de la matrice est galement reprsent.

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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
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Dans larchitecture NAND, les cellules mmoires sont connectes en srie (Fig.
I-13(b)). Comme la NOR, la grille de contrle est commune une word line , mais le drain
des cellules nest pas adressable. Les cellules ne peuvent donc tre crites et effaces quen
Fowler-Nordheim. Laccs en lecture une cellule de la bit line seffectue en polarisant la
grille des autres cellules de faon ce quelles soient passantes. Cest pourquoi le temps
daccs est plus long que celui des NOR. Par contre, de part la connexion en srie des cellules,
la programmation peut tre ralise par blocs, do des temps de programmation plus rapides
que la NOR. Enfin, comme on peut le voir sur les dessins de masques de la Fig. I-13,
labsence de contacts drain permet une diminution de la taille de la Flash NAND (environ
40% par rapport une Flash NOR). La densit des Flash NAND est donc plus leve pour un
cot par bit plus faible. Elle est donc plutt utilise pour le stockage de donnes (cls USB,
cartes mmoires des appareils photos).

Squentiel Alatoire Accs
2 ms 1 s Temps deffacement
200 s
8 s/octet
16 s/mot
Temps dcriture
7 s (accs initial)
50 ns (accs srie)
90 ns (accs alatoire) Temps daccs
16 Gb 1 Gb Densit maximale
NAND NOR
Squentiel Alatoire Accs
2 ms 1 s Temps deffacement
200 s
8 s/octet
16 s/mot
Temps dcriture
7 s (accs initial)
50 ns (accs srie)
90 ns (accs alatoire) Temps daccs
16 Gb 1 Gb Densit maximale
NAND NOR

Fig. I-14 : Tableau rcapitulatif des performances des mmoires Flash de type NOR et NAND.

Le march des Flash NOR a domin jusquen 2004 et par la suite, le march des
NAND presque doubl en taille (Fig. I-15) grce notamment, au succs des lecteurs MP3,
cls USB et appareils photo numriques. Les flash NAND devraient encore accrotre leur
domination sur les NOR dans les prochaines annes : le march des NOR devrait crotre de
6% dici 2011 et celui des NAND de 18% (source : IC Insights).
March March March March
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2005 2004 2006 2007

Fig. I-15 : Evolution des revenus du march des mmoires Flash NOR et NAND : depuis quelques annes,
les NAND dominent, source : WSTS, IC Insights.

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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
- 28 -
I.5 Limites des mmoires Flash
Bien que connaissant un succs commercial important, les dispositifs mmoires
conventionnels grille flottante ont des difficults pousser davantage la miniaturisation.
La rduction des dimensions et lamlioration des performances sont guides par
lITRS (International Roadmap for Semiconductors) [ITRS06], qui est renouvele tous les
deux ans et prvoit les principales tendances qui seront suivies par lindustrie dans les 15
annes suivantes. La dernire dition date de 2005 et une mise jour a t faite en 2006. On
peut voir dans le Fig. I-16 que toutes les dimensions critiques des cellules vont tre rduites,
mais certaines dentre elles sont reprsentes comme briques rouges , la solution ntant
toujours pas connue lheure actuelle.
10
6
15-17
10-13
6-7
4/2
57
NAND
2
10-20
10
5
7-9
0,13
13-15
8-9
0,6/0,7
9-11
65
NOR
2007
15-17 15-17 15-17 15-17
9-10 9-10 10-13 10-13
6-7 6-7 6-7 6-7
4/1 4/1 4/1 4/2
20 28 40 51
NAND NAND NAND NAND
4 # bits/cellule max.
20 Rtention (annes)
10
7
Endurance (# cycles)
6-8 6-8 6-8 7-9 Tension dcriture max. (V)
0,08 0,1 0,11 0,12
NOR L
G
-empilement
(physique-m)
8-10 10-12 10-12 13-15 EOT de loxyde de contrle (nm)
7-8 8 8 8-9 EOT de loxyde tunnel (nm)
Coefficient de couplage
10-13 10-12 9/12 9-12 Taille de la cellule ()
22 32 45 57 Nud technologique (nm)
NOR NOR NOR NOR
2016 2013 2010 2008 Anne
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15-17
10-13
6-7
4/2
57
NAND
2
10-20
10
5
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0,13
13-15
8-9
0,6/0,7
9-11
65
NOR
2007
15-17 15-17 15-17 15-17
9-10 9-10 10-13 10-13
6-7 6-7 6-7 6-7
4/1 4/1 4/1 4/2
20 28 40 51
NAND NAND NAND NAND
4 # bits/cellule max.
20 Rtention (annes)
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Endurance (# cycles)
6-8 6-8 6-8 7-9 Tension dcriture max. (V)
0,08 0,1 0,11 0,12
NOR L
G
-empilement
(physique-m)
8-10 10-12 10-12 13-15 EOT de loxyde de contrle (nm)
7-8 8 8 8-9 EOT de loxyde tunnel (nm)
Coefficient de couplage
10-13 10-12 9/12 9-12 Taille de la cellule ()
22 32 45 57 Nud technologique (nm)
NOR NOR NOR NOR
2016 2013 2010 2008 Anne
Des solutions existent Solutions connues Solutions inconnues

Fig. I-16 : Rsum des prvisions de lITRS (mise jour 2006) dans la catgorie des mmoires Flash.
Source [ITRS06].

Une des limitations concerne la rduction de lpaisseur de loxyde de contrle. En
effet, il est ncessaire de maintenir un couplage suffisant entre la grille de contrle et la grille
flottante, afin que les tensions de programmation ne soient pas trop leves. On peut voir dans
le Fig. I-16 que le coefficient de couplage doit tre maintenu 0,6/0,7. Ceci est ralis en
diminuant lpaisseur de loxyde de contrle. Cependant, cette rduction de lpaisseur est
critique car elle entrane laugmentation des courants de fuite. On peut dailleurs voir
quaucune solution technologique nest connue pour rduire lEOT (Equivalent Oxide
Thickness) au-dessous de 10 nm. La solution adopte dans les mmoires actuelles est
dutiliser comme dilectrique une triple couche oxyde/nitrure/oxyde (ONO) [Yim03]
[Park04]. Mais aujourdhui, la diminution de lpaisseur de lONO atteint ses limites. Cest
pourquoi lintgration de matriaux dilectriques haute permittivit ou high-k (HfO
2
,
Al
2
O
3
, HfAlO, HfSiO) est envisage pour remplacer linterpoly ONO des mmoires Flash
standard. Ces matriaux permettent en effet dobtenir un coefficient de couplage
G
lev tout
en maintenant une bonne rtention des donnes. Il a t dmontr que lintgration de HfO
2

comme dilectrique de contrle dans des mmoires standard grille flottante continue
permettait une diminution des tensions de programmation grce un meilleur coefficient de
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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
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couplage [VanDuuren06]. De plus, de rcents travaux ont montr que lutilisation dune
grille flottante discrte et dun interpoly high-k couple celle dune grille de contrle
mtallique permettait de rduire le phnomne dinjection des lectrons par la grille de
contrle pendant leffacement [VanDuuren06] [Lai06] [Lee06]. Parmi les diffrents
matriaux tudis, un intrt particulier est donn laluminate dhafnium (HfAlO), qui
combine la fois la constante dilectrique leve du HfO
2
et la barrire nergtique leve et
la bonne stabilit thermique de lAl
2
O
3
[Molas07].
Une autre limitation de la miniaturisation (et en parallle de laugmentation de la
densit) est laugmentation des interfrences entre cellules. Lorsque la densit dintgration
augmente, les cellules se rapprochent et le couplage capacitif entre grilles flottantes augmente
(Fig. I-17). Ainsi, la charge stocke dans une grille flottante peut modifier la tension de seuil
de la cellule voisine. Pour palier cela, les industriels ont remplac le nitrure des espaceurs
par du SiO
2
et lutilisation de matriaux trs basse permittivit dits low-k entre les
cellules [Kim07] est envisage.
La limitation principale de la miniaturisation des mmoires Flash est la rduction de
lpaisseur de loxyde tunnel. En effet, il est ncessaire de diminuer cette paisseur lorsque les
dimensions de la cellule diminuent si lon veut garder un bon contrle du canal. Mais la
diminution de lpaisseur du dilectrique tunnel affecte la rtention de la charge. La limite
intrinsque de cette paisseur permettant de respecter le critre de rtention de dix ans est
denviron 6 nm [Lai98]. En dessous de cette limite, les lectrons stocks dans la grille
flottante fuient par courant tunnel direct.
En plus de cette limite intrinsque, il existe une autre limite due au vieillissement prmatur
de loxyde tunnel cause des nombreux cycles dcriture/effacement au cours desquels
loxyde est soumis de forts champs lectriques (~10 MV/cm). De nombreuses tudes
[Maserjan82] [Olivo88] [Naruke88] ont montr une augmentation du courant de fuite
faible champ travers loxyde aprs des cycles de programmation successifs. Ce phnomne
de dgradation, appel SILC (Stress Induced Leakage Current), est li des dfauts dans
loxyde qui donnent lieu un courant de fuite important (conduction tunnel assiste par
piges). Etant donn que le SILC augmente lorsque lpaisseur de loxyde tunnel diminue,
lpaisseur de loxyde tunnel est limite 8 nm (Fig. I-18).
Grille
flottante
Isolation
Substrat Si
Grille de contrle
Oxyde tunnel
ONO
Ligne de mot

Fig. I-17 : Couplage capacitif entre les grilles flottantes voisines dune matrice mmoire.

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- 30 -

Fig. I-18 : Courant de SILC pour diffrentes paisseurs doxyde aprs une contrainte cumule correspondant
plusieurs milliers dcritures daprs [Naruke88].

Outre les limites technologiques, il existe une limite physique intrinsque. La
rduction des dimensions des dispositifs implique que la quantit dlectrons utiliss pour
coder un bit (raliser la sparation entre les deux tats logiques de la mmoire) devient de plus
en plus faible (Fig. I-19(a)). Cette rduction, qui peut aller jusqu une dizaine dlectrons
pour les gnrations dcananomtriques peut induire des problmes de fiabilit
[Molas04][Molas06]. Pour les dimensions ultimes, les phnomnes de
chargement/dchargement ne peuvent plus tre dcrits comme continus. Il faut considrer le
chargement/dchargement lectron par lectron. Ces phnomnes stochastiques qui sont
alatoires induisent une dispersion sur le temps de rtention et la fentre de programmation
(Fig. I-19(b)).


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100
10
100
1000
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Nud technologique Flash (nm)
-
Mmoire nanocristaux de silicium
(NAND)
V
th-max
=3V
Projection Flash NOR
(ITRS 2003)
Projection Flash NAND
(ITRS 2003)
Y.Song, IEDM01
Y.H.Song, VLSI03
C.Park, VLSI04
Flash NOR
Y.S.Yim, IEDM03
Y.Sasago, IEDM03
M.Ichige, VLSI03
D.C.Kim, IEDM02
J.D.ChoiI, IEDM01
Flash NAND
C.Servalli, IEDM05
C.Park, IEDM04
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(
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-
1
)
Temps de rtention (annes)
Nombre dlectrons par
bit=250
de charge perdue

(a) (b)
Fig. I-19 : (a) : Reprsentation du nombre dlectrons par cellule en fonction du nud technologique Flash. (b)
Dispersion du temps de rtention en fonction du nombre dlectrons par bit : plus le nombre dlectrons diminue,
plus la dispersion augmente [Molas04].




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Tension de seuil des cellules (V)
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Ecrite
Efface
Donnes =

Tension de seuil des cellules (V)
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Donnes =

(a) (b)
Fig. I-20 : (a) : Distributions des tensions de seuil dune matrice mmoire technologie simple niveau : un bit
cod par cellule, donc 2 tats 0 et 1. (b) : Distributions des tensions de seuil dune matrice mmoire
technologie multi-niveaux : deux bits cods par cellule, donc 4 tats 00, 01, 10 et 11. Daprs [Atwood97].

Il existe une manire artificielle de rsoudre le problme de la miniaturisation des
mmoires qui est lutilisation de cellules multi-niveaux. Le principe est de stocker plusieurs
bits dans une seule cellule. Ceci est ralis en stockant plusieurs niveaux de charge dans la
grille flottante (2
n
niveaux avec n : nombre de bits), ce qui permet dobtenir autant de niveaux
de tensions de seuil (Fig. I-20). Ceci permet daugmenter la capacit de stockage sans
diminuer les dimensions de la cellule et de diminuer les cots de fabrication. Le point critique
de cette mthode est quil faut tre capable de contrler prcisment les niveaux de tensions
de seuil et donc la charge injecte au cours de lcriture ainsi que la drive au cours de
lendurance, afin que les diffrents tats soient suffisamment diffrentiables. Cette
technologie est en production chez Intel en NOR depuis 1995 sous le nom de StrataFlash
TM

[Atwood97] et chez Toshiba et Samsung en NAND.

I.6 Les solutions
Pour les nuds technologiques sub-45 nm, la miniaturisation des dispositifs mmoires
tels que nous les connaissons aujourdhui semble atteindre ses limites. Cest pourquoi de
nombreux efforts se portent sur le dveloppement de nouvelles technologies dune part et le
dveloppement des technologies actuelles grce de nouveaux matriaux ou de nouvelles
structures dautre part. Les principales voies de recherche sont listes dans la Fig. I-21. Parmi
les nouvelles technologies, on peut citer les mmoires FeRAM (Ferroelectric RAM) qui
utilisent lorientation de la polarisation des matriaux ferrolectriques, les MRAM
(Magnetoresistive RAM) qui exploitent la polarit magntique dun film ferromagntique, les
PCM (Phase Changed Memories) qui sont bases sur le changement de rsistivit dun
matriau changement de phase et plus long terme les mmoires molculaires bases sur les
mcanismes doxydorduction de molcules lectriquement actives. Ces solutions alternatives
sont dtailles en annexe.
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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
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Dans les sections suivantes, nous prsenterons une des alternatives la miniaturisation
qui sont les mmoires sites de pigeage discrets et en particulier les mmoires base de
nitrure et les mmoires nanocristaux de silicium.

Mmoires Flash standard base
de silicium
Dveloppement de
nouvelles technologies
FeRAM
MRAM
PCM
Mmoires molculaires

Pousser les limites des technologies actuelles
Nouveaux matriaux
Nanocristaux de
silicium
SONOS/NROM
Matriaux high-k

Nouvelles structures
SOI ultra mince
Dispositifs multi-
grilles (FinFlash)


Fig. I-21 : Organisation des activits de recherche sur les mmoires Flash avances.

I.6.1 Les mmoires Flash sites de pigeage discrets
Lide de base est de remplacer la grille flottante continue standard en polysilicium
par des sites de stockage discrets, qui peuvent tre soit les piges naturels dun dilectrique
appropri (comme par exemple une couche de nitrure), soit des nanocristaux (en silicium par
exemple) [DeSalvo04]. Ces mmoires offrent plusieurs avantages permettant de repousser
les limites lies la miniaturisation dont le problme du SILC dans loxyde tunnel. En effet,
le SILC tant d une conduction assiste par piges, dans le cas dune grille flottante
continue, la prsence de dfauts dans loxyde tunnel peut provoquer la fuite de la totalit de la
charge stocke dans la grille flottante. Au contraire, avec des sites de stockage discrets isols
les uns des autres, le mme dfaut nentrane que la fuite des lectrons pigs dans le site situ
au-dessus du dfaut (Fig. I-22). Ce concept permet la rduction de lpaisseur de loxyde
tunnel sans compromettre la rtention et lendurance de la cellule mmoire.

Si
Drain
Source
Piges
discrets
e
-

Drain Source
e
-
e
-
Grille flottante
continue
Si

(a) (b)
Fig. I-22 : Amlioration de limmunit au SILC des mmoires sites de pigeage discrets (a) par rapport aux
mmoires grille flottante continue (b).
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Une autre particularit des mmoires sites de stockage discrets programmes par
porteurs chauds est la localisation de la charge. Ceci permet le stockage de deux bits dans la
mme cellule. En effet, si la cellule est crite par lectrons chauds avec la source la masse,
les lectrons sont injects au niveau de la jonction canal/drain, l o le champ lectrique
latral est le plus lev. Labsence de conduction latrale entre les sites de stockage induit une
localisation des lectrons injects au-dessus de la jonction drain. Les deux principales
catgories de mmoires sites de pigeage discrets sont les mmoires couche de pigeage
en nitrure (SONOS et NROM) et les mmoires nanocristaux de silicium. Elles sont
dtailles dans les paragraphes suivants.

I.6.1.1 Les mmoires base de nitrure
Les deux principaux types de mmoires couche de pigeage en nitrure sont la
SONOS et la NROM. La couche de pigeage est du nitrure de silicium Si
3
N
4
.
La SONOS est ltude depuis de nombreuses annes [Libsch87][Wann95] et son
intrt sest accru ces dernires annes [Swift02]. Ses avantages par rapport aux mmoires
grille flottante en polysilicium sont son immunit face aux dfauts dans loxyde tunnel et
donc une bonne tolrance face aux radiations et des tensions de programmation rduites. De
plus, la densit de piges est assez leve par rapport celle des nanocristaux de silicium
(~10
13
cm
-2
) et enfin, le procd de fabrication est simple et compatible avec le procd
CMOS.
On peut voir une structure SONOS typique dans la Fig. I-23(a) : loxyde tunnel est trs fin
(~2 nm), loxyde de contrle galement (~4 nm) et la couche de Si
3
N
4
a une paisseur
denviron 4 nm. Loxyde tunnel trs fin permet lcriture et leffacement en mode tunnel
direct. Des caractristiques typiques de programmation sont prsentes dans la Fig. I-23(b).
Cependant, cette structure a plusieurs inconvnients. Un des problmes majeurs concerne
leffacement au cours duquel des lectrons sont injects dans le nitrure depuis la grille de
contrle. Ceci entrane la saturation des caractristiques deffacement en fonction de la
tension applique sur la grille (Fig. I-23(c)). Le second problme est la rtention en
temprature. En effet, au-del de 85C, les 10 annes de rtention ne sont plus garanties (Fig.
I-23(d)).
Le second type de mmoire base de nitrure est la NROM qui a t introduite par
Saifun en 1999 [Eitan99]. Comme la SONOS, le stockage des charges seffectue dans une
couche de nitrure situe entre deux couches doxyde (Fig. I-24(a)-(b)). Lcriture est ralise
par injection dlectrons chauds (CHE) et leffacement par linjection de trous chauds (HHI),
ce qui permet lutilisation dun oxyde tunnel plus pais (~5 nm) et donc une meilleure
rtention. En intervertissant le rle de source et drain, il est possible de stocker physiquement
2 bits par cellule, grce la localisation de la charge prs des jonctions (Fig. I-24(a)). Ceci
permet daugmenter la densit de stockage tout comme le font les cellules multi-niveaux.
Comme la SONOS, la NROM se caractrise par son immunit face aux dfauts dans loxyde
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tunnel. De plus, le problme de saturation des caractristiques deffacement est supprim
puisque leffacement est ralis par trous chauds.
La nouvelle gnration de NROM prsente en 2005 [Eitan05] propose le stockage de 4 bits
par cellule en ajoutant une programmation multi-niveaux sur chacun des 2 bits physiques : on
a donc deux bits stocks de chaque ct du canal (Fig. I-24(c)). Lobtention de 4 bits
suffisamment spars est obtenue grce un algorithme de programmation appropri (Fig.
I-24(d)).



V
t
h
(
V
)
10
-5
10
-4
10
-3
10
-2
10
-1
1 10
criture
Effacement
Temps de programmation (s)
Vw=10V
Vg=-10V

(a) (b)
Temps (s)
Oxyde tunnel
Nitrure
Oxyde de contrle
V
g


(c) (d)
Fig. I-23 : (a) : Evolution des mmoires non-volatiles base de nitrure. (b) : Caractristiques dcriture et
deffacement dune mmoire SONOS avec un oxyde tunnel de 2 nm, une couche de nitrure de 5 nm et un
oxyde de contrle de 3,5 nm daprs [White97]. (c) : Saturation des caractristiques deffacement en fonction
de la tension applique sur la grille daprs [Steimle07]. (d) : Rtention dune mmoire SONOS 85C avant
et aprs endurance : aprs 10
7
cycles dcriture/effacement et 10 ans, la fentre de programmation nest plus
que de 0,5V daprs [Bu02].

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empilement
ONO
Source Drain
Isolation Isolation
Grille de
contrle
Canal


(a) (b)
Source Drain

Tension de seuil relative (V)
L
o
g
(
n
o
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b
r
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d
e

b
i
t
s
)

(c) (d)
Fig. I-24 : Schma (a) et coupe TEM (b) dune cellule NROM le long du canal. Reprsentation schmatique du
stockage de 4 bits par cellule (c) et distributions de la tension de seuil mesures sur un produit 4 bits/cellule
(nud technologique 130 nm) [Eitan05].

Nous avons vu les deux principales structures de base utilisant le nitrure comme
couche de stockage. Toutefois, une autre structure mmoire base de nitrure dveloppe
rcemment pour des applications NAND haute densit mrite galement dtre cite : cest la
cellule TANOS (TaN/AlO/Nitrure/Oxyde/Silicium) (Fig. I-25(a)) [Kim07]. Cette structure
est une amlioration de la mmoire SONOS, avec une grille mtallique en TaN et un
dilectrique de contrle high-k en AlO. La bonne stabilit thermique de ces deux
matriaux et le travail de sortie de la grille relativement lev (~4,8 V) permettent damliorer
le temps deffacement par rapport une mmoire de type SONOS en rduisant le phnomne
dinjection dlectrons depuis la grille de contrle. Samsung a prsent en 2006 une mmoire
NAND TANOS (SiO
2
4 nm, SiN LPCVD 7 nm, Al
2
O
3
ALCVD 15 nm, TaN 17 nm) de 32 Gb
multi-niveaux avec une technologie 40 nm [Park06]. Une fentre de programmation de 3 V
est obtenue avec une criture et un effacement (en mode Fowler-Nordheim) de
respectivement 100 s 17 V et 10 ms -19 V (Fig. I-25(b)). Les mmoires de type TANOS
pourraient remplacer les mmoires grille flottante partir du noeud technologique 30 nm car
leurs dimensions sont plus faciles rduire. Cependant, des recherches sont ncessaires afin
damliorer les problmes de rtention et la difficult effacer qui subsistent encore.
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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
- 36 -
Nitrure
TaN
Oxyde
Si
Drain Source
Al
2
O
3

Temps (s)
AlO avanc
AlO
conventionnel

(a) (b)
Fig. I-25 : (a) Schmas de la structure mmoire TANOS. (b) : Dynamiques deffacement de cellules TANOS
en fonction de loptimisation de la couche dAlO [Park06].
I.6.1.2 Les mmoires nanocristaux de silicium
Le second type de mmoires sites de stockage discrets sont les mmoires
nanocristaux de silicium (Si-NCs). Le principe est similaire celui des mmoires grille
flottante, la diffrence que ce sont des nanocristaux de silicium qui constituent la couche de
pigeage. Si les nanocristaux sont suffisamment espacs, il ny a pas de conduction latrale
entre eux. Il existe plusieurs mthodes dlaboration qui sont dtailles au chapitre II. Lune
dentre elles, le dpt LPCVD (Low Pressure Vapor Deposition) en deux tapes permet un
bon contrle de la taille et de la densit des Si-NCs (Fig. I-32).
Les cellules sont programmes soit par porteurs chauds, soit par Fowler-Nordheim, selon les
applications vises.
Les mmoires Si-NCs ont t prsentes pour la premire fois en 1995 par [Tiwari95] avec
comme objectif de rpondre aux applications de types DRAM volatiles et lavantage de
navoir quun seul transistor par cellule. Par la suite, dautres groupes ont mis en vidence
lintrt dutiliser les nanocristaux pour les mmoires non-volatiles. Des matrices de 4 Mb
bases sur cette technologie ont t dmontres [Muralidhar03]. La socit Freescale a
annonc fin novembre 2005, quelle avait russi intgrer cette solution sous la forme dune
matrice 24 Mb.
Ces dispositifs apportent de nombreux avantages.
Elles sont tout dabord plus robustes aux dfauts du dilectrique tunnel, ce qui permet
de rduire loxyde tunnel jusqu environ 5 nm dpaisseur (par rapport aux 7-8 nm dans le
cas de la grille flottante continue) tout en garantissant 10 annes de rtention, ce qui rend
possible une rduction des tensions de fonctionnement.
Ensuite, ces dispositifs prsentent une bonne rtention haute temprature, tant
donn que la perte de charges stockes dans la bande de conduction des Si-NCs nest pas
active thermiquement.
Le fait que les nanocristaux soient physiquement isols les uns des autres, permet de
stocker des charges dans des sites spars (ct drain et ct source), ce qui donne lieu au
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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
- 37 -
stockage de deux bits par cellule. De plus, comme lisolant entre nanocristaux est du SiO
2
, la
migration de charges entre sites de pigeage est fortement rduite par rapport au cas dune
couche en nitrure.
Le caractre discret de la couche de stockage et le diamtre des nanocristaux (<10 nm)
tant bien infrieur lpaisseur dune couche de polysilicium (~200 nm), le couplage
capacitif entre cellules voisines est fortement rduit.
Le procd de fabrication est totalement compatible avec le procd CMOS. De plus,
Freescale a annonc que plusieurs niveaux de masques pouvaient tre supprims grce aux
faibles tensions de programmation qui permettent de se passer des transistors haute tension
[Swift02].
Une fentre de programmation de 3 V peut tre obtenue avec des temps de
programmation relativement courts et des tensions faibles. Cependant, il faut noter que les
mmoires Si-NCs prsentent aussi quelques inconvnients. Une des principales limitations
rside dans le fait que le couplage entre les Si-NCs et la grille de contrle est faible (
G
~0,3)
cause du taux de recouvrement de la grille de contrle sur la surface des Si-NCs qui est plus
faible que dans le cas dune grille flottante continue. Ceci pose surtout un problme lors de
lcriture par Fowler-Nordheim et donc pour les applications NAND. Une solution ce
problme peut tre lintgration de matriaux high-k dans loxyde de contrle, ce qui permet
de rduire les fuites et damliorer le couplage. Une autre limitation des mmoires
nanocristaux de silicium est la faiblesse de la fentre de programmation (~3 V), qui peut poser
problme pour une programmation multi-niveaux. Pour ces applications, diffrentes
technologies sont actuellement ltude comme les nanocristaux auto-organiss
[Guarani03] ou mtalliques [Liu02-a][Liu02-b].

Nous allons maintenant nous intresser plus particulirement aux tudes ralises en
ce qui concerne les matrices et produits mmoires nanocristaux de silicium. Les deux
principaux industriels, outre Atmel, ayant publi des rsultats sur des matrices de plusieurs
Mbits sont Freescale et STMicroelectronics. Les publications de Freescale seront dtailles
dans le premier paragraphe, suivi par les rsultats obtenus par STMicroelectronics dans le
deuxime paragraphe.

I.6.1.2.A Rsultats publis par Freescale
Lintgration des nanocristaux de silicium dans des matrices mmoires de grandes
capacits a t prsente pour la premire fois par Freescale en 2003 [Muralidhar03]. Une
mmoire Flash embarque de 4 Mb en technologie 90 nm a t ralise. Les cellules
mmoires ont une longueur de grille de 0,12 m, la densit de Si-NCs est comprise entre
5.10
11
cm
-2
et 1,1.10
12
cm
-2
et leur diamtre varie entre 3 et 7 nm. Loxyde tunnel fait environ
5 nm et loxyde de contrle est un HTO (High Temperature Oxide) denviron 10 nm. Les
dynamiques dcriture/effacement de la cellule sont reprsentes sur la Fig. I-26(a).
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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
- 38 -
Lcriture est ralise en porteurs chauds et leffacement en Fowler-Nordheim. Une fentre de
programmation de 3 V peut tre obtenue avec des tensions relativement faibles. Cependant,
lendurance montre une augmentation de la tension de seuil denviron 1 V aprs 100K cycles
pour les tats crit et effac, ce qui traduit un pigeage parasite dans loxyde de contrle et
une dgradation de la pente sous le seuil Fig. I-26(b). Loptimisation des dilectriques est
donc trs importante.

En ce qui concerne lintgration des Si-NCs avec un procd CMOS, il est indiqu
quil est possible de rduire le nombre de masques additionnels par rapport un procd grille
flottante standard (Fig. I-27(a)). Les distributions crites et effaces de la matrice 4 Mb sont
prsentes dans la Fig. I-27(b). La fentre de programmation est de 3 V, et on peut voir que
les distributions sont assez troites (entre 1,2 et 1,8 V). Toutefois, les conditions de
programmation et lutilisation ou non dalgorithmes dcriture/effacement ne sont pas
prcises.

V
t
h

[
V
]
Temps (sec.)
de dure de
programmation
deffacement

Nombre de cycles
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(
V
)
Ecriture porteurs chauds
Effacement Fowler-Nordheim

(a) (b)
Fig. I-26: (a) : Dynamiques dcriture en porteurs chauds et deffacement en Fowler-Nordheim de la cellule
Si-NCs. (b) : Courbes dendurance dune cellule : les V
th
crits et effacs augmentent sans fermeture de la
fentre [Muralidhar03].


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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
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Oxyde tunnel
Ajout de masque
S/D et backend
Implants LDD DGO
Implants LDD haute tension
Gravure de lempilement de grille priphrie
Implant drain mmoire
Implant halo source mmoire
Gravure de lempilement de grille mmoire
Dpt grille de contrle
Oxyde basse tension
Oxydation/gravure DGO
Oxydation/gravure haute tension
Implants DGO
Implants basse tension
Gravure ONO/nanocristaux
Gravure grille flottante
Implant mmoire
Implants haute tension
Isolation
Etape du procd de fabrication

Logique
+11

2 masques

1 masque
1 masque
1 masque

1 masque

1 masque
1 masque
1 masque
2 masques

Grille
flottante
+4

1 masque

1 masque

1 masque
1 masque

Nanocristaux
Oxyde tunnel
Ajout de masque
S/D et backend
Implants LDD DGO
Implants LDD haute tension
Gravure de lempilement de grille priphrie
Implant drain mmoire
Implant halo source mmoire
Gravure de lempilement de grille mmoire
Dpt grille de contrle
Oxyde basse tension
Oxydation/gravure DGO
Oxydation/gravure haute tension
Implants DGO
Implants basse tension
Gravure ONO/nanocristaux
Gravure grille flottante
Implant mmoire
Implants haute tension
Isolation
Etape du procd de fabrication

Logique
+11

2 masques

1 masque
1 masque
1 masque

1 masque

1 masque
1 masque
1 masque
2 masques

Grille
flottante
+4

1 masque

1 masque

1 masque
1 masque

Nanocristaux

(a)
1,2V
Tension de seuil (V)
N
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Effacement Ecriture
1,8V
3V

(b)
Fig. I-27 : (a) : Masques supplmentaires dun procd de fabrication dune mmoire non volatile standard et
Si-NCs par rapport un procd CMOS. (b) : Distribution crite et efface de la matrice 4 Mb.
[Muralidhar03].

Comme nous lavons expliqu prcdemment, la qualit du dilectrique de contrle est
trs importante pour la fiabilit de la cellule. Cest pourquoi Freescale a ralis un comparatif
entre deux dilectriques de contrle : ONO et HTO [Steimle04]. Les mmoires Flash
standard actuelles utilisent lONO, car le nitrure constitue une barrire loxydation trs
efficace et les fuites travers cet empilement sont moins importantes quavec un HTO.
Lutilisation dun ONO simplifie donc lintgration des Si-NCs, car elle empche loxydation
des Si-NCs au cours de la croissance des oxydes de grille de la priphrie CMOS. Ainsi, la
partie mmoire peut tre ralise indiffremment avant ou aprs la priphrie. Par contre,
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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
- 40 -
linconvnient est quun pigeage parasite et irrversible dlectrons peut avoir lieu dans le
nitrure lors de lcriture. Cest ce qui est montr dans la Fig. I-29. Les caractristiques
dendurance (Fig. I-29(a)-(b)) mettent en vidence la diffrence entre HTO et ONO : dans le
cas du HTO, les tensions de seuil restent constantes jusqu 1000 cycles, puis elles
augmentent ensuite cause du pigeage parasite dans les dilectriques. Dans le cas de lONO,
les courbes montent continuellement, traduisant un pigeage des lectrons dans le nitrure
pendant lcriture qui ne se dpigent pas lors de leffacement. Les Fig. I-29 (c) et (d)
montrent les caractristiques de rtention diffrentes tempratures pour les deux
dilectriques. Alors que le HTO prsente une trs bonne rtention, lONO montre des
caractristiques typiques des mmoires nitrure, cest dire une perte de charge qui
saggrave avec la temprature, ce qui dmontre encore une fois quune partie de la charge est
injecte dans la couche de nitrure. Il a galement t tabli que ce pigeage irrversible
induisait des distributions crites et effaces de lONO plus larges que celles du HTO (Fig.
I-29(a)-(b)).

HTO ONO
Etat crit
Etat effac
Nombre de cycles

Etat crit
Etat effac
Nombre de cycles
V
t

(
V
)

(a) (b)
25C
85C
150C
V
t
h
(
V
)
1
4
3,5
3
2,5
2
1,5
Temps (heures)
10
-2
10
-1
1 10
3
10
1
10
2

Temps (heures)
V
t
h
(
V
)
25C
150C
85C
250C
10
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10
-1
10
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1 10
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1
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2,5
5,5
5
4,5
4
3,5
3
Temps (heures)
V
t
h
(
V
)
25C
150C
85C
250C
10
-2
10
-1
10
-1
1 10
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1
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2
10
4
2,5
5,5
5
4,5
4
3,5
3

(c)
(d)
Fig. I-28 : Courbes dendurance dune cellule avec HTO (a) et ONO (b). Caractristiques de rtention
diffrentes tempratures 25C, 85C, 150C et 250C pour une cellule avec HTO (c) et ONO (d). [Steimle04].
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0,8 V 1,1 V
V
th
(V)
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V
th
(V)
1,2 V
1,8 V

(a) (b)
Fig. I-29 : Distributions crite et efface dun secteur de 512 Kb avec HTO (a) et ONO (b). [Steimle04].

Des tudes sur linfluence de la densit et de la taille des Si-NCs sur les
caractristiques des cellules et des matrices ont galement t prsentes [Rao05]
[Gasquet06]. On peut voir des images MEB des nanocristaux de diffrentes tailles et
densits sur la Fig. I-30 (a). Sur les trois chantillons, deux ont environ la mme densit et un
diamtre diffrent (1.10
12
/cm 36 et 8.10
11
/cm 62 ), c'est--dire deux taux de couverture
diffrents. Deux autres ont le mme taux de couverture et des diamtres et des densits
diffrentes (8.10
11
/cm 62 et 2.10
11
/cm 120 ). Les Fig. I-30 (b)-(c) montrent que le taux
de couverture des Si-NCs a une influence sur la vitesse dcriture et deffacement et sur le
niveau de saturation de lcriture. Plus le taux de couverture est faible, plus le niveau de
tension en saturation en criture est bas et plus lcriture est lente. Par contre, avec un taux de
couverture faible, leffacement est plus rapide.
Des mesures de rtention 200C ont t ralises sur une matrice 4 Mb pour
diffrentes tailles de Si-NCs (en fait, un taux de couverture des Si-NCs croissant) avec un
oxyde tunnel de 5 nm et un HTO de 10 nm. (Fig. I-30 (d)). A noter que les nanocristaux ont
t passivs sous NO. La Fig. I-30 (e) ne montre pas dinfluence de la taille des Si-NCs sur la
rtention des donnes. Quant la largeur des distributions crites et effaces, on observe une
augmentation de la distribution crite lorsque le diamtre des Si-NCs augmente, surtout
partir de 7 nm. La distribution efface slargit galement, mais de faon moins importante
(Fig. I-30 (f)-(g)). Enfin, concernant lendurance, une lgre amlioration est obtenue avec les
Si-NCs les plus gros (Fig. I-30 (h)). On note tout de mme une augmentation importante du
V
th
(entre 1,5 et 2 V).




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1e12/cm
36A
8e11/cm
62A
2e11/cm
120A

Temps (s)

Temps (s)

(a) (b) (c)
Echantillon
Oxyde tunnel
Densit nanocristaux
Diamtre nanocristaux
Oxyde contrle
Temps (heures)
Etat crit
Etat effac
V
t

(
V
)

(d) (e)
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(
V
)
Diamtre des nanocristaux ()

L
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f
f
a
c

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(
V
)
Diamtre des nanocristaux ()

(f) (g)
V
a
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V
t

(
V
)

(h)
Fig. I-30 : (a) : Images MEB de Si-NCs dposs sur SiO
2
avec trois conditions diffrentes : 1E12 cm
-2
et 3,6
nm ; 8E11 cm
-2
et 6,2 nm ; 2E11 cm
-2
et 12 nm. (b) et (c) : Dynamiques dcriture sur cellule en porteurs
chauds et deffacement en Fowler-Nordheim (par loxyde de contrle) pour les trois conditions de taille et
densit des Si-NCs de (a). (d) : Tableau descriptif des quatre chantillons utiliss pour les mesures (e), (f), (g).
(e) : Rtention 200C sur ltat crit et effac sur une matrice 4 Mb (8 secteurs de 512 Kb). Le graphique
reprsente la moyenne sur les 8 secteurs des valeurs des bits les moins crits et les moins effacs.
(f) et (g) : Largeur des distributions crite et efface pour les quatre chantillons aprs rtention 200C.
(h) : Augmentation de la tension de seuil des bits les moins effacs de la distribution efface au cours de
lendurance. [Rao05] [Gasquet06].

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Temps (heures)
Modle
Mesures
Bore seul
Indium+phosphore
Si-NCs
chargs

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Largeur
Largeur
Indium
+phosphore
Bore seul

(a) (b)
Fig. I-31 : (a) : Gate disturb acclr sur une cellule crite : la tension de seuil diminue lorsque lon applique
une tension positive sur la grille. Le fait de diminuer la tension de seuil initiale de la cellule en contre-dopant le
canal permet de diminuer la perte de charge au cours de la lecture. (b) : Distributions effaces de la matrice 4
Mb en fonction des implants canal et de la longueur de grille. Le contre-dopage en surface abaisse la tension de
seuil efface de 900 mV. [Gasquet06].
Enfin, une attention particulire a t porte au gate disturb , c'est--dire aux
perturbations subies par les cellules mmoires crites pendant la lecture [Steimle04]
[Gasquet06]. En effet, lpaisseur rduite du HTO de contrle peut entraner une fuite des
lectrons stocks dans les Si-NCs travers celui-ci, en particulier au cours de la lecture
pendant laquelle une tension positive est applique sur la grille. Une solution pour diminuer le
gate disturb est de diminuer la tension de seuil de ltat crit, ce qui permet dabaisser la
tension applique sur la grille lors de la lecture et donc la perte de la charge stocke.
Cependant, si on veut garder une fentre de programmation identique, il est ncessaire
dabaisser galement la tension de seuil initiale de la cellule mmoire. Cest ce qua ralis
Freescale en contre-dopant la surface du canal (Fig. I-31) [Gasquet06].

I.6.1.2.B Rsultats publis par STMicroelectronics
Les premiers rsultats ont t publis en 2003 avec la collaboration du CEA-Leti
[DeSalvo03], sur une structure CAST (Cell Array Stress Test) 1 Mb (Fig. I-32(a)). Les
caractristiques dcriture/effacement en Fowler-Nordheim de la matrice 1 Mb sont
reprsentes sur la Fig. I-32(b). Dans cette tude, les Si-NCs ont t dposs par LPCVD
(Low Pressure Vapor Deposition) en deux tapes, ce qui permet un bon contrle de la taille et
de la densit des Si-NCs (Fig. I-32(c)-(d)).
Ensuite, STMicroelectronics a prsent des rsultats sur une mmoire Flash NOR 16
Mb nanocristaux de silicium en 2006 et 2007 [Gerardi06] [Gerardi07-a] [Gerardi07-b].
La matrice 16 Mb est divise en 32 secteurs de 512 Kb. Les cellules mmoires correspondent
au nud technologique 150 nm. Loxyde tunnel fait 5 nm et le dilectrique de contrle est un
ONO avec une EOT de 12 nm. Les Si-NCs sont dposs par CVD avec une densit denviron
5.10
11
/cm
2
et deux diamtres diffrents : 3 et 6 nm. La Fig. I-33(a) montre les distributions
des tensions de seuil des tats crits et effacs de la matrice 16 Mb. Une fentre de
programmation de 3 V est obtenue et les distributions sont assez troites. La distance entre les
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Chapitre I : Introduction : Les mmoires non-volatiles base de silicium
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bits les moins effacs et les moins crits est denviron 800 mV. La Fig. I-33(b) montre un
largissement de la distribution efface avec le diamtre des Si-NCs. De plus, lutilisation de
lONO comme dilectrique de contrle pose les mmes problmes quavait rencontrs
Freescale, c'est--dire le pigeage dlectrons dans le nitrure lors de lcriture par porteurs
chauds. La difficult revenir au niveau initial pendant leffacement (Fig. I-33(c)) et le
dcalage des distributions crites et effaces vers les tensions de seuil plus leves au cours de
lendurance (Fig. I-33(d)) dmontrent ce pigeage parasite.
Un autre problme apparat sur la Fig. I-33(e) : la distribution efface slargit de plus
en plus au cours des cycles dendurance et on peut voir lapparition dune queue de
distribution au niveau des bits les moins effacs. Gerardi [Gerardi06] affirme que ce
problme de fiabilit est d lamincissement de loxyde tunnel au niveau des coins de
lactive, gnr par la prsence de Si-NCs de grande taille cet endroit (Insert Fig. I-33(e)).
Enfin, la rtention 250C aprs 1000 cycles (Fig. I-33(f)) montre une forte chute de
la tension de seuil aprs les premires heures puis une diminution beaucoup plus faible par la
suite. La forte chute peut sexpliquer par le dpigeage des lectrons du nitrure de lONO qui
se produit ds le dbut de la rtention. Aprs le dchargement, on retrouve une pente moins
leve correspondant la perte de la charge des Si-NCs [Gerardi07-a]. On peut noter
quaprs 10 ans 250 C, les queues des distributions crites et effaces (bits les moins crits
et bits les moins effacs) sont encore dissocis.

-15 -13 -11 -9 -7 -5
0.2
0.4
0.6
0.8
1.0
1.2
1.4
4 6 8 10 12
0.2
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1.2
1.4
1.6
Tension de seuil V
th
[V]
Vb [V]
1 s
10 s
100 s
1 ms
10 ms
100 ms
1 s
1 s
10 s
100 s
1 ms
10 ms
100 ms
1 s

(a) (b)

Densit de nanocristaux
de Si (cm
-2
nm
-1
)
Rayon des nanocristaux de Si (nm)
A
D
B
C

(c) (d)
Fig. I-32 : (a) : Dessin schmatique de la structure CAST (Cell Array Stress Test) : les cellules mmoires sont
connectes en parallle et les grilles, drains et sources sont relis entre eux. (b) : Caractristiques de rtention
250C de la structure CAST 1 Mb. (c) : Images MEB de Si-NCs avec des densits croissantes.(d) : Distributions
en taille des nanocristaux mesures par EFTEM (Energy Filtered TEM). [DeSalvo03].

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crite
efface
3 V
1,85 V 1,75 V
~800 mV

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Diamtre 6 nm
Diamtre 3 nm

(a) (b)
N
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Initiale
Efface
aprs
criture
Ecrite
N
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crite
crite
efface
efface

(c) (d)
N
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d
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b
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t
s

Temps (heures)
ans
Mdiane Ecrite
Bits les moins crits
Bits les moins effacs
Mdiane Efface
Aprs 1K cycles

(e) (f)
Fig. I-33 : (a) : Distributions crites et effaces de la matrice NOR 16 Mb. Une procdure de programmation
faibles tensions ( soft programming ) a t effectue aprs leffacement afin de resserrer la partie gauche de
la distribution (Vg 2,5 V, Vb=-1,2 V, t 100 s). (b) : Comparaison des distributions effaces dun secteur
512 Kb avec des Si-NCs de 3 et 6 nm. (c) : Comparaison entre la distribution initiale et la distribution efface
dun secteur 512 Kb. (d) : Evolution des distributions crites et effaces dun secteur 512 Kb aprs 1000
cycles. (e) : Elargissement de la distribution efface dun secteur au cours de lendurance. Insert : Coupe TEM
dune cellule mmoire montrant la prsence de Si-NCs de plus grande taille (10 nm) sur les coins de lactive.
(f) : Rtention 250C sur un secteur 512 Kb aprs 1K cycles. [Gerardi06][Gerardi07-a][Gerardi07-b].
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I.7 Conclusion
Dans ce chapitre dintroduction, nous avons dabord prsent les enjeux du march
des mmoires. Nous avons montr lessor considrable que le march des mmoires non-
volatiles et en particulier celui des mmoires Flash a connu ces dernires annes, tir par les
applications portables grand public. Ensuite, nous avons prsent un bref historique des
mmoires non-volatiles, ainsi que le fonctionnement des mmoires Flash. Cependant, les
dispositifs mmoires conventionnels grille flottante ont des difficults pousser davantage
la miniaturisation. Le dilectrique interpoly doit permettre dobtenir un coefficient de
couplage entre la grille flottante et la grille de contrle lev tout en maintenant une bonne
rtention des donnes. Lpaisseur du dilectrique tunnel a atteint aujourdhui sa taille
minimale, fixe par la ncessit dassurer 10 annes de rtention malgr le phnomne du
SILC . La diminution de lespace entre cellules voisines entrane une augmentation des
couplages capacitifs entre grilles flottantes voisines. La rduction des dimensions conduit
galement un nombre dlectrons plus faible (et donc moins fiable) pour coder linformation.
Lorsque lon arrive la dizaine dlectrons, il apparat des phnomnes stochastiques
alatoires, qui induisent une dispersion des caractristiques lectriques de ces dispositifs.
Afin de prolonger la viabilit de ces dispositifs, des solutions comme lutilisation de
nouveaux matriaux ou lemploi de nouvelles architectures sont envisages. En particulier,
lune dentre elles est le remplacement de la grille flottante continue par des sites de pigeage
discrets, tels quune couche de nitrure (SONOS, TANOS, NROM) ou bien des nanocristaux
de silicium. En effet, ces dispositifs prsentent une bonne immunit face aux dfauts dans
loxyde tunnel. Cependant, les mmoires de type SONOS montrent une saturation des
caractristiques deffacement en fonction de la tension applique sur la grille. Un autre
problme des mmoires avec une couche de nitrure est la rtention en temprature. Cest
pourquoi nous nous sommes plutt intresss aux mmoires nanocristaux de silicium, qui
ont fait lobjet de ce manuscrit.
Les dispositifs nanocristaux de silicium prsentent en effet plusieurs avantages. Ils sont
robustes aux dfauts du dilectrique tunnel et prsentent une bonne rtention haute
temprature. De plus, il est possible de stocker physiquement deux bits par cellule. Le
couplage capacitif entre cellules voisines est fortement rduit. Enfin, le procd de fabrication
est totalement compatible avec le procd CMOS.
Jusqu aujourdhui, deux industriels se sont essentiellement intresss au sujet : Freescale et
STMicroelectronics. Des dmonstrateurs mmoires de 4 Mb et 16 Mb, respectivement, ont t
raliss. La fentre de programmation obtenue est denviron 3 V. Leurs tudes ont montr que
loptimisation du dilectrique tunnel et du dilectrique de contrle, ainsi que celle des
nanocristaux (taille, densit) taient primordiales pour obtenir des mmoires avec de bonnes
performances.


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ANNEXE : Les solutions alternatives la miniaturisation
des mmoires Flash

A. Les mmoires FeRAM
Les FeRAM ont une structure similaire aux DRAM, c'est--dire que chaque cellule est
compose dun transistor MOS et dune capacit ferrolectrique. Cette capacit est constitue
dun matriau ferrolectrique cristallin, gnralement du PZT (Plomb-Zirconium-Titane). La
Fig. I-34(a) prsente la structure dun cristal PZT. Latome Zr/Ti au centre a deux tats
dnergie stables, qui correspondent deux polarisations de signes opposs. Ces tats
dterminent la position de latome. Lorsquun champ lectrique est appliqu, latome se
dplace dans la direction de celui-ci et latome passe dun tat stable un autre. Leffet
mmoire est obtenu grce ce changement de polarisation (Fig. I-34(b)).
La mmoire est lue en appliquant une tension positive et le transistor permet de dtecter si un
courant peut traverser la structure. Si la cellule tait initialement 0 , le champ lectrique
appliqu au matriau ferrolectrique est identique lorientation de ses domaines. Le courant
entre source et drain est alors faible. Au contraire, si la cellule tait initialement 1 , le
champ lectrique appliqu au matriau ferrolectrique est oppos lorientation de ses
domaines. Il y a alors rorientation de ceux-ci et apparition dun pulse de courant entre source
et drain. Il faut noter que la lecture dun 1 est donc destructive, car linformation est
perdue et il est ncessaire de reprogrammer la cellule.
Champ
lectrique

Tension
Polarisation

(a) (b)

(c) (d)
Fig. I-34 : (a) : Schma de la structure PZT. (b) : Caractristique typique dune capacit ferrolectrique mettant
en vidence lhystrsis de la polarisation en fonction de la tension applique. (c) : Schma lectrique quivalent
dune FeRAM de type 1 transistor-1 capacit. (d) : Reprsentation de la FeRAM 4 Mb commercialise par
Ramtron en collaboration avec Texas Instrument [Ramtron07].
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En mars 2007, une mmoire FeRAM de 4 Mb a t mise sur le march par Ramtron
[Ramtron07] avec une technologie 130 nm dessine par Texas Instrument (Fig. I-34(d)).
Les principaux avantages sont les basses tensions de fonctionnement et une criture et lecture
rapides. Les inconvnients sont pour linstant leur faible densit dintgration par rapport la
Flash et le fait que leur lecture soit destructive.


B. Les mmoires MRAM
Les mmoires MRAM ou magntorsistives exploitent le ferromagntisme pour
stocker linformation. Elles sont constitues dune jonction magntique tunnel (MTJ) intgre
avec des dispositifs CMOS. Dans la jonction MTJ, deux couches de matriau ferromagntique
sont spares par une fine couche disolant formant une jonction tunnel. Lorientation
magntique de la couche du bas est fixe, tandis que celle du haut peut tre roriente
souhait, par application dun champ magntique. Le codage de 0 ou 1 , est donn par la
variation de rsistivit de la jonction. Lorsque les orientations des domaines magntiques sont
identiques, la jonction magntique est conductrice, alors que dans le cas contraire elle isole.
Dveloppe depuis les annes 90, il existe actuellement trois approches majeures de la
technologie MRAM, diffrencies par la faon de changer les orientations des domaines
magntiques au cours de lcriture : changement assist par champ magntique,
thermiquement assist et le changement par couple de spin [Hosomi05].
Une MRAM de 4 Mb a t mise en production pour la premire fois par Freescale en
juin 2006 [Tehari06]. La mthode utilise est le changement assist par champ magntique.
La cellule est reprsente dans la Fig. I-35(b). Lopration dcriture consiste appliquer un
courant aux deux lignes proches de la jonction MTJ. Les champs magntiques crs par les
deux courants alignent les domaines magntiques dans la direction voulue.
La deuxime mthode, dveloppe entre autres par Spintec, utilise en plus un
chauffement par effet joule [Prejbeanu04][Nozires07]. Dans ce cas, pendant lcriture, le
transistor de slection est ouvert, ce qui permet de laisser passer un courant travers la
jonction MTJ qui se comporte comme une rsistance et schauffe (Fig. I-35(c)). Lavantage
de cette mthode est la rduction du courant ncessaire la programmation dun bit.






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Couche
ferromagntique libre
Barrire tunnel
Couche
ferromagntique fixe
Rsistance faible Rsistance leve

(a)
Champ magntique
Word line
Bit line
Contrle
Transistor OFF
Jonction MTJ

Champ magntique
Word line
Bit line
Transistor ON
Jonction MTJ
Contrle

(b) (c)
Fig. I-35 : (a) : Jonction tunnel magntique MTJ. (b) : Cellule MRAM pendant lcriture : le changement de
lorientation magntique est obtenue par la cration dun champ magntique. (c) : Cellule MRAM pendant
lcriture : le changement de lorientation magntique est assist thermiquement : le passage de courant travers
la jonction permet un chauffement par effet Joule. [Nozires07].



C. Les mmoires PCM ou changement de phase
Les mmoires PCM (Phase Change Memory) s'appuient sur des matriaux dits
chalcognures (en gnral un alliage Ge
2
Sb
2
Te
5
ou GST), qui peuvent exister de manire
stable dans deux tats structurels diffrents : un tat cristallin, caractris par une rsistance
lectrique basse, ou un tat amorphe, caractris par une rsistance lectrique leve. Le
passage d'un tat l'autre s'effectue en chauffant localement le matriau chalcognure. La
chaleur est apporte par le passage de courant travers une lectrode rsistante, ce qui induit
un chauffage par effet joule (Fig. I-36(a)). Pour une temprature au-dessus de son point de
fusion, le chalcognure devient amorphe, alors que pour un chauffage juste en-dessous de ce
point, il devient cristallin.
Les avantages de cette technologie sont une lecture et une criture rapide, des faibles
tensions de programmation, une endurance leve et un faible cot. Linconvnient majeur est
le fort courant ncessaire pour mettre la cellule dans ltat reset . La technologie du
changement de phase a t dcouverte dans les annes 60 par Stanford Ovshinsky est
l'origine de nombreux brevets d'invention sur le sujet. La socit Ovonyx, forme en 1999,
dtient les licences de la technologie des mmoires changement de phase, quelle dlivre au
fil des annes des socits telles que Intel, IBM, Samsung ou STMicroelecronics. Samsung
a prsent en 2006 [Oh06] une PCM de 512 Mb en technologie CMOS 90 nm et espre
commercialiser des produits PCM dbut 2008, de mme quIntel.
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Electrode
Alliage GST cristallin
Electrode
Electrode
rsistive
Amorphe
Electrode
Alliage GST cristallin
Electrode
Electrode
rsistive
Amorphe

Courant de programmation (A)
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(

)
RESET
SET
Transistion set-reset
Transition reset-set

(a) (b)
Fig. I-36 : (a) : Schma de principe dune cellule mmoire PCM. (b) : Caractristiques de programmation dune
PCM : la rsistance du chalcognure est modifie en appliquant un pulse de courant qui chauffe le matriau par
effet joule [Pellizier06].


D. La mmoire millipde
Une des limitations la miniaturisation est le procd de lithographie dfinit les
dimensions. Cest pourquoi dautres solutions sans procd lithographique sont tudies afin
daugmenter la densit dintgration. Lune dentre elles est la mmoire millipde
dveloppe par IBM et prsent pour la premire fois en 2000 [Lutwyche00].
Le millipde est une mmoire thermomcanique o la lecture et l'criture peuvent
avoir lieu en parallle grce plusieurs milliers de pointes AFM (Fig. I-37(a)). Le dispositif
se dplace selon X et Y et un autre dispositif (celui d'adressage) permet d'assurer le contact
entre les cantilevers et le support en polymre (Fig. I-37(b)). Linformation est code par des
trous gravs sur une couche de polymre. Lcriture, c'est--dire la gravure dun trou est
ralise de la faon suivante : la pointe est chauffe ~400C par un pulse de courant qui
traverse un matriau rsistif du cantilever. La pointe est alors mise en contact avec le
polymre qui sous la pression combine la chaleur laisse un trou qui code un 1 (Fig.
I-37(c)). La lecture est ralise en scannant la surface. Une des deux parties rsistives du
cantilever est chauffe 200C. Si la pointe rencontre un trou, la distance entre le cantilever
et le polymre diminue et chaleur du cantilever est dissipe. Ainsi, la temprature diminue, ce
qui augmente la rsistance (Fig. I-37(d)). Cette variation de conductance peut tre facilement
dtecte par la mesure du courant traversant le matriau rsistif. Les densits obtenues sont
suprieures au Tb/in.


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(a) (b)

Ecriture

Lecture
(c) (d)
Fig. I-37 : (a) : Agrandissement sur lune des pointes qui cre un creux dans la couche de polymre.
(b) : Schma de principe de la mmoire millipde : une matrice fixe de pointes permet de lire les informations
stockes en dtectant les creux gravs dans la couche de polymre. Le support sur lequel est pos la couche de
polymre est quant lui mobile (c) : Schma de lcriture de la mmoire millipde. (d) : Schma de lecture.
E. Les mmoires molculaires
Llectronique molculaire est une autre voie qui permettrait de contourner les limites
de la miniaturisation.
Les mmoires molculaires utilisent le fait que des molcules lectriquement actives peuvent
piger quelques charges lectroniques suivant leur tat doxydorduction. Lavantage
principal de ce type de dispositif est lindpendance de la charge pige par rapport la
tension qui est applique pour le programmer. Les principaux groupes tudiant cette voie sont
la NASA et ZettaCore, en collaboration avec lUniversit de Caroline du Nord. Elles ont
toutes adopt lapproche hybride silicium/molcule : une couche de molcules est ralise
sur le substrat silicium ou SiO
2
de transistors ou capacits.
La Fig. I-38(a) montre le travail de la NASA. Une couche de molcules est intgre sur un
transistor nanofil. Cette couche agit comme la couche de stockage et les tats 1 et 0
sont dtermins par la rsistance de la cellule qui varie selon les charges piges par les
molcules. Il est possible de faire une programmation multi-niveaux [Li04]. LUniversit de
Caroline du Nord, quant elle, a ralis des capacits EMOS (Electrolyte-Molcule-Oxide-
Silicium) (Fig. I-38(b)). Enfin, ZettaCore cherche plutt fabriquer des mmoires de type
DRAM. Elle propose la ZettaRAM
TM
base sur larchitecture DRAM, excepte que la
capacit classique est remplace par une capacit molculaire du mme type que la Fig.
I-38(b) (Fig. I-38 (c)).
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Oxyde
disolation
Electrode
en argent
Electrolyte
Couche de
molcules
Barrire tunnel
en SiO
2
Substrat en Si

(a) (b)
Amplificateur
Capacit
molculaire

(c)
Fig. I-38 : (a) : Schma dune mmoire molculaire pour le stockage multi-niveaux des donnes. Les diffrents
niveaux dun lment de mmoire molculaire sont obtenus en modifiant le rapport de la population des
molcules ltat oxyd et rduit, en appliquant des impulsions de potentiel de grille de diverses amplitudes. (b) :
Schma dune capacit hybride EMOS (Electrolyte-Molcule-Oxide-Silicium) avec une monocouche de
molcules la surface du SiO
2
; llectrolyte de grille est contacte par une lectrode en Argent. [Mathur05].
(c) : Schma lectrique du circuit ZettaRAM
TM
daprs [VanDuuren06].


F. Les mmoires organiques
Les matriaux organiques peuvent tre utiliss dans des applications mmoires haute
densit. Lavantage de ces matriaux est la possibilit dajuster leurs proprits par une
modification slective de leur structure molculaire. Dautre part, les procds existants pour
les dposer sont de complexit rduite. Leur principale limitation est leur faible stabilit en
temprature, les obligeant tre utiliss en fin de procd de fabrication.
La cellule lmentaire fonctionne sur le principe de bi-stabilit lectrique. Le matriau
organique possde la proprit de pouvoir tre mis dans un tat haute ou faible impdance,
suivant le sens du champ lectrique qui lui est appliqu (Fig. I-39(a)). Plusieurs mcanismes
sont voqus pour expliquer ce phnomne. Daprs [Gao00], lhypothse la plus probable
serait une rorientation molculaire en fonction du champ lectrique appliqu, qui induirait un
dsordre local dans le matriau, c'est--dire une amorphisation du matriau.
La mmoire hybride consiste en un empilement lectrode-matriau organique-
lectrode de manire croise (on parle darchitecture cross bar ) (Fig. I-39(b)). La
configuration dun plan mmoire sen trouve donc trs simplifi. Un des avantages de ce type
de mmoire serait la possibilit dempiler ces lments afin de raliser une construction 3D
reprsente sur la Fig. I-39(c) [Sezi03].
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Tension (V)
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(
A
)

(a)
lectrodes suprieures
lectrodes infrieures
Matriau organique

Surface de 4F

(b) (c)
Fig. I-39 : (a) Caractristiques I(V) typiques dune mmoire commutation de rsistance [Muller07]. (b) :
Architecture dune mmoire organique : des lots de matriau organique sont adresss en mode X-Y. (c) : Du fait
de sa simplicit de fabrication, ce type de mmoire pourrait tre facilement empile. [Sezi03].

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Chapitre II : Fabrication des mmoires Flash nanocristaux de
silicium........................................................................... 61
II.1 Introduction.....................................................................................................65
II.2 Mthodes de fabrication des nanocristaux de silicium ..............................65
II.2.1 Prcipitation de silicium en excs .................................................................65
II.2.2 Synthse sous forme darosol .....................................................................65
II.2.3 Technique de croissance par CVD.................................................................66
II.2.3.1 Procd une tape ...........................................................................66
II.2.3.2 Procd deux tapes........................................................................67
II.2.3.3 Influence de la prparation de surface avant dpt des nanocristaux de
silicium.................................................................................................68
II.2.3.4 Nitruration des nanocristaux de silicium...............................................69
II.3 Intgration des nanocristaux de silicium dans un produit Flash
NOR 130 nm....................................................................................................70
II.3.1 Organisation dune mmoire Flash................................................................70
II.3.2 Fabrication dune mmoire Flash standard...................................................71
II.3.3 Les diffrentes possibilits dintgration des nanocristaux de silicium.....80
II.3.4 Niveaux de masques.......................................................................................93
II.4 Conclusion......................................................................................................95
ANNEXE : Autres procds de fabrication possibles intgrant les
nanocristaux de silicium..................................................... 96
Bibliographie.........................................................................................................106











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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
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II.1 Introduction
Dans ce deuxime chapitre, nous dcrirons la fabrication des mmoires Flash
nanocristaux de silicium. La premire partie sera consacre la description des mthodes de
fabrication des Si-NCs. Dans la deuxime partie, nous verrons comment les Si-NCs peuvent
tre intgrs dans un produit Flash NOR ATMEL de technologie 130 nm. Aprs la
description de lorganisation gnrale dune mmoire Flash, nous prsenterons le procd de
fabrication de la Flash NOR standard et enfin, nous verrons quelles sont les diffrentes
possibilits dintgrer les Si-NCs dans ce procd.

II.2 Mthodes de fabrication des nanocristaux de silicium
Pour des applications industrielles les Si-NCs doivent avoir des caractristiques
morphologiques matrises. Nous allons ici dcrire les principales mthodes reportes dans la
littrature pour llaboration des Si-NCs.

II.2.1 Prcipitation de silicium en excs
Cette mthode utilise un oxyde de silicium enrichi en silicium (SiO
x
avec x<2). Le
SiO
x
peut tre obtenu par deux techniques :
Implantation basse nergie de silicium dans du SiO
2
[Lopez02].
Dpt direct par CVD [Yun00][Buffet02].

Ensuite, une phase de recuit de la couche de SiO
x
provoque la prcipitation du silicium en
excs pour former les Si-NCs. La taille et la densit des Si-NCs sont contrles par
lenrichissement de la couche en silicium, la temprature et la dure des recuits.
Cette technique est pnalise par le budget thermique quelle requiert : les recuits de la couche
SiO
x
sont gnralement effectus haute temprature (1000C) et peuvent tre longs
(typiquement : 30 minutes). Dautre part, il est dlicat de contrler la morphologie des Si-
NCs, ce qui induit une dispersion en taille de ceux-ci. De plus, la nuclation des Si-NCs ayant
lieu dans le volume de la couche dpose, la distance entre les Si-NCs et le canal est difficile
matriser et peu homogne.

II.2.2 Synthse sous forme darosol
La synthse sous forme darosol est un procd en trois tapes :
Tout dabord, un arosol de nanocristaux de silicium est labor par pyrolyse de silane
haute temprature [Ostraat01] [Boer01]. La taille des Si-NCs est contrle par la
temprature dlaboration, la concentration de silane dans la phase gazeuse et le temps de
rsidence dans le racteur.
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Fig. II-1 : Vue planaire dune mono-couche de nanocristaux fabriqus avec la technique de dpt en arosol. La
densit obtenue est de 6.10
12
/cm
2
et le diamtre moyen est de 4-5 nm. Insert : Observation de la cristallinit dun
lot de silicium. [Ostraat01].

Dans la deuxime tape, les nanocristaux sont oxyds thermiquement sur une
paisseur variable, entre 1,5 et 2 nm suivant les conditions. Cette tape permet de bien isoler
les Si-NCs entre eux. Enfin, les particules de silicium en suspension sont collectes sur le
substrat par diffrents moyens (thermophorse en appliquant un gradient de temprature
[DeBlauwe00] ou chargement des Si-NCs grce une source radioactive et application dun
champ lectrique [Boer01]).
Les auteurs [DeBlauwe00][Ostraat01] montrent que lon peut former une monocouche
dense de Si-NCs, sans former dagrgats (Fig. II-1), avec des densits trs leves (environ
10
13
/cm).
Nanmoins, cette mthode parait peu compatible avec les procds technologiques utiliss
aujourdhui dans lindustrie de la microlectronique.

II.2.3 Technique de croissance par CVD
Dans cette technique, on dpose des lots de silicium polycristallin sur loxyde tunnel
par LPCVD (Low Pressure Chemical Vapor Deposition). Ce procd peut tre ralis avec
deux mthodes diffrentes dcrites ci-dessous.
II.2.3.1 Procd une tape
Le gaz prcurseur utilis est le silane (SiH
4
). La raction conduisant au dpt de
silicium est la raction de dissociation du silane dont lquation bilan est la suivante :
SiH
4
(g) Si (s) + 2H
2
(g)
Des lots de silicium se forment (partant des sites de nuclation) et croissent en taille tout au
long du temps de dposition. La temprature varie entre 500 et 600C et la pression partielle
de silane varie entre 35 et 200 mTorr.
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La densit et la taille des Si-NCs peuvent tre modifies sur un large spectre par les
conditions de dpt (pression, temprature et temps, Fig. II-2), mais aussi par des traitements
de surface de loxyde tunnel [Mazen03a].
Linconvnient majeur du procd une tape est la dispersion en taille des Si-NCs
(Fig. II-3). En effet, pendant toute la dure du dpt, certains Si-NCs croissent, tandis que
dautres nuclent [Nicotra03].

II.2.3.2 Procd deux tapes
Cest ce procd qui a t utilis dans la fabrication des dispositifs raliss dans le
cadre de cette thse. Ce procd permet de dissocier ltape de nuclation de celle de
croissance (Fig. II-4) [Mazen03these]. Dans la premire tape (trs brve), des nuclei de
silicium se forment la surface du substrat par CVD en chimie silane. Dans la deuxime
tape on utilise du dichlorosilane (SiH
2
Cl
2
), ce qui permet une croissance slective du
silicium sur les nuclei (forms durant ltape de nuclation) sans formation de nouveaux Si-
NCs. Comme le montre la Fig. II-5, la densit de Si-NCs reste pratiquement constante au
cours de la deuxime tape. Le fait de sparer la nuclation et la croissance des Si-NCs
permet ainsi de mieux matriser la taille, la densit et lhomognit des Si-NCs.

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1
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3
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560 570 580 590 600 610 620
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Temprature de dpt (C)
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(a)
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14
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0 20 40 60 80 100 120 140
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0
1
1
/
c
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)
Temps (s)
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0 20 40 60 80 100 120 140
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Temps (s)
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0 20 40 60 80 100 120 140
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c
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)
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m

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(
n
m
)
Temps (s)

(b)
Fig. II-2 : Evolution de la densit et du diamtre moyen des Si-NCs en fonction de la temprature (a) et du
temps de dpt (b) daprs [Mazen03these].

SiH
4
SiO
2
Si
SiH
4
SiO
2
Si
SiO
2
Si

Fig. II-3 : Reprsentation schmatique de lorigine de la dispersion en taille avec le procd une tape.

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 68 -
SiH
2
Cl
2
SiH
4
SiO
2
Si
SiO
2
SiO
2
Si Si

Fig. II-4 : Reprsentation schmatique du procd deux tapes.
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5
10
15
20
25
30
35
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1
10
0 10 20 30 40 50 60
H
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(
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1
1
/
c
m

)
Temps de dpot SiH
2
Cl
2
(min)

Fig. II-5 : Evolution de la densit et de la taille des Si-NCs en fonction du temps de dpt au cours de la
deuxime tape daprs [Mazen03these].

II.2.3.3 Influence de la prparation de surface avant dpt des
nanocristaux de silicium
Afin daugmenter la densit des Si-NCs, il est possible de faire un traitement de
surface de loxyde tunnel donnant lieu une forte densit de groupements silanols (Si-OH).
En effet, il a t dmontr que les groupements silanols agissent comme sites de nuclation
pour les Si-NCs (Fig. II-6).
On utilise pour cela une solution dilue dacide fluorhydrique (HF) qui permet dobtenir une
surface doxyde fortement hydroxyle. Le principe est dcrit sur la Fig. II-7.

0
2
4
6
8
10
12
14
16
0,4 0,6 0,8 1 1,2 1,4 1,6 1,8


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c
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S
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(
1
0
1
1
/
c
m

)
Densit de silanols (10
14
/cm)

Fig. II-6 : Augmentation de la densit de Si-NCs avec la densit de groupements silanols daprs
[Mazen03these]. Le dpt de Si-NCs est ralis 600C.
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 69 -
HF dilu
SiO
2
Si
SiO
2
Si
OH OH OH OH
SiH
4
SiO
2
Si

Fig. II-7 : Reprsentation schmatique de lhydroxylation de la surface de loxyde tunnel avant le dpt de Si-
NCs.

II.2.3.4 Nitruration des nanocristaux de silicium
Un des problmes lorsque lon veut intgrer des Si-NCs dans un procd de
fabrication complet dune mmoire non-volatile est loxydation que peuvent subir les Si-NCs
au cours de la fabrication (recuits, oxydes thermiques des transistors de la priphrie).
Une solution consiste protger les nanocristaux par une fine couche doxynitrure qui
constitue une barrire loxydation. On doit pour cela, incorporer de lazote par un recuit
sous espce nitrurante. Dans notre cas, deux espces ont t utilises : NH
3
et NO. En effet,
plusieurs papiers [Dufourcq07][Kamath97][Scheer03] ont dmontr que ces espces
permettent de retarder loxydation des Si-NCs (Fig. II-8).
Le recuit sous NH
3
se fait une temprature comprise entre 650C et 800C. Le recuit sous
NO seffectue des tempratures plus leves (autour de 1000C). Nanmoins, ltape de
nitruration consomme aussi du silicium ; il faut donc incorporer assez dazote pour avoir une
barrire suffisante loxydation mais en vitant de consommer compltement les Si-NCs.


Fig. II-8 : Images TEM aprs une oxydation sous O
2
1 atm 1050C pendant 5 minutes dun Si-NC non
nitrur (a) et dun Si-NC nitrur sous NO (b) (1 atm, 1050C, 30 min). Lchantillon (a) prsente une couche
de 8 nm doxyde autour du cur de silicium contrairement lchantillon (b) qui na pas t oxyd
[Scheer03].

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 70 -
II.3 Intgration des nanocristaux de silicium dans un
produit Flash NOR 130 nm
Les Si-NCs ont t intgrs sur un produit Atmel Flash NOR bas sur une technologie
130 nm. Le dmonstrateur, dune capacit de 32 Mb, a t obtenu partir dun produit Flash
standard, dont le procd de fabrication a t modifi afin de pouvoir intgrer les Si-NCs.
Nous verrons dabord comment sorganise un produit mmoire Flash de faon gnrale.
Ensuite, nous dtaillerons le procd de fabrication de la mmoire standard et nous
prsenterons les diffrentes possibilits dintgration des nanocristaux de silicium.

II.3.1 Organisation dune mmoire Flash
Larchitecture dune mmoire Flash est assez complexe. La Fig. II-9 prsente les
diffrents blocs composant un produit mmoire. Les lments principaux sont le cur, les
dcodeurs lignes et colonnes qui permettent ladressage dune ligne ( wordline ) et dune
colonne ( bitline ) donnes, les pompes de charge (capacits) qui permettent de gnrer la
haute tension V
pp
(HV : High Voltage), lamplificateur de lecture ( sense amplifier ) qui
permet la lecture des bits. Les tensions ncessaires pour les oprations de la mmoire sont
appliques sur les bitlines et wordlines par lintermdiaire de transistors CMOS haute tension
(tensions dcriture et deffacement) et basse tension (tensions de lecture).
Le cur, compos du plan mmoire, est divis en plusieurs secteurs. Dans le cas du produit
dans lequel les Si-NCs ont t intgrs, la matrice de 32 Mb est divise en 64 secteurs de 512
Kb chacun.

MODES DE TEST
GENERATEUR HV
(pompes de
charge)
LOGIQUE CONTROLE
D
E
C
O
D
E
U
R
L
I
G
N
E
S
C
O
N
T
R
O
L
E
MODE MARGES
DECODEUR
COLONNES
HORLOGES
CONTRLE DE
REDONDANCE
COEUR
ENTREES/SORTIES
AMPLIFICATEUR DE LECTURE
+ MEMOIRE TAMPON E/S

Fig. II-9 : Schma illustrant larchitecture des blocs mmoires.

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 71 -
II.3.2 Fabrication dune mmoire Flash standard
Nous allons dcrire les principales tapes du procd de fabrication du plan mmoire
et de la priphrie du produit Flash NOR standard. En particulier, nous dcrirons la
fabrication des transistors NMOS et PMOS basse et haute tension et de deux cellules
mmoires. On sarrtera au procd front end (de la dfinition des zones actives la dfinition
des contacts) et nous ne dcrirons pas le procd de fabrication back end (niveaux mtalliques
et isolants), celui-ci nayant aucune consquence sur lintgration des nanocristaux.
Afin de faciliter la comprhension du procd de fabrication, nous avons reprsent des
dessins des cellules mmoires standard sur la Fig. II-10 selon diffrentes vues. On peut voir
que la grille flottante est en deux parties. Selon la largeur W, la partie suprieure, de forme
trapzodale, permet daugmenter le couplage grille de contrle/grille flottante. La dernire
couche de polysilicium qui recouvre plusieurs cellules constitue la wordline (Fig. II-10(a)).
Les cellules mmoires et les transistors sont isols par des tranches dans le silicium remplies
doxyde (STI : Shallow Trench Isolation). Il faut noter que dans ce procd de fabrication, les
transistors de la logique en priphrie et les cellules mmoires sont raliss grce au procd
SASTI (Self Aligned STI) : les grilles polysilicium et les zones actives sont auto-alignes, ce
qui permet daugmenter la tolrance dalignement et daugmenter la densit de composants
par des dimensions plus agressives.
Enfin, comme on peut le voir sur la Fig. II-10(b), larchitecture NOR impose deux cellules
mmoires voisines de partager leur source (voir Chapitre I).





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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 72 -
Si
STI
Oxyde tunnel
STI STI
Grille
Flottante
Si
STI STI
Oxyde tunnel
STI STI
Si
STI
Oxyde tunnel
STI STI
Grille
de
contrle
Grille
de
contrle
Wordline
Wordline
ONO ONO
Oxyde tunnel
Grille
de
contrle
Grille
de
contrle
Si
Oxyde
de contrle
Oxyde
de contrle
ONO ONO
Grille
Flottante
Grille
Flottante
Plan de
coupe
L
W

(a)
Oxyde tunnel
STI
Si
STI
ONO
Grille
de
contrle
Grille
Flottante
Oxyde tunnel
ONO
Grille
de
contrle
Grille
Flottante
Drain Drain Source

(b)
Fig. II-10 : Dessins du plan mmoire standard selon les wordlines (a) et selon le plan de coupe perpendiculaire
aux wordlines (b).


La fabrication commence depuis un substrat silicium de type P. Un implant Nwell
profond ( Deep NWell ) est dabord ralis dans le plan mmoire. Cet implant va permettre
disoler le caisson de la mmoire du substrat des transistors de la priphrie. Ainsi, il sera
possible de polariser le caisson de la mmoire (ngativement pour lcriture, positivement
pour leffacement) indpendamment du substrat des transistors haute et basse tension qui est
la masse. Ensuite, on ralise les implants caissons N et P des transistors et du plan mmoire
(Fig. II-11).


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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 73 -
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-11 : Implants caissons transistors et mmoire.

La squence suivante est la croissance des oxydes de grille et de loxyde tunnel du plan
mmoire (Fig. II-12). On fait dabord crotre un oxyde denviron 120 (Fig. II-12(a)).
Ensuite, loxyde est grav dans la partie mmoire et basse tension laide dun masque adapt
(Fig. II-12(b)). Un oxyde est nouveau ralis (Fig. II-12(c)) puis grav dans la partie basse
tension (Fig. II-12(d)). Enfin, une dernire oxydation est effectue (Fig. II-12(e)), qui aboutit
aux paisseurs finales : 30 pour loxyde de grille des transistors basse tension, 180 pour
loxyde de grille des transistors haute tension et environ 100 pour loxyde tunnel dans le
plan mmoire. Lpaisseur fine de loxyde de grille des transistors basse tension permet ces
dispositifs dtre rapides. Les transistors haute tension, eux, doivent tre robustes, do un
oxyde de grille pais.
Ensuite, une premire couche de polysilicium est dpose (Fig. II-13).
La squence de formation des tranches isolantes (STI) est alors ralise (Fig. II-14). Comme
nous lavons fait remarquer prcdemment, le procd est auto-align. La gravure des
isolations intervient aprs la formation des diffrents oxydes et le dpt dune couche de
polysilicium. Pour raliser la gravure, on fait dabord crotre un oxyde sur le polysilicium,
puis on dpose une couche de nitrure et doxyde qui joue le rle de masque dur et enfin on
procde ltape de lithographie des zones actives (Fig. II-14(a)). Les tranches sont ensuite
graves (Fig. II-14(b)), puis le masque dur en sarrtant sur le nitrure. Ltape suivante est
une oxydation qui permet dobtenir ce que lon appelle un liner le long des zones actives,
puis un dpt doxyde HDP (High Density Plasma) pour remplir les tranches STI que
lon densifie sous O
2
. Un polissage CMP est ralis pour planariser la surface. (Fig. II-14(c)).
Le liner tant un oxyde thermique (donc de bonne qualit) permet davoir galement une
interface active/oxyde HDP de bonne qualit. Loxyde HDP est grav jusquau bas du nitrure
(Fig. II-14(d)), puis les couches de nitrure et doxyde thermique sont enleves afin de revenir
sur le polysilicium 1 (Fig. II-14(e)).
Une deuxime couche de polysilicium est dpose pour former la wordline (Fig. II-15) puis
dope N+ dans le plan mmoire et pour les transistors NMOS de la logique (Fig. II-16). Les
couches de polysilicium 1 et 2 vont constituer la grille flottante des cellules mmoires. La
partie suprieure de la grille flottante est grave selon la Fig. II-17. Lempilement de grille
des cellules mmoires est achev avec le dpt du dilectrique interpoly ONO et dune
troisime couche de polysilicium (Fig. II-18). Cette couche formant la grille de contrle de la
mmoire est ensuite dope (Fig. II-19).

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 74 -
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
120 A

(a)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
120 A

(b)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
160 A
95 A

(c)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
160 A
95 A

(d)
180 A
100 A
30 A
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(e)
Fig. II-12 : Croissance des oxydes de grilles des transistors de la priphrie et de loxyde tunnel des cellules
mmoires.

Poly 1
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-13 : Dpt de la premire couche de polysilicium.

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 75 -
Nitrure
Oxyde
(Masque dur)
Rsine
Poly 1
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
Oxyde
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(a)
Nwell basse
tension
Implant Deep nwell
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension

(b)
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
Pwell basse
tension

(c)
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
Pwell basse
tension

(d)
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension

(e)
Fig. II-14 : Formation des STI (Shallow Trench Isolation).
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 76 -


Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
Poly 2

Fig. II-15 : Dpt du polysilicium 2.


Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
N+ N+ N+ N+
Poly 2
Rsine

Fig. II-16 : Implantation N+ des grilles des NMOS de priphrie et des grilles flottantes des cellules
mmoires.


Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
N+ N+ N+ N+

Fig. II-17 : Gravure de la partie suprieure de la grille flottante.

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 77 -
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
N+ N+ N+ N+
Poly 3
ONO

Fig. II-18 : Fin de lempilement de grille : dilectrique de grille ONO de la mmoire + polysilicium 3 (grille
de contrle de la mmoire).


Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
N+ N+ N+ N+
N+ N+

Fig. II-19 : Implantation N+ du polysilicium 3 (grille de contrle de la mmoire).


Dans les tapes suivantes, le plan mmoire et la priphrie seront reprsents dans le plan
perpendiculaire la wordline. La squence qui suit est la formation des cellules mmoires.
Une lithographie suivie de la gravure de lempilement Polysilicium 3/ONO/Polysilicium
2/Polysilicium 1 sont ralises afin de dfinir les cellules mmoires selon la longueur (Fig.
II-20(a)). Ensuite, un premier implant drain est ralis. Les lignes source sont graves et
limplant source est ralis (Fig. II-20(b)). Enfin, on ralise une oxydation thermique afin
dobtenir une couche doxyde autour de lempilement de grille des cellules mmoires (Fig.
II-20(c)). Cette couche doxyde permet disoler latralement la grille flottante afin de ne pas
perdre la charge stocke.
Le polysilicium 3 et lONO sont gravs dans la priphrie (Fig. II-21). Puis cest la formation
des transistors haute et basse tension. Une tape de lithographie dfinissant les grilles de
contrle des transistors selon leur longueur prcde la gravure des polysilicium 2 puis 1 (Fig.
II-22(a)). Ensuite, on fait crotre un oxyde autour de la grille de contrle et on ralise les
implants LDD (Low-Doped Drain) N (pour les NMOS) et P (pour les PMOS) (Fig. II-22(b)).
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 78 -
La dernire squence front-end est la formation des espaceurs en nitrure des transistors et des
cellules mmoires (Fig. II-23(a)), suivie des implants N source et drain des NMOS et de
limplant drain des cellules mmoires et des implants P source et drain des transistors PMOS.

N+ N+
1300A
Perpendiculaire
la word line
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
N+ N+
N+
N+
N+
N+

(a)
N+ N+
1300A
Perpendiculaire
la word line
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
N+ N+
N+
N+
N+
Source
Drain
Drain
N+

(b)
N+ N+
N+
N+
N+
N+
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
Source
Drain Drain
(c)
Fig. II-20 : Dfinition des cellules mmoires.


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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 79 -
N+ N+
N+
N+
N+
N+
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
Source
Drain
Drain

Fig. II-21 : Gravure Polysilicium 3 + ONO en priphrie.


N+ N+
N+
N+
N+
N+
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
Source
Drain
Drain

(a)
N+ N+
N+
N+
N+
N+
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
Source
Drain Drain

(b)
Fig. II-22 : Dfinition des transistors de priphrie : Gravure polysilicium (a) et implantations LDD des
transistors de priphrie (b).


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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 80 -
N+ N+
N+ N+
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
Source
Drain
Drain
Nwell basse
tension Nwell
haute
tension

(a)
N+
N+
N+
N+
N+
N+
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
Source
Drain Drain
Nwell basse
tension Nwell
haute
tension

(b)
Fig. II-23 : Fin du procd front end : formation des espaceurs en nitrure (a) et des sources et drains des
transistors de priphrie + implantation drain des cellules mmoires (b).

II.3.3 Les diffrentes possibilits dintgration des nanocristaux de
silicium
Les nanocristaux de silicium peuvent tre dposs diffrents moments du procd de
fabrication dcrit dans le paragraphe prcdent, ce qui donne lieu diffrentes possibilits
dintgration. Dans le paragraphe II.1, nous avons voqu le fait que les nanocristaux de
silicium puissent tre consomms lors de fortes oxydations (Fig. II-8). Or, on peut voir dans
le procd de fabrication ci-dessus quil existe plusieurs oxydations qui peuvent tre critiques
pour les Si-NCs. Un des points cls de lintgration des Si-NCs va donc tre de limiter leur
oxydation.
Pour des raisons de clart, toutes les tapes du procd de fabrication ne seront pas illustres.
Seules les tapes les plus importantes qui diffrent du procd standard seront illustres.




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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 81 -
La premire possibilit est la plus simple mettre en oeuvre car cest la plus proche du
procd standard. Aprs avoir ralis les implants caissons de manire identique au procd
standard, on fait crotre loxyde tunnel de la mmoire. Ensuite, les Si-NCs puis loxyde de
contrle sont dposs (Fig. II-24). Loxyde de contrle peut tre soit un tri-couche ONO, soit
un HTO.
Ensuite, lempilement est grav dans la priphrie (Fig. II-25) et on procde la squence de
croissance des oxydes de grille des transistors haute et basse tension dune faon proche du
procd standard (Fig. II-26).
Les tapes suivantes rejoignent le procd de fabrication standard, la gravure de la grille
flottante en moins : dpt du polysilicium 1 (Fig. II-27), formation des STI (Fig. II-28),
dpt et dopage de la couche de polysilicium 2 (Fig. II-29), formation des cellules mmoires
selon la longueur (Fig. II-30), des transistors de priphrie et fin du procd front end (Fig.
II-31).


Oxyde tunnel
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Oxyde de contrle

Fig. II-24 : Croissance de loxyde tunnel, dpt des Si-NCs et de loxyde de contrle.


Oxyde tunnel
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Oxyde de contrle

Fig. II-25 : Gravure de lempilement mmoire dans la priphrie.







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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 82 -

120 A
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(a)
120 A
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(b)
160 A
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
95 A

(c)
160 A
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(d)
180 A
30 A
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(e)
Fig. II-26 : Croissance des oxydes de grille des transistors haute et basse tension. Croissance dun oxyde de
120 (a), gravure dans la partie basse tension (b), croissance dun oxyde (160 dans la partie haute tension)
(c), gravure dans la partie basse tension (d), croissance de loxyde de grille basse tension (e).

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 83 -
Poly 1
180 A
30 A
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-27 : Dpt de la couche de polysilicium 1.

Poly1
Nitrure
HDP
180 A
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(a)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension

(b)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(c)
Fig. II-28 : Formation des STI. Croissance dun oxyde, dpt dune couche de nitrure, dun oxyde HDP et de
la rsine puis lithographie des zones actives (a). Gravure des zones actives (b). Oxydation liner, remplissage
des STI par un oxyde HDP, densification HDP puis gravure jusquau polysilicium (c).


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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 84 -

Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Poly 2
Poly 2

Fig. II-29 : Dpt dune deuxime couche de polysilicium.


N+ N+
N+
1300A
N+
Perpendiculaire
la wordline
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Source
Drain Drain

Fig. II-30 : Formation des cellules mmoires.


N+ N+
N+ N+
Source
Drain
Drain
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-31 : Fin du procd front-end.

Des coupes TEM ont t ralises dans le plan mmoire selon la largeur (ce qui correspond
la Fig. II-29) et la longueur (ce qui correspond la Fig. II-31) des cellules mmoires.
On peut voir les cellules mmoires ralises avec un HTO (Fig. II-32 et Fig. II-33) et avec un
ONO (Fig. II-34 et Fig. II-35). Les Si-NCs sont trop petits pour tre visibles clairement sur
ces photos, mais on les devine sur les Fig. II-34(b) et Fig. II-35(b) grce au nitrure qui laisse
apparatre les irrgularits de la surface dues la prsence des Si-NCs.
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 85 -

(a) (b)
Fig. II-32 : Coupes TEM dans la plan mmoire selon la largeur des cellules avec un HTO comme oxyde de
grille. (b) : agrandissement de (a).



(a) (b)
Fig. II-33 : Coupes TEM dans le plan mmoire selon la longueur des cellules avec un HTO comme oxyde de
grille. (b) : agrandissement de (a).


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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 86 -

(a) (b)
Fig. II-34 : Coupes TEM dans le plan mmoire selon la largeur des cellules avec un ONO comme oxyde de
grille. (b) : agrandissement de (a).


(a) (b)
Fig. II-35 : Coupes TEM dans le plan mmoire selon la longueur des cellules avec un ONO comme oxyde de
grille. (b) : agrandissement de (a).

Ce procd est simple et trs proche du procd standard, mais il a un inconvnient majeur
qui est le fait de raliser les oxydes de grille de la priphrie aprs les Si-NCs qui ne sont
couverts que par loxyde de grille. Or, ces oxydations sont trs fortes et dans le cas dun HTO
comme oxyde de contrle, les Si-NCs seront certainement partiellement ou totalement oxyds.
Nous montrerons dans le chapitre III, quune oxydation correspondant la croissance un
oxyde de 140 (rappelons que loxyde de grille haute tension fait environ 180 ), oxyde dj
fortement les nanocristaux. Il a donc t ncessaire de rflchir un deuxime procd de
fabrication dans lequel les oxydes de la priphrie seraient raliss avant les Si-NCs.
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 87 -
Ce procd de fabrication commence de faon strictement identique au procd
standard, avec notamment, la squence de croissance des oxydes de grille haute et basse
tension et celle de loxyde tunnel de la mmoire flash grille flottante continue (Fig. II-36),
le dpt dune couche de polysilicium (Fig. II-37) et la squence de formation des tranches
isolantes de la gravure des zones actives, jusquau retour sur polysilicium (Fig. II-38).



100 A
30 A
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
180 A

Fig. II-36 : Croissance des oxydes de grille.



Poly 1
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-37 : Dpt de la couche de polysilicium 1.







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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
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Nitrure
Oxyde
(Masque dur)
Rsine
Poly 1
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
Oxyde
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(a)
Nwell basse
tension
Implant Deep nwell
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension

(b)
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension

(c)
Fig. II-38 : Formation des STI. Croissance dun oxyde, dpt dune couche de nitrure, dun oxyde HDP et de la
rsine puis lithographie des zones actives (a). Gravure des zones actives (b). Oxydation liner, remplissage des
STI par un oxyde HDP, densification HDP puis gravure jusquau polysilicium (c).



Cest ensuite que le procd doit tre modifi, afin de raliser lempilement de grille du plan
mmoire. Pour cela, il faut tout dabord enlever le polysilicium puis loxyde dans le plan
mmoire. Ceci est ralis au moyen dune gravure de type damascne (Fig. II-39). Ensuite,
on peut alors raliser lempilement de grille : croissance de loxyde tunnel (plus fin que
loxyde tunnel de la mmoire standard), dpt des Si-NCs puis de loxyde de contrle HTO
ou ONO (Fig. II-40). Evidemment, lempilement de grille se retrouve galement sur la
priphrie. Il faut donc le graver dans cette partie afin de revenir sur le polysilicium 1 tel que
le montre la Fig. II-41.

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 89 -
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension

Fig. II-39 : Gravure damascne polysilicium + oxyde selon les actives dans le plan mmoire.

50A
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension

Fig. II-40 : Croissance de loxyde tunnel, dpt des Si-NCs, de loxyde de contrle et dune couche de
polysilicium 1.

50A
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension

Fig. II-41 : Gravure de lempilement mmoire (oxyde/Si-NCs/oxyde de contrle/polysilicium) dans la
priphrie.

50A
Nwell basse
tension
Implant Deep nwell
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Pwell basse
tension
Poly 2
Poly 2

Fig. II-42 : Dpt de la couche de polysilicium 2.


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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
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Aprs cette gravure, on dpose une deuxime couche de polysilicium (Fig. II-42) et on rejoint
nouveau le procd standard (sauf la gravure de la grille flottante), comme ctait le cas
dans le procd prcdent pour parvenir de la mme manire la Fig. II-43.

N+ N+
N+ N+
Source
Drain
Drain
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-43 : Fin du procd front-end.

Ce procd a donc lavantage de contourner le problme de loxydation des Si-NCs. On peut
remarquer une autre particularit de ce procd. La gravure des zones actives est ralise
aprs lempilement de grille des transistors haute et basse tension, mais avant lempilement de
grille de la mmoire. Cela implique que les transistors de la priphrie sont toujours auto-
aligns (SASTI), comme dans le procd standard, alors que les cellules mmoires ne le sont
plus (non SASTI). Ceci apparat clairement sur les coupes TEM ralises le long de la largeur
des Fig. II-44 et Fig. II-45 (qui correspondent la Fig. II-42).



Si
STI STI
PolySi 1
PolySi 2
HTO
Si-NCs
Oxyde tunnel
Non SASTI

(a) (b)
Fig. II-44 : Coupes TEM dans le plan mmoire selon la largeur des cellules avec un HTO comme oxyde de
grille. (b) : agrandissement de (a).

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
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(a) (b)
Fig. II-45 : Coupes TEM dans le plan mmoire selon la largeur des cellules avec un ONO comme oxyde de
grille. (b) : agrandissement de (a).

Deux procds diffrents ont donc t raliss dans le but dintgrer les nanocristaux de
silicium. Le premier est le plus simple et semblable au procd standard. Les transistors de la
priphrie et les cellules mmoires sont auto-aligns (Fig. II-46(a)). Cependant, les risques
doxydation des Si-NCs sont trs forts. Le deuxime procd vite toute oxydation parasite
des Si-NCs. Dans ce procd, comme nous lavons dj expliqu, la priphrie est auto-
aligne et les cellules mmoires ne le sont pas (Fig. II-46(a)). Pour les cellules grille
flottante continue, lalignement du polysilicium de la grille flottante avec lactive devient
critique lors de la rduction des dimensions de la cellule. Lauto-alignement joue donc un rle
important. Lorsque lon remplace la grille flottante par des Si-NCs, lauto-alignement nest
plus ncessaire. De plus, si les cellules sont auto-alignes, cela implique deffectuer les
oxydations lies la gravure des STI (oxydation liner et densification de loxyde HDP) aprs
avoir dpos les Si-NCs (Fig. II-46(c)). Nous avons donc fait le choix dun procd non auto-
align pour la mmoire qui paraissait le plus sr pour les Si-NCs. On peut cependant noter
que des rsultats lectriques ont depuis montr que ces deux oxydations ntaient pas critiques
pour les Si-NCs (Fig. II-47).



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Dbut du procd de
fabrication
Fin du procd de
fabrication
1
er
procd
Oxydations
priphrie
Oxydations STI
Liner Densification HDP
Si-NCs Mmoire SASTI

2
me
procd
Oxydations
priphrie
Oxydations STI
Liner Densification HDP
Si-NCs Mmoire non SASTI

(a) (b)
3
me
procd
Oxydations
priphrie
Oxydations STI
Liner Densification HDP
Si-NCs Mmoire SASTI

(c)
Fig. II-46 : Reprsentation schmatique de la succession des tapes doxydation en fonction des diffrents
procds de fabrication intgrant les Si-NCs.



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0,5
1
1,5
2
2,5
3
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V
t
h
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n
i
t
Oxydation liner
Densification HDP
sous O
2
Oxydation liner
Densification HDP
sous N
2
Pas doxydation liner
Densification HDP
sous N
2
Maximum
3
me
quartile
1
er
quartile
Mdiane
Minimum

Fig. II-47 : Mesures de la fentre de programmation sur 10 cellules en fonction des oxydations ralises.
Loxydation liner est ralise sous O
2
ou pas du tout. La densification HDP est ralise sous oxygne ou bien
sous azote (non oxydante) Les symboles reprsentent les mesures exprimentales des 10 dispositifs. Ecriture :
Vg=8 V, Vd=3,75 V, Vb=-1,5 V, Vs=0 V, t=10 s. Lecture : Vd=1 V et Id=1 A.






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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 93 -
Il aurait donc t possible dimaginer un procd dans lequel la priphrie et la mmoire
taient auto-alignes, tout en ralisant la croissance des oxydes de grille de la priphrie avant
les Si-NCs. Ce procd est dcrit dans le paragraphe A de lAnnexe 1
Enfin, habituellement, ce sont plutt les cellules mmoires qui sont auto-alignes alors que la
priphrie ne lest pas forcment, car on dsire tre plus agressif pour les dimensions de la
mmoire et pas forcment pour la priphrie. Il peut donc paratre surprenant de voir une
priphrie auto-aligne alors que la partie mmoire ne lest pas. Une alternative au deuxime
procd aurait donc t possible en ralisant les transistors de priphrie et la mmoire non
auto-aligns. Ce procd est prsent dans le paragraphe B de lAnnexe 1. Cependant, il
nous a sembl prfrable de garder la priphrie identique au procd standard (et donc auto-
aligne) afin que les dispositifs de priphrie aient les mmes performances que dans le
procd standard grille flottante continue.

II.3.4 Niveaux de masques
Nous avons vu dans le chapitre I que Freescale annonait que plusieurs niveaux de
masques pouvaient tre conomiss grce la technologie Si-NCs. Dans cette partie, nous
allons valuer le nombre de masques que lintgration des Si-NCs, permet dconomiser par
rapport au procd standard prsent prcdemment.
De faon gnrale, un procd de fabrication dune Flash standard compte entre 10 et 13
masques additionnels par rapport au procd CMOS de la logique [Muralidhar03].
Considrons dans un premier temps le deuxime procd Si-NCs qui a t ralis (oxyde de
grille de la priphrie avant les Si-NCs). Les tapes de masquage qui ne sont plus ncessaires
sont les suivantes :
- La gravure de la grille flottante (Fig. II-17)
- La gravure Polysilicium +ONO en priphrie (Fig. II-21)
On conomise donc deux masques. Cependant, de nouvelles tapes de masquage sont
ncessaires pour le procd Si-NCs :
- La gravure damascne Polysilicium+oxyde dans le plan mmoire (Fig. II-39)
- La gravure de lempilement mmoire dans la priphrie (Fig. II-41)
Finalement, dans le cas du procd Si-NCs qui a t ralis on obtient le mme nombre de
masques.
On peut imaginer amliorer encore lintgration afin dconomiser des niveaux de masques
supplmentaires.
Premirement, il serait possible de profiter du masque de la gravure damascne
polysilicium+oxyde dans le plan mmoire pour raliser juste aprs, limplant caisson de la
mmoire. Il faudrait cependant veiller ce que le bilan thermique vu par limplant reste le
mme afin davoir la mme tension de seuil, ce qui ncessiterait quelques ajustements.
Deuximement, on peut imaginer raliser la gravure des grilles polysilicium des transistors de
la logique et des cellules mmoires (Fig. II-20 et Fig. II-22) avec un seul masque. En effet,
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
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dans le procd standard, il est ncessaire de faire ces gravures en deux tapes distinctes, les
paisseurs de polysilicium tant diffrentes en priphrie (grille unique) et dans le plan
mmoire (grille empile). Comme le procd Si-NCs, lpaisseur de polysilicium est
identique en priphrie et en mmoire, une seule tape photo-gravure est suffisante pour
dfinir toutes les grilles.
Troisimement, il serait possible de simplifier la squence de croissance des oxydes de grilles
des transistors de la priphrie (Fig. II-12). Loxyde de 100 ralis dans le plan mmoire
mais aussi dans le design (capacits) nest plus utile pour la mmoire. En adaptant le design, il
serait donc possible de supprimer ltape de gravure de loxyde dans le plan mmoire et dans
la partie basse tension (Fig. II-12(b)) pour ne faire que la squence suivante : croissance
oxyde haute tensiongravure oxyde dans la partie basse tensioncroissance de loxyde de
grille basse tension.
Finalement, on voit donc quil serait possible dconomiser trois masques par rapport au
procd de la Flash standard, avec un design adapt aux Si-NCs et une optimisation du
procd de fabrication. Ceci reprsente une conomie de masque denviron 25 % sur la
dizaine de masques additionnels la logique qui sont utiliss dans un procd standard.
Lintgration des Si-NCs peut donc permettre une rduction du cot de fabrication par plaque
non ngligeable.

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
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II.4 Conclusion
Dans la premire partie de ce chapitre, nous avons prsent les diffrentes mthodes de
fabrication des nanocristaux de silicium. La technique que nous avons choisie pour la
fabrication des nanocristaux de silicium dans nos dispositifs est la croissance par LPCVD
(Low Pressure Chemical Vapor Deposition). Cette mthode semble tre la plus proche des
procds industriels couramment utiliss pour la fabrication des mmoires Flash
conventionnelles. De plus, nous avons montr quen utilisant un procd deux tapes qui
dissocie la nuclation de la croissance des Si-NCs, il est possible de mieux contrler leur
densit et leur taille. Nous avons galement vu quil tait possible de former une fine couche
doxynitrure autour des Si-NCs (grce un recuit sous NH
3
ou sous NO) afin de limiter
loxydation des Si-NCs.
Dans la deuxime partie du chapitre, nous avons prsent lintgration des Si-NCs dans
un produit ATMEL Flash NOR 32 Mb, bas sur une technologie 130 nm. Nous avons dtaill
lorganisation dun produit mmoire Flash, incluant la matrice mmoire (divise en 64
secteurs de 512 Kb) et les transistors de priphrie CMOS haute et basse tension.
A partir du procd de fabrication dune mmoire Flash standard grille flottante
continue, nous avons tudi les diffrentes faons dintgrer les nanocristaux de silicium dans
le procd de fabrication la place de la grille flottante en polysilicium. Un des points cls de
lintgration est de limiter loxydation des Si-NCs, les tapes doxydation les plus critiques
tant la croissance des oxydes de grille des transistors de priphrie. Deux procds diffrents
ont t raliss. Dans le premier, les oxydes de grille des transistors sont raliss aprs le
dpt des Si-NCs. Cette solution se rapproche le plus du procd standard et elle est donc la
plus simple, mais les Si-NCs risquent dtre oxyds. Un deuxime procd, plus complexe
mais permettant dviter toute oxydation parasite des Si-NCs a donc t mis en place. Dans ce
cas, les nanocristaux sont dposs aprs avoir ralis les oxydes de grille des transistors de la
priphrie. Enfin, nous avons mis en vidence que dautres procds dintgration des Si-NCs
taient possibles, indpendamment des oxydations de la priphrie et des Si-NCs, selon que la
priphrie et/ou la mmoire soient SASTI ( auto-alignes ) ou non.
Enfin, nous avons dmontr que trois niveaux de masques pourraient tre conomiss,
entranant une rduction non ngligeable des cots de fabrication.

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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
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ANNEXE : Autres procds de fabrication possibles
intgrant les nanocristaux de silicium

A. Procd priphrie et mmoire auto-alignes/oxydes de
priphrie avant les Si-NCs

Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-48 : Implants caissons transistors et mmoire.
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
120 A

(a)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
120 A

(b)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
160 A
95 A

(c)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
160 A
95 A

(d)
180 A
100 A
30 A
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(e)
Fig. II-49 : Croissance des oxydes de grille des transistors haute et basse tension. Croissance dun oxyde de
120 (a), gravure dans la partie basse tension et dans le plan mmoire (b), croissance dun oxyde (160 dans
la partie haute tension) (c), gravure dans la partie basse tension (d), croissance de loxyde de grille basse
tension (e).
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
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Poly 1
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-50 : Dpt de la premire couche de polysilicium.
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Nwell
haute
tension

Fig. II-51 : Gravure de loxyde et du polysilicium dans la partie mmoire.

Poly 1
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Nwell
haute
tension

Fig. II-52 : Croissance de loxyde tunnel, dpt des Si-NCs et de loxyde de contrle.
Poly 1
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Nwell
haute
tension

Fig. II-53 : Dpt de la deuxime couche de polysilicium.
Poly 1
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Nwell
haute
tension

Fig. II-54 : Gravure de lempilement mmoire (oxyde/Si-NCs/oxyde de contrle/polySi) dans la priphrie et
sur les bords du plan mmoire.
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
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HDP
Poly 1
Poly 2
Nitrure
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Nwell
haute
tension

(a)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension

(b)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Nwell
haute
tension
Pwell haute
tension
Nwell
haute
tension

(c)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(d)
Fig. II-55 : Formation des STI. Croissance dun oxyde, dpt dune couche de nitrure, dun oxyde HDP et de la
rsine puis lithographie des zones actives (a). (b) : gravure des zones actives. (c). Oxydation liner, remplissage
des STI par un oxyde HDP, densification HDP, puis gravure jusquau polysilicium (d).
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
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Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Poly 2

Fig. II-56 : Dpt de la couche de polysilicium 2.
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Poly 2

Fig. II-57 : Implantation N+ des grilles des NMOS de priphrie.
N+ N+
N+
1300A
N+
Perpendiculaire
la wordline
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Source
Drain Drain

Fig. II-58 : Gravure des cellules mmoires (dfinition de la longueur des cellules), premier dopage drain,
gravure des lignes de source et dpt dun oxyde autour des cellules mmoires, dopage source et drain.
N+ N+
N+ N+
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Source
Drain Drain
Fig
. II-59 : Gravure du polysilicium des transistors de priphrie haute et basse tension (dfinition de la longueur
des transistors).
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 100 -
N+ N+
N+ N+
Source
Drain Drain
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-60 : Croissance dun oxyde autour de la grille de contrle des transistors et implants LDD des
transistors de priphrie.
N+ N+
N+ N+
Source
Drain
Drain
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-61 : Formation des espaceurs en nitrure.
Implant Deep nwell
N+ N+
N+ N+
Nwell basse
tension
Pwell basse
tension
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Source
Drain Drain

Fig. II-62 : Dopage N+ source/drain des NMOS de la priphrie et drain des cellules mmoires et dopage P+
source/drain des PMOS de la priphrie.











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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 101 -
B. Procd priphrie et mmoire non auto-alignes/oxydes de
priphrie avant les Si-NCs

Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-63 : Implants caissons transistors et mmoire.
Poly1 750A
Nitrure
HDP
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(a)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(b)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(c)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

(d)
Fig. II-64 : Formation des STI. Croissance dun oxyde, dpt dune couche de nitrure, dun oxyde HDP et
de la rsine puis lithographie des zones actives (a). (b) : gravure des zones actives. (c). Oxydation liner,
remplissage des STI par un oxyde HDP, densification HDP, puis gravure jusquau polysilicium (d).
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- 102 -
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
120 A

(a)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
120 A

(b)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
160 A 95 A 95 A

(c)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
160 A
95 A

(d)
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
180 A
30 A 100 A

(e)
Fig. II-65 : Croissance des oxydes de grille des transistors haute et basse tension. Croissance dun oxyde de
120 (a), gravure dans la partie basse tension et dans le plan mmoire (b), croissance dun oxyde (160
dans la partie haute tension) (c), gravure dans la partie basse tension (d), croissance de loxyde de grille
basse tension (e).).
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-66 : Dpt dune couche de polysilicium dpaisseur quivalente la somme des paisseurs Poly 1 et
Poly 2.
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 103 -
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-67 : Gravure polysilicium+oxyde dans le plan mmoire.
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-68 : Croissance de loxyde tunnel, dpt des Si-NCs et de loxyde de contrle.
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-69 : Dpt dune couche de polysilicium dpaisseur quivalente la somme des paisseurs Poly 1 et
Poly 2.
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-70 : Gravure de lempilement mmoire (oxyde/Si-NCs/oxyde de contrle/polySi) dans la priphrie
et sur les bords du plan mmoire.
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 104 -
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-71 : Implantation N+ des grilles des NMOS de priphrie.
N+ N+
Perpendiculaire
la wordline
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Source
Drain Drain

Fig. II-72 : Gravure des cellules mmoires (dfinition de la longueur des cellules), premier dopage drain,
gravure des lignes de source et dpt dun oxyde autour des cellules mmoires, dopage source et drain.
N+ N+
N+ N+
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Source
Drain Drain

Fig. II-73 : Gravure du polysilicium des transistors de priphrie haute et basse tension (dfinition de la
longueur des transistors).
N+ N+
N+ N+
Source
Drain Drain
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-74 : Croissance dun oxyde autour de la grille de contrle des transistors et implants LDD des
transistors de priphrie.
t
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 105 -
N+ N+
N+ N+
Source
Drain Drain
Implant Deep nwell
Nwell basse
tension
Pwell basse
tension
Implant Pwell mmoire
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE

Fig. II-75 : Formation des espaceurs en nitrure.
Implant Deep nwell
N+ N+
N+ N+
Nwell basse
tension
Pwell basse
tension
Nwell haute
tension
Pwell haute
tension
Nwell
haute
tension
Nwell
haute
tension
BASSE TENSION HAUTE TENSION PLAN MMOIRE
Source
Drain Drain

Fig. II-76 : Dopage N+ source/drain des NMOS de la priphrie et drain des cellules mmoires et dopage
P+ source/drain des PMOS de la priphrie.


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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 106 -
Bibliographie
[Baron00] T Baron, F. Martin., P. Mur, C. Wyon, M. Dupuy, Silicon quantum dot
nucleation on Si
3
N
4
, SiO
2
and SiO
x
N
y
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J. Bude, J.T.C. Lee, S.J. Hillenius, R.C. Flagan, H.A. Atwater, A novel
aerosol-nanocrystal floating gate device for non-volatile memory
applications, IEDM Tech. Dig., pp. 115-118, 2000.
[Dufourcq07] J. Dufourcq, O. Renault, C. Crotti, N. Barrett, S. Bodnar, G. Festes, P. Mur, T.
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Oxidation of Si(100) in nitric oxide at low pressures: An x-ray photoelectron
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pp. 359-363, 2003.
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[Muralidhar03] R. Muralidhar, R.F. Steimle, M. Sadd, R.Rao, C.T. Swift, E.J. Prinz, J. Yater,
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S.G.H. Anderson, M. Rossow, M. Paransky, T. Huynh, D. Hadad, KO-Min
Chang, B.E. White Jr., A 6V Embedded 90nm Silicon Nanocrystal
Nonvolatile Memory, IEEE IEDM Tech. Dig., p. 26.2.1, 2003.
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Chapitre II : Fabrication des mmoires Flash nanocristaux de silicium
- 107 -

[Nicotra03] G. Nicotra, S. Lombardo, C. Spinella, G. Ammendola, C. Gerardi, C. Demuro,
Observation of the nucleation kinetics of Si quantum dots on SiO
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p.304, 2003.
[Ostraat01] M. Ostraat, J. De Blauwe, Future Silicon Nanocrystal Nonvolatile Memory
Technology Materials Research Society Proceedings, vol. 686, 2001.
[Scheer03] K. C. Scheer, R.A. Rao, R. Muralidhar, S. Bagchi, J. Conner, L. Lozano, C.
Perez, M. Sadd, B.E. White Jr, Thermal oxidation of silicon nanocrystals in
O2 and NO ambient, J. App. Phys., vol. 93, no. 9, p.5637.
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structural and optical properties of nanocrystalline silicon embedded in SiO
2
,
vol. 375, p.137, 2000.
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Chapitre III : Caractrisation
lectrique des mmoires Flash
nanocristaux de silicium









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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium


- 110 -







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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 111 -
Chapitre III : Caractrisation lectrique des mmoires Flash
nanocristaux de silicium........................................... 109
III.1 Introduction...................................................................................................113
III.2 Caractrisation lectrique des cellules mmoires simples nanocristaux
de silicium.....................................................................................................113
III.2.1 Influence des mthodes de programmation..............................................113
III.2.1.1 Ecriture par porteurs chauds...........................................................113
III.2.1.2 Effacement par Fowler-Nordheim...................................................114
III.2.2 Influence des paramtres technologiques................................................115
III.2.2.1 Influence de limplant canal.............................................................117
III.2.2.2 Influence de lpaisseur de loxyde tunnel.......................................117
III.2.2.3 Influence de la taille et de la densit des nanocristaux ...................120
III.2.2.3.A Influence du procd de fabrication....................................................... 120
III.2.2.3.B Influence de la taille des nanocristaux ................................................... 120
III.2.2.4 Influence de la passivation des nanocristaux..................................124
III.2.2.4.A Passivation avec NH3 et NO.................................................................. 124
III.2.2.4.B Dpt dune couche de Si3N4................................................................. 126
III.2.2.5 Influence du dilectrique de contrle...............................................127
III.2.2.5.A Influence de la nature du dilectrique : HTO ou ONO ........................... 127
III.2.2.5.B Influence de l'paisseur, densification du HTO...................................... 129
III.3 Caractrisation lectrique des matrices mmoires nanocristaux de
silicium..........................................................................................................135
III.3.1 Introduction.................................................................................................135
III.3.2 Influence du procd de fabrication des nanocristaux de silicium.........136
III.3.2.1 Influence de la taille des nanocristaux ............................................136
III.3.2.2 Comparaison des procds une tape/deux tapes .......................137
III.3.3 Influence des conditions de programmation ............................................137
III.3.3.1 Amlioration de la distribution des tensions crites.........................138
III.3.3.1.A Influence du temps dcriture................................................................. 138
III.3.3.1.B Influence de la polarisation du substrat.................................................. 139
III.3.3.2 Amlioration de la distribution des tensions effaces......................140
III.4 Fiabilit..........................................................................................................141
III.4.1 Endurance ...................................................................................................141
III.4.2 Rtention .....................................................................................................143
III.4.3 Rtention aprs endurance ........................................................................144
III.4.4 Gate disturb ...........................................................................................146
III.5 Conclusion....................................................................................................148
Bibliographie.........................................................................................................150
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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 112 -



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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 113 -
III.1 Introduction
Lobjectif de ce troisime chapitre est de prsenter les rsultats obtenus lors de la
caractrisation lectrique des mmoires nanocristaux de silicium prsents dans le chapitre
II. Dans un premier temps, nous tudierons les cellules mmoires simples en vue de
loptimisation des paramtres technologiques et lectriques de la cellule. Ensuite, nous
prsenterons les rsultats lectriques obtenus sur le dmonstrateur ATMEL Flash NOR 32 Mb
nanocristaux. Lobjectif est de complter ltude ralise sur les cellules unitaires par des
tests lectriques statistiques sur des matrices mmoires.

III.2 Caractrisation lectrique des cellules mmoires
simples nanocristaux de silicium
Nous allons dabord tudier linfluence des conditions de programmations sur les
performances lectriques de la cellule mmoire. Ensuite, les rsultats lectriques seront
prsents en fonction des variantes technologiques des dispositifs ralises sur les diffrents
lots.

III.2.1 Influence des mthodes de programmation
III.2.1.1 Ecriture par porteurs chauds
Tel quil est montr dans la Fig.III-1, les paramtres lectriques intervenant dans
lcriture par porteurs chauds sont les suivants : tensions appliques sur la grille de contrle,
sur le drain et le substrat ainsi que le temps de programmation.
Tout dabord, on observe une saturation de la tension de seuil lorsque le temps dcriture
augmente. De plus, on peut voir sur la Fig. III-1(a) que plus la tension de grille est leve,
plus lcriture est rapide et plus le niveau de saturation est lev. Les tensions de stress
appliques au substrat (Fig. III-1(b)) et au drain (Fig. III-1(c)) ont une influence sur la
vitesse dcriture, mais pas sur le niveau de saturation. On peut voir quil existe un optimum
pour la tension de drain (sur la Fig. III-1(d), par exemple, pour des tensions de drain
suprieures 4/4,5V, la tension de seuil diminue car linjection devient moins efficace).
Linfluence des tensions de grille et de substrat et du temps de programmation sera explique
par la suite partir des simulations TCAD prsentes dans le Chapitre IV.


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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

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=6 V
V
g
=8 V
V
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=10 V
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)
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Temps (s)
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=0 V
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)
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-5
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-4
10
-3
Temps (s)
V
b
=-1 V
V
b
=-2 V
V
b
=-0,5 V
V
b
=-1,5 V

(a) (b)
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5
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n

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(
V
)
V
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=3 V
V
d
=3,5 V
V
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=4 V
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-5
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10
-3
Temps (s)
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3
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3 3,5 4 4,5 5
V
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(V)
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u
i
l

(
V
)
1 s
10 s

(c) (d)
Fig. III-1 : Caractristiques dcriture en porteurs chauds en fonction du temps cumul de stress pour
diffrentes tensions de grille de contrle (a) (Vd=3,75 V, Vb=-1,5 V, Vs=0 V), de substrat (b) (Vg=8 V,
Vd=3,75 V, Vs=0 V) et de drain (c) (Vg=8 V, Vb=-1,5 V, Vs=0 V). Evolution de la tension de seuil en
fonction de la tension de stress appliqu sur le drain pour deux temps diffrents (d) (Vg=8 V, Vb=-2 V,
Vs=0V). Dans (a), (b) et (c), la lecture est effectue Vd=1 V et Id=0,3 nA (t
tun
=5 nm, t
HTO
=10 nm,

dot
=6,5 nm, R
dot
0,25). Dans (d) la lecture est effectue Vd=1 V et Id=1 A (t
tun
=5 nm, t
HTO
=8 nm,
dot
=6,5
nm, R
dot
0,2).


III.2.1.2 Effacement par Fowler-Nordheim
La Fig. III-2(a) montre les dynamiques deffacement en Fowler-Nordheim. La vitesse
deffacement augmente lorsque |Vg| augmente. Pendant l'effacement, la tension de seuil
sature au niveau initial (i.e. vierge) des dispositifs, ce qui est une diffrence par rapport au
comportement de la grille flottante continue avec laquelle on peut observer un sur-effacement.
De plus, leffacement est beaucoup plus rapide que pour une grille flottante continue (Fig.
III-3(a)-(b)). Par exemple, la tension de seuil diminue denviron 3 V en 1 ms (Vg=-16V). On
voit sur la Fig. III-3(a) qu 1 ms, le niveau initial est atteint pour la cellule Si-NCs alors
quil reste encore plus 1,5 V de fentre de programmation pour le dispositif grille flottante
continue.
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0
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V
)
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Temps (s)
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-2
10
-1
V
g
=-10 V
V
g
=-12 V
V
g
=-14 V
V
g
=-16 V
V
thinit

Fig. III-2 : Caractristiques deffacement en Fowler-Nordheim en fonction du temps cumul de stress pour
diffrentes tensions de grille (Vd=Vs=Vb=0 V). Lecture : Vd=1 V et Id=0,3 nA. t
tun
=5 nm, t
HTO
=8nm,

dot
=5 nm, R
dot
0,15.

V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Grille flottante continue
Nanocristaux Silicium
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
1
-3
-1
0
1
3
5
7
1,6 V

-2
-1
0
1
2
3
4
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
Grille flottante continue
Simulation
Si-NCs
Mesure

(a) (b)
Fig. III-3 : (a) : Comparaison des caractristiques deffacement mesures en Fowler-Nordheim (Vg=-16 V)
en fonction du temps cumul de stress dune cellule grille flottante continue et dune cellule Si-NCs.
Lecture : Vd=1 V et Id=1 A. (b) : Comparaison des dynamiques deffacement (Vg=-16 V) dune cellule
Si-NCs (mesure) et dune grille flottante continue (simule avec le modle de la quasi-grille flottante
[DeSalvo01]) fentre de programmation identique. Grille flottante continue : t
tun
10 nm, t
ONO
13 nm.
Si-NCs : t
tun
=5 nm, t
HTO
=10 nm,
dot
=5 nm, R
dot
0,15.


III.2.2 Influence des paramtres technologiques
Dans cette partie, nous allons tudier l'influence des diffrents paramtres
technologiques de la cellule mmoire sur ses caractristiques lectriques. Les paramtres
technologiques et leurs variantes sont reprsents dans la Fig. III-4 et Tableau III-1.


t
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0
4
0
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8
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0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 116 -
N+ PolySi
Si
SiO
2
Drain
paisseur HTO
Densification HTO
Source
paisseur oxyde tunnel
L=0.23m
Implant canal
SiO
2
Drain
Procd de fabrication
Taille (taux de couverture)
des Si-NCs
Passivation des Si-NCs
ONO/HTO
W=0.16m

Fig. III-4 : Schma de la cellule mmoire nanocristaux de silicium montrant les paramtres
technologiques que lon a fait varier lors de cette tude.




HTO/ONO Type du dilectrique de contrle
Pas de densification
Densification sous N
2
850C, 950C et 1000C
Densification sous O
2
850C
Densification du HTO
t
HTO
=8/10/12/14 nm paisseur du HTO t
HTO
Pas de passivation
Passivation par dpt dune couche de nitrure
Passivation sous NO
Passivation sous NH
3
Passivation des Si-NCs
tape de nuclation identique
Diamtre
dot
= 4/6,5/8/12 nm
Densit =7,5.10
11
/5,5.10
11
/5.10
11
/2,7.10
11
Taux de couverture R
dot
=0,11/0,25/0,34/0,43
Taille (taux de couverture R
dot
) des
Si-NCs
LPCVD 1 tape (nuclation et croissance dans la
mme tape)
LPCVD 2 tapes (nuclation et croissance
dissocies)
Procd de fabrication des Si-NCs
t
tun
= 4/5/6 nm paisseur oxyde tunnel t
tun
Bore 3.10
13
/cm, 6.10
13
/cm, 9.10
13
/cm Implant canal (dose)
PARAMTRES
TECHNOLOGIQUES
HTO/ONO Type du dilectrique de contrle
Pas de densification
Densification sous N
2
850C, 950C et 1000C
Densification sous O
2
850C
Densification du HTO
t
HTO
=8/10/12/14 nm paisseur du HTO t
HTO
Pas de passivation
Passivation par dpt dune couche de nitrure
Passivation sous NO
Passivation sous NH
3
Passivation des Si-NCs
tape de nuclation identique
Diamtre
dot
= 4/6,5/8/12 nm
Densit =7,5.10
11
/5,5.10
11
/5.10
11
/2,7.10
11
Taux de couverture R
dot
=0,11/0,25/0,34/0,43
Taille (taux de couverture R
dot
) des
Si-NCs
LPCVD 1 tape (nuclation et croissance dans la
mme tape)
LPCVD 2 tapes (nuclation et croissance
dissocies)
Procd de fabrication des Si-NCs
t
tun
= 4/5/6 nm paisseur oxyde tunnel t
tun
Bore 3.10
13
/cm, 6.10
13
/cm, 9.10
13
/cm Implant canal (dose)
PARAMTRES
TECHNOLOGIQUES

Tableau III-1 : Variantes technologiques de cette tude.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 117 -
III.2.2.1 Influence de limplant canal
On peut voir dans les Fig. III-5(a) et (b) que la dose de limplant canal a une forte
influence sur la dynamique dcriture par porteurs chauds. En particulier, plus la dose est
leve, plus lcriture est rapide. La fentre de programmation peut tre jusqu 2,5 V
suprieure pour un temps de programmation identique avec une dose 50 % plus leve. Il a
t dmontr que laugmentation de la dose de limplant canal permettait daugmenter
lefficacit dinjection [Esseni00]. Ceci peut sexpliquer par le fait quen augmentant la dose
de limplant canal, on rend la jonction canal/drain plus abrupte et le champ lectrique latral
plus fort, facilitant ainsi la gnration dlectrons chauds.

Initial
V
d
= 3 ; 3,5 ; 4 V
0
1
2
3
4
5
Temps (s)
6.10
13
/cm
9.10
13
/cm
10
-6
10
-5
10
-4
V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)

V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)
10
-5
10
-3
10
-1
Initial
0
1
2
3
4
5
6
7
Temps (s)
6.10
13
/cm
3.10
13
/cm

(a) (b)
Fig. III-5 : Caractristiques dcriture en porteurs chauds en fonction du temps cumul de stress pour
diffrentes doses de Bore lors de limplant canal : (a) 6.10
13
/cm et 9.10
13
/cm (Vg=8 V, Vb=-1 V, Vd=3V ;
3,5V; 4V, Vs=0 V) et (b) 6.10
13
/cm et 3.10
13
/cm (Vg=8 V, Vd=3,75 V, Vb=-1,5 V, Vs=0 V). Lecture :
Vd=1V et Id=1 A. (a) : t
tun
=5 nm, t
HTO
=8 nm,
dot
=6,5 nm, R
dot
0,2. (b) : t
tun
=5 nm, t
HTO
=10 nm,

dot
=6,5 nm, R
dot
0,25.



III.2.2.2 Influence de lpaisseur de loxyde tunnel
Les Fig. III-6(a)-(b) montrent une lgre influence de lpaisseur de loxyde tunnel,
lorsque les dispositifs sont crits par porteurs chauds. Lcriture est plus rapide lorsque
lpaisseur de loxyde tunnel diminue. A temps dcriture identique, on constate une
augmentation de la tension de seuil comprise entre 100 et 600 mV (selon les conditions de
programmation) pour un oxyde de 4 nm par rapport un oxyde de 5 nm.
Concernant leffacement ralis par Fowler-Nordheim, on observe galement que
leffacement est plus rapide pour un oxyde plus fin (Fig. III-6(c)-(d)). On peut donc conclure
de manire gnrale que la fentre de programmation augmente lorsque lpaisseur de loxyde
tunnel diminue. Il faut noter que les paisseurs de loxyde tunnel donnes sont les paisseurs
nominales vises, avec une incertitude de +/-0,3 nm qui peut expliquer les diffrences entre
lots.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 118 -
Temps (s)
Vd=3 V
5 nm 4 nm
Vd=3,5 V
Vd=4 V
V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)
10
-6
10
-5
10
-4
10
-3
0
1
2
3
4

0
1
2
3
4
V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)
Temps (s)
10
-6
10
-5
10
-4
10
-3
Vg=6 V
Vg=8 V
Vg=10 V
5 nm 4 nm

(a) (b)
0
1
2
3
4
10
-6
10
-5
10
-4
10
-3
10
-2
10
-1
Temps (s)
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Vg=-10 V
Vg=-12 V
Vg=-14 V
Vg=-16 V
5 nm 4 nm

10
-6
10
-5
10
-4
10
-3
10
-2
10
-1
Temps (s)
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
0
1
2
3
4
Vg=-12 V
Vg=-14 V
Vg=-16 V
6 nm
5 nm

(c) (d)
Fig. III-6 : (a), (b) : Caractristiques dcriture en porteurs chauds en fonction du temps cumul de stress pour
deux paisseurs nominales de loxyde tunnel : 4 et 5 nm ((a) : Vg=8 V, Vb=-1.5 V, Vd=3 V; 3,5 V; 4 V , Vs=0
V; (b) : Vg=6, 8, 10 V, Vb=-1.5 V, Vd=3,5, Vs=0 V). (c) : Caractristiques deffacement en Fowler-Nordheim
en fonction du temps cumul de stress pour deux paisseurs nominales de loxyde tunnel : 4 et 5 nm et
diffrentes tensions de grille deffacement. Lecture : Vd=1 V et Id=0,3 nA.
(d) : Caractristiques deffacement en Fowler-Nordheim en fonction du temps cumul de stress pour deux
paisseurs nominales de loxyde tunnel : 5 et 6 nm et diffrentes tensions de grille deffacement. Lecture :
Vd=1 V et Id=1 A. (a), (b) et (c) : t
tun
=5 nm, t
HTO
=10 nm,
dot
=5 nm, R
dot
0,15. (d) : t
tun
=5 nm,
t
HTO
=10 nm,
dot
=6,5 nm, R
dot
0,25.


Nous avons galement ralis des mesures dendurance sur des dispositifs avec
diffrentes paisseurs doxyde tunnel pour des conditions dcriture/effacement identiques. La
Fig. III-7 montre que la drive de la tension de seuil au cours de lendurance est identique
quelque soit lpaisseur de loxyde tunnel. Il apparat nanmoins que la fentre de
programmation de loxyde tunnel de 4 nm qui est lgrement plus importante, conformment
ce qui a t montr dans le paragraphe prcdent.
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 119 -
3
4
5
6
7
Nombre de cycles
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
4 nm
5 nm
Etat effac
Etat crit
1 10 10
2
10
3
10
4

Fig. III-7 : Caractristiques dendurance (moyenne sur 4 dispositifs) pour deux paisseurs doxyde tunnel 4 et
5nm. Ecriture : Vg=6,5 V, Vd=3,75 V, Vb=-1,5 V, Vs=0 V, t=10s. Effacement : Vg=-8 V, Vd=Vs=Vb=8 V,
t=1 ms. Lecture : Vd=1 V et Id=1 A. t
HTO
=10 nm,
dot
=5 nm, R
dot
0,15.

Des mesures de rtention sur ltat programm 150C ont t effectues sur des
dispositifs ayant une paisseur doxyde tunnel de 4, 5 et 6 nm. La Fig. III-8 montre la
diminution de la tension de seuil mesure aprs 168 h. On observe une dpendance de la perte
de charge en fonction de lpaisseur de loxyde tunnel. Par contre, lorsque lon compare les
oxydes de 5 et 6 nm (Fig. III-8(b)-(d)), on constate que la perte de charge est similaire. On
peut donc en conclure quune paisseur doxyde tunnel de 5 nm est suffisante pour garantir la
rtention de la charge.

Mdiane
Minimum
Maximum
3
me
quartile
168 h 150C
-0,1
0
0,1
0,2
0,3
0,4
0,5
D
i
m
i
n
u
t
i
o
n

d
e

t
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
4 nm 5 nm
1
er
quartile
-0,1
0
0,1
0,2
0,3
0,4
0,5
D
i
m
i
n
u
t
i
o
n

d
e

t
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
5 nm 6 nm
168 h 150C

(a) (b)
V
thcrit
-V
thinit
(V)
D
i
m
i
n
u
t
i
o
n

d
e

l
a

t
e
n
s
i
o
n

d
e

s
e
u
i
l
a
p
r

s

1
6
8

h

1
5
0

C

(
V
)
0 1 2 3 4 5
5 nm
4 nm
0
0,1
0,2
0,3
0,4
0,5

0
0,1
0,2
0,3
0,4
0,5
0 1 2 3 4 5
D
i
m
i
n
u
t
i
o
n

d
e

l
a

t
e
n
s
i
o
n

d
e

s
e
u
i
l
a
p
r

s

1
6
8

h

1
5
0

C

(
V
)
V
thcrit
-V
thinit
(V)
5 nm
6 nm

(c) (d)
Fig. III-8 : Diminution de la tension de seuil pendant la rtention 150C aprs 168 h mesure sur des
dispositifs avec des paisseurs doxyde tunnel de 4 nm et 5 nm (a) et 5 nm et 6 nm (b) et en fonction de la
fentre de programmation initiale (c) et (d). Les symboles reprsentent les valeurs des tensions de seuil des 35
cellules testes pour chaque variante. Lecture : Vd=1V et Id=1A. (a) : t
HTO
=10 nm,
dot
=5nm, R
dot
0,15.
(b) : t
HTO
=10 nm,
dot
=6,5 nm, R
dot
0,25.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 120 -

III.2.2.3 Influence de la taille et de la densit des nanocristaux
III.2.2.3.A Influence du procd de fabrication
Nous avons dabord tudi linfluence du procd de fabrication des Si-NCs. Comme
il a t dit au Chapitre prcdent, il est en effet possible de fabriquer des Si-NCs par LPCVD
avec un procd en une seule tape ou bien un procd en deux tapes (la phase de nuclation
des Si-NCs tant dissocie de la croissance dans ce dernier procd [Mazen03]). Concernant
les caractristiques dcriture/effacement mesures sur 20 cellules simples, la Fig. III-9
montre que la diffrence de la fentre de programmation entre les deux variantes est presque
ngligeable. On peut simplement remarquer une dispersion des tensions de seuil plus leve
dans le cas des Si-NCs fabriqus avec le procd une tape. Ce rsultat sera confirm par la
suite par des mesures effectues sur des matrices mmoires.
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
Si-NCs 2 tapes Si-NCs 1 tape
crit
Effac
Maximum
Minimum
Mdiane
1
er
quartile
3
me
quartile
-1,5
0,5
2,5
4,5
6,5

Fig. III-9 : Comparaison des tensions de seuil dans l'tat crit (Vg=8V, Vd=3,75V, Vs=0V Vb=-1,5V,
t=10s) et effac (Vg=-8 V, Vb=Vd=Vs=-8 V, t=10 ms) pour les procds de fabrication des Si-NCs une
tape ou deux tapes. Les symboles reprsentent les valeurs des tensions de seuil des 5 cellules testes pour
chaque variante. Lecture : Vd=1 V et Id=1 A. (a) : t
tun
=5 nm, t
HTO
=8 nm,
dot
=6,5 nm, R
dot
0,2.


III.2.2.3.B Influence de la taille des nanocristaux
Dans un deuxime temps, nous avons tudi linfluence de la taille des nanocristaux
sur les caractristiques lectriques de la cellule. Pour cela, des dispositifs avec des Si-NCs
fabriqus avec la premire tape de nuclation ralise dans des conditions identiques (la
densit surfacique de sites de nuclation est donc la mme) et des diamtres croissants de 4
12 nm, ont t fabriqus (Fig. III-10). Ceci est quivalent augmenter le taux de couverture
des Si-NCs entre 11% et 43%. La Fig. III-11 montre la distribution en taille des Si-NCs. On
peut voir que plus le diamtre est lev, plus la dispersion est grande.
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 121 -
4 nm 4 nm 6,5 nm 6,5 nm
8 nm 8 nm 12 nm 12 nm

(a)

12 nm
6,5 nm
8 nm
4 nm

(b) (c)
Fig. III-10 : Images MEB (a), TEM en champ clair (b) et EFTEM (Energy-Filtered TEM) (c) de Si-NCs
fabriqus avec le procd LPCVD 2 tapes avec la premire tape de nuclation ralise dans des
conditions identiques et la deuxime tape de croissance avec des temps diffrents conduisant des
diamtres moyens croissants (4 nm, 6,5 nm, 8 nm et 12 nm). Les taux de couverture correspondants sont :
0,11 ; 0,25 ; 0,34 ; 0,43. Dans limage TEM en champ clair, les Si-NCs sont reprsents en noir et le SiO
2
en
gris clair. Dans limage EFTEM, les Si-NCs sont reprsents en blanc et le SiO
2
en noir.


moyen
=4 nm

moyen
=6,5 nm

moyen
=8 nm

moyen
=12 nm
Rayon (nm)
D
e
n
s
i
t

d
e

g
r
a
i
n
s

(
c
m
-
2

n
m
-
1
)

Fig. III-11 : Distributions du rayon des Si-NCs obtenues daprs les images EFTEM pour les quatre
chantillons avec des Si-NCs de diamtre moyen croissant.
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 122 -
Les dynamiques cumules dcriture en porteurs chauds et deffacement en Fowler-
Nordheim ont dabord t mesures sur les diffrents chantillons. La Fig. III-12 montre que
lorsque la taille des Si-NCs augmente (ce qui correspond ici une augmentation du taux de
couverture), la vitesse dcriture et le niveau de saturation de la fentre de programmation
augmentent. Comme nous le montrerons dans le chapitre IV, ceci est en accord avec le
modle thorique [DeSalvo01] qui affirme que la fentre de programmation augmente
linairement avec la surface couverte par les Si-NCs.
Au contraire, les Fig. III-13(a)-(b)-(c)-(d) qui prsentent les mesures deffacement pour
diffrentes tensions de grille et pour des dispositifs avec des Si-NCs de 4 nm, 6,5 nm et 8 nm
montrent clairement que leffacement est plus rapide lorsque la taille des Si-NCs diminue.
Avec des nanocristaux de taille rduite, les lectrons sont stocks dans un plus petit volume.
Le champ lectrique dans loxyde tunnel proximit des Si-NCs au dbut de leffacement est
alors plus lev avec des Si-NCs de plus petit diamtre, ce qui explique une plus grande
rapidit deffacement. Ceci sera dmontr par la modlisation dans le chapitre IV.
Finalement, la Fig. III-14 montre les mesures d'criture/effacement effectues sur 20 cellules
pour chaque variante de Si-NCs. Premirement, on voit que la fentre de programmation (la
diffrence entre V
th
crit et V
th
effac) augmente lorsque le diamtre des Si-NCs augmente,
conformment aux rsultats prcdents. La seconde conclusion qui apparat est que la
dispersion de la tension de seuil augmente avec la taille des Si-NCs, ce qui est d
laugmentation de la dispersion en taille des plus gros nanocristaux.


4 nm
6,5 nm
8 nm
0
1
2
3
4
5
6
7
8
V
t
h

c
r
i
t
-
V
t
h
e
f
f
a
c

(
V
)
Temps (s)
10
-6
10
-5
10
-4
10
-3
10
-2

Fig. III-12 : Caractristiques dcriture en porteurs chauds (Vg=8V, Vd=3,75V, Vb=-1,5V, Vs=0 V) en
fonction du temps cumul de stress pour diffrentes variantes de taille de Si-NCs (correspondant diffrents
taux de couverture). Lecture : Vd=1 V, Id=1 A. t
tun
=5 nm, t
HTO
=10 nm.





t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 123 -
0
1
2
3
4
Temps (s)
4 nm
6,5 nm
8 nm
V
g
=-10V
V
t
h
t
h
e
f
f
a
c

-
V
t
h
E
(
V
)
10
-6
10
-5
10
-4
10
-3
10
-2
10
-1

V
g
=-12V
0
1
2
3
4
V
t
h
e
f
f
a
c

-
V
t
h
E
(
V
)
4 nm
6,5 nm
8 nm
10
-6
10
-5
10
-4
10
-3
10
-2
10
-1
Temps (s)

(a) (b)
0
1
2
3
4
V
g
=-14V
V
t
h
e
f
f
a
c

-
V
t
h
E
(
V
)
4 nm
6,5 nm
8 nm
10
-6
10
-5
10
-4
10
-3
10
-2
10
-1
Temps (s)

0
1
2
3
4
V
g
=-16V
V
t
h
e
f
f
a
c

-
V
t
h
E
(
V
)
4 nm
6,5 nm
8 nm
10
-6
10
-5
10
-4
10
-3
10
-2
10
-1
Temps (s)

(c) (d)
Fig. III-13 : Caractristiques deffacement en Fowler-Nordheim en fonction du temps cumul de stress pour
diffrentes variantes de tailles de Si-NCs (correspondant diffrents taux de couverture) et diffrentes tensions
de grille deffacement : -10 V (a), -12 V (b), -14 V (c), -16 V (d). Lecture : Vd=1 V et Id=1 A. t
tun
=5 nm,
t
HTO
=10 nm.




0
1
2
3
4
5
6
7
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
4 nm 6,5 nm 8 nm 12 nm
crit
Effac : V
thE
Initial

Fig. III-14 : Mesures de la tension de seuil initiale, aprs effacement (Vg=-8 V, Vb=Vd=Vs=8 V, t=10ms) et
aprs criture (Vg=8 V, Vd=3,75 V, Vb=-1,5 V, Vs=0 V, t=10s) sur 20 cellules avec les quatre variantes de
taille de Si-NCs. Lecture : Vd=1 V et Id=1 A. t
tun
=5 nm, t
HTO
=10 nm.






t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 124 -
10
0
10
1
10
2
10
3
10
4
10
5
0
2
4
6
8
4 nm
crit
Effac
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
Nombre de cycles
6,5 nm

(a)
0
0,5
1,5
2
2,5
1
D

r
i
v
e

d
e

l
a

t
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
10
0
10
1
10
2
10
3
10
4
10
5
6,5 nm
4 nm
Effac
Nombre de cycles

0
0,5
1,5
2
2,5
1
D

r
i
v
e

d
e

l
a

t
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
10
0
10
1
10
2
10
3
10
4
10
5
6,5 nm
4 nm
crit
Nombre de cycles

(b) (c)
Fig. III-15 : (a) Tensions de seuil au cours de lendurance et drive des tensions de seuil effaces (b) et crites
(c) correspondantes mesures sur des dispositifs avec deux tailles de Si-NCs (4 nm et 6,5 nm). Ecriture : Vg=9
V, Vd=4 V, Vb=-1,5 V, Vs=0 V, t=10s et effacement : Vg=-15,5 V, Vd=Vs=Vb=0 V, t=10ms. Lecture :
Vd=1V et Id=100 nA. t
tun
=5 nm, t
HTO
=10 nm.

Lendurance a t ralise sur des cellules avec des nanocristaux de 4 et 6,5 nm (ce qui
correspond un taux de couverture de 0,11 et 0,25) (Fig. III-15(a)). On observe que la drive
de la tension de seuil au cours de lendurance est plus leve pour les nanocristaux les plus
petits et donc le taux de couverture le plus faible (Fig. III-15(b)-(c)). Cela peut s'expliquer en
premire approximation par le fait que lorsque le taux de couverture diminue, les lectrons
peuvent plus facilement atteindre le HTO pour y tre pigs de faon irrversible.


III.2.2.4 Influence de la passivation des nanocristaux
III.2.2.4.A Passivation avec NH
3
et NO
Nous avons voqu dans le Chapitre II limportance de ltape de passivation des Si-
NCs afin de les protger de loxydation. Nous allons donc tudier dans cette section
linfluence de diffrents types de passivations (en particulier, NH
3
et NO) sur les
caractristiques lectriques de la cellule nanocristaux.
Dans un premier lot, les Si-NCs ont t soit passivs sous NO 950C, soit non
passivs. A noter que dans ces dispositifs tudies, les Si-NCs ont t intgrs dans un procd
de type froid et nont donc pas subi de fortes oxydations. La capacit protger de
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 125 -
loxydation les Si-NCs sera tudie dans le paragraphe suivant. Ici, lobjectif est dexaminer
linfluence de la nitruration NO sur les dynamiques dcriture/effacement.
La Fig. III-16(a) montre que la nitruration NO ralentit lcriture par porteurs chauds, le
niveau final de saturation de la fentre de programmation tant nanmoins identique. Par
exemple, 10s, le dcalage de la tension de seuil il existe une diffrence de 1,2V entre les
deux variantes de Si-NCs. Par contre, en ce qui concerne leffacement, la nitruration NO na
pas dinfluence, comme le montre la Fig. III-16(b).


Nous avons ensuite tudi la capacit de protection des nitrurations NH
3
et NO des Si-
NCs par rapport une oxydation parasite. Les dispositifs ont subi diffrentes densifications
sous N
2

(non oxydante) et sous O
2
950C, aprs l'tape de dpt du HTO. La densification
sous O
2
est quivalente la croissance dun oxyde de 140 . Les dynamiques dcriture par
porteurs chauds (Fig. III-17) permettent de tirer plusieurs conclusions :
- On constate que, aprs une densification O
2
950C, les Si-NCs passivs
prsentent des caractristiques dcriture meilleures que les Si-NCs non passivs.
La passivation offre donc bien une protection contre loxydation des Si-NCs, avec
une lgre amlioration dans le cas de la passivation sous NO 950C par rapport
la passivation sous NH
3
750C.
- Loxydation des Si-NCs conduit une criture plus lente et un niveau de
saturation beaucoup plus faible, ce qui est significatif dune rduction de la taille
des Si-NCs.
- Enfin, la passivation nempche pas compltement loxydation des Si-NCs. On
observe en effet que les tensions de seuil des cellules crites avec les Si-NCs
passivs et oxyds sont infrieures par rapport celles des dispositifs ayant
uniquement t densifis sous N
2
.

V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)
0
1
2
3
4
5
Nitruration NO
Pas de nitruration
1,2 V
Temps (s)
10
-6
10
-5
10
-4
10
-3
10
-2

0
0,5
1
1,5
2
2,5
3
3,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
Nitruration NO
Pas de nitruration
V
g
=-12 V
V
g
=-14 V
V
g
=-16 V
10
-6
10
-5
10
-4
10
-3
10
-2
10
-1
Temps (s)

(a) (b)
Fig. III-16 : (a) : Caractristiques dcriture en porteurs chauds (Vg=8 V, Vd=3,75 V, Vb=-1,5 V, Vs=0V) en
fonction du temps cumul de stress pour des Si-NCs non passivs et des Si-NCs passivs avec du NO. (b) :
Caractristiques deffacement en Fowler-Nordheim en fonction du temps cumul de stress pour diffrentes
variantes de tailles de Si-NCs et diffrentes tensions de grille deffacement (Vd=Vs=Vb=0 V).
Lecture : Vd=1V et Id=1 A. t
tun
=5 nm. t
HTO
=8 nm,
dot
=6,5 nm, R
dot
0,2.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 126 -
0
1
2
3
4
5
6
10
-5
10
-3
10
-1
Temps (s)
Si-NCs non passivs
Densification N
2
Passivation NO 950C
Densification O
2
Passivation NH3 750C
Densification O
2
Si-NCs non passivs
Densification O
2
V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)

Fig. III-17 : Caractristiques dcriture en porteurs chauds (Vg=8 V, Vd=3,75 V, Vb=-1,5 V) en fonction du
temps cumul de stress pour des Si-NCs non passivs et des Si-NCs passivs avec du NO 950C ou sous
NH3 750C suivis par une densification sous N
2
950C ou sous O
2
950C (oxyde quivalent 140 ).
Lecture : Vd=1 V et Id=1 A. t
tun
=5 nm, t
HTO
=10 nm.
III.2.2.4.B Dpt dune couche de Si
3
N
4

En plus de la nitruration par NH
3
ou NO, deux autres variantes ont t testes.
La premire consiste fabriquer les Si-NCs dans un four LPVCD et dposer ensuite
dans ce four une couche fine de nitrure slectivement sur les Si-NCs (Fig. III-18(a)).
Lpaisseur de la couche de nitrure est estime environ 2 nm. Lavantage de cette mthode
est deffectuer le dpt des nanocristaux et la passivation dans le mme quipement, ce qui
vite ainsi une oxydation partielle des Si-NCs lorsque les plaques sont sorties du four.
La deuxime variante consiste dposer les Si-NCs dans un bti dpitaxie puis
dposer une couche de nitrure continue denviron 2 nm dans un four (Fig. III-18 (b)).

Tout dabord, les rsultats dcriture/effacement de la Fig. III-19(a)-(b) montrent
quavec la couche slective continue de nitrure, il est difficile de revenir ltat initial aprs
leffacement, contrairement aux Si-NCs non passivs. Ceci est d un pigeage irrversible
dlectrons dans le nitrure. Afin de confirmer ce rsultat, des mesures dendurance prsentes
sur la Fig. III-19(b)-(c) ont t ralises sur les dispositifs avec des Si-NCs non passivs et
avec une couche slective de nitrure. Pour la cellule avec la couche slective de nitrure on
observe une fermeture totale de la fentre de programmation aprs 100K cycles, avec une
forte augmentation de la tension de seuil efface, due la difficult effacer la charge pige
dans le nitrure.
SiO
2
Si
Couche slective de
Si
3
N
4

SiO
2
Si
Couche continue de
Si
3
N
4

(a) (b)
Fig. III-18 : Schmas illustrant la passivation des Si-NCs par une couche slective (a) ou continue (b) de
nitrure.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 127 -
3
4
5
6
7
8
9
10
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
Si-NCs
non passivs
Couche Si
3
N
4
slective
Ecrit
Effac
Initial
1,2 V

4
5
6
7
8
9
10
1,65 V
0,7 V
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
Ecrit
Effac
Initial
Si-NCs
non passivs
Couche Si
3
N
4
continue

(a) (b)
1 10 10
2
10
3
10
4
10
5
Nombre de cycles
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
5
6
7
8
Ecrit
Effac
Si-NCs non passivs

6
6,5
7
7,5
1 10 10
2
10
3
10
4
10
5
Nombre de cycles
Ecrit
Effac
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
Couche Si
3
N
4
slective

(c) (d)
Fig. III-19: Mesures des tensions de seuil des cellules crites (Vg=8 V, Vd=3,75 V, Vb=-1,5 V, Vs=0 V,
t=10s) et effaces (Vg=-8 V, Vb=Vd=Vs=8 V, t=10ms) avec des Si-NCs non passivs et des Si-NCs passivs
avec une couche slective de nitrure (a) ou avec une couche continue (b). Lecture : Vd=1 V et Id=1 A.
Caractristiques dendurance des dispositifs avec (c) des Si-NCs non passivs et (d) des Si-NCs passivs avec
une couche slective de nitrure. Ecriture : Vg=8 V, Vd=3,75 V, Vb=-1,5 V, Vs=0 V, t=10s et effacement :
Vg=-7 V, Vs=Vd=Vb=7 V, t=10 ms. Lecture : Vd= et 1 V Id=100 nA.


III.2.2.5 Influence du dilectrique de contrle
III.2.2.5.A Influence de la nature du dilectrique : HTO ou ONO
Dans cette partie, deux dilectriques de contrle ont t tests : HTO et ONO (Oxyde-
Nitrure-Oxyde). LONO est le dilectrique qui est actuellement utilis dans les mmoires
Flash standard. Lavantage de la prsence d'une couche du nitrure est quil constitue une
barrire loxydation trs efficace et, de plus, les fuites travers cet empilement sont moins
importantes quavec un HTO. Lutilisation dun ONO simplifie donc lintgration des Si-NCs,
car on saffranchit des problmes doxydation des Si-NCs au cours de la croissance des
oxydes de grille de la priphrie CMOS. Toutefois, il avait t dmontr dans la littrature
[Steimle04] [Gerardi07] quun pigeage parasite dans le nitrure a lieu lors de lcriture par
porteurs chauds. Afin de vrifier ce phnomne, des cellules avec des Si-NCs et un oxyde de
contrle de type HTO ou ONO, ainsi que des cellules de rfrence sans Si-NCs ont t
fabriques. La caractrisation lectrique de lcriture par porteurs chauds (Fig. III-20(a)) et
de leffacement par Fowler-Nordheim (Fig. III-20(b)) de ces dispositifs montre un pigeage
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 128 -
parasite et irrversible dlectrons dans la couche de nitrure de lONO, qui se superpose au
pigeage/dpigeage dlectrons dans les Si-NCs.

0
1
2
3
4
5
ONO Rfrence ONO
HTO Rfrence HTO
V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)
Temps (s)
10
-6
10
-5
10
-4
10
-3
0
1
2
3
4
5
ONO Rfrence ONO
HTO Rfrence HTO
V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)
Temps (s)
10
-6
10
-5
10
-4
10
-3

0
1
2
3
4
5
ONO Rfrence ONO
HTO Rfrence HTO
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Temps (s)
10
-3
10
-2
10
-1

(a) (b)
Fig. III-20 : Caractristiques dcriture en porteurs chauds (a) (Vg=8 V, Vd=3,75 V, Vb=-1,5 V, Vs=0 V) et
deffacement en Fowler-Nordheim (b) (Vg=-8 V, Vs=Vd=Vb=8 V) en fonction du temps cumul de stress pour
les dispositifs avec des Si-NCs (et les dispositifs de rfrences sans Si-NCs) avec HTO ou ONO en tant que
dilectrique de contrle. Lecture : Vd=1 V et Id=1 A.

4
5
6
7
8
Nombre de cycles
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
1 10 100 10
3
Ecrit
Effac
ONO

1
2
3
4
5
6
Nombre de cycles
1 10 100 10
3
Ecrit
Effac
HTO
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)

(a) (b)
Fig. III-21 : Caractristiques dendurance sur les dispositifs avec (a) Si-NCs et ONO et (b) Si-NCs et HTO.
Ecriture : Vg=8 V, Vd=3,75 V, Vb=-1,5 V, Vs=0 V, t=10s ; effacement : Vg=-8 V, Vs=Vd=Vb=8 V, t=10 ms.
Lecture : Vd=1 V et Id=0,1 A. t
tun
=5 nm, t
HTO
=10m/EOT
ONO
13 nm,
dot
5 nm, R
dot
0,15.

Oxyde tunnel
O
N
O
Si
e
-
e
-
e
-
e
-
Oxyde tunnel
e
-
e
-
e
-
e
-
e
-
e
-

Oxyde tunnel
e
-
e
-
e
-
e
-
HTO
Si
Oxyde tunnel
e
-
e
-

(a) (b)
Oxyde tunnel
O
N
O
Si
e
-
Oxyde tunnel
e
-
e
-
e
-
e
-
e
-
e
-
e
-
e
-
e
-
e
-

Oxyde tunnel
HTO
Si
Oxyde tunnel
e
-
e
-
e
-
e
-
e
-
e
-
e
-
e
-
e
-

(c) (d)
Fig. III-22 : Schmas illustrant le pigeage dans une cellule mmoire avec un dilectrique de grille ONO (a), (c)
et HTO (b), (d) pour un taux de couverture de Si-NCs faible (a), (b) et lev (c), (d).
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 129 -
Nous avons galement effectu des tests endurance sur ces dispositifs. On voit clairement que
lendurance la meilleure est obtenue avec le HTO (Fig. III-21(a)). Avec la cellule ONO (Fig.
III-21(b)), la fentre de programmation se ferme cause de la forte augmentation du V
th

effac pendant lendurance, due au pigeage parasite dans le nitrure.
On peut donc conclure que lutilisation dun ONO standard comme dilectrique de contrle
nest pas optimale pour les mmoires Si-NCs. On peut cependant rappeler que nous avons
montr au paragraphe III.2.2.3.B que plus le taux de couverture des Si-NCs tait lev, plus le
pigeage parasite dans le HTO tait faible. On peut donc penser quune faon de diminuer le
pigeage parasite dans le nitrure serait daugmenter le taux de couverture des nanocristaux
(Fig. III-22). Toutefois, le pigeage dans lONO restera toujours suprieur celui du HTO.
Cest pourquoi nous avons choisi dtudier par la suite uniquement des variantes base de
HTO.

III.2.2.5.B Influence de l'paisseur, densification du HTO
Le dilectrique de contrle joue un rle important dans la fiabilit de la cellule
mmoire. La prsence de piges peut donner lieu une dgradation des caractristiques
dendurance. Un courant de fuite trop lev peut donner lieu une perte de la charge stocke
au cours du test de rtention et galement pendant la lecture ( gate disturb ). Cest pourquoi
nous avons tudi deux paramtres susceptibles damliorer la fiabilit des dispositifs : la
densification du HTO et son paisseur.
III.2.2.5.i Influence de la densification du HTO
Le premier paramtre ltude est la densification de loxyde de contrle HTO. En
effet, un oxyde dpos nest jamais parfait : il nest pas toujours stoechiomtrique (SiO
x
avec
x<2) et il contient des dfauts (lacunes doxygne, liaisons pendantes). Les recuits thermiques
haute temprature sous O
2
permettent alors de rendre loxyde stoechiomtrique et de
diminuer les dfauts en densifiant loxyde. Linconvnient est le risque doxydation des Si-
NCs si loxygne diffuse travers le HTO. Il est alors possible deffectuer un recuit sous N
2

qui ne rend pas loxyde plus stoechiomtrique, mais qui permet quand mme de diminuer la
quantit de dfauts tels que les lacunes doxygne et les liaisons pendantes, conduisant une
densification de loxyde. Pour cette tude, plusieurs variantes de densifications ont t
ralises : sous N
2
plusieurs tempratures : 850C, 950C et 1000C et sous O
2
850C. Il
faut noter que pour ces variantes, tous les Si-NCs ont t nitrurs sous NO au pralable pour
empcher une ventuelle oxydation.
Nous avons dabord effectu des tests dendurance sur les diffrentes variantes. Les
caractristiques sont reprsentes sur les Fig. III-23(a)-(b)-(c)-(d)-(e). On observe une
dgradation de lendurance avec le HTO non densifi, en particulier sur ltat effac. Afin de
quantifier plus prcisment les diffrences entre les diffrentes options technologiques, nous
avons reprsent laugmentation de la tension de seuil sous forme dhistogrammes au cours
de lendurance pour ltat crit Fig. III-23(f) et ltat effac Fig. III-23(g). Sur ltat crit,
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 130 -
aucune diffrence majeure napparat entre les diffrentes densifications. Par contre, sur ltat
effac, on observe que la drive de la tension de seuil des dispositifs avec un HTO non
densifi est largement suprieure celle des dispositifs avec un HTO densifi. Par contre,
aucune diffrence majeure nest observe entre les diffrentes densifications.

1 10
1
10
2
10
3
10
4
10
5
Nombre de cycles
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
tat crit
tat effac
HTO non densifi
1
2
3
4
5
6

1
2
3
4
5
6
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
O
2
850C
tat effac
tat crit
Nombre de cycles
1 10
1
10
2
10
3
10
4
10
5

(a) (b)
N
2
850C
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
1
2
3
4
5
6
tat crit
tat effac
1 10
1
10
2
10
3
10
4
10
5
Nombre de cycles

N
2
950C
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
1
2
3
4
5
6
tat effac
tat crit
1 10
1
10
2
10
3
10
4
10
5
Nombre de cycles

1
2
3
4
5
6
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
N
2
1000C
tat effac
tat crit
1 10
1
10
2
10
3
10
4
10
5
Nombre de cycles

(c) (d) (e)
0,0
0,5
1,0
1,5
2,0
5.10
2
10
3
5.10
3
10
4
5.10
4
10
5
Nombre de cycles
D

r
i
v
e
d
e

l
a

t
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
HTO non densifi
N2 850C
N2 950C
N2 1000C
O2 850C
tat crit

0,0
0,5
1,0
1,5
2,0
HTO non densifi
N2 850C
N2 950C
N2 1000C
O2 850C
5.10
2
10
3
5.10
3
10
4
5.10
4
10
5
Nombre de cycles
D

r
i
v
e
d
e

l
a

t
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
tat effac

(f) (g)
Fig. III-23 : Caractristiques dendurance en fonction des diffrentes densifications du HTO : pas de
densification (a), O
2
850C (b), N
2
850C, N
2
950C, N
2
1000C. Ecriture : Vg=9 V, Vd=3,75 V, Vb=-1,5 V,
Vs=0 V, t=10s et effacement : Vg=-8 V, Vs=Vd=Vb=8 V, t=10 ms. Histogrammes reprsentant la drive de la
tension de seuil au cours de lendurance de ltat crit (f) et effac (g) pour les diffrentes densifications du
HTO. Lecture : Vd=1 V et Id=1 A. t
tun
=5 nm, t
HTO
=10 nm,
dot
6,5 nm, R
dot
0,2.
III.2.2.5.ii Influence de lpaisseur de HTO
Lpaisseur du HTO a une influence sur le couplage entre les Si-NCs et la grille de
contrle (
G=
C
CG
/C
T
avec C
GC
=
SiO2
S/T
HTO,
avec S=la surface de couplage des Si-NCs et T
HTO

l'paisseur du HTO) et galement sur la fentre de programmation (V
th
=-Q/C
CG
). Cest
pourquoi nous avons dabord tudi linfluence de lpaisseur du HTO sur les dynamiques
dcriture par porteurs chauds et deffacement par Fowler-Nordheim.
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 131 -
On peut voir que le dcalage de la tension de seuil au cours de lcriture par porteurs chauds
est sensiblement le mme quelque soit lpaisseur du HTO (Fig. III-24(a)).
Par contre, concernant leffacement par Fowler-Nordheim, on observe une augmentation de la
vitesse deffacement lorsque lpaisseur du HTO diminue (Fig. III-24(b)-(c)). Le diagramme
de bandes de la Fig. III-24(d) montre que la diminution de lpaisseur du HTO se traduit par
une augmentation du champ lectrique dans loxyde tunnel grce un meilleur couplage entre
la grille de contrle et les Si-NCs. Ceci sera expliqu plus en dtail dans le chapitre suivant.

0
1
2
3
4
5
6
7
HTO 10 nm
HTO 12 nm
HTO 14 nm
V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)
Temps (s)
10
-6
10
-5
10
-4
10
-3
10
-2
10
-1

(a)
V
g
=-12 V
0
0.5
1
1.5
2
2.5
3
3.5
Temps (s)
HTO 12 nm
HTO 10 nm
HTO 14 nm
10
-6
10
-5
10
-4
10
-3
10
-2
10
-1
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
0
0.5
1
1.5
2
2.5
3
3.5
HTO 10 nm
HTO 12 nm
HTO 14 nm
V
g
=-16 V
10
-6
10
-5
10
-4
10
-3
10
-2
10
-1
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Temps (s)

(b) (c)
Substrat Si
Oxyde
tunnel
Si-NC
HTO
Grille de
contrle
t
HTO


10 nm
12 nm
14 nm

(d)
Fig. III-24 : (a) : Caractristiques dcriture en porteurs chauds (Vg=8 V, Vd=3,75 V, Vb=-1,5 V, Vs=0 V) en
fonction du temps cumul de stress pour diffrentes paisseurs de HTO.
(b), (c) : Caractristiques deffacement en Fowler-Nordheim en fonction du temps cumul de stress pour
diffrentes paisseurs de HTO et diffrentes tensions de grille deffacement (Vd=Vd=Vb=0 V).
Lecture : Vd=1 V et Id=1 A. t
tun
=5 nm,
dot
6,5 nm, R
dot
0,25.
(d) : Schma de la bande de conduction en nergie dans lempilement de grille de la cellule en fonction de
lpaisseur du HTO.


t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 132 -
2
3
4
5
6
7
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
HTO 8 nm
HTO 10 nm
tat crit
tat effac
Nombre de cycles
1 10 10
2
10
3
10
4

0
0,5
1
1,5
Nombre de cycles
D

r
i
v
e
d
e

l
a

t
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
HTO 8 nm
HTO 10 nm
tat crit
tat effac
1 10 10
2
10
3
10
4

(a) (b)
Fig. III-25 : (a) : Caractristiques dendurance en fonction de lpaisseur du HTO (8 et 10 nm). Ecriture :
Vg=6,5 V, Vd=3,75 V, Vb=-1,5 V, Vs=0 V, t=10s et effacement : Vg=-8 V, Vs=Vd=Vb=8 V, t=1 ms. (b) :
Drive de la tension de seuil (b) au cours de lendurance en fonction de lpaisseur du HTO. Lecture : Vd=1 V et
Id=1 A. t
tun
=4 nm,
dot
5 nm, R
dot
0,15.

Les caractristiques dendurance pour deux paisseurs de HTO sont compares dans la
Fig. III-25(a). On nobserve pas de diffrence majeure entre les caractristiques des deux
paisseurs de HTO, si ce nest la fentre de programmation qui est plus grande pour le HTO
le plus fin, conformment ce qui a t dmontr auparavant (la tension de seuil efface est
plus petite pour le HTO 8 nm). Afin davoir une comparaison plus prcise, la drive des
tensions de seuil crites et effaces est reprsente dans la Fig. III-25(b). On nobserve
aucune diffrence de la drive de la tension de seuil au cours des cycles dcriture/effacement
entre les deux paisseurs de HTO.


Des mesures de rtention 150C pendant 168 h ont t ralises pour des HTO de 8,
10 et 14 nm sur une cellule crite (Fig. III-26(a)-(b)). Afin de comparer rigoureusement les
chantillons, nous avons reprsent la diminution de la tension de seuil en fonction de la
charge injecte pendant lcriture. Pour des conditions dcriture identiques, la charge injecte
dans les nanocristaux augmente lorsque lpaisseur du HTO diminue Fig. III-26(c). Cest ce
qui explique la charge injecte plus leve pour les HTO les plus fins sur les Fig. III-26(a) et
(b). On voit sur ces graphiques que plus la charge injecte initialement est grande, plus la
perte pendant la rtention est importante, mais lpaisseur du HTO ne semble pas avoir
dinfluence sur la rtention de la charge.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 133 -
0
0,1
0,2
0,3
0,4
0,5
0 5.10
-7
10
-6
1,5.10
-6
2.10
-6
Q
crit
-Q
init
(C/cm)
D
i
m
i
n
u
t
i
o
n

d
e

l
a

t
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
HTO 8 nm
HTO 10 nm

HTO 10 nm
HTO 14 nm
Q
crit
-Q
init
(C/cm)
0 5.10
-7
10
-6
1,5.10
-6
2.10
-6
0
0,1
0,2
0,3
0,4
0,5
D
i
m
i
n
u
t
i
o
n

d
e

l
a

t
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)

(a) (b)
0
5.10
-6
1.10
-6
1,5.10
-6
2.10
-6
Q

c
r
i
t
-
Q
i
n
i
t
(
C
/
c
m

)
Temps (s)
10
-6
10
-5
10
-4
10
-3
10
-2
10
-1
HTO 10 nm
HTO 12 nm
HTO 14 nm

(c)
Fig. III-26 : Mesures exprimentales sur 35 cellules de la diminution de la tension de seuil de ltat crit aprs
168 h 150C en fonction de la charge injecte pendant lcriture pour des paisseurs de HTO de (a) 8 et 10
nm et (b) 10 et 14 nm. (c) : Variation de la charge injecte pendant lcriture (Vg=8 V, Vd=3,75 V, Vb=-1,5 V,
Vs=0 V, t=10s) pour des paisseurs de HTO diffrentes. Lecture : Vd=1 V et Id=1 A. (a) : t
tun
=4 nm,

dot
5 nm, R
dot
0,15. (b), (c) : t
tun
=5 nm,
dot
6,5 nm, R
dot
0,25.

Des mesures de "gate disturb" accler ont t aussi ralises sur des dispositifs ayant
diffrentes paisseurs de HTO, allant de 8 nm 14 nm. On parle de "disturb" acclr car de
fortes tensions positives ont t appliques sur la grille de contrle, beaucoup plus leves que
les tensions appliques lors de la lecture sur un produit. Ceci permet de voir plus facilement
les effets des tensions et de lpaisseur du HTO sur la diminution de la tension de seuil.
Nous avons dabord ralis sur des dispositifs avec des HTO de 8 et 10 nm des
mesures avec des tensions de grille de 0 ; 6 ; 8 et 10 V (Fig. III-27(a)-(b)). Lorsque la tension
de grille augmente, la variation de la tension de seuil sacclre. Ensuite, des dispositifs avec
des paisseurs plus importantes de HTO (10, 12 et 14 nm) ont t compars sur la Fig.
III-27(c). Ces mesures montrent clairement limportance de lpaisseur du HTO sur le "gate
disturb".

ttun=4 nm
ttun=5 nm
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 134 -
V
g
=6 V
V
g
=8 V
10
-6
10
-4
10
-2
10
0
10
2
10
4
2
3
4
5
6
7
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
Temps de lecture (s)
V
th
crit
V
g
=0 V
V
g
=10 V
Vth
initial
HTO 8 nm

10
-6
10
- 4
10
-2
10
0
10
2
10
4
2
3
4
5
6
7
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
Temps de lecture (s)
V
th
crit
V
g
=0 V
V
g
=6 V
V
g
=8 V
V
g
=10 V
HTO 10 nm
Vth
initial

(a) (b)
1
1,5
2
2,5
3
3,5
4
10
-5
10
-3
10
-1
10
1
10
3
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Temps de lecture (s)
HTO 14 nm
HTO 12 nm
HTO 10 nm
V
g
=8 V

(c)
Fig. III-27 : Mesures de la tension de seuil pendant un "gate disturb" acclr sur un tat crit pour diffrentes
conditions de tension de grille (Vd=Vd=Vb=0 V) et une paisseur de HTO de (a) 8nm et (b) 10 nm. (c)
Comparaison de la diminution de la tension de seuil pour trois dispositifs avec des paisseurs de HTO de 10, 12
et 14nm pour une condition de "gate disturb" fixe (Vg=8V). Lecture : Vd=1 V et Id=0,3 nA. (a), (b) : t
tun
=4 nm,

dot
5 nm, R
dot
0,15. (c) : t
tun
=5 nm,
dot
6,5 nm, R
dot
0,25.
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 135 -
III.3 Caractrisation lectrique des matrices mmoires
nanocristaux de silicium
III.3.1 Introduction
Un dmonstrateur Flash NOR 32 Mb Si-NCs avec la priphrie CMOS haute et
basse tension fonctionnelle a t ralis sur la base du produit Atmel de technologie 130 nm
prsent dans la chapitre II. Les Si-NCs ont t intgrs suivant le deuxime procd de
fabrication dcrit dans le chapitre II, paragraphe II.2.3 : la croissance des oxydes de grille des
transistors haute et basse tension est faite avant le dpt des Si-NCs, la priphrie est SASTI
(auto-aligne) et la mmoire non-SASTI.
Il est bon de rappeler que les algorithmes standard de programmation des produits
Flash couramment utiliss dans lindustrie sont assez complexes. En gnral, pour lcriture,
on fixe les tensions et le temps ainsi quune valeur de la tension de seuil minimum que
doivent atteindre tous les bits de la matrice. Un premier pulse est appliqu. Ensuite se droule
lopration de vrification, pendant laquelle on contrle si tous les bits ont atteint au moins la
valeur minimum de la tension de seuil. Si ce nest pas le cas, le mme pulse est nouveau
appliqu et ainsi de suite jusqu ce tous les bits aient atteint la valeur seuil. Lalgorithme
deffacement, quant lui est plus complexe. Leffacement se droule en trois tapes : la pr-
programmation, leffacement pur et la programmation douce des bits les plus effacs.
Dans les mmoires Flash standard, on sait quil est possible de sur-effacer les cellules. Avant
de procder leffacement, il faut donc sassurer que tous les bits soient crits, car sinon, la
tension de seuil des cellules dj effaces serait trop basse lissu de leffacement. Il y a
dabord une tape de vrification, qui permet de reprer les bits effacs. Ensuite, la pr-
programmation est effectue uniquement sur les bits effacs. Cette tape prend entre 200 et
300 ms pour un produit de 32 Mb comme celui que nous avons ralis (Vg=8 V, Vd=3,75 V,
Vs= 0 V, Vb=-1,5 V). La seconde tape, leffacement pur, dure entre 50 et 100 ms. La
troisime tape, la programmation douce consiste crire lgrement les bits les plus
effacs. Pour cela, on effectue une criture avec une trs faible tension de grille (Vg=1,75 V,
Vd=4 V, Vs=0 V, Vb=-1,5 V). Cette tape prend environ 50 ms. Lalgorithme deffacement a
donc une dure totale comprise entre 300 ms et 450 ms.
Tension de seuil
N
o
m
b
r
e

d
e

c
e
l
l
u
l
e
s

(
b
i
t
s
)
Distribution des
tensions de seuil des
cellules effaces
Distribution des
tensions de seuil des
cellules crites
V
theffacmin
V
theffacmax
V
thcritmax
V
thcritmin
Fentre de
programmation
moyenne
cart entre les
bits les moins
effacs et les
moins crits

Fig. III-28 : Illustration des distributions des tensions de seuil crites et effaces.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 136 -
A noter que les algorithmes ici dcrits sont issus de plusieurs annes damlioration
des mmoires Flash et ne peuvent donc pas sappliquer tels quels des nouvelles technologies
tels que les nanocristaux de Silicium. Pour cela, il faut alors prciser quen ce qui concerne
lcriture et leffacement du dmonstrateur Flash NOR 32Mb nanocristaux de Silicium,
nous navons pas utilis les algorithmes complexes du produit. Nous allons donc montrer par
la suite des distributions brutes (Fig. III-28), o nous avons essay de minimiser les
corrections apportes par les algorithmes de programmation. Concernant lcriture, les
conditions sont fixes. Quant leffacement, les tensions sont fixes, seul le temps peut varier.
En particulier, on fixe une valeur de la tension de seuil, et tant que tous les bits ne sont pas
tous en-dessous de cette valeur, un nouveau pulse deffacement avec un temps plus long est
appliqu.

III.3.2 Influence du procd de fabrication des nanocristaux de
silicium
III.3.2.1 Influence de la taille des nanocristaux
Nous avons dabord tudi linfluence de la taille des Si-NCs sur les distributions des
tensions de seuil crites et effaces. La Fig. III-29 montre une comparaison des distributions
effaces et crites de quatre secteurs de 512 Kb avec des nanocristaux dposs en LPCVD
deux tapes de diffrents diamtres mais avec la premire tape de nuclation identique. Ce
sont les mmes chantillons que ceux prsents dans la Section III.2.2.3.B. On observe,
comme on lavait fait sur les cellules simples, que la fentre de programmation augmente
lorsque le diamtre augmente. De plus, il apparat clairement que plus le diamtre moyen des
Si-NCs est lev, plus les distributions crites et effaces sont larges. Ceci est d au fait que
plus ltape de croissance des nanocristaux est longue (i.e. le diamtre moyen des Si-NCs est
grand), plus les phnomnes de coalescence ont lieu et donc plus la dispersion en taille est
importante [Perniola03].
1 2 3 4 5 6 7 8 9
10
0
10
1
10
2
10
3
10
4
10
5
10
N
o
m
b
r
e

d
e

b
i
t
s
Tension de seuil (V)
4 nm
6,5 nm
8 nm
12 nm
Efface

1 2 3 4 5 6 7 8 9
10
0
10
1
10
2
10
3
10
4
10
5
10
6
N
o
m
b
r
e

d
e

b
i
t
s
Tension de seuil (V)
4 nm
6,5 nm
8 nm
12 nm
crite

(a) (b)
Fig. III-29 : Distributions des tensions de seuil de ltat effac (a) (Vg=-9,8 V, Vb=7,5 V, t=6 ms) et crit (b)
(Vg=9 V, Vd=4 V, Vs=0 V, Vb=-1,5 V, t=8 s) de secteurs de 512 Kb pour des Si-NCs de diamtre croissant.
La lecture de la tension de seuil est effectue Vd=1 V et Id=4 A. t
tun
=5 nm, t
HTO
=10 nm,
dot
=4 nm ;
6,5 nm ; 8 nm ; 12 nm.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 137 -
III.3.2.2 Comparaison des procds une tape/deux tapes
Nous avons galement compar le procd de fabrication des Si-NCs une tape au
procd deux tapes, afin de vrifier linfluence du procd de fabrication sur la dispersion
des tensions de seuil. Nous avons reprsent les distributions effaces et crites dun secteur
pour les deux procds de fabrication sur la Fig. III-30. On voit que les distributions
correspondant aux Si-NCs fabriqus en une tape sont plus larges (environ 500 mV de plus
pour la distribution crite), ce qui confirme que les Si-NCs fabriqus avec le procd en une
tape sont plus disperss en taille.
1 2 3 4 5 6 7
Tension de seuil (V)
10
6
N
o
m
b
r
e

d
e

b
i
t
s
10
5
10
4
10
3
10
2
10
1
Si-NCs 1 tape
Si-NCs 2 tapes
crite Efface

Fig. III-30 : Distributions des tensions de seuil de ltat crit (Vg=9 V, Vd=4 V, Vb=-1.5V, Vs=0 V, t=16 s)
et effac (Vg=-9,8 V, Vb=7,5 V) dun secteur 512 Kb pour les Si-NCs fabriqus avec le procd 1 tape et le
procd deux tapes. La lecture de la tension de seuil est effectue Vd=1 V et Id=4 A. t
tun
=5 nm, t
HTO
=8 nm,

dot
6,5 nm, R
dot
0,2.

III.3.3 Influence des conditions de programmation
La Fig. III-31 prsente les distributions des tensions de seuil de ltat initial, effac et
programm du produit 32 Mb (64 secteurs de 512 Kb). Leffacement et lcriture ont t
ralises en utilisant les tensions internes gnres par les pompes de charge du produit. On
peut voir que la fentre de programmation moyenne est suprieure 3 V. Par contre, lcart
entre les cellules les moins crites et les cellules les moins effaces est assez faible (environ
500mV).
1 2 3 4 5 6 7 8 9
10
0
10
2
10
4
10
6
10
8
N
o
m
b
r
e

d
e

b
i
t
s
Tension de seuil (V)
Initiale
crite
Efface
3,3V
500mV

Fig. III-31 : Distributions des tensions de seuil de ltat initial, effac (Vg=-8,8 V, Vb=7,5 V, t=6 ms) et crit
(Vg=8 V, Vd=3,75 V, Vb=-1.5V, Vs=0 V, t=12 s) du dmonstrateur 32 Mb (64 secteurs de 512 Kb). La
lecture est effectue Vd=1 V et Id=4 A. t
tun
=5 nm, t
HTO
=10 nm,
dot
=6,5 nm, R
dot
0,25.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 138 -
Par la suite, nous allons voir comment les conditions de programmation influencent les
distributions des tensions de seuil et plus particulirement comment on peut amliorer les
caractristiques lectriques des matrices (augmenter la fentre de programmation, rendre les
distributions plus troites, augmenter lcart entre les distributions crites et effaces).

III.3.3.1 Amlioration de la distribution des tensions crites
Une premire solution pour augmenter lcart entre les distributions effaces et crites
est de dcaler la distribution crite vers des tensions de seuil plus leves. Nous allons voir
plusieurs faons dy parvenir dans la suite de ce paragraphe.

III.3.3.1.A Influence du temps dcriture

Des secteurs de 512 Kb ont t crits par porteurs chauds avec des temps cumuls
compris entre 30 et 360 s. Les quatre chantillons correspondant aux quatre tailles de
nanocristaux dcrits dans le paragraphe prcdent ont t tests. Les mesures sont
reprsentes sur la Fig. III-32.
Laugmentation du temps dcriture, permet tout dabord daugmenter la fentre de
programmation moyenne (augmentation denviron 700mV pour les temps considrs) et donc
despacer les distributions effaces et crites. On voit de plus que les distributions crites
deviennent plus troites, surtout pour les Si-NCs de plus grande taille (Fig. III-32(c)-(d)).
Enfin, la Fig. III-32(b) (correspondant au mme chantillon sur lequel les distributions de la
32Mb ont t mesures, Fig. III-31) montre quavec un temps de 360 s, on peut obtenir une
fentre de programmation moyenne de 4V, lcart entre les bits les moins effacs et les moins
crits correspondant tant de 1,8 V.









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Tension de seuil (V)
30 s
60 s
90 s
150 s
360 s
Efface crite
3 V
1,4 V
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30 s
60 s
90 s
120 s
180 s
360 s
Efface
crite
4 V
1,8 V
Tension de seuil (V)

(a) (b)
1 2 3 4 5 6 7 8 9
30 s
60 s
90 s
120 s
180 s
360 s
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Efface
crite
4,3 V
Tension de seuil (V)

1 2 3 4 5 6 7 8 9
30 s
60 s
90 s
120 s
210 s
360 s
Efface
crite
5 V
Tension de seuil (V)
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(c) (d)
Fig. III-32 : Distributions des tensions de seuil de ltat crit pour des temps de programmation croissants de
30 s 360 s (Vg=8 V, Vb=3,75 V, Vs=0 V, Vb=-1,5 V) de secteurs de 512 Kb pour des Si-NCs de diamtre
croissant. Conditions deffacement : Vg=-8,8 V, Vb=7,5 V, t=6 ms. La lecture de la tension de seuil est
effectue Vd=1 V et Id=4 A. t
tun
=5 nm, t
HTO
=10 nm,
dot
=4 nm (a) ; 6,5 nm (b) ; 8 nm (c) ; 12 nm (d).


III.3.3.1.B Influence de la polarisation du substrat
Auparavant, nous avons montr que la polarisation ngative du substrat permettait
damliorer de faon significative la dynamique dcriture en porteurs chauds des cellules
mmoire unitaires. Cette dmonstration a galement t ralise sur des secteurs 512 Kb du
produit Flash NOR. Les rsultats correspondant aux quatre tailles de Si-NCs sont reprsents
sur la Fig. III-33. Lorsque la polarisation du substrat varie de 0 -1 V, la distribution crite
peut tre dcale en moyenne jusqu 1,7 V. De plus, on remarque que la distribution crite
devient nettement plus troite. Ce phnomne samplifie lorsque la taille des Si-NCs
augmente, c'est--dire pour les distributions les plus larges. La polarisation ngative du
substrat pendant lcriture par porteurs chauds joue donc un rle trs important dans
loptimisation du fonctionnement des matrices NOR nanocristaux de silicium.


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V
b
=0 V
V
b
=-0,4 V
V
b
=-1 V
Tension de seuil (V)
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crite
V
b
=0 V
V
b
=-0,4 V
V
b
=-1 V
Tension de seuil (V)

(a) (b)
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V
b
=0 V
V
b
=-0,4 V
V
b
=-1 V
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Tension de seuil (V)
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V
b
=0 V
V
b
=-0,4 V
V
b
=-1 V
Tension de seuil (V)
Efface
crite

(c) (d)
Fig. III-33 : Distributions des tensions de seuil de ltat crit pour des tensions de substrat dcroissantes de 0 V
-1 V (Vg=8 V, Vd=3,75 V, Vs=0 V, t=12 s) de secteurs de 512 Kb pour des Si-NCs de diamtre croissant.
Conditions deffacement : Vg=-8,8 V, Vb=7,5 V, t=6 ms. La lecture : Vd=1 V et Id=4 A.
t
tun
=5 nm, t
HTO
=10 nm,
dot
=4 nm (a) ; 6,5 nm (b) ; 8 nm (c) ; 12 nm (d).

III.3.3.2 Amlioration de la distribution des tensions effaces
Nous avons montr comment dcaler la distribution crite vers les tensions de seuil
plus leves. Il est galement possible de dcaler la distribution efface vers des tensions de
seuil plus faibles. Une possibilit est de jouer sur la valeur des tensions deffacement.
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V
g
=-9,8 V V
b
=7,5 V
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Tension de seuil (V)
Efface crite
V
g
=-8,8 V V
b
=7,5 V
V
g
=-8 V V
b
=7,5 V
V
g
=-7,3 V V
b
=7,5 V
V
g
=-7,3 V V
b
=7 V
V
g
=-7,3 V V
b
=6,5 V
V
g
=-7,3 V V
b
=6 V

Fig. III-34 : Distributions des tensions de seuil de ltat effac pour diffrentes tensions de stress (t=40 ms)
dun secteur de 512 Kb. La lecture de la tension de seuil est effectue Vd=1 V et Id=4 A. t
tun
=5 nm,
t
HTO
=8 nm,
dot
=6,5 nm, R
dot
0,2.

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La Fig. III-34 montre linfluence de la diffrence de potentiel grille-substrat sur la
distribution efface. En variant (V
g
-V
b
) de -13,8 V -17,3 V, la distribution efface est
dcale denviron 500mV, ce qui permet daugmenter dautant la fentre de programmation et
en particulier, lcart entre les bits les moins effacs et les moins crits.
Toutefois, cette solution nest pas aussi efficace que laugmentation du temps dcriture ou la
polarisation ngative du substrat pendant lcriture. En effet, on a montr dans le paragraphe
III.2.1.2 que la dynamique deffacement de la cellule Si-NCs saturait au niveau initial
(vierge), les Si-NCs non dops ne pouvant tre sur-effacs. Si lon se trouve prs de la rgion
de saturation, la tension de seuil ne peut donc tre diminue que faiblement. On peut toutefois
souligner que cette saturation de la tension de seuil efface un avantage par rapport la
cellule grille flottante continue. Nous avons expliqu prcdemment que lalgorithme
deffacement dune mmoire Flash standard comportait trois tapes : la vrification des bits
effacs, leur pr-programmation et leffacement pur. Or, les deux premires tapes sont
rendues ncessaires par le sur-effacement de la flash standard qui amnerait les bits
initialement effacs avoir une tension de seuil beaucoup trop basse. Dans le cas des Si-NCs,
peut importe ltat des bits avant leffacement, leur tension de seuil ne peut pas descendre
sous le niveau initial. Lalgorithme deffacement peut donc tre rduit la seule tape de
leffacement pur, permettant ainsi de rduire considrablement le temps total de leffacement
de la matrice mmoire.

III.4 Fiabilit
Des mesures dendurance, de rtention en temprature et de gate disturb ont galement
t ralises sur le dmonstrateur Si-NCs. En effet, les mesures statistiques sur matrices
mmoires de grande capacit permettent de mieux rendre compte de la fiabilit des mmoires,
car elles illustrent le comportement dun grand nombre de cellules.
III.4.1 Endurance
Le test standard dendurance a t effectu sur des secteurs avec des Si-NCs de 4 nm
(Fig. III-35(a)) et des Si-NCs de 6,5 nm (Fig. III-35(b)-(c)). Le test dendurance utilis est
celui du produit Flash standard. La phase dcriture est ralise dans des conditions (tensions
et temps) fixes. Lalgorithme deffacement est dit intelligent , car le temps deffacement
varie au cours de lendurance afin dobtenir toujours la mme tension de seuil efface. Cet
algorithme intelligent est videmment adapt aux mmoires Flash standard qui peuvent
tre sur-effaces. Cela permet ainsi de compenser le pigeage parasite dans les dilectriques
de la cellule au cours de lendurance. Avec les nanocristaux de silicium, comme nous avons
pu le voir dans les sections concernant les cellules unitaires, les dynamiques deffacement
montrent une saturation de la tension de seuil un niveau neutre (les Si-NCs ntant pas
dops, ne peuvent pas tre sur-effacs). Dans lalgorithme utilis, il y a une valeur maximale
du temps deffacement (1500 s), au bout duquel le programme dendurance sarrte si les
tensions de seuil des bits effacs ne sont pas toutes infrieures la limite fixe. Cest ce qui
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explique que le test de la Fig. III-35(a) ne dpasse pas les 700 cycles. Cette figure montre que
la mesure dendurance est plus critique avec des Si-NCs de plus petite taille, le taux de
couverture tant plus faible. Au contraire, avec les Si-NCs de 6,5 nm, on parvient sans
problme jusquau 10K cycles. Aprs 5K cycles, ltat effac na pas driv (Fig. III-35(b)).
Aprs 10K cycles dcriture/effacement, on observe une lgre augmentation de la tension de
seuil des distributions crites et effaces (Fig. III-35(c)), ce qui est cohrent avec les rsultats
obtenus sur cellules. Une solution pour minimiser le pigeage parasite dans les dilectriques
serait de modifier les conditions de programmation afin de ne pas trop stresser les
dilectriques tout en effaant de manire suffisante.
A noter que, aprs 10K cycles, aucun bit erratique napparat et les distributions ne
slargissent pas, ce qui confirment la robustesse des Si-NCs aux dfauts induits dans loxyde.

Tension de seuil (V)
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Avant endurance
Aprs 700 cycles

(a)
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crite
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Tension de seuil (V)
Non cycl
Aprs 5K cycles
Efface

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Efface
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Tension de seuil (V)
Non cycl
Aprs 10K cycles
Ecrite

dot
=6,5 nm

(b) (c)
Fig. III-35 : Distributions des tensions de seuil de ltat crit ((a), (b) : Vg=9 V, Vd=4 V, Vb=-1.5V, Vs=0 V,
t=8 s, (c) : Vg=8 V, Vd=3,75 V, Vb=-1.5V, Vs=0 V, t=8 s) et effac ((a), (b) : Vg=-8 V, Vb=7,5 V,
(c) : Vg=-8,8 V, Vb=7,5 V) sur des secteurs de 512 Kb, mesures avant et aprs endurance. (a) :
dot
=4 nm,
700 cycles, (b) :
dot
=6,5 nm, 5K cycles, (c) :
dot
=6,5 nm, 10K cycles. t
tun
=5 nm, t
HTO
=10 nm. La lecture de la
tension de seuil est effectue Vd=1 V et Id=4 A.



dot=4 nm
dot=6,5 nm

t
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III.4.2 Rtention
Nous nous sommes ensuite intresss la rtention des mmoires Si-NCs. Des
mesures 150C ont dabord t ralises sur un secteur 512 Kb effac (Fig. III-36(a)) et
crit (Fig. III-36(b)). Aprs 140 h, la distribution efface reste inchange et on observe une
faible diminution de la tension de seuil crite. La Fig. III-36(c) montre des mesures de
rtention 250C sur ltat crit dune matrice 7Mb (14 secteurs de 512 Kb). Aprs 140 h, la
diminution de la tension de seuil est identique celle observe 150C. Entre 140 h et 300 h,
la diminution est quasiment nulle. A noter aussi que dans toutes les mesures de rtention,
aucun bit marginal ayant une perte de charge plus importante que les autres nest observ.
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crite N
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Tension de seuil (V)
Initiales
Aprs 140 h 150C
Efface

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Efface
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Tension de seuil (V)
Initiales
Aprs 140 h 150C
crite

(a) (b)
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Tension de seuil (V)
Initiale
Aprs 140 h 250C
Aprs 300 h 250C
crite

(c)
Fig. III-36 : Mesures de rtention 150C sur un tat effac (a) (Vg=-8V, Vb=7,5 V) et crit (b) (Vg=9 V,
Vd=4 V, Vs=0 V, Vb=-1,5 V, t=8 s) et dun secteur de 512 Kb et 250C sur un tat crit de 7 Mb (14
secteurs de 512 Kb) (c). (a), (b) : t
tun
=5 nm, t
HTO
=10 nm,
dot
=6,5 nm, R
dot
=0,25. (c) : t
tun
=5 nm, t
HTO
=8 nm,

dot
=6,5 nm, R
dot
0,2. La lecture de la tension de seuil est effectue Vd=1 V et Id=4 A.

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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

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Tension de seuil (V)
Initiales
Aprs 168 h 150C
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Efface crite

1 2 3 4 5 6 7 8 9
Initiales
Aprs 168 h 150C
Efface crite
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5
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6
Tension de seuil (V)

(a) (b)
Fig. III-37 : Mesures de rtention 150C sur un tat crit lev (Vg=8 V, Vd=3,75 V, Vs=0 V, Vb=-1,5 V,
t=150 s) de secteurs de 512 Kb. Conditions deffacement : Vg=-8,8 V, Vb=7,5 V, t=6 ms. t
tun
=5 nm,
t
HTO
=10 nm,
dot
=4 nm (a) et 6,5 nm (b). La lecture de la tension de seuil est effectue Vd=1 V et Id=4 A.

Nous avons ensuite tudi linfluence de la valeur de la fentre de programmation sur
la perte de charge. Des mesures de rtention 150C ont t effectues sur des secteurs crits
avec un temps de 150 s (et correspondant des Si-NCs de 4 et 6,5 nm de diamtre). Aprs
168 h 150C, on peut voir que la perte de charge sur les Si-NCs de 4 nm est trs faible
(~200 mV) (Fig. III-37(a)). Lcart entre les distributions crites et effaces est encore de 1V
et la fentre de programmation est presque de 3V. Dans le cas des Si-NCs de 6,5 nm, la
fentre de programmation tant plus leve, la perte aprs 168 h 150C est denviron 500
mV (Fig. III-37(b)). Cependant, la fentre de programmation reste leve (3,5 V) et lcart
entre les bits les moins effacs et les bits les moins crits est encore denviron 1V.

III.4.3 Rtention aprs endurance
Finalement, des tests de rtention aprs endurance on t effectus sur des secteurs
avec des Si-NCs de 4 et 6,5 nm de diamtre. En gnral, ce type de test permet de faire
apparatre de problmes de queues de distributions correspondant des bits erratiques et donc
de dceler les bits ayant un fonctionnement anormal.
Pour les plus petits Si-NCs, la rtention 150C aprs 140 h a t effectue sur un
secteur effac Fig. III-38(a) et crit Fig. III-38(b) aprs 700 cycles (lalgorithme dendurance
de la Flash standard ne permettant pas daller plus loin, comme on la expliqu dans le
paragraphe prcdent). On observe que la distribution efface ne varie pratiquement pas.
Quant la distribution crite, aprs laugmentation de la tension de seuil au cours des cycles
dcriture/effacement, elle diminue ensuite pour revenir ltat crit avant endurance. De plus,
aucun bit marginal nest observ.





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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 145 -
Ensuite, un secteur de 512 Kb avec des Si-NCs de plus grande taille a t test. Dans
ce cas, nous avions montr que lon pouvait atteindre un plus grand nombre de cycles
dcriture/effacement. La rtention aprs endurance a t mesure sur ltat crit. Aprs 140 h
150C sur un secteur cycl 5K fois, on observe une lgre diminution de la tension de seuil
crite (~500 mV) (Fig. III-38(c)), identique celle mesure sur un secteur non cycl (Fig.
III-36(b)). On constate, encore une fois, quaucun bit marginal et aucun largissement des
distributions nest observ, mme aprs endurance puis rtention 150C. Ceci dmontre la
robustesse de dispositifs Si-NCs contre les dfauts gnrs par les stress
dcriture/effacement dans loxyde.


1 2 3 4 5 6 7 8 9
Avant endurance
Aprs 700 cycles
Aprs 140 h 150C sur un secteur cycl 700 fois
Avant endurance
Aprs 700 cycles Aprs 700 cycles Aprs 700 cycles
Aprs 140 h 150C sur un secteur cycl 700 fois
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10
6
Tension de seuil (V)

1 2 3 4 5 6 7 8 9
Avant endurance
Tension de seuil (V)
N
o
m
b
r
e

d
e

b
i
t
s
10
0
10
1
10
2
10
3
10
4
10
5
10
6
Aprs 700 cycles Aprs 700 cycles Aprs 700 cycles
Aprs 140 h 150C sur un secteur cycl 700 fois

(a) (b)
1 2 3 4 5 6 7 8 9
10
0
10
1
10
2
10
3
10
4
10
5
10
6
crite
N
o
m
b
r
e

d
e

b
i
t
s
Tension de seuil (V)
Avant endurance
Aprs 5K cycles
Aprs 140 h 150C sur un secteur
Efface
cycl 5K fois

(c)
Fig. III-38 : Mesures de rtention 150C avant et aprs endurance sur un tat effac (a) (Vg=-8V, Vb=7,5 V) et
crit (b) (c) (Vg=9 V, Vd=4 V, Vs=0 V, Vb=-1,5 V, t=8 s) de secteurs de 512 Kb. (a), (b) : t
tun
=5 nm, t
HTO
=10
nm,
dot
=4 nm, R
dot
=0,1. (c) : t
tun
=5 nm, t
HTO
=10 nm,
dot
=6,5 nm, R
dot
=0,25. La lecture de la tension de seuil
est effectue Vd=1 V et Id=4 A.






t
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0
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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

- 146 -
III.4.4 Gate disturb
Dans les sections prcdentes, nous avons tudi la perturbation induite lors de la
lecture de la cellule crite avec un oxyde de contrle de type HTO sur cellules mmoire
unitaires. Nous avons mis en vidence le fait quil tait important doptimiser lpaisseur du
HTO afin de minimiser le gate disturb au cours de la lecture.
Dans cette partie, nous avons souhait valuer ce mme phnomne sur des matrices
NOR Si-NCs. Pour cela, des secteurs de 512 Kb, avec des paisseurs de HTO de 8 et 10 nm,
ont t programms dans des conditions standard. Les Fig. III-39(a)-(b) montrent que des
lectures successives des secteurs crits entranent une diminution de la tension de seuil
(quelques centaines de millivolts aprs 10 lectures). On observe de plus que cette diminution
est plus faible pour le HTO dpaisseur gal 10 nm, conformment ce qui a t dmontr
auparavant pour les cellules unitaires. Un secteur de 512 Kb avec un HTO de 10 nm a
galement t crit avec un temps de programmation plus lev de 360 s, puis des lectures
successives ont t ralises (Fig. III-39(c)). On constate une diminution de la tension de
seuil plus importante.
1 2 3 4 5 6 7 8 9
10
0
10
1
10
2
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3
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4
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5
10
6
1, 2 et 10
lectures
N
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m
b
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b
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s
Tension de seuil (V)
crit
HTO 8 nm

1 2 3 4 5 6 7 8 9
10
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10
1
10
2
10
3
10
4
10
5
10
6
crit
N
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m
b
r
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b
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s
Tension de seuil (V)
1, 2 et 10
lectures
HTO 10nm

(a) (b)
1 2 3 4 5 6 7 8 9
Tension de seuil (V)
N
o
m
b
r
e

d
e

b
i
t
s
10
0
10
1
10
2
10
3
10
4
10
5
10
6
1, 2, 5 et 10
lectures
HTO 10 nm

(c)
Fig. III-39 : (a), (b) : Distributions des tensions de seuil crites (Vg=9 V, Vd=4 V, Vb=-1.5V, Vs=0 V, t=8 s)
et effaces (Vg=-9,8 V, Vb=7,5 V) dun secteur de 512 Kb aprs plusieurs lectures. La lecture de la tension de
seuil est effectue Vd=1 V et Id=4 A. (c) Distributions des tensions de seuil crites (Vg=8 V, Vd=3,75 V,
Vb=-1.5V, Vs=0 V, t=360 s) et effaces (Vg=-8,8 V, Vb=7,5 V, 6ms) dun secteur de 512 Kb aprs plusieurs
lectures. La lecture de la tension de seuil est effectue Vd=1 V et Id=4 A. (a), (b) : t
tun
=4 nm,
dot
=5 nm.
(c) : t
tun
=5 nm,
dot
=6,5 nm.

t
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4
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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

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Dans un deuxime temps, des mesures en mode DMA (Direct Access Memory) ont t
effectues sur un mot (16 bits) des deux secteurs prcdents. La lecture consiste mesurer le
courant de drain des cellules pour une tension de grille donne. Chaque lecture dure environ
20 ms. La Fig. III-40(a) reprsente le courant de drain moyen des 16 cellules crites en
fonction du nombre de lectures pour trois tensions de grille diffrentes 6 V, 7 V et 8 V et pour
les deux paisseurs de HTO. Il faut bien comprendre quune augmentation du courant de
drain tension de grille constante est quivalent une diminution de la tension de seuil de la
cellule et donc une perte de charge (Fig. III-40(b)). On voit qu Vg=6 V, le courant de
drain reste constant au cours des lectures. Par contre, partir de Vg=7 V, on observe une
augmentation du courant de drain avec le nombre de lectures, ce qui indique une perte de
charge.


1 10 100 1000
0
10
20
30
40
50
60
V
g
=8V
V
g
=7V
C
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a
n
t

d
e

d
r
a
i
n

(

A
)
Nombre de lectures
HTO 8 nm
HTO 10 nm
V
g
=6V

(a)
I
D1
V
g-lecture
I
D2
I
Dlecture
V
th2
< V
th1
I
D
I
D

(b)

Fig. III-40 : (a) : Lecture en mode DMA (Direct Access Memory) : courant de drain moyen dune cellule
crite dun secteur en fonction du nombre de lectures et de la tension de grille. Le temps dune lecture est
denviron 20 ms. t
tun
=5 nm,
dot
5 nm, R
do
0,15. En mode DMA (Direct Access Memory), laugmentation
du courant de drain est quivalente une diminution de al tension de seuil en mode standard (mesure de la
tension de seuil un courant de drain donn) (b).



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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

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III.5 Conclusion
Dans ce chapitre, nous nous sommes intresss la caractrisation lectrique des
mmoires nanocristaux de silicium. Nous avons dabord prsent les rsultats lectriques
obtenus sur des cellules mmoires simples. Une tude exhaustive de linfluence des mthodes
de programmation ainsi que des paramtres technologiques sur les caractristiques dcriture
par lectrons chauds et deffacement par Fowler-Nordheim a t ralise. Concernant
leffacement, on a montr que lon observait une saturation de la tension de seuil (au niveau
de ltat vierge), contrairement la cellule Flash classique grille flottante continue qui peut
tre sur-efface. De plus, on a constat que leffacement des dispositifs Si-NCs pouvait tre
beaucoup plus rapide que celui de la Flash standard.
On a montr que lon pouvait obtenir une fentre de programmation de 4 V avec un temps
dcriture de 10 s en utilisant des conditions dcriture adquates. Plusieurs paramtres
technologiques permettent damliorer les performances lectriques de la cellule (Tableau
III-2). Lcriture par porteurs chauds est influence par limplant canal et la taille (taux de
couverture) des nanocristaux. Lpaisseur de loxyde tunnel et du dilectrique de grille HTO
ainsi que la taille des Si-NCs jouent sur la vitesse deffacement. Nous avons galement
montr que lutilisation dun ONO comme dilectrique de grille conduisait un pigeage
parasite important dans le nitrure, rendant plus approprie lutilisation dun HTO en tant que
dilectrique couvrant les nanocristaux pour lapplication NOR. Par ailleurs, lpaisseur du
HTO doit tre suffisante pour viter les problmes de perte de charge au cours de la lecture
dune cellule crite ( gate disturb ).
Dans une deuxime partie, nous nous sommes intresss aux caractristiques lectriques de
matrices mmoires. Un dmonstrateur ATMEL Flash NOR 32 Mb avec la logique CMOS de
priphrie fonctionnelle a t ralis. Deux paramtres sont essentiels : la fentre moyenne de
programmation et lcart entre les bits les moins effacs et les moins crits (qui doit tre
suffisant pour distinguer ltat crit de ltat effac). Une fentre de programmation de plus de
3 V a t obtenue dans les conditions de programmation standard du produit Flash. Il est
possible daugmenter cette fentre jusqu 4 V et surtout de sparer suffisamment les
distributions effaces et crites en modifiant les conditions de programmation. Le procd de
fabrication des nanocristaux et surtout leur taille permettent galement de rendre les
distributions des tensions de seuil plus troites. On peut galement souligner que lun des
avantages des Si-NCs est la rduction de lalgorithme deffacement (pr-programmation,
effacement, programmation douce) une seule tape (effacement), permettant ainsi de rduire
considrablement le temps total deffacement de la matrice mmoire. Enfin, une tude de
fiabilit a t ralise, dmontrant la robustesse des dispositifs Si-NCs contre les dfauts
gnrs par les stress dcriture/effacement dans loxyde.



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Chapitre III : Caractrisation lectrique des cellules mmoires Flash nanocristaux de silicium

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R
dot
max 25 % t
HTO
min = 12 nm t
tun
min = 5 nm R
dot
min 10 %
t
HTO
Gate disturb
t
tun
Rtention
Vitesse Vitesse
Niveau de
saturation
R
dot
Densification HTO
Endurance
Dose implant canal
R
dot
R
dot
paisseur HTO
Effacement
R
dot
Largeur des
distributions
R
dot
criture
Fentre de programmation
R
dot
max 25 % t
HTO
min = 12 nm t
tun
min = 5 nm R
dot
min 10 %
t
HTO
Gate disturb
t
tun
Rtention
Vitesse Vitesse
Niveau de
saturation
R
dot
Densification HTO
Endurance
Dose implant canal
R
dot
R
dot
paisseur HTO
Effacement
R
dot
Largeur des
distributions
R
dot
criture
Fentre de programmation

Tableau III-2 : Rcapitulatif de linfluence des paramtres technologiques sur les performances lectriques de
la mmoire Si-NCs.


t
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Bibliographie











[DeSalvo01] B. De Salvo, G. Ghibaudo, G. Pananakakis, P. Masson, T. Baron, N. Buffet, A.
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Gate Currents in Short MOS Devices: Physical Mechanisms, Device
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Chapitre IV : Modlisation des
mmoires Flash nanocristaux de
silicium







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Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium


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Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

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Chapitre IV : Modlisation des mmoires Flash nanocristaux de
silicium....................................................................... 151
IV.1 Introduction...................................................................................................155
IV.2 Le modle de la quasi-grille flottante .........................................................155
IV.2.1 Rsultats des simulations avec le modle de la quasi-grille flottante ....158
IV.2.1.1 Effacement Fowler-Nordheim.........................................................158
IV.2.1.1.A Influence de lpaisseur de loxyde tunnel.......................................... 158
IV.2.1.1.B Influence de lpaisseur du HTO de contrle ..................................... 161
IV.2.1.1.C Influence du taux de couverture des nanocristaux de silicium........... 163
IV.2.1.1.D Comparaison avec la Flash standard................................................. 164
IV.2.1.2 Gate disturb ..............................................................................165
IV.3 Ecriture par porteurs chauds ......................................................................169
IV.3.1 Etude de la localisation de la charge dans une cellule mmoire
nanocristaux de silicium............................................................................169
IV.3.1.1 Introduction.....................................................................................169
IV.3.1.2 Dispositifs dtude...........................................................................170
IV.3.1.3 Simulations lectrostatiques ...........................................................171
IV.3.1.4 Simulations dynamiques de lcriture par lectrons chauds et
interprtation des donnes exprimentales.....................................172
IV.3.1.4.A Simulations TCAD.............................................................................. 172
IV.3.1.4.B Modlisation analytique...................................................................... 177
IV.4 Conclusion....................................................................................................182
ANNEXE 1 : Mcanismes de conduction tunnel Fowler-Nordheim et tunnel
direct .............................................................................. 184
ANNEXE 2 : Quelques lments de la thorie des porteurs chauds......... 189
Bibliographie.........................................................................................................192









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Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

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IV.1 Introduction
Dans ce chapitre, nous allons dcrire la modlisation des dispositifs mmoires
nanocristaux de silicium que nous avons effectue afin de comprendre et dinterprter les
rsultats lectriques prsents dans le chapitre III. La premire partie traitera du modle de la
quasi-grille flottante [DeSalvo01], qui permet de simuler leffacement Fowler-Nordheim et
le gate disturb des cellules. Dans la deuxime partie, nous nous intresserons lcriture
par porteurs chauds et en particulier la localisation de la charge injecte, qui est une
caractristique des mmoires sites de pigeage discrets. Pour cela, des simulations TCAD,
ainsi quun modle analytique coupl des mesures lectriques seront prsents.

IV.2 Le modle de la quasi-grille flottante
La dynamique de chargement/dchargement des dispositifs mmoires nanocristaux
de silicium peut tre modlise par la thorie de la quasi-grille flottante [DeSalvo01]. Cette
approche est base sur la continuit du courant [Frohman69] et sur les quations de base des
mmoires grille flottante [Groeseneken98]. Le modle capacitif traditionnel de la Fig. IV-1
est notamment utilis.
La charge pige dans le nanocrystal (Q
FG
) est dtermine par la balance entre les courants
dentre et de sortie, respectivement travers loxyde tunnel et loxyde de contrle (Fig.
IV-1), grce lquation :
in out
FG
J J
dt
dQ
= == =
quation IV-1
Avec J
in
: courant de remplissage du nanocrystal depuis le substrat et la grille J
out
: courant
de vidage du nanocrystal vers le substrat et la grille.

V
CG
V
FG
Q
FG
C
2
C
1
J
out,grille
J
out,sub
J
in,grille
J
in,sub

Fig. IV-1 : Modle capacitif dune cellule mmoire utilis dans lapproche de la quasi-grille flottante.




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Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 156 -
Le courant de remplissage J
in
peut tre dcompos en deux flux : J
in,sub
, le flux dlectrons
mis depuis le substrat traversant loxyde tunnel et J
in,grille
le flux dlectrons injects depuis la
grille de contrle traversant loxyde de contrle. On peut dcomposer de la mme manire le
courant de vidage J
out
en J
out,sub
et J
out,grille
, les flux dlectrons partant du nanocrystal et
traversant loxyde tunnel et loxyde de contrle, respectivement.
Ces courants sont de type tunnel Fowler-Nordheim et tunnel direct et sont calculs partir de
la transparence dont lexpression est la suivante (voir lAnnexe 1 pour le calcul dtaill) :
( ) ( ) ( ) [ ]
|
|

\
|
=
2 3
2 2
2 3
2
3
/
ox SiO ox SiO
/
SiO
ox
ox ox
ox
V V H
V
t
q
2m 4
exp ) V , ( r T
h

quation IV-2
Avec
SiO2
: barrire de potentiel Si/SiO
2
(en eV) - : nergie lectronique dinjection (en
eV) V
ox
: chute de potentiel travers loxyde considr (en eV), t
ox
=t
tun
: paisseur de
loxyde tunnel - m
ox
: masse effective de llectron dans loxyde - : constante de Planck
rduite q : charge de llectron H : fonction de Heaviside.

Dans un premier temps, le courant J
in,sub
peut tre valu en utilisant lexpression calcule
dans lAnnexe 1 [ODwyer73] :
(

\
|
+ =
2
SiO
Fsub
FG
Si
sub in,
d
kT
exp 1 ln ) V , r( T
h
kT m q
J

0
3
4

quation IV-3
Avec
Fsub
: niveau de Fermi du substrat - m
Si
: masse effective de llectron dans le silicium
T : temprature (en K), k : constante de Boltzmann.

Le courant J
in,grille
peut tre exprim de manire similaire avec les paramtres appropris.
Tout comme les deux composantes du courant J
out
:


d
kT
exp 1 ln ) ,-V r( T
h
kT m q
J
Fdot
2
SiO
FG
Si
sub out, (

|
|

\
|
+

=
0
3
4

quation IV-4
et
(

|
|

\
|
+ =
2
SiO
Fdot
FG CG
Si
grille out,
d
kT
exp 1 ln ) V V , r( T
h
kT m q
J

0
3
4

quation IV-5
Avec
Fdot
: niveau de Fermi dans le nanocrystal V
CG
: potentiel de la grille de contrle.
Il faut prciser que dans le cas du courant des Si-NCs vers le substrat ou la grille, lnergie
lectronique a pour niveau de rfrence la bande de conduction du nanocrystal et non pas
celle du substrat comme dans le cas du courant entrant.

Les quations prcdentes peuvent se simplifier si lon applique lapproximation du courant
basse temprature [Schuegraf92] :
) V ( Tr
T
V
. A ) J(V
ox
ox
ox
2
|
|

\
|
=
quation IV-6
Avec ( )
2
2 3
16
SiO ox Si
m / m q A h =
t
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0
0
4
0
8
8
1
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2
0
0
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Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

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Il est possible de prendre en compte la charge dinversion dans le canal. On obtient ainsi la
formule ci-dessous [Weinberg77] :
) V , ( Tr Q f J
FG inv sub sub in,
0 = quation IV-7
Q
inv
: valeur absolue de la charge dinversion - f
sub
: frquence dchappement ( 10
13
Hz
[Weinberg77]).

Concernant le courant partant des Si-NCs J
out
, il est galement possible de prendre en compte
le fait que les Si-NCs ne soient pas dops. En effet, dans ce cas, la statistique de Boltzmann
peut sappliquer afin de simplifier lexpression du courant J
out
[Stratton69] :
[ ] ) V V , kT ( Tr ) V , kT ( Tr
kT
exp
h
(kT) m q
J
FG CG FG
Fdot
2
Si
out
+
|
|

\
|


3
3
4

quation IV-8
De plus, en posant dans lquation IV-8 Nc / n ) kT / E exp(
dot Fdot
= , ) q /( Q n
dot FG dot
= et
ensuite en dfinissant
C dot Si dot
N h / ) kT ( m q f
3 2 2
4 = qui peut tre considre comme la
frquence dchappement du Si-NC (N
C
est la densit dtat effective dans la bande de
conduction du silicium,
FG
Q la concentration dlectrons dans le nanocrystal par unit de
surface,
dot
le diamtre du Si-NC) on obtient :
[ ] ) V V , kT ( Tr ) V , kT ( Tr Q f J
FG CG FG FG dot out
+ = quation IV-9

Aprs le calcul des courants, la deuxime tape consiste exprimer le potentiel des Si-NCs
V
FG
. Pour cela, on utilise le modle capacitif classique de la Fig. IV-1 qui donne
[DeSalvo00] [Groeseneken98] :
2 1 2 1
2
C C
Q
V
C C
C
V
FG
CG FG
+
+
+
=

quation IV-10
Avec C
1
et C
2
les capacits de couplage substrat/Si-NC et grille de contrle/Si-NC,
respectivement.

La dernire tape consiste au calcul de la charge dans les Si-NCs. Cette approche est
dite quasi-grille flottante car elle prend en compte le fait que la grille flottante nest pas
continue, mais discrte, en introduisant le facteur R
dot
, qui reprsente la portion de surface
couverte par les Si-NCs. Ce facteur introduit une pondration dans linfluence des charges
piges sur la tension de seuil de la cellule :
2
C
R Q
V V
dot FG
init
th th
=
quation IV-11
Le produit
dot
R
FG
Q tient compte de la densit de charge effective. Les charges ne sont pas
considres comme donnant lieu une densit discrtement rpartie au-dessus du canal du
transistor, mais comme une densit de charge uniformment rpartie au-dessus du canal. Cette
expression trouve sa justification thorique partir de lanalyse des fluctuations du courant de
drain au cours du chargement dans des piges, comme cela a t fait prcdemment pour la
modlisation du signal RTS (Random Telegraph Signal) [Roux92].
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 158 -
IV.2.1 Rsultats des simulations avec le modle de la quasi-grille
flottante
IV.2.1.1 Effacement Fowler-Nordheim
Nous avons dabord ralis des simulations des dynamiques deffacement de la cellule
mmoire nanocristaux de silicium afin de mieux comprendre les mesures prsentes dans le
chapitre III. Ces modlisations ont permis de cerner linfluence des paisseurs de loxyde
tunnel et de contrle, ainsi que linfluence du taux de couverture des Si-NCs. Enfin, nous
avons compar les dynamiques deffacement dune Flash standard et dune mmoire Si-NCs.

IV.2.1.1.A Influence de lpaisseur de loxyde tunnel
Nous allons ici tudier linfluence de lpaisseur de loxyde tunnel sur leffacement.
Pour cela, nous avons reprsent les diagrammes de bande obtenus avec le modle de la
quasi-grille flottante pour trois paisseurs doxydes tunnel (4 nm, 5 nm et 6 nm) t=0 (Fig.
IV-2(a)) et t=10s (Fig. IV-2(b)). Les courants dans loxyde tunnel (Fig. IV-2(c)) et dans le
HTO (Fig. IV-2(d)) au cours de leffacement sont galement reprsents.
Le fait de diminuer lpaisseur de loxyde tunnel se traduit par une augmentation du champ
lectrique initial dans celui-ci (Fig. IV-2(a)), et donc une augmentation du courant travers
loxyde tunnel au dbut de leffacement (Fig. IV-2(c)), do un effacement plus rapide. Les
Si-NCs se vident de leur lectrons, le courant J
tun
diminue et partir dun certain temps
(~10s ici), on observe que le courant dans loxyde tunnel est identique quelque soit
lpaisseur de loxyde tunnel (le champ lectrique dans loxyde tunnel tant le mme Fig.
IV-2(b)). Si on observe les diagrammes de bande aprs 10 s deffacement, on remarque que
la diminution de lpaisseur de loxyde tunnel entrane galement une augmentation du champ
lectrique dans le HTO. Ceci induit une augmentation du courant dans le HTO qui permet
datteindre lquilibre entre les courants J
tun
et J
HTO
plus rapidement. Il faut noter que le
courant J
HTO
reste toutefois trs infrieur au courant J
tun
jusquaux temps les plus levs et
que lon a donc bien un effacement des Si-NCs.







t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 159 -
Substrat Si
Oxyde
tunnel
Si-NC
e
- HTO
Grille de
contrle
t
tun

t = 0
t=10 s
Substrat Si
Oxyde
tunnel
Si-NC
HTO
Grille de
contrle
t
tun


(a) (b)
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
10
5
|
J
t
u
n
|

(
A
/
m

)
10
-1
10
1
10
-3
10
3
t
tun


10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
10
-2
10
-6
10
-14
10
-18
10
-10
10
-22
10
2
10
6
6 nm
5 nm
4 nm
|
J
H
T
O
|

(
A
/
m

)

(c) (d)
Fig. IV-2 : Diagramme des bandes de conduction en nergie de lempilement de grille avec Vg=-14 V, t=0 (a)
et t=10s (b), pour trois paisseurs doxyde tunnel (4 nm, 5 nm et 6 nm). Pour des raisons de clart, nous avons
fait lapproximation dun potentiel constant dans les nanocristaux dans les diagrammes de bande. Courants au
cours de leffacement dans loxyde tunnel (c) et dans le HTO de contrle (d) pour les trois paisseurs doxyde
tunnel.



Dans le chapitre III, nous avons montr que diminuer lpaisseur de loxyde tunnel
permettait daugmenter la vitesse deffacement en mode Fowler-Nordheim. Nous avons
effectues les simulations correspondant aux mesures montres dans le chapitre III. Les Fig.
IV-3(a)-(b) et Fig. IV-3(c)-(d) montrent la comparaison mesures-simulations pour diffrentes
paisseurs nominales doxyde tunnel (4 nm/5 nm et 5 nm/6 nm). On peut voir quun bon
accord est obtenu entre les simulations et les mesures. On observe bien un effacement plus
rapide pour les oxydes tunnel plus fins.











t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 160 -



Modle
Mesures
V
g
=-10 V
V
g
=-12 V
V
g
=-14 V
V
g
=-16 V
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
t
tun
=4 nm
0
1
2
3
4
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
0
1
2
3
4
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
Modle
Mesures
V
g
=-10 V
V
g
=-12 V
V
g
=-14 V
V
g
=-16 V
t
tun
=5 nm
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)

(a) (b)
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
0,5
1,5
2,5
3,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Mesures
Modle
V
g
=-12 V
V
g
=-16 V
V
g
=-14 V
t
tun
=5 nm

10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
0,5
1,5
2,5
3,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Mesures
Modle
V
g
=-12 V
V
g
=-16 V
V
g
=-14 V
t
tun
=6 nm

(c) (d)
0
1
2
3
4
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
V
g
=-10 V
V
g
=-12 V
V
g
=-14 V
V
g
=-16 V
5 nm 4 nm

10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
0,5
1,5
2,5
3,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
V
g
=-12 V
V
g
=-16 V
V
g
=-14 V
t
tun
=5 nm
t
tun
=6 nm

(e) (f)
Fig. IV-3 : Comparaison des dynamiques deffacement en Fowler-Nordheim mesures et simules avec le
modle de la quasi-grille flottante pour diffrentes paisseurs doxyde tunnel (paisseurs nominales des
dispositifs : 4 nm (a), 5 nm (b)-(c) et 6 nm (d) ((a)/(b) et (c)/(d) correspondent deux lots diffrents) ;
paisseurs choisies pour les simulations : (a) 4,2 nm, (b) 4,5 nm ; (c) 5,4 nm, (d) 6,2 nm et diffrentes tensions
de grille deffacement. Dynamiques deffacement simules pour diffrentes paisseurs nominales doxyde
tunnel (4 nm et 5 nm (e), 5 nm et 6 nm (f)).
(a), (b), (e) : t
HTO
=10 nm,
dot
=5 nm, R
dot
0,15. (c), (d), (f) : t
HTO
=10 nm,
dot
=6,5 nm, R
dot
0,25.




t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 161 -
IV.2.1.1.B Influence de lpaisseur du HTO de contrle
Comme prcdemment, nous avons reprsent les diagrammes des bandes de
conduction de la cellule mmoire obtenus avec le modle de la quasi-grille flottante au cours
de leffacement, pour trois paisseurs de HTO (10 nm, 12 nm et 14 nm) t=0 (Fig. IV-5(a))
et t=100s (Fig. IV-5 (b)), ainsi que les courants dans loxyde tunnel (Fig. IV-5 (c)) et dans
le HTO (Fig. IV-5 (d)).
On sait que la diminution de lpaisseur du dilectrique de contrle permet daugmenter le
couplage entre les Si-NCs et la grille de contrle. A t=0, laugmentation du couplage permet
daugmenter le champ lectrique dans loxyde tunnel (Fig. IV-5(a)). Le courant dans loxyde
tunnel est donc plus lev au dbut de leffacement (Fig. IV-5(c)), le champ dans le HTO
tant le mme pour les diffrentes paisseurs de HTO (Fig. IV-5(a)). Les Si-NCs intgrs
avec le HTO le plus fin vont donc se dcharger plus rapidement. A partir dun certain temps
(~100 s ici), on constate que le potentiel dans les Si-NCs est identique et que le courant J
tun

atteint une valeur identique quelque soit lpaisseur de loxyde HTO (Fig. IV-5(b)). La
diminution de lpaisseur du HTO se traduit alors par une augmentation du champ lectrique
dans le HTO (Fig. IV-5 (b)). Ceci induit une augmentation du courant dans le HTO qui
permet datteindre lquilibre entre les courants J
tun
et J
HTO
plus rapidement (Fig. IV-5 (d)). Il
faut noter encore une fois, que le courant J
HTO
reste toutefois ngligeable par rapport au
courant J
tun
jusquaux temps les plus levs et que lon a donc bien un effacement des Si-NCs.

Substrat Si
Oxyde
tunnel
Si-
NC
HTO
Grille de
contrle
t
HTO

e
-
t = 0
Substrat Si
Oxyde
tunnel
Si-NC
HTO
Grille de
contrle
t = 100 s
t
HTO


(a) (b)
10
5
|
J
t
u
n
|

(
A
/
m

)
10
-1
10
1
10
-3
10
3
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
t
HT0


10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
10
1
10
-1
10
-5
10
-7
10
-3
10
-12
10
3
10
5
|
J
H
T
O
|

(
A
/
m

)
10
-9
14 nm
12 nm
10 nm

(c) (d)
Fig. IV-4 : Diagramme des bandes de conduction en nergie des lempilement de grille de la cellule mmoire
correspondant Vg=-16 V, t=0 (a) et t=100s (b), pour trois paisseurs de HTO (10 nm, 12 nm et 14 nm).
Courants au cours de leffacement dans loxyde tunnel (c) et dans le HTO de contrle (d) pour les trois
paisseurs de HTO.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 162 -
Nous avons galement simul leffacement Fowler-Nordheim pour trois paisseurs de
HTO diffrentes (10 nm, 12 nm et 14 nm). Les Fig. IV-5(a)-(b)-(c) montrent une
comparaison entre simulations et mesures. Encore une fois le modle de la quasi-grille
flottante permet de reproduire correctement les dynamiques deffacement pour les trois
paisseurs de HTO et pour des tensions de grille diffrentes. Les caractristiques simules Fig.
IV-5(d)-(e) montrent bien que plus lpaisseur de HTO est faible, plus leffacement est rapide.
0,5
1,5
2,5
3,5
V
g
=-12 V
V
g
=-16 V
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Mesures
Modle
t
HTO
=10 nm
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
Mesures
Modle
V
g
=-12 V
V
g
=-16 V
0,5
1,5
2,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
t
HTO
=12 nm

(a) (b)
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
0,5
1,5
2,5
3,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Mesures
Modle
V
g
=-12 V
V
g
=-16 V
t
HTO
=14nm

(c)
t
HTO
=10 nm
t
HTO
=12 nm
t
HTO
=14 nm
V
g
=-12 V
0,5
1,5
2,5
3,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1

0,5
1,5
2,5
3,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
V
g
=-16 V
t
HTO
=10 nm
t
HTO
=12 nm
t
HTO
=14 nm

(d) (e)
Fig. IV-5 : Comparaison des dynamiques deffacement en Fowler-Nordheim mesures et simules (avec le
modle de la quasi-grille flottante) pour diffrentes paisseurs de HTO (10 nm (a), 12 nm (b) et 14 nm (c)) et
diffrentes tensions de grille deffacement. Dynamiques deffacement simules pour diffrentes paisseurs de
HTO (10 nm, 12 nm et 14 nm) et diffrentes tensions de grille deffacement (-12 V (d) et -16 V (e)). t
tun
5 nm,

dot
=6.5 nm, R
dot
0,25.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 163 -
IV.2.1.1.C Influence du taux de couverture des nanocristaux de silicium
Dans le Chapitre III, nous avons montr que plus les Si-NCs taient petits, plus
leffacement tait rapide. Comme le montre la Fig. IV-6, ce phnomne peut tre
correctement simul grce au modle de la quasi-grille flottante.
Afin de comprendre linfluence de la taille des Si-NCs, nous avons reprsent dans un
premier temps sur la Fig. IV-7 le diagramme des bandes ( t=0) correspondant la Fig.
IV-6(c). Il faut prciser encore une fois que nous avons pris en compte laugmentation de la
taille des Si-NCs par une augmentation du taux de couverture R
dot
. On voit clairement que
pour les Si-NCs de plus petit diamtre, le champ lectrique dans loxyde tunnel est plus lev,
ce qui permet un effacement plus rapide.


0
0,5
1
1,5
2
2,5
3
3,5
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Modle
Mesures

dot
=4 nm (R
dot
=11 %)
Vg=-10 V

dot
=6,5 nm (R
dot
=25 %)

dot
=8 nm (R
dot
=34 %)
0
0,5
1
1,5
2
2,5
3
3,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
Modle
Mesures
Vg=-12 V

dot
=4 nm (R
dot
=11 %)

dot
=6,5 nm (R
dot
=25 %)

dot
=8 nm (R
dot
=34 %)

(a) (b)
Modle
Mesures
Vg=-14 V
0
0,5
1
1,5
2
2,5
3
3,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1

dot
=4 nm (R
dot
=11 %)

dot
=6,5 nm (R
dot
=25 %)

dot
=8 nm (R
dot
=34 %)
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
Modle
Mesures
Vg=-16 V
0
0,5
1
1,5
2
2,5
3
3,5

dot
=4 nm (R
dot
=11 %)

dot
=6,5 nm (R
dot
=25 %)

dot
=8 nm (R
dot
=34 %)

(c) (d)
Fig. IV-6 : Comparaison des dynamiques deffacement en Fowler-Nordheim mesures et simules (avec le
modle de la quasi-grille flottante) pour diffrentes tailles de Si-NCs (4 nm (R
dot
=11%), 6,5 nm (R
dot
=25%) et
8 nm (R
dot
=34%)) et diffrentes tensions de grille deffacement (-10 V (a), -12 V (b), -14 V (c) et -16 V (d)).
t
tun
5 nm, t
HTO
10 nm.




t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 164 -
Oxyde
tunnel
Si-NC
Substrat Si
HTO
Grille de
contrle
4 nm
6,5 nm
8 nm

Fig. IV-7 : Diagramme des bandes de conduction de lempilement de grille t=0 et Vg=-14 V pour trois tailles
de Si-NCs (4 nm, 6,5 nm et 8 nm), correspondant des taux de couverture R
dot
diffrents (respectivement
11% ; 25% et 34%).

Le fait de diminuer le taux de couverture R
dot
permet daugmenter la vitesse deffacement
(Fig. IV-8(a)) en augmentant le champ dans loxyde tunnel (Fig. IV-8(b)). En effet, la mme
quantit de charge est stocke sur une plus petite surface ; le champ lectrique est donc
localement plus fort.

10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
0
0,5
1
1,5
2
2,5
3
3,5
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
R
dot
=11 %
R
dot
=34 %
R
dot
=25 %
Vg=-14 V

dot
=6,5 nm
Oxyde
tunnel
Si-NC
Substrat Si
HTO
Grille de
contrle
Rdot=0,11
Rdot=0,25
Rdot=0,34

(a) (b)
Fig. IV-8 : (a) Dynamiques deffacement simules pour des Si-NCs avec diffrents taux de couverture (11% ;
25% et 34%) et un diamtre identique (6,5 nm) et diagramme des bandes de conduction de lempilement de
grille correspondant t=0 (b). t
tun
5 nm, t
HTO
=10 nm.

IV.2.1.1.D Comparaison avec la Flash standard
Le modle de la quasi-grille flottante permet galement de simuler leffacement de la
cellule grille flottante continue (Fig. IV-9(a)) en prenant un taux de couverture de 100 % et
en tenant compte du couplage grille flottante/grille de contrle qui est 2 2,5 fois plus lev
par rapport aux Si-NCs.
Nous avons prcdemment compar les dynamiques deffacement de la cellule Si-NCs et
grille flottante continue crites dans les conditions standard (Vg=8 V, Vd=3,75 V, Vb=-1,5 V,
Vs= 0V, t= 10 s) (Figure III-3 du paragraphe III.2.1.2, chapitre III). Or, conditions de
programmation identiques, la fentre de programmation de la Flash est plus leve que celle
des Si-NCs. Nous avons donc effectu une simulation de la Flash standard avec une fentre de
programmation identique celle du dispositif Si-NCs (Fig. IV-9(b)).
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 165 -
.
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
-3
-1
0
1
3
5
7
Simulation
Mesure
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
1

-2
-1
0
1
2
3
4
V
t
h
e
f
f
a
c

-
V
t
h
i
n
i
t
(
V
)
10
-6
10
-5
10
-4
10
-3
Temps (s)
10
-2
10
-1
Grille flottante continue
Simulation
Si-NCs
Mesure

(a) (b)
Fig. IV-9 : (a) : Comparaison des dynamiques deffacement en Fowler-Nordheim (Vg=-16 V) mesures et
simules (avec le modle de la quasi-grille flottante) de la cellule grille flottante continue. (b) : Comparaison
des dynamiques deffacement (Vg=-16 V) dune cellule Si-NCs (t
tun
=5 nm, t
HTO
=10 nm,
dot
=5 nm,
R
dot
0,15) et dune grille flottante continue fentre de programmation identique.

Pour atteindre la tension de seuil initiale, on constate quil faut presque deux dcades de
temps supplmentaires la Flash standard par rapport la cellule Si-NCs. Il faut bien sr
souligner que la vitesse deffacement du dispositif Si-NCs dpend, comme on la montr
prcdemment, de plusieurs paramtres technologiques (paisseur de loxyde tunnel, du HTO,
taux de couverture des Si-NCs). La diffrence de temps deffacement entre les deux
dispositifs dpend donc des paramtres de la cellule Si-NCs.

IV.2.1.2 Gate disturb
Comme nous lavons voqu dans le chapitre prcdent, lutilisation dun HTO
relativement fin peut conduire des problmes de gate disturb . Pendant la lecture dune
cellule crite, une tension positive est applique sur la grille. De plus, le fait que les Si-NCs
soient chargs conduit une augmentation du champ lectrique dans le HTO qui peut
conduire une fuite des lectrons des Si-NCs vers la grille de contrle par effet tunnel
Fowler-Nordheim (Fig. IV-10(a)) et donc leffacement de la cellule. Nous avons donc
simul le phnomne de gate disturb grce au modle de la quasi-grille flottante. Comme
le montrent les Fig. IV-10(b)-(c), le modle permet de prdire correctement la variation de la
tension de seuil au cours du disturb pour diffrentes tensions de grille et diffrentes
paisseurs de HTO.
Linfluence de la tension de grille est illustre sur le diagramme de la Fig. IV-10(a). On peut
voir que plus la tension de grille est leve, plus le champ lectrique dans le HTO est fort, ce
qui conduit une fuite plus rapide des lectrons vers la grille de contrle.
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 166 -
Oxyde
tunnel
Si-NC
e
-
Substrat Si
HTO
Grille de
contrle
Vg=6 V
Vg=8 V
Vg=10 V

(a)
10
-5
10
-3
10
-1
10
1
10
3
Temps de lecture (s)
Modle
Mesures
HTO 8 nm
Vg=0 V
V
g
=
6
V
V
g
=
8
V
V
g
=
1
0

V
V
t
h
-
V
t
h
i
n
i
t
(
V
)
0
1
2
3
4

1
10
-5
10
-3
10
-1
10
1
10
3
Modle
Mesures
HTO 10 nm
Vg=0 V
V
g
=
6

V
V
g
=
8

V
V
g
=
1
0

V
Temps de lecture (s)
0
2
3
4
V
t
h
-
V
t
h
i
n
i
t
(
V
)

(b) (c)
Fig. IV-10 : (a) : Diagramme des bandes de conduction de lempilement de grille pour diffrentes tensions de
lectures t=0. Comparaison de la variation de la tension de seuil au cours du gate disturb mesure et
simule (avec le modle de la quasi-grille flottante) pour diffrentes tensions de grille et deux paisseurs de
HTO (8 nm (a) et 10 nm (b)). t
tun
4 nm,
dot
=5 nm, R
dot
0,15.



Ensuite nous nous sommes intresss linfluence de lpaisseur du HTO. La Fig.
IV-11(a) montre la comparaison entre les simulations et les mesures de gate
disturb acclr pour trois paisseurs de HTO. On obtient un bon accord entre les
caractristiques simules et les mesures. Plus le HTO est fin, plus la perte de charge est rapide.
En effet, le diagramme des bandes de la Fig. IV-11(b) montre que le champ lectrique initial
dans le HTO est dautant plus lev que le HTO est fin.





t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 167 -
0,5
1,5
2,5
3,5
4,5
10
-5
10
-3
10
-1
10
1
10
3
Temps de lecture (s)
V
t
h
-
V
t
h
i
n
i
t
(
V
)
HTO 14 nm
HTO 12 nm
HTO 10 nm
Modle
Mesures
Vg=8 V

(a)
oxyde
tunnel
HTO
Si-NC
10 nm
12 nm
14 nm
Grille
de contrle
substrat Si

(b)
Fig. IV-11 : (a) : Comparaison de la variation de la tension de seuil au cours dun gate disturb acclr
(Vg=8 V) mesure et simule (avec le modle de la quasi-grille flottante) pour diffrentes paisseurs de HTO
(10 nm, 12 nm et 14 nm). t
tun
5 nm,
dot
=6,5 nm, R
dot
0,25. (b) Diagramme des bandes de conduction de
lempilement de grille t=0.


Finalement, nous avons utilis le modle de la quasi-grille flottante, calibr sur les
mesures de la Fig. IV-11(a) pour prdire la diminution de la tension de seuil aprs 10 ans
dans des conditions de gate disturb ralistes. Ces conditions correspondent aux
distributions standards prsentes dans le chapitre III (Fig. IV-12(a) : V
th
-V
thinitial
=3 V et
Vg
lecture
=4,5 V ; Fig. IV-12(b) : V
th
-V
thinitial
=4 V et Vg
lecture
=5 V). Dans le premier cas, le
modle prdit quun HTO de 12 nm au minimum est ncessaire pour minimiser leffet du
gate disturb au bout de 10 ans. Dans le second cas, la fentre de programmation plus
leve implique une tension de lecture plus grande, et par consquent une perte de charge plus
rapide. Cest pourquoi dans ce cas il est ncessaire dutiliser un HTO plus pais.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 168 -
10
-4
10
-1
10
2
10
5
10
8
0
1
2
3
Temps de lecture (s)
HTO 8 nm
HTO 10 nm
HTO 12 nm
10 ans
V
t
h
-
V
t
h
i
n
i
t
(
V
)

Temps de lecture (s)
V
t
h
-
V
t
h
i
n
i
t
(
V
)
-7
10
-4
10
-1
10
2
10
5
10
8
0
1
2
3
4
HTO 8 nm
HTO 10 nm
HTO 12 nm
HTO 14 nm
10 ans

(a) (b)
Fig. IV-12 : Simulations du gate disturb pour diffrentes paisseurs de HTO. (a) V
th
-V
thinitial
=3 V et
Vg
lecture
=4,5 V, ce qui correspond aux conditions de la Figure III-31 paragraphe III.3.3 du chapitre III.
(b) : V
th
-V
thinitial
=4 V et Vg
lecture
=5 V, ce qui correspond aux conditions de la figure Figure III-32(b) paragraphe
III.3.3 du chapitre III obtenues avec un temps dcriture plus long.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 169 -
IV.3 Ecriture par porteurs chauds
La thorie des porteurs chauds a commenc tre dveloppe la fin des annes 70
pour les questions de fiabilit du transistor MOS, puis les modles ont t appliqus aux
mmoires non volatiles, notamment aux EEPROM, vers 1990. Aujourdhui, avec lapparition
des mmoires sites de pigeage discrets, la modlisation de linjection des lectrons chauds
demande des rvisions ultrieures. En effet, la localisation de la charge injecte devient un
nouveau paramtre prendre en compte.


IV.3.1 Etude de la localisation de la charge dans une cellule
mmoire nanocristaux de silicium

IV.3.1.1 Introduction
Dans le cas dune mmoire grille flottante continue, la charge injecte au niveau du
drain lors dune criture par porteurs chauds se redistribue presque instantanment et
uniformment dans la grille flottante. Au contraire, dans le cas dune mmoire piges
discrets, la charge injecte prs du drain reste localise au-dessus de la jonction canal/drain
(Fig. IV-13). Ce phnomne requiert une tude approfondie en vue de loptimisation des
performances de la cellule mmoire. Rcemment, linjection des porteurs chauds a t tudie
dans le cas des mmoires ayant du nitrure comme couche de stockage [Ingrosso02]
[Hagenbeck04] [Sun04] [Hagenbeck06] [Tempel06]. Des simulations de linjection en
fonction des conditions de programmation ont t ralises, en particulier pour les dispositifs
de type NROM. Il a galement t montr que lutilisation dun modle de transport prenant
en compte lnergie des porteurs tait ncessaire pour simuler correctement le courant
dinjection (Fig. IV-14).
Nous allons dans cette partie sattacher la comprhension de la localisation de la charge
dans les dispositifs Si-NCs, aussi bien dun point de vue exprimental que thorique.
Nitrure
Oxyde
Oxyde
Rgion de la
charge pige
Distribution des
charges piges

Fig. IV-13 : Reprsentation de la charge pige dans une cellule de type SONOS aprs une criture par porteurs
chauds [Sun04] [Hagenbeck04].

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 170 -
Coordonne latrale (m)
D
e
n
s
i
t

d
u

c
o
u
r
a
n
t

d

i
n
j
e
c
t
i
o
n

(
A
/
c
m

)
Canal
n+
jonction
Simulation Monte Carlo
Drive-diffusion
Hydrosynamique

Fig. IV-14 : Simulation de la programmation avec le modle de llectron chanceux et diffrents modles de
transport et simulations Monte Carlo. Vd = 4 V, Vg = 9 V, Vs = Vb=0 V [Hagenbeck04].

IV.3.1.2 Dispositifs dtude
Des tests lectriques ont t raliss sur des cellules mmoires Si-NCs LPCVD de
diamtre moyen 5 nm et de densit environ 10
12
cm
-2
(valeurs nominales). Les paramtres de
la cellule sont dtaills dans la Fig. IV-15.

Des simulations TCAD de ce dispositif ont t ralises avec les outils commerciaux Silvaco
[Silvaco]. Le logiciel Athena permet de simuler la fabrication de la cellule (dpts, gravure,
implantations) et le logiciel Atlas permet de simuler les caractristiques lectriques de la
cellule. Le dispositif 2D simul est reprsent dans la Fig. IV-16. La simulation de la
fabrication de la cellule a t ralise en utilisant des paramtres (paisseurs, implantations,
dimensions) les plus proches de la ralit. Les nanocristaux ont t supposs uniformment
rpartis le long du canal. On fait de plus lapproximation que les nanocristaux soient des
carrs mtalliques de 5 nm de diamtre, avec une densit surfacique de 10
12
cm
-2
.

PolySi N+
Substrat Si
HTO 10 nm HTO 10 nm
SiO
2
Drain
Source
SiO
2
4 nm SiO
2
4 nm
Drain
L=0.23m
W=0.16m

Fig. IV-15 : Schma du dispositif mmoire Si-NCs tudi. Insert : Image MEB des Si-NCs.

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 171 -
IV.3.1.3 Simulations lectrostatiques
Nous avons dabord tudi linfluence de la longueur de la zone charge sur la fentre
de programmation de la cellule. Nous avons ralis des simulations lectriques de dispositifs
mmoires avec diffrentes longueurs charges, depuis le drain et stendant vers le canal (Fig.
IV-17). On voit que la fentre de programmation sature avant que toute la longueur du canal
ne soit couverte. Pour une cellule de 0,23 m de longueur, la tension de seuil sature partir
dune longueur de la zone charge de 150 nm. La valeur de la fentre de programmation
saturation dpend linairement du nombre dlectrons par nanocrystal. Dans des mmoires
Si-NCs, il nest donc pas ncessaire de charger les nanocristaux sur toute la longueur du canal
pour obtenir la fentre de programmation maximale. On remarque cependant quentre 50 nm
et 150 nm de longueur charge, la fentre de programmation peut augmenter de plusieurs
volts. Il est donc important doptimiser les conditions de programmation afin datteindre une
fentre la plus grande possible.

Source Drain
Control
Gate
Polysilicon
Si-Bulk
SiO
2
NC
NC
Source Drain
Control
Gate
Polysilicon
Si-Bulk
SiO
2
NC
NC
Source Drain
Grille de
Contrle
Poly-Si
Substrat Si
SiO
2
NC
NC
lectrodes mtalliques

Fig. IV-16 : Structure 2D simule.

50nm
SOURCE DRAIN
150nm
SOURCE DRAIN
0
1
2
3
4
0 50 100 150 200 250
Longueur de la zone charge depuis le drain (nm)
1 e
-
/NC
2 e
-
/NC
3 e
-
/NC
5 e
-
/NC
8 e
-
/NC
0 50 100 150 200 250
V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)
1 e
-
/NC
2 e
-
/NC
3 e
-
/NC
5 e
-
/NC
8 e
-
/NC

Fig. IV-17 : Fentre de programmation simule en fonction de la longueur de la zone charge et pour diffrents
nombres dlectrons par nanocrystal charg. Lecture : V
ds
=1 V

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 172 -
IV.3.1.4 Simulations dynamiques de lcriture par lectrons chauds et
interprtation des donnes exprimentales
IV.3.1.4.A Simulations TCAD
Dans un premier temps, nous avons compar les deux modles de transport dans le
canal drive-diffusion [Selberherr84] et energy-balance [Stratton62] [Stratton72].
Le modle energy-balance, contrairement celui de drive-diffusion, permet daccder
lnergie des porteurs. Pour cela, nous avons compar lcriture par porteurs chauds sur la
structure NCs (Fig. IV-16) et sur une structure grille flottante continue, ayant les mmes
caractristiques technologiques, en termes dpaisseurs des oxydes et dimplants (Fig. IV-18).
Le modle choisi pour le calcul du courant dinjection est le modle de llectron chanceux
(Annexe 2) [Tam84], car il permet dobtenir des rsultats qualitatifs avec des temps de
calcul raisonnables. Les outils proposent galement un deuxime modle, appel
Concannon [Concannon95]. Ce modle permet une meilleure prise en compte des effets
non locaux, mais les temps de calcul requis augmentent de manire significative.
La Fig. IV-19 reprsente une coupe du potentiel le long des nanocristaux. Chaque palier
correspond au potentiel dun nanocrystal (suppos mtallique). Plus le palier est bas, plus le
nanocrystal est charg.

La simulation de lcriture par lectrons chauds a t ralise en utilisant les deux modles de
transport drive-diffusion et energy balance pour les structures grille flottante
continue et NCs. Le champ lectrique dans les structures a t reprsent aprs criture sur
les Fig. IV-20(a)-(b). On remarque quavec la grille flottante continue, le champ lectrique
dans loxyde de contrle est uniforme, ce qui nest pas le cas avec les nanocristaux, cause de
la localisation de la charge au niveau de la jonction drain. Ensuite, nous avons ralis une
coupe du potentiel le long de la grille flottante (Fig. IV-20(c)) et des NCs (Fig. IV-20(d))
aprs criture. On montre clairement la localisation des lectrons dans les NCs situs au
niveau de la jonction drain, contrairement la structure grille flottante continue qui prsente
un potentiel constant le long du canal. De plus, on constate que dans le cas de la grille
flottante continue, le potentiel (et donc la fentre de programmation de la cellule) (Fig.
IV-20(e)) sont identiques quelque soit le modle de transport utilis. Au contraire, avec la
structure NCs, on observe que le modle de transport a une influence sur la rpartition de la
charge (Fig. IV-20(d)) et les fentres de programmation rsultantes sont trs diffrentes (Fig.
IV-20(f)). En effet, dans le cas de la cellule standard, une fois injecte, la charge se rpartit
uniformment dans la grille flottante et la localisation du pic dinjection na donc pas
dinfluence. Dans le cas des cellules NCs, les lectrons restant localiss au niveau de la
jonction, la position du pic dinjection et la forme du courant dinjection deviennent des
paramtres cruciaux. Il est donc ncessaire dutiliser un modle de transport de type energy
balance .
Ceci dmontre bien que la localisation de la charge est un point essentiel pour les mmoires
nanocristaux en vue de leur optimisation.
t
e
l
-
0
0
4
0
8
8
1
3
,

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n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 173 -







Control
Gate
Source
Grille de
Contrle
Drain
Substrat Si
SiO
2
Grille flottante

Fig. IV-18 : Structure 2D grille flottante continue simule.







Jonction Drain
Canal
0,02 0,04 0,06 0,08 0,10
-0,5
0,0
0,5
1,0
1,5
P
o
t
e
n
t
i
e
l
(
V
)
Coordonnes latrales (m)

Fig. IV-19 : Coupe du potentiel le long des nanocristaux. Un palier reprsente le potentiel dans un nanocrystal.






t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 174 -

0,02 0,04 0,06 0,1
Microns
-0,02
0
0,01
0,02
M
i
c
r
o
n
s
-0,01
Energy Balance
Drain Channel
Floating Gate Floating Gate
0,08
M
i
c
r
o
n
s
Drain Canal
Grille flottante
0,02 0,04 0,06 0,08
-0,02
0
0,01
0,02
-0,01
Channel
EnergyBalance
Drain
0,1
M
i
c
r
o
n
s
Microns
Canal Drain
Grille de contrle
Oxyde de contrle
Oxyde tunnel
Grille de contrle
Oxyde de contrle
Oxyde tunnel
Coupe
du potentiel

(a) (b)
1
1,5
2
2,5
3
3,5
4
0,02 0,04 0,06 0,08 0,1
Coordonnes latrales (m)
P
o
t
e
n
t
i
e
l
(
V
)
Drive-Diffusion
Energy Balance
Canal
Jonction
drain

Microns
0
1
2
3
4
5
6
0,02 0,04 0,06 0,08 0,1
P
o
t
e
n
t
i
e
l
(
V
)
EnergyBalance
5
Balance
Canal
Jonction
drain
Drive-Diffusion
Coordonnes latrales (m)

(c) (d)
10
-15
10
-13
10
-11
10
-9
10
-7
10
-5
10
-3
0 2 4 6 8
Vierge
Energy
Tension de grille (V)
C
o
u
r
a
n
t

d
e

d
r
a
i
n

(
A
)
Drive-Diffusion
Grille flottante continue
Balance

Vierge
Drive-Diffusion
Energy Balance
10
-15
10
-13
10
-11
10
-9
10
-7
10
-5
10
-3
C
o
u
r
a
n
t

d
e

d
r
a
i
n

(
A
)
0 2 4 6 8
Tension de grille (V)
NCs

(e) (f)
Fig. IV-20 : Simulation de lcriture par porteurs chauds (Vg=8 V, Vd=4 V, Vb=Vs=0 V, t=10 s) sur des
dispositifs 2D grille flottante continue et NCs en fonction du modle de transport (drive-diffusion et energy-
balance). Champ lectrique dans les structures grille flottante continue (a) et NCs (b) aprs criture. Coupe
du potentiel dans la grille flottante (c) et les NCs (d) chargs. Id-Vg simules de la structure grille flottante
continue (e) et NCs (f) avant et aprs criture. Lecture : Id=10
-7
A et V
ds
=0,5 V.

Nous avons ensuite tudi linfluence des paramtres lectriques (tensions et temps
dcriture) sur la localisation de la charge.
Dans un premier temps, des simulations TCAD de lcriture par lectrons ont t effectues
pour diffrentes tensions de grille et temps dcriture. On peut voir les caractristiques Id-Vg
simules vierges et aprs criture sur les Fig. IV-21(a)-(c). Lutilisation du modle de
llectron chanceux coupl au modle de transport energy balance permet dobtenir un
bon accord entre les mesures et les simulations (Fig. IV-21(a)-(c)).
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 175 -
10
-3
0 2 4 6 8
Vierge
Vg=6 V
Vg=8 V
Vg=10 V
Courbes simules
Tension de grille (V)
C
o
u
r
a
n
t

d
e

d
r
a
i
n

(
A
)
10
-5
10
-15
10
-13
10
-11
10
-7
10
-9

0
1
2
3
6 8 10
Simulation
Mesures
V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)
Tension de grille dcriture (V)

(a) (b)
0 2 4 6 8
Vierge
t=1 s
t =100 s
t=1ms
t=100 ms
10
-3
C
o
u
r
a
n
t

d
e

d
r
a
i
n

(
A
)
10
-5
10
-15
10
-13
10
-11
10
-7
10
-9
Tension de grille (V)
Courbes simules

0
1
2
3
10
-6
10
-5
10
-4
10
-3
10
-2
Temps dcriture (s)
V
t
h

c
r
i
t
-
V
t
h
i
n
i
t
(
V
)
Mesures
Simulation

(c) (d)
Fig. IV-21 : (a) Id-Vg simules du dispositif nanocristaux vierge et crit par injection dlectrons chauds en
fonction de la tension de grille applique pendant lcriture (Vd=5 V, Vb=Vs=0 V, t=10 s). (b) : Comparaison
entre les fentres de programmation simules correspondantes et les mesures. (c) Id-Vg simules du dispositif
nanocristaux vierge et crit par injection dlectrons chauds en fonction du temps dcriture (Vg=8, Vd=5 V,
Vb=Vs=0 V). (d) : Comparaison entre les fentres de programmation simules correspondantes et les mesures.
Lecture : V
ds
=0,5 V et Id=10
-7
A.

Ensuite, nous avons reprsent le champ lectrique et le potentiel dans les NCs aprs
criture pour diffrentes tensions de grille dcriture (Fig. IV-22). Lorsque la tension de grille
applique pendant lcriture augmente, le champ lectrique dans loxyde de contrle
augmente (Fig. IV-22(a)-(b)) et le potentiel dans les NCs diminue (Fig. IV-22(c)), ce qui
indique que la charge injecte augmente. Mais on voit clairement sur la Fig. IV-22(c) que la
rgion de localisation des lectrons injects reste la mme quelque soit la tension applique
sur la grille pendant lcriture.
Les mmes figures sont prsentes en fonction du temps dcriture (Fig. IV-23). On constate
galement une augmentation de la quantit de charge injecte lorsque le temps augmente,
mais la rgion de localisation change au cours du temps. En particulier, on observe sur la Fig.
IV-23(c) que la charge injecte se dcale en direction du canal. Ceci peut sexpliquer par le
fait que les lectrons qui sont progressivement injects dans les NCs modifient localement le
champ lectrique dans loxyde tunnel et dcalent le pic dinjection en direction du canal.
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 176 -
M
i
c
r
o
n
s
0,02 0,04 0,06 0,08
Microns
-0,02
0
0,01
0,02
-0,01
Channel
Vg
stress
= 6V
Drain
0,1
-
-
Canal
Vg
stress
= 6V
Drain
(1)

Channel
Vg
stress
= 10V
Drain Canal
Vg
stress
= 10V
Drain
(1)
0,02 0,04 0,06 0,08
Microns
0,1
M
i
c
r
o
n
s
-0,02
0
0,01
0,02
-0,01
-
-

(a) (b)
Jonction
Drain
Canal
0,02 0,04 0,06 0,08 0,10
-0,5
0
0,5
1,0
1,5
P
o
t
e
n
t
i
e
l
(
V
)
Coordonnes latrales (m)
V
g
=6V
V
g
=8V
V
g
=10V

(c)
Fig. IV-22 : Champ lectrique dans la structure simule pour diffrentes tensions de grille dcriture (Vg=6 V
(a) et Vg=10 V (b) tandis que Vd=5 V, Vs=Vb=0 V et t=10 s. (c) : Potentiel dans les nanocristaux selon la
coupe (1) aprs criture pour diffrentes tensions de grille dcriture.

M
i
c
r
o
n
s
Microns
-0,02
0
0,01
0,02
-0,01
Canal
t
stress
=10s
Drain
0,02 0,04 0,06 0,08 0,1
(1)

M
i
c
r
o
n
s
Microns
-0,02
0
0,01
0,02
-0,01
Channel
t
stress
=100ms
0,02 0,04 0,06 0,08 0,1
(1)
Drain
-
-
Canal
t
stress
=100ms
(1)
Drain
M
i
c
r
o
n
s
Microns

(a) (b)
Canal
0,02 0,04 0,06 0,08 0,10
-1
-0,5
0
0,5
1,0
1,5
P
o
t
e
n
t
i
e
l
(
V
)
10 s
1 ms
100 ms
Jonction
Drain
Coordonnes latrales (m)

(c)
Fig. IV-23 : Champ lectrique dans la structure simule pour diffrents temps dcriture (t=10 s (a) et
t=100 ms (b) tandis que Vg=10 V, Vd=3,5 V, Vs=Vb=0 V. (c) : Potentiel dans les nanocristaux selon la coupe
(1) aprs criture pour diffrents temps dcriture.
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 177 -
IV.3.1.4.B Modlisation analytique
Dans un deuxime temps, afin de confirmer et dapprofondir les rsultats obtenus par
les simulations TCAD, nous avons utilis un modle analytique dcrit en dtail dans
[Perniola06]. Ce modle est bas sur le calcul du potentiel de surface des cellules mmoires
sites de pigeage discrets. Il permet de comprendre le comportement lectrostatique des
mmoires sites de pigeage discrets et dobtenir une formule analytique de la pente sous le
seuil et de la tension de seuil des cellules.
La premire tape consiste calculer le potentiel de surface le long du canal dune cellule
vierge (Fig. IV-24(a)) :
) / L sinh(
) / y sinh(
) ( ) y (
L r S

=


[ ]
L L l
) / L sinh(
/ ) y L ( sinh
) (

+

quation IV-12
Avec 0 = y ( L y = ) : contact source (drain),
b s bi l
V V V + = ,
b d bi r
V V V + = , o V
bi
est le
potentiel intrinsque aux jonctions drain/substrat et source/substrat, V
s
: tension de source,
V
d
: tension de drain, V
b
: tension de substrat utilise pour la lecture des Id-Vg,
L
: Potentiel
de surface du canal long selon [Tsividis99].
Le paramtre est dfini de la faon suivante :

ox
dep eox Si
X t


quation IV-13
Avec t
eox
: paisseur quivalente de lempilement de grille, X
dep
: paisseur de la zone de
charge despace,
Si(ox)
: permittivit du silicium (de loxyde), : paramtre de fit
(normalement calibr en fittant le potentiel de surface de la cellule mmoire vierge avec des
simulations numriques).
Dans la seconde tape, on considre la cellule mmoire crite par porteurs chauds (Fig.
IV-24(b)). Leffet lectrostatique de la charge est pris en compte grce au principe de
superposition. La rgion charge localise prs du drain est suppose uniforme, tandis que le
reste de la rgion au-dessus du canal est non charge. Le paquet de charge est dcrit par le
biais de deux paramtres, la longueur effective charge L
2
et la densit de charge effective Q.
Le potentiel perturbateur
Sp
(Fig. IV-24(b)) est obtenu en intgrant les contributions
lmentaires le long des directions verticales x et longitudinales y [Landau84] :
) (
_
) y (
ox Si
Sp

+
= ( )

+
+ +
2 1
1
1
1
L L
L
m
t t
t
dx x ) ' y y ( ln ' dy

quation IV-14
Avec : densit de charge injecte par unit de volume - t
1
: paisseur de loxyde tunnel - t
m
:
hauteur de la rgion charge, L
1
=LL
2
. (Fig. IV-25).
Finalement, le potentiel de surface est :
Stot
=
S
+
Sp
.
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 178 -
S D
L
x
y
S

S D
L
S D
L
2
L
Q
L
2

Sp

(a) (b)
Fig. IV-24 : Potentiel de surface le long du canal dune cellule mmoire vierge (a) et crite par porteurs
chauds (b).

S D
L
2
t
1
t
2
L
t
m
x
y
S D
L
2
t
1
t
2
L
t
m
x
y

Fig. IV-25 : Paramtres intervenant dans le calcul du potentiel de surface total.

Nous avons utilis ce modle afin dextraire des informations sur la distribution de la
charge injecte lors de lcriture par porteurs chauds dans nos dispositifs Si-NCs, prsents
dans le paragraphe IV.3.1.2. Pour cela, des tests dcriture par lectrons chauds ont t
raliss en fonction des tensions et temps dcriture. La tension de seuil crite est lue en mode
direct ou forward (en appliquant Vd=1V et Vs=0V) et en mode inverse ou reverse (en
appliquant Vd=0V et Vs=1V). Lutilisation de ces deux modes de lecture est une particularit
des mmoires deux bits de type NROM, mais peut sappliquer toutes mmoires sites de
pigeage discrets. En effet, comme nous lavons montr prcdemment, pour ce type de
mmoire, la charge injecte lors de lcriture par porteurs chauds reste localise au-dessus de
la jonction drain. Dans ce cas, la tension de seuil lue en mode direct (V
thF
) est infrieure
celle lue en inverse (V
thR
) (Fig. IV-26). Cela peut se comprendre parce quau cours de la
lecture en mode direct, la charge est crante par le potentiel appliqu sur le drain, rduisant
son impact sur le potentiel du canal. Au contraire, la lecture en mode inverse est plus sensible
aux charges ngatives injectes au niveau du drain, qui font dcrotre plus fortement la
conduction dans le canal [Larcher02]. On comprend alors que lorsque la longueur du paquet
de charge augmente, la diffrence entre les tensions de seuil directe et inverse (V
RF
) diminue.
Les mesures effectues nous donnent les valeurs de la tension de seuil de la cellule vierge
(V
thinit
) et les valeurs de V
thF
et V
thR
pour les diffrentes conditions dcriture testes. Ces
valeurs nous permettent de dfinir deux paramtres V
thtot
=V
thR
-V
thinit
et V
RF
=V
thR
-V
thF
(Fig.
IV-26).

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 179 -
S D
V
B
V
D
V
S
V
G
Initiale Initiale
Lecture en
inverse
V
D
V
G
S D
V
B
V
S
S D
V
B
V
D
V
S
V
G
V
thtot
V
RF
3 4 5
10
-10
10
- 8
10
- 6
10
- 4
C
o
u
r
a
n
t

d
e

d
r
a
i
n

(
A
)
Tension de grille
2 1
Lecture en
direct

Fig. IV-26 : Illustration des modes de lecture direct et inverse dune mmoire sites de pigeage discrets.


De plus, partir du modle analytique, il est possible dobtenir un graphe reprsentant les
isocourbes de V
thtot
et V
RF
en fonction de la longueur effective charge L
2
et de la densit
de charge injecte Q. Sur ce graphe, en reportant les valeurs exprimentales de V
thtot
et V
RF
,
on obtient un point lintersection de deux isocourbes V
thtot
et V
RF
, partir duquel on peut
alors dduire les valeurs de Q et L
2
correspondantes (Fig. IV-27).


1
.7
8
10 20 30 40 50 60 70
1
2
3
4
5
6
7
8
9
10
1
.
7
8
1
.
7
8
1
.
8
6
1
.
8
6
1.86
2
.
5
5
2
.5
5
2.55
2
.
9
1
2
.9
1
2
.
9
9
2.99
2.99
1
.
0
9
1
.
0
9
1
.0
9
1
.
0
9
1
.
0
2
1
.
0
2
1
.0
2
1
.
0
2
1
.
0
2
0
.
7
5
0
.
7
5
0.75
0
.
7
5
0
.
7
5
0
.
6
4
0
.
6
4
0
.
6
4
0
.6
4
0
.
6
4
0
.
6
4
- 1.78

V
thtot
V
RF
Modle
D
e
n
s
i
t

d
e

c
h
a
r
g
e

(

1
0
1
2
c
m
-
2
)
Longueur effective charge L
2
(nm)
Mesure

Fig. IV-27 : Exemple disocourbes de V
thtot
(lignes continue) et V
RF
(lignes en pointills) obtenues partir du
modle analytique en fonction de la densit de charge Q et de la longueur effective charge L
2
. En reportant le
point de mesure sur ce graphe, on obtient les paramtres Q et L
2
correspondants.



t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 180 -
Nous avons donc effectu cette dmarche pour toutes nos mesures afin dobtenir une
description du paquet de charge inject (Q et L
2
) en fonction des conditions dcriture.
La Fig. IV-28 montre linfluence de la tension de grille dcriture. Les donnes
exprimentales (Fig. IV-28(a)) ont t reportes sur le graphe analytique (Fig. IV-28(b)). On
voit que lorsque la tension de grille augmente, la densit de charge Q augmente, tandis que la
longueur effective charge L
2
reste la mme. Ceci est en accord avec les rsultats de
simulation TCAD qui montraient que la rgion de localisation de la charge restait la mme.
Ensuite, linfluence du temps dcriture a t tudi. Les mesures de la Fig. IV-29(a)
reportes sur les isocourbes (Fig. IV-29(b)) montrent clairement que dans ce cas la longueur
de la zone charge augmente au cours du temps dcriture, ce qui revient dire quau cours
du temps, la charge devient moins localise et linjection est dcale en direction du canal.
Ceci confirme encore une fois les rsultats des simulations TCAD.
Enfin, nous avons tudi limpact dune polarisation ngative du substrat au cours de
lcriture. Les mesures montrent une large augmentation de la tension de seuil lorsque le
substrat est polaris ngativement, puis une saturation partir de -1,5 V (Fig. IV-30(a)). Le
graphe analytique coupl aux points de mesures (Fig. IV-30(b)) montre que la densit de
charge Q augmente fortement lorsque Vb diminue de 0 -1/-1,5 V, puis commence ensuite
saturer. On observe le mme comportement pour la longueur charge L
2
. Elle augmente
jusqu Vb=-1V, puis reste constante. Lorsque le substrat est polaris ngativement,
linjection a lieu sur une zone plus tendue en direction du canal. Ce rsultat est cohrent avec
la littrature qui dcrit le mcanisme dcriture CHISEL (mcanisme en jeu lorsque Vb<0 V).
Ce mcanisme fait intervenir des lectrons secondaires, qui sont injects sur une zone plus
tendue en direction du canal [Jungemann97] [Kencke98] [Ingrosso02] [Driussi04].

Mesures
V
RF
V
RF
V
RF
V
RF
V
RF
V
RF
Tension de grille (V)
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
6 8 10
2
3
4
6
5
Lecture en direct
Lecture en inverse

10 20 30 40 50 60 70
1
2
3
4
5
6
7
8
9
10
Longueur effective charge L
2
(nm)
D
e
n
s
i
t

d
e

c
h
a
r
g
e

(

1
0
1
2
c
m
-
2
)
1
.
4
8
1
.
4
8
1.48
2
.
2
4
2
.
2
4
2.24
2
.
5
8
2
.5
8
2.58
0
.
8
7
0
.
8
7
0
.
8
7
0
.87
0
.
8
7
0
.
8
7
1
.
0
9
1.09
1
.
1
6
1
.
1
6
Vg
stress
V
thtot
(V)
V
RF
(V)
6V
8V
10V
1.4
8
1
.
1
6
Mesures
Modle

(a) (b)
Fig. IV-28 : (a) : Tension de seuil crite en fonction de la tension de grille applique pendant lcriture (Vd=5 V,
Vs=Vb=0 V, t=10 s). Lecture : |V
ds
|=1 V et Ids=100 nA. (b) : Isocourbes de V
thtot
(lignes continue) et V
RF

(lignes en pointills) obtenues partir du modle analytique en fonction de la densit de charge Q et de la
longueur effective charge L
2
. Les points exprimentaux pour diffrentes tensions de grille dcriture sont
galement reprsents.


t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 181 -
V
RF
V
RF
V
RF
V
RF
V
RF
V
RF
V
RF
V
RF
Temps dcriture (s)
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
10
-6
10
-5
10
-4
10
-3
2,0
2,5
3,0
3,5
4,0
4,5
5,0
Lecture en direct
Lecture en inverse
Mesures

10 20 30 40 50 60 70
1
2
3
4
5
6
7
8
9
10
1
.
5
9
1.59
1.73
1
.
8
4
2
.
1
2
2
.
1
2
2.12
0
.
9
9
0
.
9
9
0
.
9
9
1
.
0
2
1
.
0
2
0
.
6
5
0
.6
5
0.65
0
.
6
5
0
.
6
5
0
.
5
7
0.57
0
.
5
7
0
.
5
7
0
.
5
7
t
stress
V
thtot
V
RF
1s
1ms
10s
1.02
1.59
1.84
100s
2.12
1
.
7
3
Modle
Longueur effective charge L
2
(nm)
D
e
n
s
i
t

d
e

c
h
a
r
g
e

(

1
0
1
2
c
m
-
2
)
Mesures

(a) (b)
Fig. IV-29 : (a) : Tension de seuil crite en fonction du temps dcriture (Vg=10 V, Vd=3,5 V, Vs=Vb=0 V).
Lecture : |V
ds
|=1 V et Ids=100 nA. (b) : Isocourbes de V
thtot
(lignes continue) et V
RF
(lignes en pointills)
obtenues partir du modle analytique en fonction de la densit de charge Q et de la longueur effective charge
L
2
. Les points exprimentaux pour diffrents temps dcriture sont galement reprsents.







V
RF
V
RF
V
RF
V
RF
V
RF
V
RF
V
RF
V
RF
V
RF
V
RF
0 -0,5 -1 -1,5 -2
2
3
4
5
6
Mesures
Tension de substrat (V)
T
e
n
s
i
o
n

d
e

s
e
u
i
l

(
V
)
Lecture en direct
Lecture en inverse

10 20 30 40 50 60 70
1
2
3
4
5
6
7
8
9
10
1
.
7
8
1
.
7
8
1
.
8
6
1
.
8
6
1.86
2
.
5
5
2
.5
5
2.55
2
.
9
1
2
.9
1
2
.
9
9
2.99
2.99
1
.
0
9
1
.
0
9
1
.0
9
1
.
0
9
1
.
0
2
1
.
0
2
1
.0
2
1
.
0
2
1
.
0
2
0
.
7
5
0
.
7
5
0.75
0
.
7
5
0
.
7
5
0
.
6
4
0
.
6
4
0
.
6
4
0
.6
4
0
.
6
4
0
.
6
4
V
b
0V
-
0,5V
-1V
-1,5V
-2V
1.78
V
thtot
V
RF
1.78
Modle
D
e
n
s
i
t

d
e

c
h
a
r
g
e

(

1
0
1
2
c
m
-
2
)
Longueur effective charge L
2
(nm)
Mesures

(a) (b)
Fig. IV-30 : (a) : Tension de seuil crite en fonction de la tension de substrat applique pendant lcriture
(Vg=8V, Vd=3,5 V, Vs=0 V, t=100 s). Lecture : |V
ds
|=1 V et Ids=100 nA. (b) : Isocourbes de V
thtot
(lignes
continue) et V
RF
(lignes en pointills) obtenues partir du modle analytique en fonction de la densit de
charge Q et de la longueur effective charge L
2
. Les points exprimentaux pour diffrentes tensions de substrat
sont galement reprsents.


t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
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o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 182 -
IV.4 Conclusion
Dans ce dernier chapitre, nous nous sommes intresss la modlisation des mmoires
Flash nanocristaux de silicium. Dans une premire partie, nous avons prsent le modle dit
de la quasi-grille flottante [DeSalvo01], qui nous a permis de simuler leffacement Fowler-
Nordheim et le gate disturb , afin de mieux comprendre les rsultats lectriques prsents
dans le chapitre III. Ce modle est bas sur lquation de continuit du courant et les
quations de base des mmoires Flash. Le fait que la grille flottante ne soit pas continue mais
discrte est pris en compte en introduisant le facteur R
dot
, qui reprsente la portion de surface
couverte par les Si-NCs et qui permet de pondrer linfluence des charges piges sur la
tension de seuil de la cellule. Nous avons montr quun bon accord tait obtenu entre les
mesures et les simulations. Concernant leffacement, ces modlisations ont permis de cerner
linfluence des paisseurs de loxyde tunnel et de contrle, ainsi que linfluence du taux de
couverture des Si-NCs. Nous avons montr que la diminution de lpaisseur de loxyde tunnel
se traduisait par une augmentation du champ lectrique initial dans celui-ci et donc par un
effacement plus rapide. La diminution de lpaisseur du HTO produit le mme effet grce
laugmentation couplage entre les nanocristaux et la grille de contrle. Lorsque le taux de
couverture diminue, la charge est stocke sur une plus petite surface et le champ lectrique
dans loxyde tunnel est donc localement plus fort, ce qui conduit, l encore, une plus grande
vitesse deffacement.
Comme nous lavions voqu dans le chapitre prcdent, lutilisation dun HTO relativement
fin peut conduire des problmes de gate disturb , c'est--dire la fuite des lectrons des
Si-NCs vers la grille de contrle par effet tunnel Fowler-Nordheim. Nous avons dabord mis
en vidence quune tension de grille de lecture leve entranait un champ lectrique dans le
HTO plus fort et donc une fuite plus rapide des lectrons vers la grille de contrle. Nous
avons galement montr que le champ lectrique initial dans le HTO tait dautant plus lev
que le HTO tait fin. Les simulations ont prdit quun HTO de 12 nm au minimum tait
ncessaire pour minimiser leffet du gate disturb aprs de 10 ans de lecture.
Dans la deuxime partie du chapitre, nous nous sommes intresss lcriture par
lectrons chauds et en particulier la localisation de la charge dans les nanocristaux. En effet,
dans le cas dune mmoire piges discrets, la charge injecte prs du drain reste localise
au-dessus de la jonction canal/drain. La localisation de la charge est un point essentiel pour
les mmoires nanocristaux en vue de leur optimisation. Des simulations TCAD dynamiques
de lcriture par lectrons chauds ont dabord t effectues. Nous avons montr que pour une
cellule nanocristaux, lutilisation dun modle de transport prenant en compte lnergie des
porteurs tait ncessaire pour simuler correctement linjection des lectrons. Ensuite, nous
avons tudi linfluence des conditions dcriture sur la localisation de la charge laide de
simulations TCAD et dun modle analytique [Perniola06] coupl des mesures
exprimentales. La rgion de localisation des lectrons injects reste la mme quelque soit la
tension de grille dcriture. Au contraire, lorsque le temps dcriture augmente ou lorsquune
t
e
l
-
0
0
4
0
8
8
1
3
,

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n

1

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3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 183 -
tension ngative est applique sur le substrat pendant lcriture, la charge devient moins
localise et linjection est dcale en direction du canal.








t
e
l
-
0
0
4
0
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8
1
3
,

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1

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u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 184 -
ANNEXE 1 : Mcanismes de conduction tunnel Fowler-
Nordheim et tunnel direct

De nombreux mcanismes de conduction des lectrons existent dans les dilectriques.
Suivant la temprature, le type de matriau et son paisseur, les mcanismes diffrent
[DeSalvoTh]. Dans cette partie, nous nous intresserons plus particulirement deux modes
de transport limits par linjection, autrement dit le mcanisme tunnel Fowler-Nordheim et le
mcanisme de tunnel direct.

A. Le mcanisme tunnel Fowler-Nordheim
Lorsque un oxyde est soumis un fort champ lectrique, la barrire nergtique vue
par les lectrons de la cathode est triangulaire. Les lectrons traversent alors la barrire de
potentiel de loxyde par effet tunnel, en transitant de la bande de conduction de la cathode
pour arriver dans la bande de conduction de loxyde (Fig. IV-31).

Tunnel Fowler-Nordheim
E
C
E
V
E
F
Substrat Grille Dilectrique
qV
ox
0 x
1
x
q
0

Fig. IV-31 : Reprsentation du mode de conduction Fowler-Nordheim travers le dilectrique isolant dune
structure MOS.








t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 185 -
La densit de courant travers une barrire tunnel peut sexprimer par la formule de Tsu-
Esaki [Tsu73] :
( ) ( )

+
=
0 C
N Tr
4
J
3
FN

q
x x x
Si
C
d
h
q m

quation IV-15
Avec J
FN
: densit de courant Fowler-Nordheim,

C
: Energie correspondant au bas de la bande de conduction de llectrode injectante
linterface substrat/dilectrique,

0
: hauteur de la barrire de potentiel en entre x=0,
Tr : transparence tunnel pour les lectrons dont le calcul sera dtaill dans le paragraphe
suivant,
N

: supply function , qui sera dfinie dans le paragraphe suivant,
E
X
: nergie lectronique transverse - m
Si
: masse effective de llectron dans le Silicium, dans
le sens de propagation du courant tunnel - h : constante de Planck q : charge de llectron.


Nous allons maintenant dtailler le calcul des fonctions N( ) et Tr( ).
La fonction de distribution en nergie des lectrons est dfinie de la faon suivante :
( )

+
=
0
f ) ( N

d
x

quation IV-16
Avec
x
et

les composantes longitudinales et transverses, respectivement telles que


=
x+


f : fonction de distribution en nergie des lectrons. En considrant que les lectrons se
comportent comme un gaz de Fermi tridimensionnel [Chang84], la probabilit doccupation
dun tat dnergie est alors donne par la fonction de Fermi-Dirac :
1
-
exp
1
) ( f
F
+
|
|

\
|
=
kT


quation IV-17
Avec
F
: niveau de Fermi dans llectrode injectante k : constante de Boltzmann T :
temprature.

On obtient donc lquation IV-18 :

+
+
|
|

\
| +
=
0 F

1
-
exp
1
) ( N


d
kT
x
x

quation IV-18
Cette expression peut tre calcule en effectuant le changement de variable x=
kT
x F
-

+
et
sachant que
( )

+ =
+

) 1 ln(
1 exp
1
x
e dx
x


t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 186 -
On obtient finalement :
(

+
|
|

\
|
= 1 exp ln T ) ( N
kT
k
F x
x


quation IV-19

La transparence dune barrire de potentiel est dfinie comme la probabilit de
passage dun lectron travers celle-ci. Sa valeur est donc dans lintervalle [0 ;1]. Le passage
dun lectron travers une barrire tunnel traduit la pntration de sa fonction donde dans
celle-ci. Le calcul exact de cette transparence se rvle tre un problme mathmatique trs
complexe. Cependant, il est possible dutiliser lapproximation Wentzel-Kramers-Brillouin
(WKB) [Landau65] [Gasiorowicz95] qui est lapproximation la plus couramment utilise
pour les simulations de courant tunnel [Nagano94] [Hadjadj01]. Lapproximation WKB
sapplique lorsque lon considre que les longueurs donde associes aux fonctions donde
des porteurs sont petites devant la dimension caractristique de variation de la barrire de
potentiel traverser.

La transparence peut alors scrire :
[ ]
|
|

\
|
=

dx x U m r
x
ox
1
0
2 / 1
) ) ( (
2 2 -
exp ) ( T
h

quation IV-20
Avec m
ox
: masse lectronique dans loxyde : constante de Planck rduite,
U(x)- : hauteur de la barrire de potentiel la distance x.

Dans le cas dune barrire de potentiel triangulaire, lnergie potentielle peut sexprimer de la
faon suivante :
x qE q x U
ox
=
0
) ( quation IV-21
Avec E
ox
: champ lectrique (=
ox
ox
t
V
)

En remplaant U(x) par son expression dans lquation IV-20, on obtient :
[ ]
|
|
|

\
|
=

dx x qE q m r
x
ox ox
1
0
2 / 1
0
) (
2 2 -
exp ) ( T
h

quation IV-22
Sachant que lorsque x=x
1
, q
0
-qE
ox
x= et en effectuant le changement de variable
v= q
0
-qE
ox
x-, dv=-qE
ox
.dx on peut alors facilement calculer la transparence :
( )
|
|

\
|
=
2 / 3
0
ox
3
2m 4
exp ) ( T q
E q
r
ox
h

quation IV-23


t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 187 -
Finalement, en substituant N( ) et Tr( ) par leurs expressions dans lquation IV-19, on
obtient lexpression de la densit de courant Fowler-Nordheim :
( )
(

\
|
+
|
|

\
|
=
0
0
2 / 3
0
ox
3
FN
exp 1 ln
3
2m 4
exp
kT 4
J

q
x
F x
x
ox
Si
d
kT
q
E q h
m q
h

quation IV-24


B. Le mcanisme tunnel direct
Dans le cas de la conduction par tunnel direct, les lectrons transitent par effet tunnel
travers le dilectrique directement de la bande de conduction de la cathode la bande de
conduction de lanode (Fig. IV-32).
La formule de Tsu-Esaki est galement valable pour calculer la densit de courant tunnel
direct. Seules les bornes de lintgrale changent, car pour >
C
+q
0
-qV
ox
, le mode de
conduction nest plus direct mais en Fowler-Nordheim.

La densit de courant tunnel direct J
TD
est donc la suivante :
( ) ( )

=
+
ox
C
qV q
x x x
Si
d
h
q m
0 C
N Tr
4
J
3
TD


quation IV-25

Le calcul de la fonction N() est le mme que celui effectu au paragraphe A.
Concernant le calcul de la transparence, le raisonnement est identique. La seule diffrence est
labscisse du point de sortie qui est gal t
ox
.
On obtient donc :
[ ]
|
|

\
|
=

dx x U m r
ox
t
ox
0
2 / 1
) ) ( (
2 2 -
exp ) ( T
h

quation IV-26
Lintgrale se calcule de la mme manire avec la condition q
0
-qE
ox
t
ox
= , c'est--dire q
0
-
qV
ox
= . On obtient ainsi lexpression de la transparence :
( ) ( ) [ ]
|
|

\
|
=
2 / 3
0
2 / 3
0
ox
3
2m 4
exp ) ( T
ox
ox
qV q q
E q
r
h

quation IV-27

Finalement, la densit de courant tunnel direct est gale :
( ) ( ) [ ]

|
|

\
|
=
) (
0
2 / 3
0
2 / 3
0
ox
3
TD
0
3
2m 4
exp
kT 4
J
ox
V q
x ox x
ox
Si
qV q q
E q h
m q

h

x
F x
d
kT


exp 1 ln
(

|
|

\
|
+ quation IV-28
t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 188 -
E
C
E
V
E
F
Substrat Grille Dilectrique
qV
ox
0 t
ox
Tunnel direct
x
q
0

Fig. IV-32 : Reprsentation du mode de conduction tunnel direct travers le dilectrique isolant dune structure
MOS.





Les expressions de la transparence tunnel direct et Fowler-Nordheim peuvent tre
gnralises en une seule expression qui est la suivante :
( ) ( ) ( ) [ ]
|
|

\
|
=
2 / 3
0 0
2 / 3
0
ox
3
2m 4
exp ) ( T
ox ox
ox
qV q qV q H q
E q
r
h

quation IV-29
Avec H : Fonction de Heaviside.
De cette faon, on obtient une expression gnrale pour les courants tunnel direct et Fowler-
Nordheim :
( ) ( ) ( ) [ ]

|
|

\
|
=
0
0
2 3
0 0
2 3
0
ox
3
tunnel
3
2m 4
exp
kT 4
J

q
/
X ox X ox
/
X
ox
Si
qV q qV q H q
E q
h
m q
h

x
F x
d
kT


exp 1 ln
(

|
|

\
|
+
quation IV-30

t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 189 -
ANNEXE 2 : Quelques lments de la thorie des porteurs
chauds

La configuration de la cellule mmoire lors de lcriture par lectrons est rappele dans la
Fig. IV-33. On peut expliquer ce mcanisme de la faon suivante : les lectrons sont acclrs
le long du canal par le champ lectrique latral appliqu, ce qui leur permet dacqurir de
lnergie, quils peuvent perdre dans les collisions avec les phonons. A faible champ, c'est--
dire jusqu environ 100kV/cm [Cotrell79], les lectrons sont en quilibre avec le rseau
cristallin du silicium. Pour des champs lectriques dpassant cette valeur, la condition
dquilibre nest plus respecte et lnergie des lectrons par rapport au bas de la bande de
conduction augmente. Ainsi, une partie des lectrons qui arrive au drain a une nergie
suffisante pour passer par-dessus la barrire de potentiel Si/SiO
2
(Fig. IV-34).

Contrle
GC
p-Si
GF
V
CG
~8-10V
0V
V
D
~4-5V
Source
n+
Drain
n+

Fig. IV-33 : Conditions de polarisation de la cellule mmoire pendant lcriture par lectrons chauds.


-qV
CG
Canal
FG
CG

Fig. IV-34 : Diagramme des bandes de conduction au cours de lcriture par porteurs chauds.





t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 190 -
Malgr la complexit de linjection, on peut trouver des modles dcrivant les conditions de
linjection dlectrons chauds dans la littrature. Celle qui est la plus utilise est le modle
empirique dit de llectron chanceux (ou lucky electron ). Ce modle, introduit par
Shockley pour modliser la ionisation par impact dans les jonctions p-n en 1961
[Shockley61], a t repris en 1979 pour calculer le courant de grille dans un transistor MOS
[Hu79].

Modle de llectron chanceux
Ce modle est bas sur la probabilit quun lectron, sous leffet du champ lectrique
latral, soit assez chanceux pour voyager de la source vers le drain sans subir de collision
sur une distance gale plusieurs fois le libre parcours moyen de llectron. En arrivant au
drain, lnergie quil a acquise doit tre suffisante pour quaprs quune dernire collision
dans le canal lait redirig en direction de linterface semiconducteur/oxyde il puisse encore
surmonter la barrire Si/SiO
2
.
La probabilit dinjection est donc le produit des probabilits des vnements suivants dcrits
sur la Fig. IV-35 [Tam84] :
- Llectron doit dabord acqurir une nergie suffisante grce au champ lectrique
latral pour surmonter la barrire Si/SiO
2
aprs avoir subi une collision le redirigeant vers
linterface (probabilit

B
P ).
- Llectron suit un chemin sans collision du point de redirection jusqu linterface
(probabilit
1
P ).
- Aprs avoir surmont la barrire Si/SiO
2
, llectron ne doit subir aucune collision dans
loxyde afin de rejoindre la grille flottante sous leffet du champ lectrique vertical.
(probabilit
2
P ).
: Pas de collision dans loxyde
E
C
E
V
OXYDE
GRILLE
FLOTTANTE
SUBSTRAT
: Pas de collision avant datteindre linterface
: Acquiert
assez dnergie
-
x
y
x
y
P
B
P
1
P
2

Fig. IV-35 : Schma du diagramme des bandes en nergie dcrivant les trois tapes de linjection dlectrons
chauds selon le modle de llectron chanceux .


t
e
l
-
0
0
4
0
8
8
1
3
,

v
e
r
s
i
o
n

1

-

3

A
u
g

2
0
0
9
Chapitre IV : Modlisation des mmoires Flash nanocristaux de silicium

- 191 -
Les expressions des trois probabilits sont les suivantes :
|
|

\
|

|
|

\
|
=

. E
exp
. E
. , P
x
B
B
x
B
25 0 quation IV-31
Avec : libre parcours moyen des lectrons, E
x
: champ lectrique latral

) ( E ) exp( P
1 1
1
quation IV-32
Avec
ox
E q
kT

6
= , k constante de Boltzmann,
tun
ox
t
Vds Vgs
E

, t
tun
: paisseur de loxyde
tunnel et

=


z
t
dt
t
e
) z ( E
1


|
|

\
|
=
ox
y
exp P

0
2

quation IV-33
Avec
ox ox
E
q
y

=
16
0


Le courant dinjection est la probabilit que les lectrons soient injects, multiplie par le
courant de drain :

=
L
r
B
ds g
dx
P P P I I
0
2 1


quation IV-34
Avec L : longueur du canal,
r
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CONCLUSIONS ET PERSPECTIVES
Ce travail a port sur lintgration, la caractrisation et la modlisation des mmoires
non-volatiles nanocristaux de silicium. Un dmonstrateur complet Flash NOR de 32 Mb
nanocristaux de silicium a t ralis partir dun produit ATMEL. Nous avons prsent un
ensemble de mesures exprimentales illustrant de manire exhaustive les performances
lectriques de la cellule simple et les caractristiques statistiques des matrices mmoires
nanocristaux de silicium. Des modles analytiques et des simulations TCAD ont permis la
comprhension des rsultats exprimentaux.

Dans le chapitre I, nous avons montr lessor considrable que le march des
mmoires non-volatiles et en particulier celui des mmoires Flash a connu ces dernires
annes, tir par les applications portables grand public. Nous avons montr que les dispositifs
mmoires conventionnels grille flottante avaient des difficults pousser davantage la
miniaturisation, notamment avec la diminution de lpaisseur du dilectrique tunnel qui a
atteint aujourdhui sa taille minimale. Afin de prolonger la viabilit de ces dispositifs, une
solution est le remplacement de la grille flottante continue par des sites de pigeage discrets,
tels quune couche de nitrure (SONOS, TANOS, NROM) ou bien des nanocristaux de
silicium qui prsentent une bonne immunit face aux dfauts dans loxyde tunnel. Cependant,
les mmoires base de nitrure prsentent des inconvnients que nont pas les mmoires
nanocristaux de silicium. Cest pourquoi ces dernires qui ont fait lobjet de ce manuscrit.
Nous avons enfin effectu une revue des ralisations de mmoires Si-NCs faites par les
industriels ces dernires annes.

Dans le chapitre II, nous avons dabord prsent les diffrentes mthodes de
fabrication des nanocristaux de silicium. La technique que nous avons choisie pour la
fabrication des nanocristaux de silicium dans nos dispositifs est la croissance par LPCVD
(Low Pressure Chemical Vapor Deposition). Dans la deuxime partie du chapitre, nous avons
prsent lintgration des nanocristaux dans un produit ATMEL Flash NOR 32 Mb, bas sur
une technologie 130 nm. A partir du procd de fabrication dune mmoire Flash standard
grille flottante continue, nous avons tudi les diffrentes faons dintgrer les nanocristaux
de silicium dans le procd de fabrication la place de la grille flottante en polysilicium. Un
des points cls de lintgration est de limiter loxydation des Si-NCs, les tapes doxydation
les plus critiques tant la croissance des oxydes de grille des transistors de priphrie. Deux
procds diffrents ont t raliss. Dans le premier, les oxydes de grille des transistors sont
raliss aprs le dpt des Si-NCs. Cette solution est celle qui se rapproche le plus du procd
standard, mais les nanocristaux risquent dtre oxyds. Un deuxime procd plus complexe,
mais permettant dviter toute oxydation parasite des Si-NCs a donc t mis en place. Dans ce
cas, les nanocristaux sont dposs aprs avoir ralis les oxydes de grille des transistors de la
priphrie.
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Enfin, nous avons dmontr que trois niveaux de masques pourraient tre conomiss,
entranant une rduction non ngligeable des cots de fabrication.

Dans le chapitre III, nous nous sommes intresss la caractrisation lectrique des
mmoires nanocristaux de silicium. Nous avons dabord prsent les rsultats lectriques
obtenus sur des cellules mmoires simples. Une tude exhaustive de linfluence des mthodes
de programmation ainsi que des paramtres technologiques sur les caractristiques dcriture
par lectrons chauds et deffacement par Fowler-Nordheim a t ralise. On a montr que
lon pouvait obtenir une fentre de programmation de 4 V avec un temps dcriture de 10 s
en utilisant des conditions dcriture adquates. Dans une deuxime partie, nous nous sommes
intresss aux caractristiques lectriques de matrices mmoires. Pour la premire fois, un
dmonstrateur Flash NOR 32 Mb avec la logique CMOS de priphrie fonctionnelle a t
ralis. Une fentre de programmation de plus de 3 V a t obtenue dans les conditions de
programmation standard du produit Flash. Il est possible daugmenter cette fentre jusqu
4 V et surtout de sparer suffisamment les distributions effaces et crites en modifiant les
conditions de programmation, ce qui est similaire, voir meilleur que ce qui a t prsent dans
la littrature (chapitre I). Le contrle de la taille des Si-NCs permet galement de rendre les
distributions des tensions de seuil plus troites. Enfin, une tude de fiabilit a t ralise,
dmontrant la robustesse des dispositifs Si-NCs contre les dfauts gnrs par les stress
dcriture/effacement dans loxyde.

Le chapitre IV traite de la modlisation des mmoires Flash nanocristaux de
silicium. Dans une premire partie, nous avons prsent le modle dit de la quasi-grille
flottante [DeSalvo01] qui nous a permis de simuler leffacement Fowler-Nordheim et le
gate disturb . Nous avons montr quun bon accord tait obtenu entre les mesures et les
simulations. Concernant leffacement, ces modlisations ont permis de cerner linfluence des
paisseurs de loxyde tunnel et de contrle, ainsi que linfluence du taux de couverture des Si-
NCs. Concernant le gate disturb, nous avons mis en vidence linfluence de la tension de
grille de lecture et de lpaisseur du HTO. Les simulations ont prdit quun HTO de 12 nm au
minimum tait ncessaire pour minimiser leffet du gate disturb aprs de 10 ans de lecture.
Dans la deuxime partie du chapitre, nous nous sommes intresss lcriture par lectrons
chauds et en particulier la localisation de la charge dans les nanocristaux. En effet, dans le
cas dune mmoire piges discrets, la charge injecte prs du drain reste localise au-dessus
de la jonction canal/drain. Nous avons tudi linfluence des conditions dcriture sur la
localisation de la charge laide de simulations TCAD et dun modle analytique
[Perniola06] coupl des mesures exprimentales. La rgion de localisation des lectrons
injects reste la mme quelque soit la tension de grille dcriture. Au contraire, lorsque le
temps dcriture augmente ou lorsquune tension ngative est applique sur le substrat
pendant lcriture, la charge devient moins localise et linjection est dcale en direction du
canal.
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Nous avons donc montr que les avantages majeurs des mmoires Si-NCs taient les
suivants :
- La compatibilit du procd Si-NCs avec le procd CMOS. La partie mmoire est
donc facile intgrer avec de la logique CMOS. Nous avons galement montr dans le
chapitre II quil tait possible dconomiser plusieurs niveaux de masques avec le procd Si-
NCs par rapport au procd de la Flash standard, ce qui permet de rduire le cot de
fabrication par plaque tout en ayant des performances similaires.

- La rduction des dimensions est plus facile. Du point de vue de la fabrication, la
grille flottante nest pas dfinie par lithographie et du point de vue lectrique, le couplage
capacitif entre cellules voisines est fortement rduit. On peut donc atteindre de grandes
densits dintgration.

- La rapidit de leffacement de la cellule (de lordre de 1 ms).

- La rapidit de leffacement complet de la matrice mmoire. Une particularit est la
saturation de la tension de seuil au niveau neutre au cours de leffacement, contrairement la
cellule grille flottante continue qui peut tre sur-efface. Ceci permet de simplifier
lalgorithme deffacement de trois tapes (pr-programmation, effacement et programmation
douce) une seule tape (effacement). Leffacement complet de la matrice mmoire est donc
finalement beaucoup plus rapide que celui dune Flash standard.

- La robustesse des dispositifs Si-NCs contre les dfauts gnrs par les stress
dcriture/effacement dans loxyde. Les mesures sur matrices mmoires aprs endurance (10K
cycles), rtention 150C et rtention 150C aprs endurance nont montr aucun bit
erratique.

Ces avantages correspondent aux caractristiques requises pour les applications
microcontrleurs embarqus (Tableau 1).

10K cycles Jusqu 1M de cycles Endurance
Souhaitable pour minimiser
les cots de test
Obligatoire pour des mises
jour frquentes
Programmation
rapide
256 Kb-16 Mb 8 Kb-1 Mb Capacit
Code Stockage de donnes
10K cycles Jusqu 1M de cycles Endurance
Souhaitable pour minimiser
les cots de test
Obligatoire pour des mises
jour frquentes
Programmation
rapide
256 Kb-16 Mb 8 Kb-1 Mb Capacit
Code Stockage de donnes
Application

Tableau 1 : Caractristiques des applications microcontrleurs embarqus.
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On peut souligner que les mmoires Si-NCs ont aussi quelques faiblesses. Tout
dabord, la saturation de la tension de seuil efface qui permet de simplifier lalgorithme
deffacement constitue aussi un inconvnient pour lendurance. En effet, laugmentation de la
tension de seuil efface au cours de lendurance ne peut pas tre compense par le sur-
effacement, comme cest le cas pour la Flash standard. Nous avons montr que lon pouvait
atteindre 10K cycles, ce qui est suffisant pour les applications embarques ddies au code
(Tableau 1). Toutefois, pour des applications embarques de stockage de donnes qui
ncessitent datteindre les 1M de cycles, il semble ncessaire doptimiser les conditions de
programmation et les paramtres technologiques de la cellule afin dobtenir de meilleures
caractristiques dendurance. Une autre solution pourrait tre daugmenter la fentre de
programmation afin de garantir une marge suffisante et ce, aprs la drive de la tension de
seuil efface lie lendurance. Cependant, la fentre de programmation reste une des
principales limitations des mmoires Si-NCs. Pour rsoudre ce problme, plusieurs
technologies sont actuellement tudies : les nanocristaux mtalliques [Lui02-a] [Liu02-b]
et des templates organiques pour former des matrices ordonnes de nanocristaux
[Guarini03].



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Autres communications

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sites de stockage discrets , prsentation dun poster aux journes de lEcole Doctorale, 22
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TITRE : Intgration, caractrisation et modlisation des mmoires non-volatiles
nanocristaux de silicium

Rsum :
Depuis une vingtaine dannes, lindustrie de la microlectronique et en particulier le march des mmoires
non-volatiles connat une volution considrable, en termes daugmentation de la capacit dintgration et de
diminution du prix de revient. Ceci a permis au grand public daccder aux produits lectroniques
(tlphones portables, baladeurs MP3, cls USB, appareils photos numriques) qui connaissent
actuellement un norme succs. Cependant, la miniaturisation des mmoires Flash risque de rencontrer des
limitations. Cest pourquoi les industriels et les laboratoires recherchent actuellement de nouvelles voies qui
permettraient de prolonger la dure de vie de ces dispositifs. Dans ce contexte, lobjectif premier de cette
thse est ltude exprimentale et thorique des mmoires non-volatiles nanocristaux de silicium. Nous
avons montr les diffrentes possibilits dintgration des nanocristaux de silicium partir dun procd de
fabrication standard. Un dmonstrateur Flash NOR 32 Mb nanocristaux de silicium a t ralis partir
dun produit ATMEL. Nous nous sommes ensuite intresss la caractrisation lectrique des cellules et
matrices mmoires. Une tude exhaustive de linfluence des conditions de programmation ainsi que des
paramtres technologiques sur les performances lectriques a t mene. La modlisation de leffacement
Fowler-Nordheim et du gate disturb a permis de comprendre linfluence de certains de ces paramtres.
Concernant lcriture par porteurs chauds, nous avons tudi linfluence des conditions dcriture sur la
localisation de la charge laide de simulations TCAD et dun modle analytique coupl des mesures
exprimentales.

MOTS-CLES
Microlectronique, mmoire Flash, non-volatile, grille flottante, nanocristaux de silicium, intgration,
caractrisation lectrique, modlisation, NOR, effacement Fowler-Nordheim, criture par lectrons chauds.

TITLE : Integration, characterization and modeling of silicon nanocrystal non
volatile memories

Abstract:
Over the last 20 years, the industry of microelectronics and particularly the non-volatile memory market has
known a considerable growth, in terms of integration capacity increasing and cost reduction. Consumers have
been able to access to electronic products (mobile phones, MP3 players, flash drives, digital cameras)
which are currently very successful. However, scaling of standard Flash memories will face in a near future
several limitations. Consequently, new paths are investigated in order to push the scaling limits of these
devices. Within this context, the main purpose of this PhD is the experimental and theoretical study of non-
volatile silicon nanocrystal memories. First, several options of silicon nanocrystal integration using a
standard process have been shown. A 32Mb NOR silicon nanocrystal Flash memory demonstrator has been
fabricated from an ATMEL product. Then, electrical characterization of memory cells and arrays has been
performed. An exhaustive study of the influence of programming conditions and technological parameters
has been carried out. The influence of some parameters has been understood through modeling of Fowler-
Nordheim erasing and gate disturb. Finally, the localization of the trapped charges in silicon nanocrystal
devices written by Hot Electron injection has been investigated through TCAD simulations and an exhaustive
set of experimental data explained by an analytical model.

KEY WORDS
Microelectronics, Flash memory, non-volatile, floating gate, silicon nanocrystals, integration, electrical
characterization, modeling, NOR, Fowler-Nordheim erasing, hot electron writing.
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