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PIC18FXX2 Hoja de datos
High-Performance, flash mejorado Microcontroladores de 10 bits A / D
2006 Microchip Technology Inc.
DS39564C
Noe los siguientes detalles de la funcin de proteccin de cdigo en los dispositivos de Microchip: Los productos de Microchip cumplir con las especificaciones contenidas en su particular hoja de datos de Microchip. Microchip cree que su familia de productos es una de las familias ms seguro de su clase en el mercado hoy en da, cuando se utilizan de la manera prevista y en condiciones normales. There son mtodos deshonestos y posiblemente ilegales utilizados para violar la funcin de proteccin de cdigo. Todos estos mtodos, a nuestro conocimiento, requieren el uso de productos de Microchip de una manera fuera de las especificaciones de funcionamiento contenidas en hojas de datos de Microchip. Muy probablemente, la persona que lo est involucrado en el robo de la propiedad intelectual.
Microchip est dispuesto a trabajar con el cliente que est preocupado por la integridad de su cdigo. Neither Microchip ni ningn otro fabricante de semiconductores puede garantizar la seguridad de su cdigo. Cdigo de confirmacin no significa que estamos garantizando el producto como "irrompible".
Bacalaoproteccin de correo est en constante evolucin. Nosotros en Microchip estn comprometidos a mejorar continuamente las funciones de proteccin de cdigo de nuestros productos. Los intentos de romper caracterstica de Microchip cdigo de proteccin puede ser una violacin de la Digital Millennium Copyright Act. Si tales actos permitir el acceso no autorizado a su software o en el trabajo con derechos, usted puede tener el derecho a pedir la reparacin conforme a esa ley.
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Marcas comerciales The nombre y el logotipo de Microchip, el logotipo de Microchip, Accuron, dsPIC, KEELOQ, microIdentificacin, MPLAB, PIC, PICmicro, PICSTART, MATE PRO, PowerSmart, rfPIC y SmartShunt son marcas registradas de Microchip Technology Incorporated en EE.UU. y otros pases. AmpLab, FilterLab, Memory migrables, MXDEV, MXLAB, SEEVAL, SmartSensor y la compaa de control Embedded Solutions son marcas registradas de Microchip Technology Incorporated en los EE.UU. Analog-para-el-DigitalEdad, Solicitud Maestro, CodeGuard, dsPICDEM, dsPICDEM.net, dsPICworks, ECAN, ECONOMONITOR, FanSense, FlexROM, fuzzyLAB, En circuit Programacin Serial, ICSP, ICEPIC, termistor activo lineal, Mindi, MiWi, MPASM, MPLIB, MPLINK, PICkit, PICDEM, PICDEM.net, PICLAB, PICtail, PowerCal, PowerInfo, PowerMate, Powertool, ICE REAL, rfLAB, rfPICDEM, Select Modo de serie Smart, SmartTel, Resistencia Total, UNI / O, WiperLock y ZENA son marcas registradas de Microchip Technology Incorporated en EE.UU. y otros pases. SQTP es una marca de servicio de Microchip Technology Incorporated en los EE.UU. All marcas comerciales mencionadas en este documento son propiedad de sus respectivas compaas. 2006, Microchip Technology Incorporated, Impreso en los U.S.A., Todos los derechos reservados. papel reciclado.
Microchip recibido ISO/TS-16949: 2002 la certificacin de su sede mundial de diseo, y las instalaciones de fabricacin de obleas en Chandler y Tempe, Arizona, Gresham, Oregon y Mountain View, California. Procesos de la empresa de sistemas de calidad y
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procedimientos para su PIC de 8-bit MCUs, KEELOQ dispositivos de cdigo de salto, EEPROM serie, microperipherals, memoria no voltil y productos anlogos. Adems, el sistema de Microchip de calidad para el diseo y fabricacin de sistemas de desarrollo de la norma ISO 9001:2000.
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PIC18FXX2
28/40-pin Alto Rendimiento mejorado de microcontroladores flash con 10-bit A / D
High Rendimiento RISC CPU:
C compilador optimizado arquitectura / conjunto de instrucciones - El cdigo fuente compatible con el PIC16 y PIC17 conjuntos de instrucciones Memoria de programa lineal frente a 32 Kbytes
Memoria de datos Direccionamiento lineal de 1,5 Kbytes El Chi-p En-Chip Datuna Programa RAM EEPROM Memoria FLASH Palabra # (bytes) (bytes) (Bytes) Single Instruccins 16K 8192 768 256 32K 16384 1536 256 16K 8192 768 256 32K 16384 1536 256
max. PWM freq. @: 8-bits de resolucin = 156 kHz 10-biResolucin t = 39 kHz Master Serial Port (MSSP) Mdulo Sncrono, dos modos de funcionamiento: - 3-hilos SPI (compatible con todos los 4 modos SPI) - Master y I2C modo esclavo
Dispositi vo PIC18F242 PIC18F252 PIC18F442 PIC18F452
Hasta 10 MIPS operacin: - DC - 40. Osc MHz / reloj de entrada - 4 MHz - 10. Osc MHz / entrada de reloj con PLL activo instrucciones de 16 bits de ancho, 8-bit de datos amplia trayectoria Los niveles de prioridad de las interrupciones 8 x 8 Multiplicador Hardware Single Cycle
PorCaractersticas ipheral:
Alta corriente de drenador / surtidor 25 mA/25 mA Tres pins interrupcin externa Timer0 mdulo: 8-bit/16-bit temporizador / contador con 8Bits prescaler programable mdulo Timer1: 16-bit del temporizador / contador Timer2 mdulo: 8-bit del temporizador / contador con registro de tiempo de 8-bits (base de tiempo para PWM) timer3 mdulo: 16-bit del temporizador / contador Oscilador Secundario opcin de reloj Timer1/Timer3 Dos Capture / Compare / PWM (CCP) mdulos. CCP pines que pueden configurarse como: - Captura de entrada: captura es de 16-bit, max. resolucin 6,25 ns (TCY/16) - Comparar es de 16-bit, max. resolucin de 100 ns (TCY) - Salida PWM: PWM resolucin es 1 - a 10-bit,
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PorCaractersticas ipheral (continuacin):

Direccionable mdulo USART: - Compatible con RS-485 y RS-232 Puerto Paralelo Esclavo (PSP) mdulo
UnAlog Caractersticas:
Compatible 10-bit de analgico a digital del mdulo (A / D) con: - Tasa de Muestreo rpido - Conversin disponible durante el sueo - Linealidad 1 LSB Deteccin Programable de Baja Tensin (PLVD) - Soporta interrupcin en-Bajo Deteccin de voltaje Programable Brown-out Reset (BOR)
SpeCaractersticas sociales: Microcontroladores

100.000 escritura / borrado ciclo Enhanced FLASH de programam tpico memoria 1.000.000 de borrado / escritura de datos EEPROM ciclo memorndumry FLASH / EEPROM de datos de retencin:> 40 aos Auto-reprogramable bajo control de software Power-on Reset (POR), Power-up Timer (PWRT) und Oscilador Start-up Timer (OST) Watchdog Timer (WDT) con su propio on-chip oscilador RC para un funcionamiento fiable Proteccin contra cdigo programable Ahorro de energa modo SLEEP Opciones seleccionables del oscilador incluyendo: - Fase 4X bucle de bloqueo (de oscilador primario) - Oscilador Secundario (32 kHz) reloj de entrada Alimentacin 5V Single In-Circuit Serial Programming (ICSP ) a travs de dos pines In-Circuit Debug (ICD) a travs de dos pines
CMOS Technology:
Bajo consumo, alta velocidad FLASH / EEPROM tecnologa Diseo totalmente esttico Amplio rango de voltaje (2.0V a 5.5V) Industrial y extendido rangos de temperatura Bajo consumo de energa: - <1,6 mA tpico @ 5V, 4 MHz - 25 Una tpica 3V @ 32 kHz - <0,2 Una corriente de espera tpico
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PIC18FXX2
Diagramas de pines
RA3/ AN3/VREF + RA2/AN2/VREF - RA1/AN1 RA0/ AN0 MCLR / VPP NC RB7/PGD RB6/PGC RB5/PGM RB4 NC 6 5 4 3 2 1 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29
PLCC
RA4/ T0CKI RA5/AN4/SS/LVDIN RE0/RD/AN5 RE1/ W R/AN6 RE2/CS/AN7 VDD VSS OSC1/CLKI OSC2/CLKO/RA6 RC0/T1OSO/T1CKI NC
7 8 9 10PIC18F442 11 12PIC18F452 13 14 15 16 17
RB3/ CCP2 * RB2/ INT2 RB1/ INT1 RB0/ INT0 VDD VSS RD7/PSP7 RD6/PSP6 RD5/PSP5 RD4/PSP4 RC7/RX/DT
TQFP
44 43 42 41 40 39 38 37 36 35 34 RC7/RX/DT RD4/PSP4 RD5/PSP5 RD6/PSP6 RD7/PSP7 VSS
VDD
RC6/TX/CK RC5/SDO RC4/SDI/SDA RD3/PSP3 RD2/PSP2 RD1/PSP1 RD0/PSP0 RC3/SCK/SCL RC2/CCP1 RC1/T1OSI/CCP2 * NC
RB0/INT0 RB1/INT1 RB2/INT2 RB3/CCP2 *
1 33 2 32 3 31 4 30 5PIC18F442 6 28 7PIC18F452 8 26 9 25 1024 11 23
* Es el pin RB3 alternativo para la multiplexacin pin CCP2.
28 27 26 25 24 23 22 21 20 19 18 29 27
NC RC6/TX/CK RC5/SDO RC4/SDI/SDA RD3/PSP3 RD2/PSP2 RD1/PSP1 RD0/PSP0 RC3/SCK/SCL RC2/CCP1 RC1/T1OSI/CCP2 * NC RC0/T1OSO/T1CKI OSC2/CLKO/RA6 VSS OSC1/CLKI VDD
RE2/AN7/CS RE1/AN6/WR RE0/AN5/RD RA5/AN4/SS/LVDIN RA4/T0CKI
22 21 20 19 18 17 16 15 14 13 12
RA3/AN3/VREF + RA2/AN2/VREF - RA1/AN1 RA0/ AN0 MCLR / VPP RB7/PGD RB6/PGC RB5/PGM RB4 NC NC
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PIC18FXX2
Diagramas de pines (Cont. d ')
DIP
MCLR / VPP 1 RA0/ AN0 2 RA1/ AN1 3 RA2/ AN2/VREF4 RA3/AN3/VREF + 5 RA4/ T0CKI 6 RA5/AN4/SS/LVDIN 7 RE0 /RD/ AN5 8 RE1/WR/AN6 RE2/CS/AN7 10 Enfermedad venreaD11 VSS 12 OSC1/CLKI OSC2/CLKO/RA6 RC0/T1OSO/T1CKI RC1/T1OSI/CCP2 * 16 RC2/CCP1 RC3/SCK/SCL 18 RD0/PSP019 RD1/PSP1 20 40 RB7/PGD 39RB6/PGC 38 RB5/PGM 37 RB4 36 RB3/CCP2 * 35 RB2/INT2 34 RB1/INT1 33 RB0/INT0 32VDD 31 VSS 30 RD7/PSP7 29 RD6/PSP6 28 RD5/PSP5 27RD4/ PSP4 26 RC7/RX/DT 25 RC6/TX/CK 24 RC5/SDO 23 RC4/SDI/SDA 22 RD3/PSP3 21 RD2/PSP2
PIC18F442
13 14 15 17
Nota: Pin compatible con 40-pin dispositivos PIC16C7X.
DIP, SOIC
MCLR / VPP 1 RA0 / AN0 2 RA1 / AN1 3 RA2/ AN2/VREF- 4 RA3/ AN3/VREF + 5 RA4/ T0CKI 6 RA5/ AN4/SS/LVDIN 7 VSS 8 OSC1/CLKI 9 OSC2/CLKO/RA6 10 RC0/T1OSO/T1CKI 11 RC1/T1OSI/CCP2 * 12 RC2/CCP1 13 RC3/SCK/SCL 14 15 28RB7/PGD 27RB6/PGC 26RB5/PGM 25 RB4 24RB3/CCP2 * 23 RB2/INT2 22 RB1/INT1 21 RB0/INT0 20 VDD 1VSS 9 18 RC7/RX/DT 17 RC6/TX/CK 16 RC5/SDO RC4/ SDI / SDA
PIC18F242
* Es el pin RB3 alternativo para la multiplexacin pin CCP2.
PIC18F252
PIC18F452
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PIC18FXX2
Table de Contenidos
1.0 Vista general del equipo 7 2.0 Configuraciones del oscilador 17 3.0 Reset 25 4.0 Organizacin de la memoria 35 5.0 FLASH memoria de programa 55 6.0 Datos EEPROM Memoria 65 7.0 8 X 8 Hardware Multiplicador 71 8.0 Interrupciones 73 9.0 I / O Ports 87 10.0 Mdulo Timer0 103 11.Mdulo 0 Timer1 107 12.0 Timer2 Mdulo 111 13.0 timer3 Mdulo 113 14.0 Captura / Comparacin / PWM (CCP) Mdulos 117 15,0 Maestro Synchronous Serial Port (MSSP) Mdulo 125 16,0 direccionable universal asncrono sncrono transmisor receptor (USART) ........................................ ...................... 165 17.0 Compatible 10-bit de analgico a digital (A / D) 181 18.0 Baja Tensin Detectar 189 19.0 Caractersticas especiales de la CPU 195 20.0 Resumen Instruccin Set 211 21.0 Desarrollo 253 22.0 Caractersticas elctricas 259 23.0 DC y AC Caractersticas Grficos y cuadros 289 24.0 Packaging 305 Apndicesx A: Historial de revisiones 313 Apndicesx B: Diferencias de dispositivos 313 Apndicesx C: Consideraciones de conversin 314 Apndicesx D: La migracin desde el inicio a los dispositivos mejorados 314 Apndicesx E: La migracin de gama media a dispositivos mejorados 315 ApndicesF x: La migracin de gama alta a dispositivos mejorados 315 Index 317 On-Line Support 327 Reader Respuesta 328 PIC18FXX2 Identificacin de Productos 329
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PIC18FXX2
TO ESTIMADOS CLIENTES
Yot es nuestra intencin de proporcionar a nuestros valiosos clientes con la mejor documentacin posible para asegurar el uso exitoso de sus productos Microchip. Para ello, vamos a seguir mejorando nuestras publicaciones para satisfacer mejor sus necesidades. Nuestras publicaciones sern refinados y mejorados como nuevos volmenes y actualizaciones se introducen. Yoi usted tiene alguna pregunta o comentario acerca de esta publicacin, por favor comunquese con el Departamento de Comunicaciones de Marketing por correo electrnico a docerrors@microchip.com or fax el Reader Formulario de Respuesta yon la parte de atrs de esta hoja de datos a (480) 792-4150. Damos las bienvenida a sus comentarios.
La mayora actual Hoja de Datos

To obtener la versin ms actualizada de esta hoja de datos, por favor regstrese en nuestro sitio Web en todo el mundo en: http://www.microchip.com You puede determinar la versin de la ficha de datos mediante el examen de su nmero de la literatura se encuentra en la parte inferior esquina exterior de cada pgina. El ltimo carcter del nmero literatura es el nmero de versin (por ejemplo, DS30000A es la versin A del documento DS30000).
Erratu n
Lan fe de erratas, describiendo pequeas diferencias de funcionamiento de la hoja de datos y soluciones recomendadas, pueden existir para los dispositivos actuales. Como dispositivo / documentacin temas sean conocidos por nosotros, vamos a publicar una fe de erratas. La fe de erratas se especificar la revisin de silicio y la revisin del documento al que se aplica. To Determinar si existe una fe de erratas para un dispositivo en particular, pngase en contacto con uno de los siguientes: Sitio Web de Microchip Worldwide; http://www.microchip.com local Su oficina de ventas de Microchip (ver ltima pgina) When contacto con una oficina de ventas, por favor, especifique qu dispositivo, la revisin de la hoja de silicio y datos (incluir el nmero de la literatura) que est utilizando.
Cliente Sistema Notificacin
de
Register en nuestro sitio web en www.microchip.com to recibir la informacin ms actualizada sobre todos nuestros productos.
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PIC18FXX2
NOTAS:
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PIC18FXX2
10.0 Vista equipo general del
The despus de dos figuras son diagramas de bloques de dispositivos ordenados por nmero de pines: 28-pin para la Figura 1-1 y la Figura 1-2 para 40/44-pin. El 28-pin y pinouts 40/44-pin se enumeran en la Tabla 1-2 y Tabla 1-3, respectivamente.
Este documento contiene informacin especfica del dispositivo para los siguientes dispositivos: PIC18F242 PIC18F442 PIC18F252 PIC18F452 Thesdispositivos electrnicos vienen en paquetes de 28-pin y 40/44-pin. Los dispositivos de 28-pin no tiene un Puerto Paralelo Esclavo (PSP) ejecutado y el nmero de analgico a digital (A / D) canales de entrada del convertidor se reduce a 5. Una visin general de las caractersticas que se muestran en la Tabla 1-1.
TABLE 1-1: Caractersticas del aparato

Caracter sticas Operating Frecuencia PrograMemoria m (Bytes) PrograMemoria m (Instrucciones) Datuna memoria (bytes) Datuna memoria EEPROM (bytes) InterrupcinFuentes camisetas I / O Ports Tiempors Capture / Compare / PWM Mdulos Comunicaciones serie Comunicaciones paralelas 10-bit analgico a digital del mdulo RESETS (y retrasos) PIC18F242 DC - 40 MHz 16K 8192 768 256 17 Conexiones A, B, C 4 2 MSSP, USART direccionabl es 5 canales de entrada BOR, POR, REINICIO Instruccin, Stack completo, Stack Underflow (PWRT, OST) Voso tross S 75 Instrucciones 28-pin DIP 28-pin SOIC PIC18F252 DC - 40 MHz 32K 16384 1536 256 17 Conexiones A, B, C 4 2 MSSP, USART direccionabl es 5 canales de entrada BOR, POR, REINICIO Instruccin, pila completa, Stack Underflow (PWRT, OST) Voso tross Voso tross 75 Instrucciones 28-Pin DIP 28-pin SOIC PIC18F442 DC - 40 MHz 16K 8192 768 256 18 PIC18F452 DC - 40 MHz 32K 16384 1536 256 18
Puertos A, B, C, D, Puertos A, B, C, D, E E 4 4 2 MSSP, USART direccionabl es PSP 8 canales de entrada BOR, POR, REINICIO Instruccin, Stack completo, Stack Underflow (PWRT, OST) Voso tross S 75 Instrucciones 40-Pin DIP 44-pin PLCC 44-pin TQFP 2 MSSP, USART direccionabl es PSP 8 canales de entrada BOR, POR, REINICIO Instruction, Stack completo, Stack Underflow (PWRT, OST) Voso tross Voso tross 75 Instrucciones 40-pin DIP 44Pines PLCC 44Pines TQFP
Programmable baja tensin Deproteger ProgrammablE Brown-out Restablecer Instruccin Set Paquetes
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PIC18FXX2
FIGURA 1-1: DIAGRAMA DE BLOQUES PIC18F2X2
Bus de Datos <8>
21 21
TaPuntero ble
888
inc / dec lgica
Datun pestillo DatunRAM
Correos RTLa
Address Latch Direccin Latch ProgramMemoria (Up a 2 Mbytes) De retencin de datos
21 PCLATU PCLATH
PCU PCH P CL
12
(2)
RA0/AN0 RA1/AN1 RA2/AN2/VREF RA3/AN3/VREF + RA4/T0CKI RA5/AN4/SS/LVDIN RA6
Direccin <12>
4
Programa Contador
BSR
12
FSR0 FSR1 FSR2
4
Bank0, F
31 Nivel de Pila
12
16
TLatch poder
Descodificardec
inc / lgica Correos RTuber culosis
8
ROM Latch
Instruccin Registro Instrucci n Decodifica r y Control
8
PRODH Prdl
OSC2/CLKO OSC1/CLKI
RB1/INT1 RB2/ INT2 RB3/CCP2(1) RB4 RB5/ PGM RB6/PCG RB7/PGD 8
3 Correosw er-up Tiemp Oscyollat or or Iniciar-up Correosw Timer er-on Reaju Washington star tchdog Timer Brown-out Reaju star Helow Voltaje Programacin In-Circuit Depurador
8 x 8 Multiply
T1OSCI T1OSCO
TIming Generacin
BIT OP
WREG
8 8
4X PLL
ALU <8>
PORTC RC0/T1OSO/T1CKI RC1/T1OSI/CCP2(1) RC2/CCP1 RC3/SCK/SCL RC4/SDI/SDA RC5/SDO RC6/TX/CK RC7/RX/DT
Precision Voltaje Referencia MCLR VDD, VSS
Timer0 Timer1 Timer2
Timer3
A / D Converter
CCP1
CCP2
Maestro sncrono Serial Port
Direccionable USART
Data EEPROM
Nota 1: Opmultiplexacin cional de CCP2 de entrada / salida con RB3 est habilitado por la seleccin de bit de configuracin. 2:Thlos bits electrnicos de alto orden de la direccin directa para la RAM son del registro BSR (a excepcin de la MOVFF instruccin). 3:Hombrey del propsito general I / O pins son multiplexados con una o ms funciones de los mdulos perifricos. Las combinaciones de multiplexacin dependen del dispositivo.
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PIC18FXX2
FIGURA 1-2: DIAGRAMA DE BLOQUES PIC18F4X2
Bus de Datos <8> PORTL a 21 21
TPuntero poder
888 inc / dec lgica
Datun pestillo DatunRAM (hasta 4K alcance de la direccin) Address Latch

(2)
RA0/ AN0 RA1/ AN1 RA2/ AN2/VREFRA3/AN3/VREF + RA4/T0CKI RA5/AN4/SS/LVDI N RA6
Ad Plantillass Latch ProgramMemoria (Up a 2 Mbytes) De retencin de datos
21 PCLATU
personalMALLA
Ordenador
12 Direccin <12> 4
BSR
PCU PCH PCL PrOGRAMA Contador
PORTB 4 RB0/INT0 RB1/INT1 RB2/ INT2

(1)
12 FSR0 FSR1 FSR2

inc / dec lgica
Bank0, F
31 Nivel de Pila
12 RB3/CCP2
RB4 RB5/PGM RB7/PGD
16
TaLatch ble
8
ROM Latch
POTc RC0/T1OSO/T1CKY o RC1/T1OSI/CCP2(1

)
Instruccin Registro
OSC2/CLKO OSC1/CLKI
Instrucci n Decodifica r y Control 3 Power-up Timer Oscyollat or Iniciar-up Power-on Timer Reaju star Washingto ntchdog Tiemp Brown-out or Reaju star Helow Voltaje Programacin In-Circuit Debugger
8 PRODH Prdl 8 x 8 Multiply 8 BIT OP 8 WREG 8 8 ALU <8> 8 PORTE 8 PORTD
RC2/CCP1 RC3/SCK/SCL RC4/SDI/SDA RC5/SDO RC6/TX/CK RC7/RX/DT
T1OSCI T1OSCO
TIming Generacin
4X PLL
Precision Voltaje Referencia MCLR VDD, VSS
RD0/ PSP0 RD1/ PSP1 RD2/ PSP2 RD3/ PSP3 RD4/ PSP4 RD5/ PSP5 RD6/ PSP6 RD7/ PSP7
RE0/AN5/RD RE1/AN6/WR RE2/AN7/CS
Timer0 Timer1 Timer2
Timer3
A /D Converter
CCP1
CCP2
Mamster sncrono Serial puerto
Anunciodres sable USART
Parallel Puerto Esclavo
Datos de EEPROM
Nota 1: Multiplexacin opcional de CCP2 de entrada / salida con RB3 est habilitado por la seleccin de bit de configuracin.
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PIC18FXX2
2:Los bits de orden superior de la direccin directa de la RAM son del registro BSR (excepto para el MOVFF entruccin). 3:Muchos de los fines generales de E / S pins son multiplexados con una o ms funciones de los mdulos perifricos. Las combinaciones de multiplexacin dependen del dispositivo.
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PIC18FXX2
TABLE 1-2: PIC18F2X2 pinout I / O DESCRIPCIONES
Pin Nombre MCLR / VPP MCLR VPP NC OSC1/CLKI OSC1 CLKI 9 9 I I ST CMOS Pen el Pin nmero DIP SOIC Type 1 1 I I ST ST Buffer Type Descripcin Master Clear (entrada) o de programacin de alto voltaje ICSP permitir pin. Master Clear (Reset) de entrada. Este pin es un activo bajo RESET para el dispositivo. Programacin ICSP sin conectar. ThesE PIN debe dejarsealta tensin permitir pin. Oscillator cristal o entrada de reloj externo. Oscillator cristal o entrada externa de reloj fuente. ST bfer cuando se configura en modo RC, CMOS contrario. Reloj externo fuente de entrada. Siempre asociado con pin Funcin OSC1. (Vase relacionados OSC1/CLKI, alfileres OSC2/CLKO.) Oscillator cristal o de reloj de salida. Oscillator salida de cristal. Se conecta al cristal o resonador en modo de oscilador de cristal. Yon RC modo, pin OSC2 salidas CLKO que tiene 1/4 frecuencia e de OSC1, y denota la tasa de ciclo de instruccin. PORTA es un bi-direccional de E / General Objetivo I / O pin. S del puerto. Digital I / O. Entrada analgica 0. Digital I / O. Entrada analgica 1. Digital I / O. Entrada analgica 2. A / D de referencia de tensin (baja) de entrada. Digital I / O. Entrada analgica 3. La/ Referencia D Tensin (educacin superior) de entrada.
OSC2/CLKO/RA6 OSC2 CLKO
10
10 O O -
RA6 RA0/AN0 RA0 AN0 RA1/AN1 RA1 AN1 RA2/AN2/VREF - RA2 AN2 VREFRA3/AN3/VREF + RA3 AN3 VREF+ RA4/T0CKI RA4 T0CKI RA5/AN4/SS/LVDIN RA5 AN4 SS LVDIN 2 2
Yo/ O Yo/ Oh I Yo/ Oh I Yo/ Oh I Y o Yo/ Oh I Y o
TTL
TTL analgi co TTL analgi co TTL analgi co analgi co TTL analgi co analgi co
Yo/ Digital I / O. Abra drenar cuando se configura ST / Oh como salida. Timer0 entrada de reloj externo. ST OD I Leyenda: TTL = TTL compatible CMOS de entrada = entrada o salida CMOS compatible RA6 Digital I / O. TTL ST = entrada Trigger Schmitt CMOS con niveles de entrada I = Yo/ Entrada analgi O = P = Potencia de salida Oh analgica 4. co ST OD = Open Drain (sin diodo PI a VDD) SPI entrada Slave Select. analgi Y Helow Voltaje entrada de deteccin. co o Ver el pasador OSC2/CLKO/RA6. Y o
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PIC18FXX2
TABLE 1-2: PIC18F2X2 pinout I / O DESCRIPCIONES (CONTINUACIN)
Pin Nmero Pin Nombre DIP Pin Type SOIC Buffer Type Descripcin PORTB es un bi-direccional de E / S del puerto. PORTB software puede ser programado para internos dbiles pullups en todas las entradas. Yo/ O h I Yo/ O h I Yo/ O h I Yo/ OI /O Yo/ O 28 28 TTL ST TTL ST TTL ST Interrupcin externa TTL ST TTL ST TTL 1. Digital I / O. Interrupcin externa 2. Digital I / O. Entrada Capture2, Compare2 salida, PWM2 salida. Digital I / O. Enterrupt-al-cambiar pin. TTL ST TTL ST Digital I / O. Interrupcin-al-cambiar pin. Helow Tensin de programacin ICSP permitir pin. Digital I / O. Interrupcin-al-cambiar pin. En-Circuit Debugger y pin ICSP programacin del reloj. Digital I / O. 0 Interrupcin externa.
RB0/INT0 RB0 INT0 RB1/INT1 RB1 INT1 RB2/INT2 RB2 INT2 RB3/CCP2 RB3 CCP2 RB4 RB5/PGM RB5 PGM RB6/PGC RB6 PGC RB7/PGD RB7 PGD
21
21
22
22
23
23
24
24
25 26
25 26
27
27
Digital I / O. Interrupcin-al-cambiar pin. Yo/ En-Circuit Debugger y pin ICSP Leyenda: TTL = TTL compatible CMOS Ide entrada = entrada o salida CMOS compatible programacin de datos. O ST = entrada Trigger Schmitt CMOS con niveles de entrada I = /O O = P = Potencia de salida OD = Open Drain (sin diodo Yo/ VDD) Pa OI /O Yo/ OI /O
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PIC18FXX2
Pin Nombre Pen el Pin nmero Type DIP SOIC 11 11 Yo/ O O Y o Yo E/ S de I/ O Yo/ OI /O Yo/ O I / O I / O Yo E/ S de I/ O ST ST ST ST CMOS ST ST ST ST ST ST ST ST ST ST ST ST ST ST Digital I / O. Timer1 salida del oscilador. Timer1/Timer3 entrada de reloj externo. Digital I / O. Timer1 oscilador de entrada. Entrada Capture2, Compare2 salida, PWM2 salida. Digital I / O. Capture1 input/Compare1 output/PWM1 salida. Digital I / O. Synchronous reloj de entrada / salida serial para el modo SPI. Entrada de reloj sncrona / salida serial para el modo I2C Digital I / O. SPI de entrada de datos. Los datos I2C I / O. Digital I / O. SPI salida de datos. Digital I / O. Asncrono USART Transmit. USART sncrona del reloj (ver relacionada RX / DT). GReferencia ronda para la lgica y los pines de E / S. Buffer Type Descripcin PORTC es un bi-direccional de E / S del puerto. RC0/T1OSO/T1CKI RC0 T1OSO T1CKI RC1/T1OSI/CCP2 RC1 T1OSI CCP2 RC2/CCP1 RC2 CCP1 RC3/SCK/SCL RC3 SCK SCL RC4/SDI/SDA RC4 SDI SDA RC5/SDO RC5 SDO RC6/TX/CK RC6 TX CK RC7/RX/DT RC7 RX DT VSS VDD
12
12
13
13
14
14
15
15
16
16
17
17
18
18
P Yo/ O P Positive suministro para los pines lgicos y de I / O. Digital I / O. O Asncrono USART compatible Leyenda: TTL = TTL compatible CMOS de entrada = entrada o salida CMOS recibir. USART de = ST = entrada Trigger Schmitt CMOS con niveles de entrada Idatos sncronos (ver relacionado TX / CK). O = P = Potencia de salida Yo/ O OD = Open Drain (sin diodo P a VDD) OI /O 20 20 Yo E/ S de I/ O
8, 19
8, 19
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PIC18FXX2
TABLE 1-3: PIC18F4X2 pinout I / O DESCRIPCIONES
Pin Nmero Pin Nombre DIP MCLR / VPP MCLR VPP NC OSC1/CLKI OSC1 13 14 30 I ST 1 Pin Type PLCC TQFP 2 18 I I ST ST Buffer Type Descripcin Master Clear (entrada) o ICSP alto voltaje PROGRAMACINg enable pin. Master Clear (Reset) de entrada. Este pin es un RESET activa baja en el dispositivo. Programacin ICSP alta tensin permitir pin. Estos pines se debe dejar sin conectar. Oscilacintor de cristal o entrada de reloj externo. Oscillator cristal o entrada externa de reloj fuente. ST bfer cuando se configura en modo RC, CMOS contrario. Reloj externo fuente de entrada. Siempre asociado con pin OSC1 funcin. (Vase relacionados OSC1/CLKI, alfileres OSC2/CLKO.) Oscilacintor de cristal o de reloj de salida. Oscillator salida de cristal. Se conecta al cristal o resonador en modo de oscilador de cristal. Yon RC modo, OSC2 pasador salidas CLKO, que tiene 1/4 de la frecuencia de OSC1 denota la tasa de ciclo I / PORTA esyun bi-direccional puerto de O. instruccin. GenePropsito ral I / O pin. Digital I / O. Entrada analgica 0. Digital I / O. Entrada analgica 1. Digital I / O. Entrada analgica 2. A / D de referencia de tensin (baja) de entrada. Digital I / O. Entrada analgica 3. A / D de referencia de tensin (alta) de entrada.
CLKI
CMOS
OSC2/CLKO/RA6 OSC2 CLKO
14
15
31 O O -
RA6 RA0/AN0 RA0 AN0 RA1/AN1 RA1 AN1 RA2/AN2/VREF - RA2 AN2 VREFRA3/AN3/VREF + RA3 AN3 VREF+ RA4/T0CKI RA4 T0CKI RA5/AN4/SS/LVDIN RA5 AN4 SS LVDIN 2 3 19
I/ O I/ OI 3 4 20 I/ OI 4 5 21 I/ OI Y o I/ OI Y o I/ OI
TTL
TTL analgi co TTL analgi co TTL Analg ico Analg ico TTL Analg ico Analg ico
22
23
24
Digital I / O. Abra drenar cuando se configura como salida. Timer0 entrada de reloj externo. I/ ST / OI ST OD I Digital I / O. I Entrada Leyenda: TTL = TTL compatible CMOS de entrada = entrada o salida CMOS compatible RA6 TTL analgica 4. ST = entrada Trigger Schmitt CMOS con niveles de entrada I = ST SPI entrada Slave Select. O = P = Potencia de salida analgi Deteccin de bajo voltaje OD = Open Drain (sin diodo P a VDD) ca de entrada. analgi (Vase el pasador OSC2/CLKO/RA6.) ca
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PIC18FXX2
Pin Nmero Pin Nombre DIP Pin Type PLCC TQFP Buffer Type Descripcin PORTB es un bi-direccional de E / S del puerto. PORTB software puede ser programado para internos dbiles pull-ups en todas las entradas. RB0/INT0 RB0 INT0 RB1/INT1 RB1 INT1 RB2/INT2 RB2 INT2 RB3/CCP2 RB3 CCP2 RB4 RB5/PGM RB5 PGM RB6/PGC RB6 PGC RB7/PGD RB7 PGD 33 36 8 I/ O I I/ O I I/ O I E/ S E/ S I/O E/ S E/ S TTL ST TTL ST TTL ST TTL ST TTL TTL ST TTL ST Digital I / O. 0 Interrupcin externa.
34
37
Interrupcin externa 1. Digital I / O. Interrupcin externa 2. Digital I / O. Entrada Capture2, Compare2 salida, PWM2 salida. Digital I / O. Interrupcin-al-cambiar pin. Digital I / O. Interrupcin-al-cambiar pin. Helow Tensin de programacin ICSP permitir pin. Digital I / O. Interrupcin-al-cambiar pin. En-Circuit Debugger y pin ICSP programacin del reloj.
35
38
10
36
39
11
37 38
41 42
14 15
39
43
16
40
44
17
Digital I / O. Interrupcin-al-cambiar pin. En-Circuit Debugger y pin ICSP programacin E/ de CMOS Leyenda: TTL = TTL compatible CMOS de entrada = entrada o salidadatos. compatible S ST = entrada Trigger Schmitt CMOS con niveles de entrada I = E/ O = P = Potencia de salida S OD = Open Drain (sin diodo P a VDD) E/ S E/ S
TTL ST
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PIC18FXX2
Pin Nmero Pin Nombre DIP RC0/T1OSO/T1CKI RC0 T1OSO T1CKI RC1/T1OSI/CCP2 RC1 T1OSI CCP2 RC2/CCP1 RC2 CCP1 RC3/SCK/SCL RC3 SCK SCL RC4/SDI/SDA RC4 SDI SDA RC5/SDO RC5 SDO RC6/TX/CK RC6 TX CK RC7/RX/DT RC7 RX DT 23 25 42 E/ S E/ S I/ O ST ST ST ST ST ST ST ST ST 15 Pin Type PLCC TQFP 16 32 I/ O O Y o I/ OI /O E/ S E/ S ST ST ST ST CMOS ST ST ST ST ST Digital I / O. Timer1 salida del oscilador. Timer1/Timer3 entrada de reloj externo. Digital I / O. Timer1 oscilador de entrada. Entrada Capture2, Compare2 salida, PWM2 salida. Digital I / O. Capture1 input/Compare1 output/PWM1 salida. Digital I / O. Synchentrada ronous reloj serial / salida para Modo SPI. Synchentrada ronous reloj serial / salida para Modo I2C. Digital I / O. SPI de entrada de datos. Los datos I2C I / O. Digital I / O. SPI salida de datos. Buffer Type Descripcin PORTC es un bi-direccional de E / S del puerto.
16
18
35
17
19
36
18
20
37
24
26
43
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27
44
I/ OI /O I/ O O
26
29
Digital I / O. UAsncrono de transmisin SART. USART sncrona del reloj (ver relacionada RX / Leyenda: TTL = TTL compatible CMOS de entrada = entrada o salida CMOS compatible DT). I/ ST = entrada Trigger Schmitt CMOS con niveles de entrada I = O O = P = Potencia de salida OI Digital I / O. OD = Open Drain (sin diodo P a VDD)O / UAsncrono SART recibir. USART de datos sncronos (ver relacionado TX / CK). I/ OI /O
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PIC18FXX2
Pin Nmero Pin Nombre DIP Pin Type PLCC TQFP Buffer Type Descripcin PORTD es un bi-direccional puerto I / O, o un puerto esclavo paralelo (PSP) para la conexin con un puerto de microprocesador. Estos pernos tienen buffers de entrada TTL cuando PSP mdulo est habilitado. Digital I / O. Parallel Data puerto de esclavos. Digital I / O. Parallel Data puerto de esclavos. Digital I / O. Parallel Data puerto de esclavos. Digital I / O. Parallel Data puerto de esclavos. Digital I / O. Parallel Data puerto de esclavos. Digital I / O. Parallel Data puerto de esclavos. Digital I / O. Parallel Data puerto de esclavos. Digital I / O. Parallel Data puerto de esclavos. PORTE es un bi-direccional de E / S del puerto. Digital I / O. Lea el control para el puerto paralelo esclavo (vase tambin WR y los pines CS). Entrada analgica 5. Digital I / O. Writo de control para el puerto paralelo esclavo (Ver los pins CS y RD). Entrada analgica 6.
RD0/PSP0 RD1/PSP1 RD2/PSP2 RD3/PSP3 RD4/PSP4 RD5/PSP5 RD6/PSP6 RD7/PSP7
19 20 21 22 27 28 29 30
21 22 23 24 30 31 32 33
38 39 40 41 2 3 4 5
I / O I / O I / O I / O I / O I / O
ST TTL ST TTL ST TTL ST TTL ST TTL ST TTL ST TTL ST TTL
RE0/RD/AN5 RE0 RD AN5 RE1/WR/AN6 RE1 WR AN6 RE2/CS/AN7 RE2 CS AN7
25
I/O I / O
ST TTL Analgi ca ST TTL Analgi ca ST TTL
10
26
I/O I / O
10
11
27
I/O
Digital I / O. Chip Select para el control del puerto paralelo esclavo VSS 12, 31 13, 34 6, 29 P GReferencia ronda para la lgica y los pines de E / S. Analgi (See relacionada con RD VDD 11, 32 12, 35 7, 28 P Positive suministro para los pines lgicos y de I / O. ca y WR). Entrada analgica Leyenda: TTL = TTL compatible CMOS de entrada = entrada o salida CMOS compatible 7. ST = entrada Trigger Schmitt CMOS con niveles de entrada I = O = P = Potencia de salida OD = Open Drain (sin diodo P a VDD)
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PIC18FXX2
2,0 OSCONFIGUR ACIONES oscilador
2.1 Tipos de oscilador
El PIC18FXX2 puede ser operado en ocho modos de oscilador diferentes. El usuario puede programar tres Configuraciones de bits (FOSC2, FOSC1 y FOSC0) para seleccionar uno de los ocho modos: 1. 2. 3. 4. 5. 6. 7. 8. LP XT HS HS + PLL RC Rcio CE ECIO Helow Power Crystal Cristal / Resonador Cristal de alta velocidad / Resonatoralta velocidad / Cristal de Resonador con PLL activado External resistencia / condensador Resistencia externa / condensador con YoPin E / S activada Reloj externo Reloj externo con pin I / O activada Modo XT
TABLE 2-1: CAPACITOR DE SELECCIN PARA resonadores de cermica

Rangos Probado: Freq C1
C2
455 kHz 68 a 100 pF 68 a 100 pF 2.0 MHz 15 a 68 pF 15 a 68 pF 4.0 MHz 15 a 68 pF 15 a 68 pF HS 80,0 MHz 10 a 68 pF 10 a 68 pF 16.0 MHz 10 a 22 pF 10 a 22 pF These valores son orientativos diseo nico. See notas que siguen a esta tabla. Resonadores utilizado: 455 kHz Panasonic EFO-A455K04B 00,3% 2,0 MHz Murata Erie CSA2.00MG 00,5% 4,0 MHz Murata Erie CSA4.00MG 00,5% 8,0 MHz Murata Erie CSA8.00MT 00,5% 160,0 Murata Erie CSA16.00MX 00,5% MHz Todos los resonadores utilizados no han incorporado en los condensadores. Nota 1: Una mayor capacitancia aumenta la estabilidad del oscilador, pero tambin aumenta el tiempo de puesta en marcha. 2:When operativo por debajo de 3V VDD, o cuando se utilizan ciertas resonadores de cermica en cualquier tensin, puede ser necesario el uso de alta ganancia en modo HS, trate de un resonador de frecuencia ms baja, o cambiar a un oscilador de cristal. 3:Since cada resonador / cristal tiene sus propias caractersticas, el usuario debe consultar al fabricante del resonador / cristal para valores apropiados de los componentes externos, o verificar el funcionamiento del oscilador.
2.2 Oscilador de Cermica Resonadores
Cristal
Yon XT, LP, SA o SA + modos oscilador PLL, un resonador de cristal o de cermica est conectado a los OSC1 y OSC2 pins para establecer oscilacin. La Figura 2-1 muestra las conexiones de los pines. The diseo de oscilador PIC18FXX2 requiere el uso de un cristal de corte paralelo. Nota: El uso de un cristal de corte en serie puede dar una frecuencia fuera de las especificaciones de los fabricantes de cristal.
FIGURA 2-1: CRYSTAL / CERAMIC RESONATOR OPERACIN (HS, XT o configuracin LP)

C1(1) OSC1 A Interno Lgica SLEEP
XTAL
RS(2) C2(1) OSC2
(3 RF)
PIC18FXXX
Noe 1: See la Tabla 2-1 y la Tabla 2-2 para los valores recomendados de C1 y C2. 2:Una resistencia en serie (RS) puede ser requerido para LaT tira cortada cristales. 3:RF vara con el modo oscilador elegido.
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PIC18FXX2
TABLE 2-2: SELECCIN DE CONDENSADOR PARA OSCILADOR DE CRISTAL
Modo LP XT Rangos Probado: Freq C1 32.0 kHz 200 kHz 200 kHz 10,0 MHz 40,0 MHz HS 40,0 MHz 80,0 MHz 20.0 MHz 25.0 MHz 33 pF 15 pF 22-68 pF 15 pF 15 pF 15 pF 15-33 pF 15-33 pF 15-33 pF C2 33 pF 15 pF 22-68 pF 15 pF 15 pF 15 pF 15-33 pF 15-33 pF 15-33 pF
2.3 RC Oscilador
Por el momento las aplicaciones no sensibles, el "RC" y "Comrcio" Opciones de dispositivos ofrecen un ahorro adicional de costes. La frecuencia del oscilador RC es una funcin de la tensin de alimentacin, la resistencia (REXT) y el condensador (CEXT) los valores y la temperatura de funcionamiento. Adems de esto, la frecuencia del oscilador puede variar de una unidad a otra debido a variaciones normales de parmetros de proceso. Adems, la diferencia en capacitancia de bastidor de conductores entre los tipos de paquete tambin afectar a la frecuencia de oscilacin, especialmente para valores bajos CEXT. El usuario tambin debe tener en cuenta la variacin debido a la tolerancia de los componentes externos de I y C utilizados. La figura 2-3 muestra cmo la combinacin R / C est conectado. Yon el modo de oscilador RC, la frecuencia del oscilador dividida por 4 est disponible en el pin OSC2. Esta seal puede ser usada para fines de prueba o para sincronizar la lgica otro. Nota: Yof la frecuencia del oscilador dividida por 4 seal no se requiere en la aplicacin, se recomienda utilizar el modo rcio para ahorrar energa.
These valores son orientativos diseo nico. See notas que siguen a esta tabla. Cristales usado Epson C-001R32.768K-A STD XTL 200.000KHz ECS ECS-10-13-1 ECS ECS-40-20-1
32.0 kHz 200 kHz 10,0 MHz 40,0 MHz 80,0 MHz
20 PPM 20 PPM 50 PPM 50 PPM
EPSOn 8.000m CA-301-C 30 PPM
200,0 MHz Epson CA-301-C 20.000m 30 PPM
FIGURA 2-3: MODO RC OSCILLATOR

VDD REXT
Nota 1: Una mayor capacitancia aumenta la estabilidad del oscilador, pero tambin aumenta el tiempo de puesta en marcha. 2:Rs puede ser necesario en modo HS, as como el modo XT, para evitar sobrecargas cristales con especificacin de bajo nivel de accionamiento. 3:Since cada resonador / cristal tiene sus propias caractersticas, el usuario debe consultar al fabricante del resonador / cristal para valores apropiados de los componentes externos., o verificar el funcionamiento del oscilador. Lan fuente de reloj externa tambin puede ser conectado al pin OSC1 en los modos de HS, XT y LP, como se muestra en la Figura 2-2.
OSC1 CEXT VSS FOSC / 4 OSC2/CLKO
Internal Clock
PIC18FXXX
Recomvalores recomendadas: 3 k REXT 100 k CEXT> 20pF
The Comrcio funciones de oscilador modo como el modo RC, con la salvedad de que el pin OSC2 se convierte en un adicional de propsito ge-neral I / O pin. El pin de E / S se convierte en el bit 6 de PORTA (RA6).
FIGURA 2-2: OPERACIN EXTERNA entrada de reloj (HS, XT o LP OSC CONFIGURACIN)

Clock de Ext. Sistema Abierto DS39564C-page20 OSC1
PIC18FXXX
OSC2 2006 Microchip Technology Inc.
PIC18FXX2
2.4 Entrada externo de reloj
FIGURA 2-5: OPERACIN EXTERNA DE ENTRADA DEL RELOJ (ECIO CONFIGURACIN)
The CE y modos de ECIO oscilador requieren una fuente de reloj externa para ser conectada al pin OSC1. El dispositivo de retroalimentacin entre OSC1 y OSC2 est activado def en estos modos para ahorrar energa. No hay oscilacin tor de arranque tiempo necesario despus de un reinicio de encendido o unespus de una recuperacin desde el modo SLEEP. Yon el modo de oscilador CE, la frecuencia del oscilador dividida por 4 est disponible en el pin OSC2. Esta seal puede ser usada para fines de prueba o para sincronizar la lgica otro. La Figura 2-4 muestra las conexiones de patillas para la CE Oscilacintor modo.
Clock de Ext. Sistema RA6
OSC1
PIC18FXXX
I /O (OSC2)
2.5 HS / PLL
FIGURA 2-4: OPERACIN EXTERNA DE ENTRADA DEL RELOJ (CE CONFIGURACIN)
A Phase Locked Loop circuito se proporciona como un programaMABLe opcin para los usuarios que desean multiplicar la frecuencia de la seal de oscilador de cristal de entrada por 4. Para una frecuencia de entrada de reloj de 10 MHz, la frecuencia del reloj interno se multiplicar a 40 MHz. Esto es til para los clientes que estn interesados en debido a los cristales de alta frecuencia EMI. The PLL slo se puede activar cuando el oscilador conFiguracin pedacitos estn programados para el modo HS. Si estn programad por cualquier otro modo, el PLL no est habilitado y el reloj del sistema vendr directamente de OSC1. The PLL es uno de los modos de la FOSC <2:00> URACIN config-bits. El modo de oscilador se especifica durante la programacin del dispositivo. Un temporizador de bloqueo de PLL se utiliza para asegurar que el PLL se ha cerrado antes de la ejecucin dispositivo se inicia. El temporizador de bloqueo de PLL tiene un tiempo de espera que se llama TPLL.
Clock de Ext. Sistema FOSC / 4
OSC1
PIC18FXXX
OSC2
The ECIO funciones del oscilador de modo como el modo de CE, excepcint que el pin OSC2 adicional se convierte en un objetivo gene-ral I / O pin. El pin de E / S se convierte en el bit 6 de PORTA (RA6). La Figura 2-5 muestra las conexiones de los pines para el modo de oscilador ECIO.
FIGURA 2-6: DIAGRAMA DE BLOQUE PLL (Configuracin de HS poco Osc Registrarse) PLL Enable Phase Comparator FIN Cristal Osc FOUT SYSCLK OSC1 Divide por 4
OSC2
Bucl e Filter
VCO MUX
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PIC18FXX2
2.6 Oscilador de funciones de conmutacin
Thdispositivos electrnicos PIC18FXX2 incluyen una caracterstica que permite que la fuente de reloj del sistema que se conecta desde el oscilador principal a un suplente fuente de reloj de baja frecuencia. Para los dispositivos PIC18FXX2, esta fuente alternativa de reloj es el oscilador Timer1. Si un cristal de baja frecuencia (32 kHz, por ejemplo) se ha unido a las Timer1 pins del oscilador y el oscilador Timer1 se ha activado, el dispositivo puede cambiar a un bajo consumo Ejetion modo. La Figura 2-7 muestra un diagrama de bloques de las fuentes de reloj del sistema. La funcin de conmutacin del reloj se activa programando el oscilador de conmutacin de habilitacin (OSCSEN) bit en Register1H configuracin en un '0 '. Conmutacin del reloj se desactiva en un dispositivo de borrado. Vea la Seccin 11.0 para ms detalles sobre el Timer1 oscilador. Vea la Seccin 19.0 para ms detalles registro de configuracin.
FIGURA 2-7: FUENTES DE DISPOSITIVOS DE RELOJ

PIC18FXXX
Main oscilador OSC2 DORMIR OSC1 TimerUn oscilador T1OSO T1OScen oscilador Enable TT1P Clock Fuente Clock opcin Fuente para otros mdulos 4 x PLL TOS C TOSC / 4 TSCLK MUX
T1OSI
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PIC18FXX2
2.6.1 SISTEMA INTERRUPTOR BIT DE RELOJ
Nota: The oscilador Timer1 debe estar habilitado y operativo para cambiar la fuente de reloj del sistema. El oscilador Timer1 se habilita estableciendo el bit T1OSCEN en el registro Timer1 control (T1CON). Si el oscilador Timer1 no est activada ninguna de escritura en el bit SCS sern ignorados (bit SCS forzado borra) y el oscilador principal seguir siendo la fuente de reloj del sistema. Thsistema electrnico reloj conmutacin de fuente se realiza bajo control de software. El reloj del sistema bit switch, SCS (OSCCON <0>) controla la conmutacin del reloj. Cuando el bit SCS es '0 ', la fuente de reloj del sistema proviene del oscilador principal que es seleccionado por la FOSC configura-cin bits en Register1H configuracin. Cuando el bit SCS est establecido, la fuente de reloj del sistema vendr del oscilador Timer1. El bit SCS est desactivada en todas las formas de RESET.
REGISTRO 2-1: OSCCON REGISTRO

U-0-0 U U U-0-0-0 U U U-0-0 R/W-1 bit 7 bit 0 bit 7-1 '0 ' Naciones SCS: SysReloj tem poco When OSCSEN configuracin de bits = '0 'y poco T1OSCEN se establece: 1= Cambiar a Timer1 oscilador / reloj pin 0= Utilizar oscilador primario / reloj pin de entrada When OSCSEN y T1OSCEN se encuentran en otros estados: bit es forzado claro Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1'Bit = se establece U = bit no implementado, ledo como '0 ' '0'Bit = se borra x Bit = se desconoce SCS
Unidasimplementado: Leer como 0 bit Interruptor
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PIC18FXX2
2.6.2 TRANSICIONES OSCILADOR
Thdispositivos electrnicos PIC18FXX2 contienen circuitos para evitar "interferencias" cuando se cambia entre las fuentes del oscilador. Esencialmente, el circuito de espera por ocho bordes ascendentes de la fuente de reloj que el procesador est cambiando. Esto asegura que la nueva fuente de reloj es estable y que su ancho de pulso no ser menor que el ancho ms corto de pulso de las dos fuentes de reloj. La diagrama de tiempos que indica la transicin desde el oscilador principal para el oscilador Timer1 se muestra en la Figura 2-8. El oscilador Timer1 se supone que funciona mucho todo el tiempo. Despus de que el bit SCS est establecido, el procesador se congela en el ciclo siguiente Q1 ocurriendo. Despus de ocho ciclos de sincronizacin se cuentan desde el Timer1 oscilador, se reanuda la operacin. No hay retrasos adicionales son necesarios despus de los ciclos de sincronizacin.
Figura 2-8: Diagrama de tiempos para la transicin del OSC1 A TIMER1 OSCILLATOR
Q1 Q2
Q3 Q1 Q4 TT1P 1 2 345678 Tscs
Q1
Q2
Q3
Q4 Q1
Q2 Q3 Q4 Q1
T1OSI OSC1 TOSC Reloj interno del sistema (SCSOSCCON <0>) PrOGRA MA Contad or Ord ena dor per son al TDLY
PC + 2
PC + 4
Noe 1: Deponer en el reloj interno del sistema es de ocho ciclos del oscilador de sincronizacin.
The secuencia de eventos que tiene lugar cuando de conmutacin del oscilador Timer1 al oscilador principal depender del modo del oscilador principal. Adems de los ocho ciclos de reloj del oscilador principal, los retrasos adicionales pueden tener lugar.
Yof del oscilador principal est configurado para un externo crys-tal (HS, XT, LP), entonces la transicin se llevar a cabo despus de un oscilador de puesta en marcha (TOST) ha ocurrido. Un diagrama de tiempo, lo que indica la transicin de la Timer1 oscilador para el oscilador principal para HS, XT y modos LP, se muestra en la Figura 2-9.
FIGURA 2-9: TIEMPO DE TRANSICIN ENTRE TIMER1 Y OSC1 (HS, XT, LP)
Q3 Q4 Q1 TT1P Q1 Q2 Q3 Q4 Q1 Q2 Q3
T1OSYo OSC1 TOST OSC2 Sistema Interno Reloj (SCS OSCCON <0>) TOSC 12345678 TSCS
PrOGRAMA Contador
PC PC + 2
PC + 6
Nota 1: TOST = 1024 TOSC (dibujo no est a escala).
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PIC18FXX2
Yof del oscilador principal est configurado para HSPLL modo, un oscilador de tiempo de inicio (TOST) ms un PLL adicional de tiempo de espera (TPLL) se va a producir. El PLL tiempo de espera suele ser 2 ms y permite que el PLL para bloquear la frecuencia del oscilador principal. Un diagrama de tiempo que indica la transicin desde el oscilador Timer1 al oscilador principal para HS-PLL modo se muestra en la figura 2-10.
FIGURA 2-10: TIEMPO DE TRANSICIN ENTRE TIMER1 Y OSC1 (HS CON PLL)
Q1 Q4
TT1P
Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
T1OSI OSC1 TOST OSC2 Reloj PLL De entrada 1 2 3 4 5 6 7 8 Sistema Interno Reloj SCS (OSCCON <0>) Contador de Programa PC PC + 2 PC + 4 TPL L TOSC TSCS
Nota 1: TOST = 1024 TOSC (dibujo no est a escala).
Yof del oscilador principal est configurado en el RC, rcio, CE o modos de ECIO, no hay ningn oscilador de puesta en marcha de tiempo de espera. La operacin se reanudar despus de ocho ciclos del oscilador principal han sido contados. Un diagrama de tiempo, lo que indica la transicin desde el oscilador Timer1 al oscilador principal para RC, rcio, CE y modos de ECIO, se muestra en la figura 2-11.
FIGURA 2-11: TIEMPO DE TRANSICIN ENTRE TIMER1 Y OSC1 (CC, CE)

Q3 Q1 Q4 TT1P Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
T1OS Yo OSC1 OSC2 Sistema Interno Reloj (SCS OSCCON <0>)
TOSC 12345678
TSCS PrOGRAMA Contador PC PC + 2 PC + 4
Nota 1: Modo RC Oscilador asumido.
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PIC18FXX2
2.7 Efectos del modo de suspensin en el El Chi-p oscilador
When el dispositivo ejecuta un DORMIR instruccin, los relojes en el chip y el oscilador estn apagados y el dispositivo se lleva a cabo al comienzo de un ciclo de instruccin (estado Q1). Con el oscilador de apagado, los OSC1 y OSC2 seales se detendr oscilante. Dado que todo el transistor scorrientes witching se han eliminado, el modo SLEEP logra el ms bajo consumo de corriente del dispositivo (solamente las corrientes de fuga). Habilitacin de alguna de las funciones en el chip que operar durante SLEEP aumentar la corriente consumida durante el sueo. El usuario puede despertar de su sueo a travs de RESET externo, Reset Watchdog Timer, o por medio de una interrupcin.
TABLE 2-3: OSC1 y OSC2 ESTADOS PIN en modo de reposo

OSC Mode RC Rcio ECIO CE LP, XT y HS Nota: OSC1 Pin Resistencia flotante, externo debe tirar alto Resistencia flotante, externo debe tirar altoFloridaot ante Floridaot ante Feedback convertidor OSC2 Pin A nivel lgico bajo Configurado como PORTA, bit 6 Configurado como PORTA, bit 6 A nivel Feedbacklgico bajo convertidor
deshabilitado, en el nivel deshabilitado, en el nivel de tensin de reposo de tensin de reposo See la Tabla 3-1, en la "Reset " segundocin, por los tiempos de espera debidos a dormir y MCLR Reset.
2.8 Power-up retrasos

Encienda los retrasos son controlados por dos temporizadores, para que nadie circuito de RESET externo es necesario para la mayora de aplicaciones. Los retrasos asegurar que el dispositivo se mantiene en RESET, hasta que la fuente de alimentacin y dispositivo de reloj son estables. Para obtener informacin adicional sobre la operacin RESET, consulte la Seccin 3.0. El primer contador de tiempo es el temporizador de encendido (PWRT), que proporciona opcionalmente un retardo fijo de 72 ms (nominal) en el arranque solamente (POR y BOR). El temporizador de segundo es el oscilador de puesta en marcha del temporizador (OST), destinado a mantener el chip en RESET hasta que el oscilador de cristal es estable.
Ingenioh habilitado el PLL (SA / PLL modo de oscilador), la secuencia de tiempo de espera despus de un Power-on Reset es diferente de otros modos de oscilador. La secuencia de tiempo de espera es el siguiente: En primer lugar, la PWRT de tiempo de espera se invoca despus de un retardo de tiempo POR ha expirado. Entonces, el Oscilador Start-up Timer (OST) se invoca. Sin embargo, esto todava no es una cantidad de tiempo suficiente para permitir que el PLL para bloquear a altas frecuencias. El temporizador PWRT se utiliza para proporcionar un adicional fijo 2 ms (nominal) de tiempo de espera para permitir que el PLL tiempo suficiente para bloquear la frecuencia de reloj entrante.
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30.0 RESET de
Mosregistros T no se ven afectados por un WDTdespertador, ya que este es visto como la reanudacin de la normalidad el funcionamiento. Bits de estado del registro RCON, RI, TO, PD, POR y BOR, se activa o se desactiva de manera diferente en diferentes situaciones de RESET, segn se indica en la Tabla 3-2. Estos bits se utilizan en software para determinar el tipo de RESET. Consulte la tabla 3-3 para obtener una descripcin completa de los estados de RESET de todos los registros. Un diagrama de bloques simplificado del circuito de reset on-chip se muestra en la Figura 3-1. Thelectrnicos mejorados dispositivos MCU tienen un filtro de ruido MCLR en el trayecto Cambiar MCLR. El filtro detectar e ignorar pequeos pulsos. The MCLR pin no se conduce bajo cualquier interno RESTABLECIMIENTOS, incluyendo el WDT.
El PIC18FXXX distingue entre varios tipos de RESET: un) Power-on Reset (POR) b) MCLR Restauracin durante la operacin normal c) Reset MCLR durante el sueo dWatchdog) Timer (WDT) Reset (durante el funcionamiento normal) e) Programable Brown-out Reset (BOR) f) REINICIO Instruccin g) Tubo de escape de Reposicin Total h) Pila Cambiar Underflow Mosregistros T no se ven afectados por un RESET. Su estado es desconocido en POR e inalterada de todas las restauraciones otro. Los otros registros se ven obligados a un "estado RESET" en Power-on Reset, MCLR, Reset WDT, Brown-out Reset, reinicio MCLR durante el sueo y por la REINICIO instruccin.
FIGURA 3-1: diagrama de bloques simplificado del circuito de rearme ON-CHIP

REINI CIO Entruccin Stack PointePila r completo / Restaurar Underflow ECambiar Xternal MCLR WDT Mdulo SLEEP WDT Tiempo muerto Reestablecer
VD D
Rise DeteConnecticut VDD Power-on Reset Brown Salida Reset OST / PWRT OST S
BORES
OSC1
10-bit contador de rizado PWRT El chip RC OSC(1) 10-bit contador de rizado
Chip_Reset RQ
Habilitar PWRT Act vace OST(2) 2006 Microchip Technology Inc. DS39564C pginas 27
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Noe 1: This es un oscilador separado del oscilador RC del pasador CLKI. 2:See la Tabla 3-1 para las situaciones de tiempo de espera.
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3.1 Power-On Reset (POR)
A Power-on reset pulso se genera en el chip cuando se detecta aumento VDD. Para aprovechar las ventajas del POR cir-cuitry, slo empatar el pin MCLR directamente (oa travs de un resistor) a VDD. Esto eliminar los componentes externos de RC por lo general se necesitan para crear un retardo de encendido Reset. Una tasa de incremento mnimo para VDD se especifica (parmetro D004). Durante un tiempo lento ascenso, ver Figura 3-2. When el dispositivo inicia la operacin normal (es decir, sale de la condicin RESET), los parmetros operativos del dispositivo (de voltaje, frecuencia, temperatura, etc) deben cumplirse para asegurar la operacin. Si estas condiciones no se cumplen, el dispositivo debe realizarse en RESET hasta que las condiciones de funcionamiento se cumplen. proceso. Ver D033 DC parmetros para obtener ms informacin.
FIGURA 3-2: POWER-ON Circuito exterior RESET (DE VDD LENTO ENCENDIDO)
VDD DR R1 MCLR CPIC18FXXX
Noe 1: External encendido Circuito de rearme slo es necesario si el VDD encendido pendiente es demasiado lento. El diodo D ayuda a descargar el condensador rpidamente cuando los poderes VDD hacia abajo. 2:R <40 k yos recomendado para asegurarse de que la cada de voltaje a travs de R no viola las especificaciones elctricas del dispositivo. 3:R1 = 100 a 1 k will limitar cualquier corriente de flujo-cin en MCLR del condensador C externo, en caso de MCLR / VPP pin ruptura debido a descargas electrostticas (ESD) o sobretensin elctrica (EOS).
3.2 Power-up Timer (PWRT)

The Power-up Timer proporciona un valor nominal fijo de tiempo de espera (parmetro 33) slo en el arranque del POR. El temporizador de encendido funciona con un oscilador interno RC. El chip se mantiene en RESET mientras el PWRT est activo. El retardo de tiempo permite PWRT VDD para alcanzar un nivel aceptable. Un bit de configuracin se proporciona para habilitar / deshabilitar la PWRT. The power-up de retardo de tiempo variar de viruta a viruta debido a VDD, la temperatura y la variacin del
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3.3 Oscilador Start-up Timer (OST)
ThOscilador electrnico Start-up Timer (OST) ofrece un ciclo de oscilador de 1024 (a partir de la entrada OSC1) Retardo tras el retraso es de ms PWRT (parmetro 32). Esto asegura que el oscilador de cristal o resonador se ha iniciado y estabilizado. The OST de tiempo de espera se invoca slo para XT, LP y los modos del SA, y slo en Power-on Reset o despertar de su sueo-. los tiempos de espera expira. Llevar MCLR alta comenzar la ejecucin inmediatamente (Figura 3-5). Esto es til para propsitos de prueba o para sincronizar ms de un dispositivo PIC18FXXX operando en paralelo. Tcapaz 3-2 muestra las condiciones de reinicio durante algunos registros de funciones especiales, mientras que la Tabla 3-3 se muestran las condiciones de RESET para todos los registros.
3.4 PLL Time Lock-out

Ingenioh el PLL activado, la secuencia de tiempo de espera despus de un Power-on Reset es diferente de otros modos de oscilador. Una porcin del temporizador de encendido se utiliza para pro-vide un fijo de tiempo de espera que sea suficiente para el PLL para bloquear la frecuencia del oscilador principal. Este bloqueo de PLL de tiempo de espera (TPLL) es tpicamente de 2 ms y sigue el oscilador de tiempo de inicio de salida (OST).
3.5 Brown-out Reset (BOR)

Un poco de configuracin, Boren, puede desactivar (si claro / programada) o habilitar (si est ajustado) el circuito de reset Brown-out. Si VDD cae por debajo del parmetro D005 para mayor que el parmetro 35, la situacin brown-out se restablecer el chip. Un RESET no se puede producir si VDD cae por debajo de parmetro D005 por menos de parmetro 35. El chip se mantendr en Brown-out Reset hasta que se eleva por encima de VDD BVDD. Si el temporizador de encendido est activado, se invoca despus se eleva por encima de VDD BVDD, entonces ser mantener el chip en RESET durante un retardo adicional (parmetro 33). Si VDD cae por debajo de BVDD mientras el temporizador de encendido est funcionando, el chip se regrese a un reinicio Brownout y el temporizador de encendido ser inicializado. Una vez que se eleva por encima de VDD BVDD, el temporizador de encendido se ejecutar el retardo de tiempo adicional.
3.6 Tiempo de espera de secuencia

On power-up, la secuencia de tiempo de espera es el siguiente: En primer lugar, PWRT de tiempo de espera se invoca despus del retardo de tiempo POR ha expirado. Entonces, se activa OST. El total de tiempo de espera puede variar en funcin de la configuracin del oscilador y el estado de la PWRT. Por ejemplo, en el modo de RC con el PWRT desactivado, no habr tiempo de espera en absoluto. Figura 3-3 Figura 3-4 Figura, 3-5, Figura 3-6 y la Figura 3-7 muestran las secuencias de tiempo de espera en el encendido. Since los tiempos de espera se producen a partir del impulso POR, MCLR si se mantiene baja lo suficiente,
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TABLE 3-1: tiempo de espera en diferentes situaciones
Ososcilad or Configuracin HS con PLL habilitado(1) HS, XT, LP CE External RC Power-up(2) Brown-out PWRTE = 0 72 ms + 1024 TOSC + 2ms 72 ms + 1024 TOSC 72 ms 72 ms PWRTE = 1 1024 TOSC + 2 ms 1024 TOSC 72 ms(2) + 1024 TOSC + (2) 2 ms 72 ms + 1024 TOSC 72 ms
(2)
Despertar-Up de suspensin o interruptor oscilador 1024 TOSC + 2 ms 1024 TOSC -
72 ms(2)
NoTE 1: 2 ms es el tiempo nominal necesario para el 4x PLL para bloquear. 2:72 ms es el valor nominal de encendido de retardo del temporizador, si se aplica.
REGISTRO 3-1: BITS RCON REGISTRO Y POSICIONES

R/W-0 U-0 U-0 R/W-1 R-1 R-1 R/W-0 R/W-0 IPEN Rh A PD POR od bit 7 bit 0 e Isl Nota 1: Consulte la Seccin 4.14 (pgina 53) para obtener definiciones de bit. an d BOR
TABLE 3-2: BITS DE ESTADO, su significado y las condiciones de iniciacin PARA REGISTRO RCON
Condicin Power-on reset MCLR Restablecer durante el funcionamiento normal Restablecimiento de software durante el funcionamiento normal Stack cero completa durante el funcionamiento normal Stack Cambiar Rebase durante el funcionamiento normal Restablecer durante el MCLR sueoRestablecer WDT WDT Wake-up Brown-out reset 0000h 0000h 0000h PC + 2 0000h 2(1) Programa Contador 0000h 0000h 0000h 0000h RCON Registra rse 0 a 1 1100 0 - u uuuu 0 a 0 uuuu 0 - u uu11 0 - u uu11 0 - u 10uuu 0 01uuu u 00uu1 0 a Rh A od e 1 1 Isl u u an d 0 u u u u 1 u 1 u u 1 0 0 1 PD 1 u u u u 0 1 0 1 POR 0 u u u u u u u 1 u BOR 0 u u u u u u u 0 u STKFUL u u u u 1 u u u u u STKUNF u u u 1 u u u u u u
11u0u Interrupcin de despertar de un PC + u u 1 0 sueo 00uu Leyenda:u= Sin cambios, x= Desconocido, - = bit sin aplicarse, ledo como '0 '
Nota 1: When el despertador se debe a una interrupcin y el GIEH o bits Giel se establece, el PC se carga con el vector de interrupcin (0x000008h or0x000018h).
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TABLE 3-3: CONDICIONES inicializacin de todos los registros
Registro Dispositivos aplicables 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 Power-on Reset, reinicio Brownout --- 0 0000 0000 0000 0000 0000 00-0 0000 --- 0 0000 0000 0000 0000 0000 - 00 0000 0000 0000 0000 0000 0000 0000 xxxx xxxx xxxx xxxx 0000 000X -1-1 1111 11-0 0-00 N/ A N/ A N/ A N/ A N/ ----AXxxx xxxx xxxx xxxx xxxx N/ A N/ A N/ A N/ MRestablece CLR WDT Restablecer REINICIO Instruccin Stack --- 0 0000 Restablece 0000 0000 0000 0000 uu-0 0000 --- 0 0000 0000 0000 0000 0000 - 00 0000 0000 0000 0000 0000 0000 0000 uuuu uuuu uuuu uuuu 0000 000U -1-1 1111 11-0 0-00 N/ A N/ A N/ A N/ A N/ ----AUuuu uuuu uuuu uuuu uuuu N/ A N/ A N/ A N/ DespertarEn marcha a travs de WDT Interrumpir --- 0 uuuu(3) o uuuu uuuu(3) uuuu uuuu(3) uu-u uuuu(3) --- U uuuu uuuu uuuu PC + 2(2) - Uu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu(1) uuuu-u-u(1) uu-u u-uu(1) N/ A N/ A N/ A N/ A N/ ---- A Uuuu uuuu uuuu uuuu uuuu N/ A N/ A N/ A N/
Tosu TOSH TOSL STKPTR PCLATU PCLATH PCL TBLPTRU TBLPTRH TBLPTRL TABLAT PRODH Prdl YoNTCON INTCON2 INTCON3 INDF0 POSTINC0 POSTDEC0 PREINC0 PLUSW0 FSR0H FSR0L WREG INDF1 POSTINC1 POSTDEC1 PREINC1 PLUSW1
A A A N/ N/ N/ A aplicarse, ledo como '0 ', q= Valor depende de la condicin. A A Leyenda:u= Sin cambios, x= Desconocido, -= Bit sin Sombraclulas D indican condiciones no se aplican para el dispositivo designado. Nota 1: Ene o ms bits en los registros INTCONx o Pirx se ver afectada (causar despertar). 2:When el despertador se debe a una interrupcin y el bit GIEL o GIEH est establecida, el PC se carga con el vector de interrupcin (0008h or0018h). 3:Wuando el despertador se debe a una interrupcin y el bit GIEL o GIEH est establecida, el Tosu, Tosh y TOSL son actualizard con el valor actual de la PC. El STKPTR se modifica para apuntar a la siguiente ubicacin en la pila de hardware. 4:Consulte la Tabla 3-2 para obtener valor de restablecimiento de la condicin especfica. 5:Bit 6 de PORTA, LATA, TRISA y estn habilitados en ECIO y modos de Comrcio oscilador solamente. En todos los dems Oscilacinmodos de Tor, que sean discapacitados y '0 '. 6:Bit 6 de PORTA, TRISA y LATA no estn disponibles en todos los dispositivos. Cuando no implementado, se leen '0 '.
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TABLE 3-3: condiciones de inicializacin PARA TODOS LOS REGISTROS (CONTINUACIN)
Registro Dispositivos aplicables 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 Power-on Reset, reinicio Brownout ---- Xxxx xxxx xxxx ---- 0000 N/ A N/ A N/ A N/ A N/ ----AXxxx xxxx xxxx --- X xxxx 0000 0000 xxxx xxxx 1111 1111 ------- 0 - 00 0101 ------- 0 0 - q 11qq xxxx xxxx xxxx xxxx 0-00 0000 0000 0000 1111 1111 -000 0000 xxxx xxxx 0000 0000 0000 0000 0000 0000 0000 0000 MRestablece CLR WDT Restablecer REINICIO Instruccin Stack ---- Uuuu Restablece uuuu uuuu ---- 0000 N/ A N/ A N/ A N/ A N/ ----AUuuu uuuu uuuu --- U uuuu uuuu uuuu uuuu uuuu 1111 1111 ------- 0 - 00 0101 ------- 0 0 - q qquu uuuu uuuu uuuu uuuu u-uu uuuu 0000 0000 1111 1111 -000 0000 uuuu uuuu 0000 0000 0000 0000 0000 0000 0000 0000 DespertarEn marcha a travs de WDT Interrumpir ----oUuuu uuuu uuuu ---- Uuuu N/ A N/ A N/ A N/ A N/ ----AUuuu uuuu uuuu --- U uuuu uuuu uuuu uuuu uuuu uuuu uuuu ------- U - Uu uuuu ------- U u - u qquu uuuu uuuu uuuu uuuu u-uu uuuu uuuu uuuu 1111 1111 Uuuu uuuuuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu
FSR1H FSR1L BSR INDF2 POSTINC2 POSTDEC2 PREINC2 PLUSW2 FSR2H FSR2L STATUS TMR0H TMR0L T0CON OSCCON LVDCON WDTCON RCON(4) TMR1H TMR1L T1CON TMR2 PR2 T2CON SSPBUF SSPADD SSPSTAT SSPCON1 SSPCON2
Leyenda:u= Sin cambios, x= Desconocido, -= Bit sin aplicarse, ledo como '0 ', q= Valor depende de la condicin. Sombraclulas D indican condiciones no se aplican para el dispositivo designado. Nota 1: Ene o ms bits en los registros INTCONx o Pirx se ver afectada (causar despertar). 2:When el despertador se debe a una interrupcin y el bit GIEL o GIEH est establecida, el PC se carga con el vector de interrupcin (0008h or0018h). 3:Wuando el despertador se debe a una interrupcin y el bit GIEL o GIEH est establecida, el Tosu, Tosh y TOSL son actualizard con el valor actual de la PC. El STKPTR se modifica para apuntar a la siguiente ubicacin en la pila de hardware. 4:Consulte la Tabla 3-2 para obtener valor de restablecimiento de la condicin especfica. 5:Bit 6 de PORTA, LATA, TRISA y estn habilitados en ECIO y modos de Comrcio oscilador solamente. En todos los dems Oscilacinmodos de Tor, que sean discapacitados y '0 '. 6:Bit 6 de PORTA, TRISA y LATA no estn disponibles en todos los dispositivos. Cuando no implementado, se leen '0 '.
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Registro Dispositivos aplicables 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 Power-on Reset, reinicio Brownout xxxx xxxx xxxx xxxx 0000 00-0 00-0000 xxxx xxxx xxxx xxxx - 00 0000 xxxx xxxx xxxx xxxx - 00 0000 xxxx xxxx xxxx xxxx 0000 0000 0000 0000 0000 0000 0000 0000 0000 -010 0000 000X 0000 0000 0000 0000 xx-0 x000 -------MRestablece CLR WDT Restablecer REINICIO Instruccin Stack uuuu uuuu Restablece uuuu uuuu 0000 00-0 00-0000 uuuu uuuu uuuu uuuu - 00 0000 uuuu uuuu uuuu uuuu - 00 0000 uuuu uuuu uuuu uuuu uuuu uuuu 0000 0000 0000 0000 0000 0000 0000 -010 0000 000X 0000 0000 0000 0000 uu-0 U000 -------DespertarEn marcha a travs de WDT Interrumpir uuuuouuuu uuuu uuuu uuuu uu-u uu - uuuu uuuu uuuu uuuu uuuu - Uu uuuu uuuu uuuu uuuu uuuu - Uu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuu uuuuuuu uuuu uuuu uuuu uuuu uuuu uu-0 U000 --------
ADRESH ADRESL LaDCON0 LaDCON1 CCPR1H CCPR1L CCP1CON CCPR2H CCPR2L CCP2CON TMR3H TMR3L T3CON SPBRG RCREG TXREG TXSTA RCSTA EEADR EEDATA EECON1 EECON2
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Registro Dispositivos aplicables 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 242 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 442 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 252 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 452 Power-on Reset, reinicio Brownout --- 1 1111 --- 0 0000 --- 0 0000 1111 1111 -111 1111 0000 0000 -000 0000 0000 0000 -000 0000 0000 -111 1111 1111 1111 1111 1111 1111 -111 1111(5) ----- Xxx xxxx xxxx xxxx xxxx xxxx xxxx -Xxx xxxx(5) ----- 000 xxxx xxxx xxxx xxxx xxxx xxxx X0x-0000(5) MRestablece CLR WDT Restablecer REINICIO Instruccin Stack --- 1 1111 Restablece --- 0 0000 --- 0 0000 1111 1111 -111 1111 0000 0000 -000 0000 0000 0000 -000 0000 0000 -111 1111 1111 1111 1111 1111 1111 -111 1111(5) ----- Uuu uuuu uuuu uuuu uuuu uuuu uuuu Uuuu uuu-(5) ----- 000 uuuu uuuu uuuu uuuu uuuu uuuu -U0u 0000(5) DespertarEn marcha a travs de WDT Interrumpir --- U uuuu o --- U uuuu(1) --- U uuuu uuuu uuuu Uuuu uuuuuuu uuuu(1) Uuuu uuu-(1) uuuu uuuu Uuuu uuuuuuu uuuuuuu uuuu uuuu uuuu uuuu uuuu Uuuu uuu-(5) ----- Uuu uuuu uuuu uuuu uuuu uuuu uuuu Uuuu uuu-(5) ----- Uuu uuuu uuuu uuuu uuuu uuuu uuuu Uuuu uuu-(5)
IPR2 PIR2 PIE2 IPR1 PIR1 PIE1 TRISE TRISD TRISC TRISB TRISA(5,6) Los ngelesTE Los ngelesTD LATC LATB LATLa(5,6) PORTE PORTD PORTC PORTB PORTA(5,6)
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FIGURA 3-3: TIEMPO DE ESPERA EN LA SECUENCIA DE ENCENDIDO (MCLR LIGADA A LA VDD)
VDD MCLR INTERNAL POR TPWR T PWRT TIEMPO DE ESPERA
TOST
OST TIME-OUT
INTREINICIAR ERNAL
FIGURA 3-4: TIEMPO DE ESPERA EN LA SECUENCIA DE ENCENDIDO (NO CONDICIONADA A LA VDD MCLR): CASO 1
VDD MCLR INTERIOR POR TPWR T PWRT TIME-OUT TOST
TIME-OUT OST
INTREINICIAR ERNAL
FIGURA 3-5: TIEMPO DE ESPERA EN LA SECUENCIA DE ENCENDIDO (MCLR no est atado a VDD): CASO 2
VDD MCLR INTERNAL POR TPWRT PWRT TIME-OUT
TOST
TIME-OUT OST
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FIGURA 3-6: tiempo de subida SLOW (MCLR LIGADA A LA VDD)
5V VDD MCLR INTPOR ERNAL TPWRT PWRT TIME-OUT TOST OST TIME-OUT Reset interno 0V 1 V
FIGURA 3-7: TIEMPO DE ESPERA EN ORDEN POR W / PLL ENABLED (MCLR LIGADA A LA VDD)
VDD MCLR IINTPOR ERNAL TPWR T PWRT TIME-OUT TOST TPLL
TIME-OUT OST
PLL TIME-OUT INTREINICIAR ERNAL
Nota:
AST = 1024 ciclos de reloj. TPLL 2 ms mx. Tres primeras etapas del temporizador PWRT.
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NOTAS:
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40.0 Organizacin de la memoria
There son tres bloques de memoria mejorada MCU dispositivos. Estos bloques de memoria son: Programa Memoria Data RAM Data EEPROM Memoria de datos y programa utilizar buses separados, lo que permite el acceso simultneo de estos bloques. Informacin adicional detallada para la memoria de programa FLASH y EEPROM Los datos se proporcionan en la Seccin 5.0 y la Seccin 6.0, respectivamente.
4.1 Programa de Organizacin de la memoria

Un contador de programa de 21 bits es capaz de hacer frente a la 2Mbytes espacio de memoria de programa. Acceso a una ubicacin entre la memoria y la ejecuta fsicamente 2Mbytes direccin har una lectura de todo s '0 '(a NOP instruccin) . The PIC18F252 PIC18F452 y cada uno tiene 32 Kbytes de memoria FLASH, mientras que el PIC18F242 y PIC18F442 tiene 16 Kbytes de FLASH. Esto significa que PIC18FX52 dispositivos pueden almacenar hasta 16K de instrucciones de una sola palabra, y PIC18FX42 dispositivos pueden almacenar hasta 8K de instrucciones de una sola palabra. ThREINICIAR direccin de correo vector est en 0000h y las direcciones de vectores de interrupcin estn en 0008h y 0018h. Figure 4-1 muestra el mapa de memoria de programa para PIC18F242/442 dispositivos y la Figura 4-2 muestra el mapa de memoria de programa para PIC18F252/452 dispositivos.
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FIGURA 4-1: MAPA DEL PROGRAMA DE MEMORIAS Y PILA DE PIC18F442/242
PC <20:00> CALL, rcall, RETURN21 Retfie, RETLW Stack Level 1

FIGURA 4-2: MAPA DEL PROGRAMA DE MEMORIAS Y PILA DE PIC18F452/252

PC <20:00> CALL, rcall, RETURN21 Retfie, RETLW Stack Level 1

StNivel de acuse de recibo 31 RESET Vector Vector de interrupcin de alta prioridad Helow Prioridad de interrupcin vectorial En-Chip Programa de memoria 0000h 0008h 0018h
StNivel de acuse de recibo 31 RESET Vector Vector de interrupcin de alta prioridad Helow Prioridad de interrupcin vectorial 0000h 0008h 0018h
3FFFh 4000h
USer espacio de memoria
7FFFh 8000h
Read '0 '
Read '0 '
1FFFFFh 200000h
1FFFFFh 200000h
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USer espacio de memoria
En-Chip Programa de memoria
PIC18FXX2
4.2 Ida y Direccin Vuelta Stack
4.2.2 RETURN puntero de pila (STKPTR)
The STKPTR registro contiene el valor del puntero de pila, el bit de estado STKFUL (stack completo), y los STKUNF (desbordamiento de pila) bits de estado. Registrarse 4-1 muestra la STKPTR registrarse. El valor del puntero de pila puede ser 0 a 31. Los incrementos puntero de pila cuando valores se inserta en la pila y disminuye cuando los valores se extraen de la pila. En RESET, el valor del puntero de pila ser 0. El usuario puede leer y escribir el valor del puntero de pila. Esta caracterstica puede ser utilizado por un sistema operativo en tiempo real para el mantenimiento de retorno de la pila. After el PC se inserta en la pila 31 veces (sin hacer estallar todos los valores de la pila), el bit STKFUL se establece. El bit STKFUL slo se pueden borrar en software o por un POR. The accin que tiene lugar cuando la pila se llena depende del estado de la STVREN (pila encima del flujo de habilitacin restauracin) bit de configuracin. Consulte la Seccin 20.0 para una descripcin de los dispositivos de configu-racin bits. Si STVREN se establece (por defecto), el empuje 31a empujar el valor (PC + 2) en la pila, establezca el bit STKFUL y reiniciar el dispositivo. El bit STKFUL permanecer ajustado y el puntero de pila se pone a '0 '. Si STVREN se borra el bit STKFUL se establecer en el 31st Pulse y el puntero de pila se incrementar a 31. Cualquier otro empuja no sobrescribir el empuje 31, y STKPTR se mantendr en 31. When de la pila ha aparecido suficientes veces como para descargar la pila, el pop siguiente devolver un valor de cero a la PC y establece el bit STKUNF, mientras que el puntero de pila se mantiene en 0. El bit STKUNF permanece fijo hasta que se borra en el software o se produce un POR. Nota: Devolver un valor de cero a la PC en un desbordamiento tiene el efecto de vectorizacin del programa para el vector de RESET, donde las condiciones de la chimenea puede ser verificada y las acciones apropiadas puedan ser tomadas.
ThRegresar pila direccin permite cualquier combinacin de hasta 31 llamadas de programa y las interrupciones que se produzcan. El PC (contador de programa) se inserta en la pila cuando un LLAME orRcall instruccionescin se ejecuta, o una interrupcin reconocida. El valor de PC se retira la pila sobre una RETURN, RETLW or un RETFIE instruccin. PCLATU y PCLATH no se ven afectados por cualquiera de los REGRESAR o LLAME instalboroto. Thpila e opera como una palabra de 31-RAM 21-bit y un 5-Bit puntero de pila, con el puntero de pila inicializa 00000b, despus de todo se restablece. No hay RAM asociada con 00000b puntero de pila. Esto es slo un valor de RESET. Durante una LLAME type instrucciones, causando un empuje en la pila, el puntero de pila se incrementa y la primera posicin de la RAM a la que apunta el puntero de pila se escribe con el contenido de la PC. Durante una REEncienda type instrucciones, causando un estallido de la pila, el contenido de la posicin de la RAM a la que apunta el STKPTR son transferidos al PC y luego el puntero de pila se decrementa. Thespacio e pila no es parte de ninguno de espacio de programa o datos. El puntero de pila es lectura y escritura, y la direccin que aparece en la parte superior de la pila puede ser ledo y escrito poder a travs de los registros SFR. Los datos tambin pueden ser empujados a, o extrae de la pila con el reposapis tope de la pila. Los bits de estado indica si el puntero de pila est en, o ms all de los 31 niveles previstos.
4.2.1 TOP-OF-PILA DE ACCESO

Thsuperior e de la pila es de lectura y escritura. Tres lugares de registro, Tosu, Tosh y TOSL mantener el contenido de la pila ubicacin apuntada por el registro STKPTR. Esto permite a los usuarios implementar una pila de software si es necesario. Despus de un LLAMAR, rcall o entrerrumpir, el software puede leer el valor impulsado por la lectura de la Tosu, Tosh y registros TOSL. Estos valores se pueden colocar en un usuario define la pila de software. A la hora del regreso, el software puede reemplazar el Tosu, Tosh y TOSL y hacer una devolucin. Thusuario de correo debe desactivar la alarma mundial bits de habilitacin durante este tiempo para evitar el uso inadvertido de pila.
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REGISTRO 4-1: STKPTR REGISTRO
R/C-0 R/C-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 STKOVF STKUNF SP4 SP3 bit 7 bit 0 bit 7(1) STKOVF: Stack bit Flag completa 1Stack = se ha llenado o desbordado 0Stack = no se ha llenado o desbordado STKUNF: StacRebase por k Flag bit 1= Desbordamiento de pila producido 0= Desbordamiento de pila no se produjo No implementado: Leer como '0 ' SP4: SP0: Stack bits Pointer Ubicacin Nota 1: Bit 7 y bit 6 slo se pueden borrar en el software del usuario o por un POR. Leyenda: R = poco legible - N = Valor en POR SP2 SP1 SP0
bit 6(1)
bit 5 bi4-0 t
W = bit Writable '1 'Bit = se establece
U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce
FIGURA 4-3: STACK RETURN DIRECCIN Y REGISTROS CORRESPONDIENTES

Return Stack Direccin 11111 11110 11101 ASU 0x00 ASH 0x1A ASL 0x34 Ap de Stack 00011 0x001A34 00010 0x000D58 00001 00000
STKPTR <4:00> 00010
4.2.3 PUSH E INSTRUCCIONES DE POP

Since-Top de la-Stack (TOS) es de lectura y escritura, la capacidad de impulsar valores en la pila y tire de valores de la pila sin alterar el programa normal de ejecu-cin es una opcin deseable. Para empujar el valor PC actual en la pila, una PUSH instruccin puede ser ejecutado. Esto incrementa el puntero de pila y cargar el valor PC actual en la pila. Tosu, TOSH y TOSL puede entonces ser modificada para colocar una direccin de retorno en la pila. Thcapacidad e para tirar de los TOS valoran de la pila y reemplazarlo con el valor que fue empujado previamente en la pila, sin perturbar la ejecucin normal, se logra mediante el uso de la POP instruccionescin. La POP instruc-cin descarta los TOS actuales decrementando el puntero de pila. El valor anterior inserta en la pila se convierte en el valor de TOS.
4.2.4 PILA LLENA RESTABLECIMIENTOS
UNDERFLOW
These restablece estn activados programando el bit de configuracin STVREN. Cuando el bit STVREN est desactivado, condicin completo o por defecto se establece el bit apropiado STKFUL o STKUNF, pero no causar un reinicio del dispositivo. Cuando el bit STVREN est habilitada, un desbordamiento total o establecer el bit apropiado STKFUL o STKUNF y luego hacer un reinicio del dispositivo. Los bits STKFUL o STKUNF slo se borra el software del usuario o de una restauracin POR.
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4.3 Pila Registro Rpido
A "rpido retorno de interrupcin" opcin est disponible para las interrupciones. Un registro de pila rpida se proporcionan para los registros de estado, y WREG BSR y son slo una en profundidad. La pila no se puede leer o escribir en l y se carga con el valor actual del registro correspondiente de los vectores de procesador para una interrupcin. Los valores en los registros se cargan de nuevo en los regis-tros de trabajo, si la VUELTA RPIDA instruccin se utiliza para volver de la interrupcin. Una fuente de prioridad de interrupcin de alta o baja impulsar valores en los registros de la pila. Si los dos interrupciones de prioridad alta y baja estn habilitados, los registros de pila no puede utilizarse con fiabilidad para las interrupciones de baja prioridad. Si una alarma de prioridad alta se produce al servicio de una interrupcin de baja prioridad, los valores de registro de pila almacenados por la baja prioridad que interrumpen se sobrescribir. Yof interrupciones de alta prioridad no se desactivan durante la baja prioridad interrumpe, los usuarios deben guardar los registros de claves en software durante una alarma de prioridad baja. YoF No se utilizan las interrupciones, la pila de registro rpido se puede utilizar para restaurar el estado, WREG y BSR registra al final de una llamada a subrutina. Para utilizar la pila de registro rpido para una llamada de subrutina, un LLAMADA RAPIDA instruccin debe ser ejecutado. EJEMPLOSe 4-1 muestra un ejemplo de cdigo fuente que utiliza la pila de registro rpido.
4.4 PCL, PCLATH y PCLATU

The contador de programa (PC) especifica la direccin de la instruccin para ir a buscar para su ejecucin. El PC es 21-bits de ancho. El byte bajo se llama el registro PCL. Este reg-tro es lectura y escritura. El byte alto se llama el registro PCH. Este registro contiene el PC <15:08> Brocas y no es directamente legible o escritura. Las actualizaciones del registro PCH se puede realizar a travs del registro PCLATH. El byte superior se llama PCU. Este registro contiene el PC <20:16> Brocas y no es directamente legible o escritura. Las actualizaciones de la PCU registro puede realizarse por medio del registro PCLATU. ThPC e aborda bytes en la memoria de programa. Para evitar que el PC se convierta desalineada con las instrucciones de palabra, el LSB de PCL se fija a un valor de '0 '. Los incrementos de PC por 2 para hacer frente a instrucciones secuenciales en la memoria de programa. TheCALL, rcall, GOTO und instrucciones de bifurcacin del programa escribir en el contador de programa directamente. Para estas instrucciones, el contenido de PCLATH y PCLATU no se transfieren al contador de programa. Thcontenidos electrnicos de PCLATH y PCLATU ser transferido al contador de programa mediante una operacin que escribe PCL. De manera similar, los dos bytes superiores del contador de programa se transfiere a PCLATH y PCLATU por una operacin que lee PCL. Esto es til para las compensaciones calculadas en el PC (vase la Seccin 4.8.1).
EXAMPLIO 4-1: PILA RPIDA REGISTRO EJEMPLO DE CDIGO

CALL SUB1, FAST, STATUS, WREG, BSR ; GUARDARD RPIDA EN REGISTRO ; STACK SUB1 RETURN rpido; VALORES RESTORE SAVED , YoN RPIDA REGISTRO DE LA PILA
4.5 Reloj Esquema / manual de instrucciones CYCLe

Thentrada e reloj (de OSC1) est internamente dividido por cuatro para generar cuatro relojes que no se solapan en cuadratura, es decir, Q1, Q2, Q3 y Q4. Internamente, el contador de programa (PC) se incrementa cada Q1, la instruccin se obtienen de la memoria del programa y con el seguro en el registro de instruccin en el 4T. La ins-truccin es decodificada y ejecutada durante la siguiente a travs de Q1 Q4. Los relojes y el flujo de ejecucin de la instruccin se muestra en la Figura 4-4.
FIGURA 4-4: RELOJ / CICLO DE INSTRUCCIONES

Q1Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 OSC1 Q1 Q2 Q3 Q4 Ordenador personal OSC2/CLKO 2006 Microchip Technology Inc. INST (PC-2) EXecute
Fetch INST (PC) EXecute INST (PC) Fetch INST (PC +2) PC PC 2 PC +4
(RC mode)
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EXecute INST (PC +2) Fetch INST (PC +4)
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Fase de reloj interno
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4.6 Instruccin Pipelining de flujo /
La F E T C h ciclo comienza con el contador de programa (PC) incrementing en la Q1. Yon el ciclo de ejecucin, la instruccin descabellada se enclava en la "Instruccin Register" (IR) en el 1er trimestre de ciclo. Esta instruccin se decodifica y ejecuta durante la Q2, Q3, Q4 y ciclos. Memoria de datos se lee durante Q2 (operando lectura) y escrito durante Q4 (escritura de destino).
Lan "ciclo de instruccin" se compone de cuatro ciclos Q (Q1, Q2, Q3 y Q4). La instruccin de buscar y ejecutar de tal manera que son canalizados a buscar toma un ciclo de instruccin, mientras que decodificar y ejecutar da un ciclo de instruccin. Sin embargo, debido a la canalizacin, cada instruccin efectivamente ejecuta en un ciclo. Si una instruccin hace que el contador de programa para cambiar (por ejemplo, GOTO) Entonces dos ciclos se requieren para completar la instruccin (Ejemplo 4-2).
EXAMPLIO 4-2: FLUJO DE INSTRUCCIONES DE DUCTOS

TCY0
1. MOVLW 55h 2. MOVWF PORTB 3. BRA SUB_1 4. BSF PORTA, Bit3 ( Fuerzad NOP) 5. Instruccin @ direccin SUB_1
TCY1 Ejecutar 1 FETCh 2
TCY2 TCY3 TCY4 TCY5 Ejecutar 2 Fetch 3 Ejecutar 3 FETCh 4 Gripesh (NOP) Fetch SUB_1 Ejecutar SUB_1
FETCh 1
All Instruccin son solo ciclo, con excepcin de las bifurcaciones del programa. Estos tienen dos ciclos desde la extraccin de instruccin es "lavado" de la tubera mientras que la nueva instruccin se han recuperado y luego ejecutado.
4.7 Instrucciones de la memoria de programa

Thmemoria e programa se aborda en bytes. Instrucciones se almacenan como dos bytes o cuatro en la memoria del programa. El byte menos significativo de la palabra de instruccin siempre se almacena en una ubicacin de memoria de programa con una direccin par (LSB = '0 '). La figura 4-5 muestra un ejemplo de cmo las palabras de instruccin se almacenan en la memoria de programa. Para mantener la alineacin con los lmites de instrucciones, los incrementos de PC en pasos de 2 y el LSB siempre aparecer '0 '(ver Seccin 4.4).
TheLLAME undGOTO instrucciones tener un absoluto programa de direccin de memoria integrado en la instruccin. Puesto que las instrucciones se almacenan siempre en la palabra de los lmites, los datos contenidos en la instruccin es una direccin de palabra. La direccin de palabra se escribe en PC <20:01>, que accede a la direccin de byte en la memoria de programa deseado. Instruccin n 2 de la Figura 4-5 muestra cmo la instruccin "GOTO 000006h'Est codificada en la memoria de programa. Las instrucciones del programa de rama que codifican una direccin de desplazamiento relativo de operar de la misma manera. El valor de offset almacenado en una instruccin de repre-senta el nmero de instrucciones de la sola palabra que el PC se ver compensado por. Seccin 20,0 da ms detalles sobre el conjunto de instrucciones.
FIGURA 4-5: INSTRUCCIONES EN MEMORIA DEL PROGRAMA

WorDireccin d 000000h 000002h 000004h 000006h 000008h 00000Ah 00000Ch 00000Eh 000010h 000012h 000014h
Programa de memoria BUbicaciones YTE
LSB = 1 LSB = 0
Enconstrucci n 1: Entruccin 2: Entruccin 3:
MOVLW GOTO MOVFF
055h 000006h 123h, 456h
0Fh EFH F0h C1H F4H
55h 03h 00h 23h 56h
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4.7.1 INSTRUCCIONES PALABRAS DE DOS
Los dispositivos tienen cuatro PIC18FXX2 dos palabras instrucciones: MOVFF, CALL, GOTO undLFSR. La segunda palabra de estas instrucciones tiene las 4 MSBs puestos a 1 y es un tipo especial de NOP instruccin. Los 12 bits inferiores de la segunda palabra contiene datos para ser usados por la instruccin. Si la primera palabra de la instruccin es ejecutado el comando, los datos de la segunda palabra se accede. Si el segundad palabra de la instruccin se ejecuta por s mismo (la primera palabra se omite), se ejecutar como un NOP. Esta accin es necesaria cuando la instruccin de dos palabras es precedida por una instruccin condicional que cambia el PC. Un ejemplo pro-grama que muestra este concepto se muestra en el Ejemplo 4-3. Consulte la Seccin 20,0 para ms detalles del conjunto de instrucciones.
EXAMPLIO 4-3: dos palabras INSTRUCCIONES

CASO 1: Object Cdigo 0110 0110 0000 0000 1100 0001 0010 0011 1111 0100 0101 0110 0010 0100 0000 0000 CASO 2: Object Cdigo 0110 0110 0000 0000 1100 0001 0010 0011 1111 0100 0101 0110 0010 0100 0000 0000 Suente Cdigo TSTFSZ REG1, es la ubicacin RAM 0? MOVFF REG1, REG2; S , Segundo operando se convierte NOP ADDWF Reg3, contine cdigo Suente Cdigo TSTFSZ REG1, es la ubicacin RAM 0? MOVFF REG1, REG2; No, ejecutar 2-canal de instruccin , Segundo operando contiene la direccin de REG2 ADDWF Reg3, contine cdigo
4.8 tablas bsqueda
de
habitacin en la pila la direccin de retorno es necesario. Nota: TheADDWF PCL instruccin no actualiza PCLATH y PCLATU. Una operacin de lectura en PCL must llevar a cabo para actualizar y PCLATH PCLATU.
Lookumesas p se implementan dos maneras. Estos son: computarizada GOTO Lee la tabla
4.8.1 GOTO
COMPUTARIZADA
Computarizada GOTO yos consigue aadiendo un offset al contador de programa (ADDWF PCL). Una tabla de bsqueda puede estar formado con una ADDWF PCL instruccin y un grupo de RETLW 0xnn instrucciones. WREG se carga con un desplazamiento en la tabla antes de ejecutar una llamada a esa mesa. La primera instruccin de la rutina llamada es la ADDWF PCL instruccin. La siguiente instruccin ejecutada ser uno de los RETLW 0xnn instrucciones, que devuelve el valor 0xnn to La funcin de llamada. The valor de desplazamiento (valor en WREG) especifica el nmero de bytes que el contador de programa se debe avanzar. Yon este mtodo, slo un byte de datos se pueden almacenar en cada ubicacin de la instruccin y la
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4.8.2 TABLA DE LEE / ESCRIBE LA MESA
Un mejor mtodo de almacenamiento de datos en la memoria de programa permite que 2 bytes de datos que se almacena en cada ubicacin de instrucciones. Lookup tabla de datos se pueden almacenar dos bytes por palabra programa mediante el uso de la tabla se lee y escribe. El puntero de la tabla (TBLPTR) especifica la direccin del byte y el pestillo de mesa (TABLAT) contiene los datos que se leen o escriben en la memoria del programa. Los datos se transfieren hacia / desde la memoria de programa, un byte a la vez. Una descripcin de la tabla de lectura / escritura operacin Tabla se muestra en la Seccin 3.0.
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4.9 Organizacin de la memoria de datos
The memoria de datos se implementa como memoria RAM esttica. Cada registro en la memoria de datos tiene una direccin de 12-bits, lo que permite hasta 4096 bytes de memoria de datos. Figura 4-6 y la Figura 4-7 muestran la organizacin de la memoria de datos para los dispositivos PIC18FXX2. The mapa de memoria de datos se divide en un mximo de 16 bancos que contienen 256 bytes cada uno. Los menores de 4 bits del Registro de seleccin de banco (BSR <03:00>) seleccionar qu banco va a tener acceso. Los 4 bits superiores de la BSR no se aplican. The memoria de datos contiene registros de funciones especiales (SFR) y los registros de propsito general (GPR). Los SFRs se utilizan para el control y estado del controlador y perifricas, mientras que GPRS se utiliza para el almacenamiento de datos y las operaciones en el bloc del usuario aplicacin. Los SFR comenzar en la ltima ubicacin de Banco 15 (0xFFF) y se extienden hacia abajo. Cualquier espacio que queda ms all de los SFRs en el Banco puede implementarse como GPRS. GPRs empezar en la primera ubicacin de Banco 0 y crecer hacia arriba. Cualquier lectura de una ubicacin sin aplicarse leer como '0 's. Thmemoria e datos completo se puede acceder directamente o indirectamente. Direccionamiento directo puede requerir el uso del registro de BSR. Direccionamiento indirecto requiere el uso de un archivo Seleccione Register (FSRn) y una correspondiente indirecto del archivo Operando (INDFn). Cada FSR tiene un valor de direccin de 12bits que se puede utilizar para acceder a cualquier ubicacin en el mapa de memoria de datos sin bancario. Thconjunto e instruccin y arquitectura permitir las operaciones en todos los bancos. Esto puede conseguirse por el direccionamiento indirecto o por el uso de la MOVFF instruccin. La MOVFF instruccin es una instruccin two-word/two-cycle que mueve un valor de un registro a otro. To garantizar que los registros de uso comn (SFR y seleccione GPRS) se puede acceder en un solo ciclo, independientemente de los valores actuales de BSR, un banco del acceso se implementa. Un segmento de Banco 0 y un segmento de Banco 15 comprenden la RAM de acceso. Seccin 4,10 proporciona una descripcin detallada de la RAM de acceso.
4.9.1 OBJETIVO GENERAL archivo de registro

The archivo de registro se puede acceder ya sea directamente o indirectamente. Direccionamiento indirecto funciona con un archivo Seleccione Registro y archivo correspondiente operando indirecto. La operacin de direccionamiento indirecto se muestra en la Seccin 4.12. Mejorard dispositivos MCU tenga memoria en bancos en el rea de GPR. GPRS no se inicializan por un reinicio de encendido y no se han modificado en todas las restauraciones otro. Los datos RAM est disponible para su uso como GPR registra por todas las instrucciones. La mitad superior del Banco 15 (0xF80 a 0xFFF) contiene SFRs. Todos los dems bancos de memoria de datos contiene registros GPR, empezando por el banco 0.
4.9.2 registros de funciones especiales

ThRegistros electrnicos de funciones especiales (SFR) son registros utilizados por la CPU y los mdulos perifricos de control-ling la operacin deseada del dispositivo. Estos regis-tros se implementan como RAM esttica. Una lista de estos registros se presentan en la Tabla 4-1 y la Tabla 4-2. ThSFRs electrnicos se pueden clasificar en dos grupos, aquellos asociados con el "ncleo" y en aquellos relacionados con las funciones perifricas. Los registros relacionados con el "ncleo" se describen en esta seccin, mientras que los relacionados con la operacin de las caractersticas perifricos se describen en la seccin de esa caracterstica perifrica. ThSFRs e se distribuyen tpicamente entre los perifricos, cuyas funciones se controlan. Thlugares e SFR no utilizados sern letra muerta y lee como '0 's. Consulte la Tabla 4-1 para obtener las direcciones de los SFR.
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FIGURA 4-6: MAPA DE DATOS DE LA MEMORIA DE PIC18F242/442
BSR <3:00> 00h =0000 Acceso RAM Banco 0 FFh 00h FFh 00h FFh GPR GPR Denun mapa de memoria 000h 07Fh 080h 0FFh 100h 1FFh 200h 2FFh 300h
=0001 Banco 1
=0010
GPR
Banco 2
Accesos Bank Acceso RAM bajo =0011 =1110 Banco 3a Banco 14

No usado Read '00h '
00h
7Fh Acceso RAM alto 80h (SFR) FFh
=1111
00h Banco 15 FFh
U Nsd ue SFR
EFFh F00h F7Fh F80h FFFH
Wln a = 0, la BSR se ignora y el Accesos Bank se utiliza. Thelectrnicos primeros 128 bytes de RAM son de uso general (Banco de 0). El segundo 128 bytes son registros de funciones especiales (de Banco 15).
When a = 1, la BSR se utiliza para especificar la posicin de la RAM que la instruccin usa.
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FIGURA 4-7: MAPA DE DATOS DE LA MEMORIA DE PIC18F252/452
BSR <3:00> =0000 00h Banco 0 FFh 00h FFh 00h GPR Banco 2 FFh 00h GPR FFh =0100 Banco 3 00h Bank 4 FFh Bank 5 GPR 5FFh 600h GPR 4FFh 500h 3FFh 400h Access Bank Acceso RAM bajo 00h 7Fh 80h 2FFh 300h Mapa de memoria de datos 000h 07Fh 080h 0FFh 100h 1FFh 200h
Lal acceso RAM GPR GPR
=0001 Banco 1
=0010
=0011
=0101
Acceso RAM alto FFh (SFR)
=0110 =1110
Banco a6 Banco 14
No usado Leer '00h '
=1111 Banco 15 When a = 1, la BSR se utiliza para especificar la posicin de la RAM que la instruccin usa.
00h U N s d SFR ue FFh
EFFh F00h F7Fh F80h FFFh
Wln a = 0, la BSR se ignora y el Accesos Bank se utiliza. Thelectrnicos primeros 128 bytes de RAM son de uso general (Banco de 0). El segundo 128 bytes son registros de funciones especiales (de Banco 15).
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TABLE 4-1: FUNCIN ESPECIAL MAPA REGISTRO
Aadirulse FFFH FFEH FFDh FFCh FFBH FFAh FF9h FF8h FF7h FF6h FF5h FF4h FF3h FF2h FF1h FF0h FEFH FEEh FECh FEBh Feah FE9h FE8h FE7h FE6h FE5h FE4h FE3h FE2h FE1h FE0h Nombre ASU ASH ASL STKPTR PCLATU PCLATH PCL TBLPTRU TBLPTRH TBLPTRL TABlat PRODH PRodl YoNTCON INTCON2 INTCON3 INDF0(3) POSTINC0(3) PREINC0(3) PLUSW0(3) FSR0H FSR0L WREG INDF1(3) POSTINC1(3) POSTDEC1(3) PREINC1(3) PLUSW1(3) FSR1H FSR1L BSR Direccin FDFh FDEh FDDh FDCH FDBh FDAh FD9h FD8h FD7h FD6h FD5h FD4h FD3h FD2h FD1h FD0h FCFh FCEH FCDH FCCH LFVPO FCAh FC9h FC8h FC7h FC6h FC5h FC4h FC3h FC2h FC1h FC0h Nombre INDF2(3) POSTINC2(3) POSTDEC2(3) PREINC2 FSR2H FSR2L ESTADO TMR0H TMR0L T0CON OSCcon LVDCON WDTCON RCON TMR1H TMR1L T1CON TMR2 PR2 T2CON SSPBUF SSPADD SSPSTAT SSPCON1 SSPCON2 ADRESH ADRESL ADCON0 ADCON1 (3)
Direccin FBFh FBEh FBDh FBCH FBBh FBAh FB9h FB8h FB7h FB6h FB5h FB4h FB3h FB2h FB1h FB0h FAFH FAEh FADH FACh FABH FAAh FA9h FA8h FA7h FA6H FA5H FA4H FA3h FA2h FA1h FA0h
Nombre CCPR1H CCPR1L CCP1CON CCPR2H CCPR2L CCP2CON TMR3H TMR3L T3CON SPBRG RCREG TXREG TXSTA RCSTA EEADR EEDATA EECON2 EECON1 YoPR 2 PIR2 PIE2
Direccin F9Fh F9Eh F9Dh F9Ch F9Bh F9Ah F99h F98h F97h F96h F95h F94h F93h F92h F91h F90h F8Fh F8Eh F8Dh F8Ch F8Bh F8Ah F89h F88h F87h F86h F85h F84h F83h F82h F81h F80h
Nomb re IPR1 PIR1 PIE1 TRISE(2) TRISD(2) TRISC TRISB TRISA TARDE(2) Los ngelesTD LATC
(2)
PLUSW2(3)
FEDH POSTDEC0(3)
LATB LATA PORTE(2) PORTD(2) PORTC PORTB PORTA
NoTE 1: Unimplemented registros se leen como '0 '. 2:This registro no est disponible en PIC18F2X2 dispositivos. 3:This no es un registro fsico.
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TABLE 4-2: RESUMEN DE REGISTRO ARCHIVO
Nombre de archivo TOSU TOSH TOSL STKPTR PCLATU PCLATH PCL TBLPTRU TBLPTRH TBLPTRL TABLAT PRODH Prdl ENTCON ENTCON2 ENTCON3 INDF0 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Value en Detalles POR, BOR en la pgina: 37 --- 0 0000 37 0000 0000 0000 0000 Return Stack Pointer Holding Registrar para PC <20:16> 00-0 0000 --- 0 0000 0000 0000 0000 0000 - 00 0000 0000 0000 0000 0000 0000 0000 xxxx xxxx xxxx xxxx TMR0IE ENT0IE INT2IE RBIE INT1IE TMR0IF TMR0IP ENT0IF INT2IF RBIF RBIP INT1IF 0000 000X -1-1 1111 11-0 0-00 n /un n /un n /un n /un n /un ---- 0000 xxxx xxxx xxxx xxxx n/ a n /un n /un n /un n /un ---- 0000 xxxx xxxx ---- 0000 n/ a n /un n /un n /un n /un ---- 0000 xxxx xxxx --- X xxxx 0000 0000 xxxx xxxx T0CS T0SE PSA T0PS2 T0PS1 T0PS0 1111 1111 37 38 39 39 39 58 58 58 58 71 71 75 76 77 50 50 50 50 50 50 50 n /un 50 50 50 50 50 50 50 49 50 50 50 50 50 50 50 52 105 105 103
Top-of-Stack Byte superior (TOS <20:16>)
Top-of-Stack Byte High (TOS <15:08>) Top-of-Stack Low Byte (TOS <07:00>) STKFUL STKUNF -
Holding Registrar para PC <15:08> PC Mnima Byte (PC <07:00>) PrograMemoria m Tabla Byte Pointer Superior (TBLPTR <20:16>) PrograMemoria m Tabla Byte Pointer High (TBLPTR <15:08>) PrograMemoria m Tabla Byte Pointer Baja (TBLPTR <07:00>) PrograMemoria m Tabla Latch Product Byte Register alta Product Byte Register Low GIE / GIEH RBPU ENT2IP PEIE / GIEL INTEDG0 ENT1IP ENTEDG1 ENTEDG2 bit21(2)
Utilizars de contenido de FSR0 para hacer frente a la memoria de datos - valor de FSR0 no ha cambiado (no es un registro fsico) POSTINC0 Utilizars de contenido de FSR0 para hacer frente a la memoria de datos - valor de FSR0 postincrementado (no es un registro fsico) POSTDEC0 Utilizars de contenido de FSR0 para hacer frente a la memoria de datos - valor de FSR0 postdecrementa (no es un registro fsico) PREINC0 Utilizars de contenido de FSR0 para hacer frente a la memoria de datos - valor de FSR0 preincrementado (no es un registro fsico) PLUSW0 Uses contenido de FSR0 para hacer frente a la memoria de datos - valor de FSR0 (no es un registro fsico). Desplazamiento por valor de WREG. FSR0H FSR0L WREG INDF1 INDIREct Memoria de datos Direccin Pointer 0 Byte Alto Indirect Memoria de datos Direccin Pointer 0 Byte Low Working Registrarse
Uses contenido de FSR1 para hacer frente a la memoria de datos - valor de FSR1 no ha cambiado (no es un registro fsico) POSTINC1 Utilizars de contenido de FSR1 para hacer frente a la memoria de datos - valor de FSR1 postincrementado (no es un registro fsico) POSTDEC1 Utilizars de contenido de FSR1 para hacer frente a la memoria de datos - valor de FSR1 postdecrementa (no es un registro fsico) PREINC1 Utilizars de contenido de FSR1 para hacer frente a la memoria de datos - valor de FSR1 preincrementado (no es un registro fsico) PLUSW1 Uses contenido de FSR1 para hacer frente a la memoria de datos - valor de FSR1 (no es un registro fsico). Desplazamiento por valor de WREG. FSR1H FSR1L BSR INDF2 INDIREct memoria de datos de direcciones de puntero 1 Byte Alto Indirect Memoria de datos Direccin Pointer 1 Byte Low Bank Seleccione Registro
Uses contenido de FSR2 para hacer frente a la memoria de datos - valor de FSR2 no ha cambiado (no es un registro fsico) POSTINC2 Utilizars de contenido de FSR2 para hacer frente a la memoria de datos - valor de FSR2 postincrementado (no es un registro fsico) POSTDEC2 Utilizars de contenido de FSR2 para hacer frente a la memoria de datos - valor de FSR2 postdecrementa (no es un registro fsico) PREINC2 Utilizars de contenido de FSR2 para hacer frente a la memoria de datos - valor de FSR2 preincrementado (no es un registro fsico) PLUSW2 Uses contenido de FSR2 para hacer frente a la memoria de datos - valor de FSR2 (no es un registro fsico). Desplazamiento por valor de WREG. FSR2H FSR2L STATUS TMR0H TMR0L T0CON INDIREct Memoria de datos Direccin Pointer 2 Byte Alto Indirect Memoria de datos Direccin Pointer 2 Byte Low N OV Z DC C Timer0 Registro High Byte Timer0 Registro Low Byte TMR0ON T08BIT
Leyenda:x = Desconocido, u = Sin cambios, - = no implementado, q = Valor depende del estado Noe 1: RA6 y los bits asociados se configuran como los pines del puerto de Comrcio y el modo de oscilador slo ECIO y '0 'en todos los modos de otro oscilador. 2:Bit 21 de la TBLPTRU permite el acceso a los bits de configuracin de dispositivos. 3:Laregistros se y bits estn reservados a los PIC18F2X2 dispositivos; siempre mantener estos claros.
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TABLE 4-2: RESUMEN REGISTER FILE (CONTINUACIN)
Nombre de archivo OsccoN LVDCON WDTCON RCON TMR1H TMR1L T1CON TMR2 PR2 T2CON SSPBUF SSPADD SSPSTAT SSPCON1 SSPCON2 ADRESH ADRESL ADCON0 ADCON1 CCPR1H CCPR1L CCP1CON CCPR2H CCPR2L CCP2CON TMR3H TMR3L T3CON SPBRG RCREG TXREG TXSTLa RCSTLa EEADR EEDATLa EECON2 EECON1 Bit 7 IPEN Bit 6 Bit 5 IRVST Bit 4 LVDEN RY o Bit 3 LVDL3 A Bit 2 LVDL2 PD Bit 1 LVDL1 Correos R Bit 0 SCS LVDL0 SWDTE BOR Value en Detalles POR, BOR en la pgina: 21 ------- 0 - 00 0101 ------- 0 191 203
Timer1 Registre Byte Alto Timer1 Registre Byte Low RD16 Timer2 Registre Timer2 Perodo de Registro T1CKPS1
53, 28, 84 0 a 1 11qq 107 xxxx xxxx xxxx xxxx 107 107 111 112 111 125 134 126 127 137
T1CKPS0
T1OSCEN
T1SYNC
TMR1CS
TMR1ON 0-00 0000 0000 0000 1111 1111 -000 0000 xxxx xxxx 0000 0000 0000 0000 0000 0000 0000 0000
Condicione Condicione Condicione Condicione TMR2ON T2CKPS1 T2CKPS0 s de s de s de s de SSP Bfer de recepcin / transmisin Registrarse UsoTPS3 UsoTPS2 UsoTPS1 UsoTPS0 SSDireccin P Registro en modo esclavo I2C. SSP Baud Rate Actualizar Registro Maestro en el modo I2C. SMP CKE D P S R /W UA BF /La WCOL SSPOV SSPEN CKP SSPM3 SSPM2 SSPM1 SSPM0 GCEN ACKSTAT ERCAT AckeN ICEN PEN RSEN SEN A /D Resultado Registro Byte Alto A /D Resultado Registro Byte Low ADCS1 ADFM ADCS0 ADCS2 CHS2 CHS1 CHS0 PCFG3 GO / DONE Ordenad or personal FG2 CCP1M2 PCFG1 ADON
xxxx xxxx 187,188 xxxx xxxx 187,188 0000 00-0 181 Ordenad 00-0000 182 or xxxx xxxx 121, 123 personal xxxx xxxx 121, 123 FG0 CCP1M0 - 00 0000 117 xxxx xxxx 121, 123 xxxx xxxx 121, 123 CCP2M3 CCP2M2 CCP2M1 CCP2M0 - 00 0000 xxxx xxxx xxxx xxxx 117 113 113 113 168
Captura / Comparacin / PWM Registro1 Byte Alto Captura / Comparacin / PWM Registro1 Byte Low DC1B1 DC1B0 CCP1M3 Captura / Comparacin / PWM Registro2 Byte Alto Captura / Comparacin / PWM Registro2 Byte Low DC2B1 DC2B0 Timer3 Registre Byte Alto Timer3 Registre Byte Low RD16 T3CCP2 T3CKPS1 T3CKPS0 T3CCP1
CCP1M1
T3SYNC
TMR3CS
TMR3ON 0000 0000 0000 0000
USART1 generador de velocidad de transmisin USART1 Recibe Registrarse USART1 Transmisin Registro RSEC SPEN TX9 RX9 TXEN SREN SYNC CREN ADDEN BRGH FERR TRMT REAR TX9D RX9D
0000 0000 175, 178, 180 0000 0000 173, 176, 179 0000 -010 0000 000X 0000 0000 0000 0000 -------WREN WR RD xx-0 x000 GRATIS WRERR 166 167 65, 69 69 65, 69 66
DatRegistrar una direccin de EEPROM Datun registro de datos EEPROM Datuna EEPROM Registro de control 2 (no un registro fsico) LDED CFGS -
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TABLE 4-2: RESUMEN DE REGISTRO DE ARCHIVOS (CONTINUACIN)
Nombre de archivo Derechos de PIR2 propiedad PIE2 intelectual2 Derechos de PIR1 propiedad intelectual1 PIE1 TRISE(3) TRISD(3) TRISC TRISB TRISLa Los ngelesTE(
3)
Bit 7 PSPIP(3) PSPIF(3) PSPIE(3) IBF
Bit 6 ADIP ADIF ADIE OBF
Bit 5 RCIP RCIF RCIE IBOV
Bit 4 EEIP EEIF EEIE TXIP TXIF TXIE PSPMODE
Bit 3 BCLIP BCLIF BCLIE SSPIP SSPIF SSPIE -
Bit 2 LVDIP LVDIF LVDIE CCP1IP CCP1IF CCP1IE
Bit 1 TMR3IP TMR3IF TMR3IE TMR2IP TMR2IF TMR2IE
Bit 0 CCP2IP CCP2IF CCP2IE TMR1IP TMR1IF TMR1IE
Value en Detalles POR, BOR en la pgina: 83 --- 1 1111 79 --- 0 0000 81 --- 0 0000 82 1111 1111 0000 0000 0000 0000 0000 -111 1111 1111 1111 1111 1111 1111 -111 1111 ----- Xxx xxxx xxxx xxxx xxxx xxxx xxxx 78 80 98 96 93 90 87 99 95 93 90 87 99 95 93 90 87
Datun registro de control de direccin para PORTD Datun registro de control de direccin para PORTC Datun registro de control de direccin para PORTB TRISA6(1) -
Datun nmero de bits de direccin destinados PORTE
Datun registro de control de direccin para PORTA Read PORTE Latch Datos, Data Latch Escribir PORTE
Los ngelesTD( Los 3) ngelesTC Los ngelesTub LATLa erculosis PORTE(3) PORTD(3) PORTC
Read PORTD Latch Datos, Data Latch Escribir PORTD Read PORTC Latch Datos, Data Latch Escribir PORTC Read PORTB Latch Datos, Data Latch Escribir PORTB LATA6(1)
Read PORTA Latch Datos, Data Latch Escribir
PORTA(1)
-Xxx xxxx ----- 000 xxxx xxxx xxxx xxxx xxxx xxxx X0x-0000
Read pins PORTE, Write Data Latch PORTE Read pins PORTD, Write Data Latch PORTD Read pins PORTC, Write Data Latch PORTC
PORTuberc Read PORTB pins, Write Data Latch PORTB ulosis PORTLa RA6(1) Read pins PORTA, escribir PORTA Latch datos(1)
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4,10 Acceso Banco
The Access Bank es una mejora arquitectnica que es muy til para la optimizacin de cdigo en C compilador. Las tcnicas usadas por el compilador de C pueden ser tambin tiles para programas escritos en el montaje. Esta regin de memoria de datos se puede utilizar para: Los valores de clculo intermedios Las variables locales de las subrutinas Mayor rapidez contexto ahorro / conmutacin de variables Variables comunes Mayor rapidez en la evaluacin / control de SFR (no bancario) The Access Bank se compone de la parte superior 128 bytes Banco 15 (SFR) y los 128 bytes ms bajos del banco 0. Estas dos secciones se har referencia a Access como RAM de alta y Acceso RAM baja, respectivamente. Figura 4-6 y Figura 4-7 indica las reas de memoria RAM de acceso. Un bit en la palabra de instruccin especifica si la operacin va a tener lugar en el banco especificado por el registro BSR o en el banco del acceso. Este bit se representa por la 'a' bit (bit de acceso). When forzada en el banco del acceso (a = 0), la ltima direccin en la RAM de acceso baja es seguida por la primera direccin de acceso a la RAM de alta. Acceso RAM mximas Mapas de los registros de funciones especiales, a fin de que estos registros se puede acceder sin ningn tipo de gastos de software. Esto es til para probar los indicadores de estado y la modificacin de los bits de control.
4,11 Bank Select Register (BSR)

The necesidad de un gran espacio general memoria propsito dicta un esquema de banca RAM. La memoria de datos est dividida en diecisis bancos. Cuando se utiliza el direccionamiento directo, el BSR debe estar configurado para el banco deseado. BSR <3:00> contiene los 4 bits superiores de la direccin de la RAM 12-bit. El BSR <7:04> bits siempre aparecer '0 's, y escribe no tendr ningn efecto. LaMOVLB instruccin se ha proporcionado en el conjunto de instrucciones para ayudar en la seleccin de los bancos. Yof el banco seleccionado en ese momento no se ha implementado, cualquier lectura devolver todo '0 's y todas las escrituras son ignorados. Los bits del registro STATUS se establecer / borrar segn sea apropiado para la instruccin realizada. Each Banco extiende hasta FFh (256 bytes). Toda la memoria de datos se implementa como memoria RAM esttica. LaMOVFF instruction ignora el BSR, ya que las direcciones de 12-bits estn incrustados en la palabra de instruccin. Secci4,12 n proporciona una descripcin de direccin indirecta-cin, lo que permite el direccionamiento lineal del espacio de memoria RAM entero.
FIGURA 4-8: direccionamiento directo

Direccionamiento directo
BSR <3:00> 7 From Opcode(3)0
Seleccin de Banco(2)Location Seleccionar(3) 00h 01h 0Eh 0Fh 000h 100h E00h F00h
Datos Souvenirsria (1)
0FFh Noe 1: For archivo de registro de detalle del mapa, 2006 Microchip Technology Inc.
1FFh EFFh consulte la Tabla 4-1.
FFFH
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Bank 0 Banco 1 Banco 14 Banco 15
2:Thpoco acceso electrnico de la instruccin puede ser usado para forzar un reemplazo del banco seleccionado (BSR <03:00>) para los registros del Banco de acceso. 3:TheMOVFF INSTRUCCIONESn incrusta el entero de 12 bits de la direccin en la instruccin.
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4,12 Direccionamiento indirecto, y INDF FSR Registros
Indirect direccionamiento es un modo de direccionamiento de datos de memoria, donde la direccin de memoria de datos en la instruccin no es fijo. Un registro FSR se utiliza como un puntero a la ubicacin de memoria de datos que debe ser ledo o escrito. Desde este puntero est en la RAM, los contenidos pueden ser modificados por el programa. Esto puede ser til para tablas de datos en la memoria de datos y para las pilas de software. Figura 4-9 muestra el funcionamiento de direccionamiento indirecto. Esto demuestra el movimiento del valor de la direccin de memoria de datos especificado por el valor del registro FSR. Indirecabordar t es posible mediante el uso de uno de los registros INDF. Cualquier instruccin utilizando el registro INDF realmente accede al registro apuntado por el Registro Seleccionar Archivo, FSR. Lectura de la INDF se registra, de forma indirecta (FSR = 0), se leer 00h. La escritura en el registro INDF indirectamente, da lugar a una operacin no. El registro FSR contiene una direccin de 12-bits, que se muestra en la figura 4-10. The INDFn registro no es un registro fsico. Direccincin INDFn debe dirigirse al registro cuya direccin est contenida en el registro FSRn (FSRn es un puntero). Este es el direccionamiento indirecto. EJEMPLOSe 4-4 muestra un uso simple de direccionamiento indirecto para borrar la RAM en Banco1 (ubicaciones 100h-1FFH) en un nmero mnimo de instrucciones. FSR2L YoAdems n, hay registros INDF0, INDF1 y INDF2, que no se ejecuta fsicamente. Leer o escribir en estos registros se activa indirecta direccin-cin, con el valor en el correspondiente registro FSR es la direccin de los datos. Si existe una instruccin escribe un valor en INDF0, el valor se escribir en la direccin apuntada por FSR0H: FSR0L. Una lectura de INDF1 lee
EXAMPLIO 4-4: CMO ELIMINAR RAM (BANK1) USANDO direccionamiento indirecto

LFSR FSR0, 0x100; NEXT CLRF POSTINC0; Clear INDF , Registrar y , Inc puntero BTFS FSR0H, 1; Todo hecho con ; Banco1? GOTO NEXT, no, claro prxima CONTINUE; SI, contine
There son tres registros direccionamiento indirecto. Para abordar el espacio de memoria de datos completa (4096 bytes), estos registros son de 12-bit de ancho. Para almacenar los bits 12-de la informacin de direccionamiento, dos registros de 8 bits son necesarios. Estos registros indirectas que son: 1. FSR0: FSR0L 2. FSR1: FSR1L 3. FSR2: compuesto compuesto compuesto por por por FSR0H: FSR1H: FSR2H:
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e Los datos de la direccin a la que apunta FSR1H: FSR1L. INDFn se puede utilizar en cualquier parte del cdigo un operando puede ser utilizado. Si INDF0, INDF1 o INDF2 se leen indirectamente a travs de un FSR, todo '0 's se leen (bit se pone a cero). Del mismo modo, si INDF0, INDF1 o INDF2 se escriben indirectamente, la operacin ser equivalente a un NOP instruccin y los bits de estado no se ven afectados. se pone a cero), mientras que una escritura indirecta ser equivalente a un NOP (Bits de estado no se ven afectadas). Yof una operacin de direccionamiento indirecto se realiza en la direccin de destino es una FSRnH o registro FSRnL, la operacin de escritura dominar las funciones pre o post-increment/decrement.
OPERACIN 4.12.1 Direccionamiento indirecto

Each FSR registro tiene un INDF registro asociado con l, adems de cuatro direcciones de registro adicionales. Realiza-cin de una operacin en una de estas cinco registros deter-mina cmo el FSR se modificarn durante el direccionamiento indirecto. When acceso a los datos se realiza a uno de los cinco lugares INDFn, la direccin seleccionada configurar el FSRn registrarse para: No hacer nada para FSRn despus de un acceso indirecto (sin cambios) - INDFn Auto-decremento FSRn despus de un acceso indirecto (Post-decremento) - POSTDECn Auto-incremento FSRn despus de un acceso indirecto (Post-incremento) - POSTINCn Auto-incremento FSRn antes de un acceso indirecto (Pre-incremento) - PREINCn Utilice el valor en el registro WREG como compensacin de FSRn. No modifique el valor de la WREG o el registro FSRn despus de un acceso indirecto (sin cambios) - PLUSWn Cuando se utiliza el auto-incremento o decremento auto-turas caractersti-, el efecto sobre el FSR no se refleja en el registro STATUS. Por ejemplo, si la direccin indirecta hace que el FSR igual a '0 ', el bit Z no se establecer. Aumentar o disminuir el FSR afecta a todos los 12 bits. Es decir, cuando se desborda FSRnL de un incremento, FSRnH ser incrementado automticamente. La adicin de estas caractersticas permite la FSRn para ser utilizado como un puntero de pila, adems de sus usos para las operaciones de tabla en la memoria de datos. Each FSR tiene una direccin asociada con el que se forma por un acceso indirecto indizada. Cuando un acceso de datos a esta ubicacin INDFn (PLUSWn) se produce, la FSRn est configurado para aadir el valor con signo en la WREG regis-tro y el valor en FSR para formar la direccin antes de un acceso indirecto. El valor FSR no se cambia. Yof un registro FSR contiene un valor que apunta a uno de los INDFn, una lectura indirecta leer 00h (bit
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FIGURA 4-9: FUNCIONAMIENTO direccionamiento indirecto
RAM 0h
Entruccin Executed OpcodDireccin e FFFH 12 FilDireccin de e = acceso de un registro de direccionamiento indirecto
BSR <3:00> 12 12 Entruccin Fetched 48 FSR
Opcode Archivo
FIGURA 4-10: Direccionamiento indirecto
YoAbordar ndirect
11 FSR registro 0
Location Seleccionar
0000h
Dato s Memornd umry (1)
0FFFh Noe 1: For archivo de registro de detalle del mapa, consulte la Tabla 4-1.
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4,13 registro de estado
The registro STATUS, que se muestra Registrarse 42, contiene el estado aritmtico de la ALU. El registro de estado puede ser el destino de cualquier instruccin, como con cualquier otro registro. Si el registro de estado es el destino de una instruccin que afecta a la Z, DC, C, OV, o N bits, entonces la escritura para estos cinco bits est desactivado. Estos bits se activa o se desactiva de acuerdo con la lgica del dispositivo. Por lo tanto, el resultado de una instruccin con el registro STATUS como destino puede ser diferente de lo previsto. For ejemplo, CLRF ESTADO borrar los tres bits superiores y establecer el bit Z. Esto deja el registro STATUS como 000U u1uu (Donde u= Sin cambios). Yot se recomienda, por lo tanto, que slo BCF, BSF, swapf, MOVFF undMOVWF instrucciones se utilizan para alterar el registro de estado, debido a que estas instrucciones no afectan a la Z, C, DC, OV, orNbits desde el registro STATUS. Para otras instrucciones no afectan a los bits de estado, consulte la Tabla 20-2. Nota: The C y los bits CC operar como pedir prestado y endeudarse poco dgito respectivamente, en la resta.
REGISTRO 4-2: Registro de Estado

U-0 U-0 U-0 R / Wx R / Wx R / Wx R / Wx R / Wx bit 7 bit 0 bit 7-5 No implementado: Leer N OV Z Cor rien te con tinu a C
como '0 'bit 4 N: Negative bit Thibit s se usa para la aritmtica firmado (2 de complemento). Se indica si el resultado fue negativo (ALU MSB = 1). 1Resultado = fue negativo 0Resultado = fue positiva bit 3 OV:Overflow poco Thibit s se usa para la aritmtica firmado (2 de complemento). Se indica un desbordamiento de la 7-bimagnitud t, lo que hace que el bit de signo (bit7) para cambiar de estado. 1= Desbordamiento se produjo en la aritmtica con signo (en esta operacin aritmtica) 0= No hay desbordamiento Z: Zero poco 1= El resultado de una operacin aritmtica o lgica es cero 0= El resultado de una operacin aritmtica o lgica no es cero DC: Digit llevar / tomar prestado poco ForADDWF, ADDLW, SUBLW,undSUBWF instalboroto 1= A carry-out desde el bit de orden inferior del cuarto resultado se 0= No carry-out de la broca de 4 orden bajo del resultado Nota: Para pedir prestado, la polaridad se invierte. Una resta se ejecuta mediante la adicin del complemento a dos del segundo operando. Para rotar (RRF, RLFInstrucciones), este bit se carga tanto con el bit 4 o bit 3 del registro fuente.
bit 2
bit 1
bit 0
C: Carry / borrow bit ForADDWF, ADDLW, SUBLW, Y SUBWF instalboroto 1= A carry-out desde el bit ms significativo del resultado producido 0= No carry-out desde el bit ms significativo del resultado producido Nota: Para pedir prestado, la polaridad se invierte. Una resta se ejecuta mediante la adicin del complemento a dos del segundo operando. Para rotar (RRF, RLFInstrucciones), este bit se carga, ya sea con el bit de orden alto o bajo de la fuente de registro.
Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1'Bit = se establece U = bit no implementado, ledo como '0 ' '0'Bit = se borra x Bit = se desconoce
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4,14 Registrarse RCON
Nota 1: Yof el bit de configuracin se establece Boren (Brown-out Cambiar habilitado), el bit BOR es '1'En un Power-on Reset. Despus de un reinicio Brown-out se ha producido, el bit BOR se borrar, y se debe establecer por firmware para indicar la aparicin de la prxima Brown-out Reset. 2:Yot se recomienda que el bit POR se fijar despus de un power-on reset se ha detectado, por lo que despus de restauraciones por encendido puede ser detectada.
The Perd Control (RCON) registro contiene bits de bandera que permiten la diferenciacin entre las fuentes de un dispositivo RE SET. Estos indicadores incluyen el A, PD, POR, BOR y los bits de RI. Este registro se puede leer y escribir.
REGISTRO 4-3: RCON REGISTRO

R/W-0 U-0 U-0 R/W-1 R-1 R-1 R/W-0 R/W-0 IPEN Rh A od bit 7 bit 0 e Isl an IPEN: Prioridad de interrupcin Bit de habilitacin d 1= Habilitar niveles de prioridad de las interrupciones No implementado: Leer RI: REINICIO PD POR BOR
bit 7
0= Desactivar los niveles de prioridad de interrupciones (16CXXX modo de compatibilidad) bit 6-5 como '0 'bit 4
Instruccin poco Flag 1= La REINICIO instruccin no se ha ejecutado 0= La REINICIO instruccin se ejecut provocando el reinicio del aparato (Se debe configurar en el software despus de un reinicio Brown-out ocurre) bit 3 A:Watchdog Tiempo de espera Flag bit 1= Despus del encendido, CLRWDT instruccin, o DORMIR instbronca 0= A WDT tiempo de espera se produjo PD: Power-down Deteccin poco Flag 1= Despus del encendido o por la CLRWDT instruccin 0= Por ejecucin de la DORMIR instruccin bit 1 POR: Correoswer-bit en Restablecer estado 1= A Power-on Reset no se ha producido 0= A Power-on reset se produjo (Se debe configurar en el software despus de un Power-on reset ocurre) BOR:Brown-out bit Restablecer estado 1= A Cambiar Brown de salida no se ha producido 0= A Cambiar Brown-out se produjo (Se debe configurar en el software despus de un reinicio Brown-out ocurre) Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce
bit 2
bit 0
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NOTAS:
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50.0 MEMORIA PROGRAMA FLASH DEL
5.Tabla 1 Tabla Lee y Escribe
Con el fin de leer y escribir la memoria de programa, hay dos operaciones que permiten que el procesador para mover bytes entre el espacio de memoria de programa y la memoria RAM de datos: Mesa de lectura (TBLRD) Tabla de escritura (TBLWT) Thprograma de correo espacio de memoria es de 16bits de ancho, mientras que el espacio de datos RAM es de 8-bits de ancho. Tabla Lee y Escribe en la tabla de datos se mueven entre estos dos espacios de memoria a travs de un registro de 8 bits (TABLAT). TablLas operaciones de lectura e recuperar datos de la memoria de programa y lo coloca en el espacio de datos RAM. La figura 5-1 muestra el funcionamiento de una mesa de lectura con la memoria de programa y memoria RAM de datos. Table Escriba los datos de operaciones de tiendas de los datos de memoria espacial en la celebracin de los registros en la memoria de programa. El procedimiento para escribir el contenido de los titulares regis-tros en la memoria del programa se detalla en la Seccin 5.5, '"La escritura en la memoria flash de programa". Figura 5-2 shows el funcionamiento de una tabla de escritura con la memoria de programa y memoria RAM de datos. Tabloperaciones electrnicas trabajar con entidades de bytes. Un bloque de tabla que contiene los datos, en lugar de instrucciones de programa, no se requiere para ser alineados por palabras. Por lo tanto, un bloque de tabla puede iniciar y terminar en cualquier direccin byte. Si una Escritura de la tabla se est utilizando para escribir cdigo ejecutable en la memoria de programa, instrucciones de programa tendr que ser alineados por palabras.
The memoria de programa Flash se puede leer, escribir, y borrable durante el funcionamiento normal en el rango VDD entero. Una lectura de la memoria de programa se ejecuta en un byte a la vez. Una escritura a la memoria de programa se ejecuta en bloques de 8 bytes a la vez. La memoria de programa se borra en bloques de 64 bytes a la vez. Una operacin de borrado a granel no podrn emitirse a partir del cdigo de usuario. Writing o borrado de la memoria de programa dejar de ins-truccin obtiene hasta que la operacin se ha completado. La memoria de programa no se puede acceder durante la escritura o borrado, por lo tanto, no puede ejecutar cdigo. Un interno de programacin del temporizador termina la memoria del programa, escribe y borra. Un valor escrito en la memoria de programa no necesita ser una instruccin vlida. La ejecucin de un programa de localizacin de memoria que forma los resultados de instruccin no vlida en un NOP.
FIGURA 5-1: Tabla de operacin READ

Instruction: TBLRD*
Table Pointer(1) TBLPTRU TBLPTRH TBLPTRL
Programa de memoria
Table Latch (8-bit) TABlat
Programa de memoria (TBLPTR)
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Noe 1: Tablpuntos e puntero a un byte en la memoria del programa.
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FIGURA 5-2: Tabla de operacin WRITE
Enconstruccin: TBLWT*
Programa Memoria Holding Registros Table Pointer(1)Table Latch (8-bit) TBLPTRU TBLPTRH TBLPTRL TABLAT
Programa de memoria (TBLPTR)
Noe 1: TablPuntero e realidad apunta a uno de los ocho registros de retencin, cuya direccin est determinada por TBLPTRL <2:00>. El proceso para la escritura de datos fsicamente a la matriz de la memoria de programa se discuten en la Seccin 5,5.
5.2 Registro de Control

Several registros de control se utilizan en conjuncin con la TBLRD undTBLWT instrucciones. Estos incluyen el: EECON1 registro EECON2 registro TABLAT registro TBLPTR registros
Thbit e LIBRE, cuando se establece, permitir una memoria de programa la operacin de borrado. Cuando el bit GRATIS est establecido, la operacin de borrado se inicia en el siguiente comando WR. Cuando GRATIS est claro, slo escribe estn habilitadas. The bit WREN, cuando se establece, permitir una operacin de escritura. En el encendido, el bit WREN es clara. El bit WRERR se establece cuando una operacin de escritura se interrumpe por un restablecimiento MCLR o un Reset WDT tiempo de espera durante el funcionamiento normal. En estas situaciones, el usuario puede comprobar el bit WRERR y volver a escribir la ubicacin. Es necesario volver a cargar los datos y los registros de direcciones (EEDATA y EEADR), debido a RESET Virginialues de cero. Control de bit WR inicia operaciones de escritura. Este bit no se pueden eliminar, slo se establece, en el software. Se pone a cero en hardware en la terminacin de la operacin de escritura. La incapacidad para borrar el bit WR en software evita la terminacin accidental o prematura de una operacin de escritura. Nota: Interrupcin bandera EEIF poco, en el registro PIR2, se establece cuando la escritura se ha completado. Se debe ser despejado en software.
5.2.1 EECON1 Y REGISTROS EECON2

EECON1 es el registro de control de accesos a memoria. EECON2 no es un registro fsico. Lectura EECON2 leer todo '0 's. El registro EECON2 se utiliza exclusivamente en la escritura de la memoria y las secuencias de borrado. Control de poco EEPGD determina si el acceso se realizar un programa o datos de acceso a memoria EEPROM. Cuando claro, las operaciones subsiguientes operar en la memoria de datos EEPROM. Cuando se establece, cualquier otra operacin posterior se efectuar sobre la memoria del programa. CFGS bit de control determina si el acceso ser a los registros de configuracin o en la memoria de programa / datos de la memoria EEPROM. Cuando se establece, las operaciones posteriores operar en los registros de configuracin, independientemente de EEPGD (ver "Caractersticas especiales de la CPU", seccin 19,0). Cuando claro, memoria de acceso seleccin se determina por EEPGD.
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REGISTRO 5-1: EECON1 REGISTER (FA6h ADDRESS)
R / Wx R / Wx U-0 R/W-0 R / Wx R/W-0 R/S-0 R/S-0 EEPGD bit 7 bit 0 bit 7 EEPGD: FLASH de programa o memoria de datos EEPROM Bit de seleccin de 1= Acceso FLASH La memoria de programa 0= Acceso a datos de memoria EEPROM CFGS: FLASH Program / Datos EE o Configuracin Seleccione bit 1= Registros de configuracin de acceso 0= Acceso FLASH de programa o datos de memoria EEPROM No implementado: Leer como '0 ' GRATIS: Erase FLASH Row Bit de habilitacin 1= Borrar la fila de la memoria del programa dirigido por TBLPTR en el siguiente comando WR (Cleared por terminacin de la operacin de borrado) 0= Realizar slo escritura WRERR: FLASH de programa / datos Error EE Flag bit 1= Una operacin de escritura se termina prematuramente (Cualquier RESET durante self-timed programacin en operacin normal) 0= La operacin se ha completado escritura Nota: Cuando se produce un WRERR, los bits EEPGD y CFGS no se borran. Esto permite el seguimiento de la condicin de error. bit 2 WREN: FLASH Program / Datos EE permitir la escritura poco 1= Permite ciclos de escritura 0Inhibe = escribir en la EEPROM CFGS GRATIS WRERR WREN WR RD
bit 6
bit 5 bit 4
bit 3
bit 1
WR: Writo Bit de control 1= Inicia un borrado de datos EEPROM / escritura de ciclo o los ciclos de borrado de la memoria del programa o ciclo de escritura. (La operacin se auto cronometrado y el bit se restablece una vez por hardware de escritura. El bit WR slo se pueden establecer (no borrada) en software.) 0= Escribir ciclo en la EEPROM es poco completo 0 RD: Leer Bit de control 1= Inicia una lectura EEPROM (Lee tiene un ciclo. RD se borra en hardware. El bit RD slo se puede configurar (no se borra) en software. Bit RD no se puede ajustar cuando EEPGD = 1.) 0= No inicia una lectura EEPROM Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1 'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce
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5.2.2 TABLAT - TABLA DE REGISTRO LATCH
ThLatch e Table (TABLAT) es un registro de 8 bits mapeados en el espacio SFR. El Cerrojo Tabla se utiliza para mantener 8Bits de datos durante la transferencia de datos entre el programa memorndumria y la memoria RAM de datos.
5.2.4 LMITES DE MESA INDICADOR

TBLPTR se utiliza en Lee, escribe y borra de la FLASH memoria de programa. When un TBLRD yos ejecutados, los 22 bits del puntero de la tabla determinar el byte que se lee de la memoria de programa en TABLAT. When un TBLWT yos ejecutado, los tres bits menos significativos del puntero de la tabla (TBLPTR <02:00>) determinar cul de los registros de memoria de programa ocho celebracin se escribe. Cuando el cronometrado escribir en la memoria de programa (escribir largo) comienza, los 19 MSB de la Pointer Table, TBLPTR (TBLPTR <21:03>), determinar qu programa de memoria de bloque de 8 bytes se escribe. Para obtener ms detalles, consulte la Seccin 5.5 ("La escritura en la memoria de programa FLASH"). When un proceso de borrado de la memoria de programa es ejecutado, el 16 MSbs del puntero de la tabla (TBLPTR <21:06>) apuntan a la 64-porte bloque que se borrar. Los bits menos significativos (TBLPTR <05:00>) se ignoran. Figure 5-3 describe los lmites pertinentes de TBLPTR sobre la base de las operaciones de memoria Flash de programa.
5,20.3 TBLPTR - TABLA POINTER REGISTRO

ThTabla e Pointer (TBLPTR) se refiere a un byte en la memoria del programa. El TBLPTR se compone de tres registros SFR: Byte puntero de la tabla superior, tabla de bytes puntero de alta y baja Byte Tabla Pointer (TBLPTRU: TBLPTRH: TBLPTRL). Estos tres regis-tros se unen para formar un puntero de 22 bits de ancho. Los 21 bits de bajo orden permitir que el dispositivo para hacer frente a un mximo de 2 MB de espacio de memoria de programa. El bit 22 permite el acceso a la ID de dispositivo, el ID de usuario y los bits de configuracin. The tabla de punteros, TBLPTR, es utilizado por el TBLRD undTBLWT instrucciones. Estas instrucciones pueden actualizar el TBLPTR en una de cuatro formas, segn la tabla operacin. Estas operaciones se muestran en la Tabla 5-1. Estas operaciones en el TBLPTR slo afecta al orden bajo 21 bits.
TABLE 5-1: OPERACIONES DE MESA CON PUNTERO TBLRD Y TBLWT INSTRUCCIONES

Ejemplo TBLRD * TBLWT TBLRD * * + * + TBLWT * TBLRD - * TBLWT TBLRD + * + * TBLWT Operacin en el puntero de la tabla TBLPTR no se modifica TBLPTR se incrementa despus de la lectura / escritura TBLPTR se reduce despus de la lectura / escritura TBLPTR se incrementa antes de la lectura / escritura
FIGURA 5-3: Lmites tabla de punteros basados en el funcionamiento

21TBLPTRU 16 15 TBLPTRH8 7 TBLPTRL0
ERASE - TBLPTR <21:06> ESCRITURAE - TBLPTR <21:03> READ - TBLPTR 2006 Microchip Technology Inc. DS39564C pginas 67
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<21:00>
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5.3 Leer el programa Flash Memoria
TheTBLRD instruccin se utiliza para recuperar datos de la memoria de programa y ponerlo en datos RAM. Tabla lee de la memoria del programa se llevan a cabo un byte a la vez. TBLPTR apunta a una direccin de byte en el espacio del programa. Ejecucin TBLRD lugars el byte sealado en TABLAT. Adems, TBLPTR se puede modificar de forma automtica para la operacin de Lectura de la tabla siguiente. Thmemoria e interna del programa se organizan normalmente por las palabras. El bit menos significativo de la direccin selecciona entre los bytes altos y bajos de la palabra. La figura 5-4 muestra la interfaz entre la memoria interna del programa y la TABLAT.
FIGURA 5-4: lee de la memoria de programa Flash
Programa Memoria
(Direccin Incluso Byte)
(Direccin de byte impar)
TBLPTR= Xxxxx1
TBLPTR= Xxxxx0
Instruction Registro FETCH (IR) Leer Registrarse
TABLAT TBLRD
EXAMPLIO 5-1: LECTURA DE UN PROGRAMA DE FLASH palabra de memoria

MOVLW MOVWF MOVLW MOVWF MOVLW MOVWF READ_WORD TBLRD *+; Leer en TABLAT y el incremento MOVTABLAT F, W; obtener datos MOVWF WORD_EVEN TBLRD *+; Leer en TABLAT y el incremento MOVTABLAT F, W; obtener datos MOVWF WORD_ODD CODE_ADDR_UPPER; TBLPTR carga con la base TBLPTRU, la direccin de la palabra CODE_ADDR_HIGH TBLPTRH CODE_ADDR_LOW TBLPTRL
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5.Borrado de la memoria FLASH 4 Programa
Thmnimo del bloque E de borrado es de 32 palabras o bytes 64. Slo mediante el uso de un programador externo, o a travs del control ICSP puede mayores bloques de memoria de programa ser bulto borrado. Erase Palabra en la matriz FLASH no es compatible. When iniciacin de una secuencia de borrado en el propio microcontrolador, un bloque de 64 bytes de memoria de programa se borra. Los 16 bits ms significativos de la TBLPTR punto <21:06> al bloque se borre. TBLPTR <5:00> se ignoran. The EECON1 registro comanda la operacin de borrado. El bit EEPGD se debe establecer para que apunte al programa FLASH memoria. El bit WREN debe configurarse para permitir operaciones de escritura. El bit se establece GRATIS para seleccionar una operacin de borrado. For proteccin, las escritura para iniciar la secuencia de EECON2 debe ser utilizado. Una escritura largo es necesario para borrar la memoria flash interna. Ejecucin de la instruccin se detiene mientras que en un ciclo de escritura largo. La escritura larga se terminar por el temporizador de programacin interna.
5.4.1 PROGRAMA DE MEMORIA FLASH ERASE SECUENCIA

Thsecuencia de eventos e para borrar un bloque de la ubicacin de memoria interna del programa es: 1. Load puntero de la tabla con la direccin de la fila que se borren. 2. Establecer EEPGD poco para que apunte a la memoria del programa, CFGS poco claro para acceder a la memoria del programa, establezca el bit WREN para que escribe, y establecer el bit gratis para habilitar el borrado. 3. Deshabilitar las interrupciones. 4. Escribir 55h a EECON2. 5. Escribir AAh a EECON2. 6. Set el bit WR. Esto comenzar el ciclo de borrado fila. 7. La CPU se detendr durante la duracin del borrado (Alrededor de 2 ms con temporizador interno). 8. Vuelva a habilitar las interrupciones.
EXAMPLIO 5-2: BORRADO DE UN PROGRAMA DE MEMORIA FLASH ROW

MOVLW MOVWF MOVLW MOVWF MOVLW MOVWF ERASE_ROW BCF BSF BSF BSF BCF MOVLW MOVWF MOVLW MOVWF BSF BSF EECON1, EECON1 EEPGD, EECON1 CFGS, EECON1 WREN, FREE INTCON, 55h GIE EECON2 AAh EECON2 EECON1, WR INTCON, GIE ; ; ; ; ; point con el programa FLASH memoria memoria de programa Flash Access permiten escribir en la memoria ENABLLa operacin de Borrar e Row DISABLe interrumpe ; escritura ; e 55h ; estrellat erase (puesto CPU) ; escritura interrumpe re-ENABLe AAh CODE_ADDR_UPPER TBLPTRU CODE_ADDR_HIGH TBLPTRH CODE_ADDR_LOW TBLPTRL ; load TBLPTR con la ; direccin base del bloque de memoria
Necesario Secuencia
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5.5 Redaccin de programa Flash Memoria
Thmnimo e bloque de programacin es de 4 palabras o bytes 8. Palabra o programacin byte no es compatible. TablEscribe e internamente se utilizan para cargar la celebracin de reg-tros necesarios para programar la memoria FLASH. Hay 8 registros de retencin utilizadas por la tabla Escribe para la programacin. Since Cierre la tabla (TABLAT) es slo un solo byte, el TBLWT instruccin tiene que ser ejecutado 8 veces para cada operacin de programacin. Todos los de la tabla de escritura peranes esencialmente ser corta escribe, porque slo los registros de las explotaciones estn escritas. Al final de la actualizacin 8 registros, el registro EECON1 deben ser escritos a, a estrellat la operacin de programacin con una escritura mucho tiempo. Thescritura e larga es necesaria para la programacin de la FLASH interna. Ejecucin de la instruccin se detiene mientras que en un ciclo de escritura largo. La escritura larga se terminar por el temporizador de programacin interna. La EEPROM en el chip temporizador controla el tiempo de escritura. Las tensiones de escritura / borrado son generados por una bomba de carga en el chip tiene para operar sobre el rango de tensin del dispositivo para operaciones de palabras o bytes.
FIGURE 5-5: escrituras de tabla en la memoria Flash PROGRAMA

TEscribir regstrate ABLAT
88 8 8
TBLPTR = xxxxx0 Holding Registrarse TBLPTR = xxxxx1 TBLPTR = xxxxx2 Holding Registrarse TBLPTR = xxxxx7 Holding Registrarse
Holding Registrarse
Programa de memoria
5.5.1 PROGRAMA DE FLASH MEMORY WRITE SECUENCIA

Thsecuencia de eventos e para programar una ubicacin de memoria de programa interno debe ser: 1. Leer 64 bytes en la RAM. 2. Actualizacin de los valores de datos en la memoria RAM como sea necesario. 3. Carga el puntero cuadro con la direccin que se borren. 4. Realice el procedimiento de borrado fila. 5. Carga el puntero cuadro con la direccin del primer byte est escribiendo. 6. Escriba los primeros 8 bytes en los registros de retencin con auto-incremento (TBLWT * + o TBLWT + *). 7. Establezca el bit EEPGD para apuntar a la memoria del programa, desactive el bit CFGS
para acceder a la memoria del programa y establecer WREN para permitir byte escribe. 8. Deshabilitar las interrupciones. 9. Escribir 55h a EECON2.
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10. Escribir AAh a EECON2. 11. Establezca el bit WR. Esto comenzar el ciclo de escritura. 12. La CPU se detendr durante la duracin de la escritura (sobre 2 ms con temporizador interno). 13. Vuelva a habilitar las interrupciones. 14. Repita los pasos 6-14 siete veces, para escribir 64 bytes. 15. Compruebe la memoria (Tabla Lectura). This procedimiento se requieren alrededor de 18 ms para actualizar una fila de 64 bytes de memoria. Un ejemplo del cdigo necesario se da en el Ejemplo 5-3. Nota: Antes de establecer el bit WR, la direccin de puntero de la tabla tiene que estar dentro del intervalo de direcciones de destino de los 8 bytes de los registros de retencin.
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EXAMPLIO 5-3: escritura en la memoria de programa Flash
MOVLD'W 64; nmero de bytes en el bloque de borrado MOVWF CONTADOR MOVLW BUFFER_ADDR_HIGH; punto para amortiguar MOVWF FSR0H MOVLW BUFFER_ADDR_LOW MOVWF FSR0L MOVLW CODE_ADDR_UPPER; TBLPTR de carga con la base de TBLPTRU MOVWF, la direccin de la memoria de bloques CODE_ADDR_HIGH MOVLW MOVWF TBLPTRH MOVLW CODE_ADDR_LOW MOVWF TBLPTRL READ_BLOCK TBLRD *+; Leer en TABLAT, y aum MOVTABLAT F, W; obtener datos MOVWF POSTINC0; almacn de datos DECFSZ COUNTER; hecho? BRA READ_BLOCK, repetir MODIFY_WORD MOVLW MOVWF MOVLW MOVWF MOVLW MOVWF MOVLW MOVWF DATA_ADDR_HIGH; punto para amortiguar FSR0H DATA_ADDR_LOW FSR0L NEW_DATA_LOW; palabra actualizacin bfer POSTINC0 NEW_DATA_HIGH INDF0
ERASE_BLOCK MOVLW CODE_ADDR_UPPER; TBLPTR carga con la base de TBLPTRU MOVWF; direccin de la memoria de bloques CODE_ADDR_HIGH MOVLW MOVWF TBLPTRH MOVLW CODE_ADDR_LOW MOVWF TBLPTRL BSF EECON1, EEPGD y punto de memoria de programa Flash BCF EECON1, CFGS, el acceso de memoria de programa Flash BSF EECON1, WREN; permitir escribir en la memoria BSF EECON1, FREE, permitir la operacin de borrado de fila BCF INTCON, GIE; deshabilitar las interrupciones MOVLW 55h MOVWF EECON2, escribe 55h MOVLW AAh MOVWF EECON2; escribir AAh BSF EECON1, WR; erase start (puesto CPU) BSF INTCON, GIE, volver a habilitar las interrupciones TBLRD * -; maniqu leer decremento WRITE_BUFFER_BACK MOVLW 8, el nmero de grupos de buffer de escritura de 8 bytes MOVWF COUNTER_HI MOVLW BUFFER_ADDR_HIGH; punto para amortiguar MOVWF FSR0H MOVLW BUFFER_ADDR_LOW MOVWF FSR0L PROGRAM_LOOP MOVLW 8, el nmero de bytes en el registro de retencin MOVWF WRITE_WORD_TO_HREGS CONTADOR MOVPOSTINC0 F, W, obtener byte bajo del bfer de datos MOVWF TABLAT, los datos actuales a TBLWT mesa pestillo + *, escritura de datos, realizar una escritura corta ; Al interno celebracin TBLWT registrarse. CONTADOR DECFSZ; bucle hasta buffers estn llenos BRA WRITE_WORD_TO_HREGS
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EXAMPLIO 5-3: escritura en la memoria de programa Flash (CONTINUACIN)
PROGRAM_MEMORY BSF BCF BSF BCF MOVLW Necesario MOVWF Secuencia MOVLW MOVWF BSF BSF DECFSZ BRA BCF EECON1, EEPGD EECON1, CFGS EECON1, WREN 55h INTCON, GIE EECON2 AAh EECON2 EECON1, WR INTCON, GIE COUNTER_HI PROGRAM_LOOP EECON1, WREN ; ; ; ; point de memoria de programa Flash access memoria de programa FLASH permitir escribir en la memoria deshabilitar las interrupciones ; escriturae 55h ; ; ; ; ; DISABLe escribir en la memoria escriturae AAh estrellat programa (puesto CPU) re-ENABLe interrumpe bucle hasta que est hecho
5.5.2 WRITE VERIFY

Dependiendo de la aplicacin, buena prctica de programacin pueden determinar que el valor escrito en la me-moria debe ser verificada con el valor original. Esto se debe utilizar en aplicaciones en las que se puede destacar excesiva escribe los bits cerca del lmite de especificacin.
5.5.4 PROTECCIN CONTRA EL ESPURIO ESCRIBE

To proteger contra espurio escribe en la memoria FLASH del programa, la escritura iniciar la secuencia tambin debe ser seguido. Consulte "Funciones especiales de la CPU" (Seccin 19.0) para obtener ms detalles.
5.5.3 INESPERADO DE TERMINACIN operacin de escritura

Yofa escritura es terminada por un acontecimiento imprevisto, como la prdida de poder o de una REINICIAR inesperado, la ubicacin de la memoria acaba de programar debe ser verificada y reproduccin programada, si needed.The poco WRERR se establece cuando una operacin de escritura se interrumpe por un restablecimiento MCLR, o un WDT Time-out reset durante el funcionamiento normal. En estas situa-ciones, los usuarios pueden comprobar el bit WRERR y volver a escribir la ubicacin.
5.6 FLASH Operacin del Programa Durante BacalaoProteccin e

Consulte "Funciones especiales de la CPU" (Seccin 19.0) para obtener detalles sobre el cdigo de proteccin de la memoria de programa FLASH.
TABLE 5-2: REGISTROS asociada con la memoria de programa Flash

Address FF8h FF7h FF6h FF5h FF2h FA7h FA6h FA2h FA1h FA0h Name TBLPTRU Bit 7 Bit 6 Value en todas las restaura ciones bIT21 Memoria de programa Tabla Pointer superior Byte - 00 0000 - Otros 00 0000 (TBLPTR <20:16>) Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Value en: POR, BOR 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 INTF RBIF 0000 000X 0000 000U WR TMR3IP TMR3IF TMR3IE RD CCP2IP CCP2IF CCP2IE -
TBPLTRH Memoria de programa Tabla Byte Pointer High (TBLPTR <15:08>) TBLPTRL Memoria de programa Tabla Byte Pointer High (TBLPTR <07:00>) TABLAT INTCON EECON2 EECON1 YoPR2 PIR2 PIE2 Memoria de programa Tabla Latch PEIE TMR0IE INTE RBIE TMR0IF / GIEL EEPROM Control Registro2 (no es un registro fsico) EEPGD CFGS FREE EEIP EEIF EEIE WRERR BCLIP BCLIF BCLIE WREN LVDIP LVDIF LVDIE GIE/ GIEH
xx-0 x000 uu-0 U000 ---1 1111 ---1 1111 ---0 0000 ---0 0000 ---0 0000 ---0 0000
Leyenda:x = Desconocido, u = Sin cambios, r = reservado, - = Sin aplicarse ledo como '0 '. Sombrad clulas no se utilizan durante FLASH / EEPROM de acceso. DS39564C-page74 2006 Microchip Technology Inc.
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NOTAS:
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6.0 DATOS DE LA MEMORIA EEPROM
The Datos del EEPROM de lectura y escritura durante el funcionamiento normal en el rango VDD entero. La memoria de datos no est mapeada en el espacio de archivos de registro. En su lugar, se abordan indirectamente a travs de los registros de funciones especiales (SFR). There son cuatro SFRs utilizan para leer y escribir el programa y memoria de datos EEPROM. Estos registros son: EECON1 EECON2 EEDATA EEADR La memoria EEPROM byte de datos permite leer y escribir. Cuando se interconecta el bloque de memoria de datos, EEDATA contiene los datos de 8bits de lectura / escritura y EEADR contiene la direccin de la ubicacin EEPROM que se accede. Estos dispositivos tienen 256 bytes de datos EEPROM con un rango de direcciones de 0h a FFh. La memoria EEPROM tiene datos para borrar alta / ciclos de escritura. Un byte escribir automticamente borra la ubica-cin y escribe los datos nuevos (borrado antes-escritura). El tiempo de escritura est controlada por un temporizador en el chip. El tiempo de escritura variar con el voltaje y la temperatura, as como de chip a chip. Por favor, consulte el parmetro D122 (Caractersticas elctricas, Seccin 22,0) para los lmites exactos.
6.1 EEADR
Thregistro e direccin puede direccionar hasta un mximo de 256 bytes de datos EEPROM.
6.2 EECON1 y EECON2 Registros

EECON1 es el registro de control de accesos a la memoria EEPROM. EECON2 no es un registro fsico. Lectura EECON2 leer todo '0 's. El registro EECON2 se utiliza exclusivamente en la secuencia de escritura EEPROM. Control de bits de RD y WR iniciar leer y escribir operaciones, respectivamente. Estos bits no se pueden eliminar, slo se establece, en el software. Ellos se borran en hardware en la terminacin de la operacin de lectura o escritura. La incapacidad para borrar el bit WR en software evita la terminacin accidental o prematura de una operacin de escritura. The bit WREN, cuando se establece, permitir una operacin de escritura. En el encendido, el bit WREN es clara. El bit WRERR se establece cuando una operacin de escritura se interrumpe por un restablecimiento MCLR o un Reset WDT tiempo de espera durante el funcionamiento normal. En estas situaciones, el usuario puede comprobar el bit WRERR y volver a escribir la ubicacin. Es necesario volver a cargar los datos y los registros de direcciones (EEDATA y EEADR), debido a la condicin de RESET forzar los contenidos de los registros a cero.
Nota:
Bit de bandera de interrupcin, EEIF en el registro PIR2, se establece cuando escritura se ha completado. Se debe ser despejado en software.
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REGISTRO 6-1: EECON1 REGISTER (FA6h ADDRESS)
R / Wx R / Wx U-0 R/W-0 R / Wx R/W-0 R/S-0 R/S-0 EEPGD bit 7 bit 0 bit 7 EEPGD: FLASH de programa o memoria de datos EEPROM Bit de seleccin de 1= Acceso FLASH La memoria de programa 0= Acceso a datos de memoria EEPROM CFGS: FLASH Program / Datos EE o Configuracin Seleccione bit 1= Acceso para configuracin y calibracin con registros 0= Acceso FLASH de programa o datos de memoria EEPROM No implementado: Leer como '0 ' GRATIS: Erase FLASH Row Bit de habilitacin 1= Borrar la fila de la memoria del programa dirigido por TBLPTR en el siguiente comando WR (Cleared por terminacin de la operacin de borrado) 0= Realizar slo escritura WRERR: FLASH de programa / datos Error EE Flag bit 1= Una operacin de escritura se termina prematuramente (Ay MCLR o cualquier WDT reset durante el auto-medido el tiempo de programacin en operacin normal) 0= La operacin se ha completado escritura Nota: Cuando se produce un WRERR, los bits EEPGD o FREE no se borran. Esto permite el seguimiento de la condicin de error. bit 2 WREN: FLASH Program / Datos EE permitir la escritura poco 1= Permite ciclos de escritura 0Inhibe = escribir en la EEPROM CFGS GRATIS WRERR WREN WR RD
bit 6
bit 5 bit 4
bit 3
bit 1
WR: Writo Bit de control 1= Inicia un borrado de datos EEPROM / escritura de ciclo o los ciclos de borrado de la memoria del programa o ciclo de escritura. (La operacin es auto-cronometrado y el bit se restablece una vez por hardware de escritura. El bit WR slo se pueden establecer (no borrada) en software.) 0= Escribir ciclo en la EEPROM es poco completo 0 RD: Leer Bit de control 1= Inicia una lectura EEPROM (Lee tiene un ciclo. RD se borra en hardware. El bit RD slo se puede configurar (no se borra) en software. Bit RD no se puede ajustar cuando EEPGD = 1.) 0= No inicia una lectura EEPROM Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1 'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce
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6.3 Lectura de la memoria de datos EEPROM
To leer una posicin de memoria de datos, el usuario debe escribir la direccin en el registro EEADR, desactive la EEPGD control bit (EECON1 <7>), desactive el bit de control CFGS (CEEON1 <6>), ya continuacin, establezca el bit de control RD (EECON1 <0>). Los datos estn disponibles para el ciclo siguiente instruccin, por lo tanto, el registro EEDATA puede ser ledo por la siguiente instruccin. EEDATA mantendr este valor hasta que otra operacin de lectura, o hasta que se escribe por el usuario (durante una operacin de escritura).
EXAMPLIO 6-1: DATOS EEPROM LEER

MOVLW MOVWF BCF BCF BSF MOVF DATA_EE_ADDR EEADR EECON1, EEPGD EECON1, CFGS EECON1, RD EEDATA, W ; ; ; ; ; , Datos de direcciones de memoria para leer Punto a la memoria de datos Acceso programa FLASH o la memoria de datos EEPROM EEPROM Lee W = EEDATA
6.4 Escritura a la memoria de datos EEPROM

To escribir una ubicacin EEPROM de datos, la primera direccin debe ser escrito en el registro y los datos EEADR escriben en el registro EEDATA. A continuacin, la secuencia en el Ejemplo 6-2 se deben seguir para iniciar el ciclo de escritura. ThEscribir un correo no se iniciar si la secuencia anterior no es precisamente seguir (escribir 55h a EECON2, escribir AAh a EECON2, a continuacin, establezca el bit WR) para cada byte. Se recomienda encarecidamente que las interrupciones se desactivar durante este segmento de cdigo. Adems, el bit WREN en EECON1 debe ajustarse para permitir escribe. Este mecanismo evita que accidentalmente escribe en la EEPROM de datos debido al cdigo inesperado exe-
cucin (es decir, los programas fuera de control). El bit WREN deberan mantenerse limpias en todo momento, excepto cuando se actualiza la EEPROM. El bit WREN no se borra por hardware. Aftera secuencia de escritura se ha iniciado, EECON1, EEADR Edata y no puede ser modificado. El bit WR se inhibir de estar ajustado a menos que el bit WREN se establece. El bit WREN se debe establecer en una anterior instruccin. Tanto WR y WREN no se puede establecer con la misma instruccin. Lat la terminacin del ciclo de escritura, el bit WR se borra en hardware y la escritura de EEPROM completa bit indicador de interrupcin (EEIF) se establece. El usuario puede activar esta interrupcin, o consultar este bit. EEIF debe ser limpiado por software.
EXAMPLIO 6-2: DATOS EEPROM WRITE

MOVLW DATA_EE_ADDR; MOVWF EEADR; Direccin Memoria de datos para leer MOVLW DATA_EE_DATA; MOVWF EEDATA; Valor Memoria de datos para escribir BCF EECON1, EEPGD; punto a la memoria de datos BCF EECON1, CFGS, Acceso programa FLASH o en la memoria de datos EEPROM BSF EECON1, WREN; Enable escribe
Necesario Secuencia
BCF MOVLW MOVWF MOVLW MOVWF BSF BSF
INTCON, GIE 55h EECON2 AAh EECON2 EECON1, WR INTCON, GIE
; ; ; ; ; ; ;
DISABLe interrumpe Escriturae 55h Escriturae AAh Set WR poco para empezar a escribir Act vace interrumpe
. . . BCF DS39564C-page78
; utilizarr la ejecucin de cdigo
EECON1, WREN
; DISABLe escribe en escribir completo (set EEIF) 2006 Microchip Technology Inc.
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6.5 Write Verify
Dependiendo de la aplicacin, buena prctica de programacin pueden determinar que el valor escrito en la me-moria debe ser verificada con el valor original. Esto se debe utilizar en aplicaciones en las que se puede destacar excesiva escribe los bits cerca del lmite de especificacin.
6.7 Funcionamiento Durante Cdigo de Proteccin

Memoria de datos EEPROM tiene su propio cdigo de proteger mecanismo. Operaciones exteriores de lectura y escritura se desactivan si cualquiera de estos mecanismos han sido habilitadas. Thmicrocontrolador electrnico en s puede leer y escribir en la EEPROM interna de datos, independientemente del estado de proteger el cdigo de bit de configuracin. Consulte "Funciones especiales de la CPU" (Seccin 19.0) para obtener informacin adicional.
6.6 Proteccin contra escritura espurias

There son las condiciones cuando el dispositivo no puede escribir datos en la memoria EEPROM. Para protegerse contra el espurio EEPROM escribe, diversos mecanismos se han incorporado. En el arranque, el bit WREN se borra. Asimismo, el temporizador de encendido (72 ms de duracin) impide escribir EEPROM. Thescribir e iniciar la secuencia y el bit WREN juntos ayudar a prevenir una escritura accidental durante el apagn, fallo de alimentacin o mal funcionamiento de software.
6.8 Uso de la EEPROM de datos

La EEPROM de datos es una resistencia alta, byte de direcciones capaz de matriz que se ha optimizado para el almacenamiento de informacin que cambia frecuentemente (por ejemplo, los programas variables u otros datos que se actualizan a menudo). Valores que cambian con frecuencia por lo general se actualizarn con ms frecuencia que las especificaciones D124. Si este no es el caso, una actualizacin de matriz debe ser realizada. Por esta razn, las variables que cambian con poca frecuencia (por ejemplo, constantes, identificadores, calibracin, etc) deben ser almacenados en la memoria de programa FLASH. Una simple rutina de actualizacin de datos EEPROM se muestra en la Ejemplo 6-3. Nota: Si los datos de EEPROM slo se utiliza para almacenar con-stants y / o datos que cambian rara vez, una matriz de actualizacin no es probable que sea necesaria. Ver especificacin D124.
EXAMPLIO 6-3: DATOS EEPROM REFRESCO DE RUTINA

clrf bcf BCF BCF BSF Bucle bsf movlw movwf movlw movwf bsf btfsc sujeta dor sujeta dor bcf INCFSZ bsf EEADR EECON1, EECON1 CFGS, EEPGD INTCON, GIE EECON1, WREN EECON1, RD 55h EECON2 AAh EECON2 EECON1, WR EECON1, WR $ -2 EECON1, EEADR, WREN F Loop INTCON, GIE ; ; ; ; ; ; ; ; ; ; ; ; ; Estrellat en la direccin 0 Set para la memoria Set para datos EEPROM Activar Desactivar las interrupciones escribe Lavabop para actualizar array Readireccin actual d Escriturae 55h
Escriturae AAh Set WR poco para empezar a escribir ; Wait para escribir para completar ; Incrementaldireccin t ; Not cero, lo volvera a hacer DISABLescribe e ; Act vace interrumpe
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PIC18FXX2
TABLE 6-1: registros asociados a DATA MEMORY EEPROM
Address FF2h FA9h FA8h FA7h FA6H FA2h FA1h Name INTCON EEADR Bit 7 GIE / GIEH Bit 6 Bit 5 Bit 4 Bit 3 RBIE Bit 2 T0IF Bit 1 INTF Bit 0 RBIF Value en: POR, BOR 0000 000X 0000 0000 0000 0000 WR RD xx-0 x000 WREN Value en todas las restaura ciones 0000 000U Otros 0000 0000 0000 0000 uu-0 U000 ---1 1111 ---0 0000 ---0 0000
PEIE T0IE INTE / GIEL EEPROM Direccin de Registro
EEDATA EEPROM de datos Registrarse EECON2 EEPROM Control Registro2 (no es un registro fsico) EECON1 EEPGD CFGS GRATI WRERR S EEIP BCLIP
Derechos LVDIP TMR3IP CCP2IP ---1 1111 de PIR2 EFEI BCLIF LVDIF TMR3IF CCP2IF ---0 0000 propiedad FA0h PIE2 EEIE BCLIE LVDIE TMR3IE CCP2IE ---0 0000 intelectual 2 Leyenda:x = Desconocido, u = Sin cambios, r = reservado, - = Sin aplicarse, ledo como '0 '. Sombrad clulas no se utilizan durante FLASH / EEPROM de acceso.
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PIC18FXX2
NOTAS:
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PIC18FXX2
7,0 8 X 8 HARDWARE MULTIPLIER
7.1 Introduccin
Lan 8 x 8 multiplicador de hardware se incluye en la ALU de los PIC18FXX2 dispositivos. Al hacer la multiplicacin una operacin de hardware, que se completa en un ciclo de instruccin individual. Este es un multiplican sin signo que da un resultado de 16-bit. El resultado se almacena en el 16-bit producto registro par (PRODH: Prdl). El multiplicador no afecta a los indicadores en el registro ALUSTA. Making del 8 x 8 multiplicador ejecutar en un solo ciclo da las siguientes ventajas: Mayor rendimiento computacional Reduce los requisitos del cdigo de tamao para los algoritmos se multiplican The incremento de rendimiento permite al dispositivo ser utilizado en aplicaciones previamente reservados para los procesadores de seal digital. Table 7-1 muestra una comparacin de rendimiento entre dispositivos mejorados utilizando el hardware nico ciclo mul-tiply, y realizar la misma funcin sin la multiplican hardware.
TABLE 7-1: COMPARACIN DE RENDIMIENTO

Rutina MMtodo ultiply Wisn hardware multiplicar Hardware multiplican Wisn hardware multiplicar Hardware multiplican Without multiplican hardware Hardware multiplican Without multiplican hardware Hardware multiplican Memoria de program a 13 (palabra s) 1 33 6 21 24 52 36 Ciclos (Max) 69 1 91 6 242 24 254 36 Time @ 40 MHz 60.9 s 100 ns 90.1 s 600 ns 24.2 s 20.4 s 25.4 s 30.6 s @ 10 MHz 270.6 s 400 ns 360.4 s 2.4 s 960.8 s 9.6 s 102.6 s 140.4 s @ 4 MHz 69 s 1 s 91 s 6 s 242 s 24 s 254 s 36 s
8 x 8 sin signo 8 x 8 firmado 16 x 16 sin signo 16 x 16 firmado
7.2 Funcionamiento
EJEMPLOSe 7-1 muestra la secuencia para hacer un 8 x 8 multiplican sin firmar. Slo una instruccin es necesaria cuando un argumento de la multiplicacin ya est cargado en el registro WREG. EJEMPLOSe 7-2 muestra la secuencia para hacer una x 8 8 firmado multiplican. Para tener en cuenta los bits de signo de los argumentos, cada bit ms significativo del argumento (MSB) se prueba y las restas correspondientes ya est.
7.2 Ejemplo: 8 x 8 FIRMADO MULTIPLY RUTINA

MOVARG1 F, G MULWF ARG2; ARG1 * ARG2 -> ; PRODH: Prdl BTFSC ARG2, SB, prueba de bit de signo SUBWF PRODH, F; PRODH = PRODH ; - ARG1 MOVARG2 F, W BTFARG1 C, SB, prueba de bit de signo SUBWPRODH F, F; PRODH = PRODH ; - ARG2
EXAMPLIO 7-1: 8 x 8 RUTINA MULTIPLY UNSIGNED

MOVF MULWF ARG1, W ARG2 ; ; ARG1 * arg2 -> ; PRODH: Prdl
EJEMPLOSe 7-3 muestra la secuencia para hacer una de 16 x 16 se multiplican sin firmar. Ecuacin 7-1 se muestra el algoritmo que se utiliza. El resultado de 32-bit se almacena en cuatro registros, res3: RES0.
ECUACIN 7-1: 16 x 16 algoritmo de multiplicacin UNSIGNED

Res3: RES0 = ARG1H: ARG1L ARG2H: ARG2L = (ARG1H ARG2H 216) + (ARG1H ARG2L 28) + (ARG1L ARG2H 28) + (ARG1L ARG2L)
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PIC18FXX2
Ejemplo 7-3: 16 x 16 RUTINA MULTIPLY UNSIGNED
MOVARG1L F, W MULWF ARG2L; ARG1L * ARG2L -> ; PRODH: Prdl MOVFF PRODH, RES1; MOVFF Prdl, RES0; ; MOVARG1H F, W MULWF ARG2H; ARG1H * ARG2H -> ; PRODH: Prdl MOVFF PRODH, res3; MOVFF Prdl, RES2; ; MOVARG1L F, W MULWF ARG2H; ARG1L * ARG2H -> ; PRODH: Prdl MOVF Prdl, W; ADDWRES1 F, F; Aadir cruz MOVF PRODH, W; productos ADDWFC RES2, F; CLRF WREG; ADDWFRes3 C, F; ; MOVARG1H F, W; MULWF ARG2L; ARG1H * ARG2L -> ; PRODH: Prdl MOVF Prdl, W; ADDWRES1 F, F; Aadir cruz MOVF PRODH, W; productos ADDWFC RES2, F; CLRF WREG; ADDWFC res3, F; ; ; MOVARG1H F, W; MULWF ARG2L; ARG1H * ARG2L -> ; PRODH: Prdl MOVF Prdl, W; ADDWRES1 F, F; Aadir cruz MOVF PRODH, W; productos ADDWFC RES2, F; CLRF WREG; ADDWFC res3, F; BTFS ARG2H, 7; ARG2H: ARG2L neg? SIGN_ARG1 BRA, no, comprobar ARG1 MOVARG1L F, W; SUBWF RES2; MOVF ARG1H, W; SUBWFB res3 ; SIGN_ARG1 BTFS ARG1H, 7; ARG1H: ARG1L neg? BRA CONT_CODE, no, hace MOVARG2L F, W; SUBWF RES2; MOVF ARG2H, W; SUBWFB res3 ; CONT_CODE : ; MOVARG1L F, W MULWF ARG2H; ARG1L * ARG2H -> ; PRODH: Prdl MOVF Prdl, W; ADDWRES1 F, F; Aadir cruz MOVF PRODH, W; productos ADDWFC RES2, F; CLRF WREG; ADDWFRes3 C, F; ; MOVARG1H F, W MULWF ARG2H; ARG1H * ARG2H -> ; PRODH: Prdl MOVFF PRODH, res3; MOVFF Prdl, RES2;
Ejemplo 7-4: 16 x 16 FIRMADO MULTIPLY RUTINA

MOVARG1L F, W MULWF ARG2L; ARG1L * ARG2L -> ; PRODH: Prdl MOVFF PRODH, RES1; MOVFF Prdl, RES0;
EJEMPLOSe 7-4 muestra la secuencia para hacer un x 16 16 firmado multiplican. Ecuacin 7-2 muestra el algoritmo utilizado. El resultado de 32-bit se almacena en cuatro registros, res3: RES0. Para tener en cuenta los bits de signo de la argu-mentos, cada par de argumentos bit ms significativo (MSB) se prueba y las restas correspondientes ya est.
ECUACIN 7.2: 16 x 16 ALGORITMO FIRMADO MULTIPLICACIN

Res3: RES0 = ARG1H: ARG1L ARG2H: ARG2L = (ARG1H ARG2H 216) + (ARG1H ARG2L 28) + (ARG1L ARG2H 28) + (ARG1L ARG2L) + (-1 ARG2H <7> ARG1H: ARG1L 216) + (-1 ARG1H <7> ARG2H: ARG2L 216)
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8.0 INTERRUPTS
Thdispositivos electrnicos PIC18FXX2 tener mltiples fuentes de interrupcin y una funcin de prioridad de interrupcin que permite que cada fuente de interrupcin que se le asigna un nivel de prioridad alta o un nivel de prioridad baja. El vector de interrupcin de alta prioridad est en 000008h y el vector de prioridad de interrupcin bajo est en 000018h. Altas eventos de interrupcin de prioridad ser pasar por encima de las interrupciones de baja prioridad que puedan estar en curso. There son diez registros que se usan para controlar la operacin de interrupcin. Estos registros son: RCON INTCON INTCON2 INTCON3 PIR1, PIR2 PIE1, PIE2 IPR1, IPR2 Yot Se recomienda que los archivos de cabecera Microchip suministra con MPLAB IDE se utiliza para los nombres simblicos de bits en estos registros. Esto permite que el ensamblador / compilador para tomar automticamente la atencin de la colocacin de estos bits dentro del registro especificado. Each fuente de interrupcin, excepto INT0, tiene tres bits para controlar su funcionamiento. Las funciones de estos bits son: Flag bit para indicar que ocurri un evento de interrupcin Bit de habilitacin que permite la ejecucin del programa salte a la direccin del vector de interrupcin cuando el bit indicador se establece Prioridad bit para seleccionar prioridad alta o baja prioridad The interrupcin funcin de prioridad se habilita estableciendo el bit IPEN (RCON <7>). Cuando la prioridad de interrupcin est activada, hay dos bits que permiten las interrupciones glo-balmente. Ajuste del bit GIEH (INTCON <7>) permite a todas las interrupciones que tienen el bit de prioridad. Ajuste del bit GIEL (INTCON <6>) permite a todas las interrupciones que tienen el bit de prioridad despejado. Cuando el indicador de interrupcin, habilitar interrupciones globales y poco apropiado bit de habilitacin se establece, el vector de interrupcin inmediata para hacer frente a 000008h o 000018h, En funcin del nivel de prioridad. Individual entre otrasRupts se puede desactivar a travs de sus bits de habilitacin correspondientes. When el bit IPEN est desactivada (estado por defecto), la funcin de prioridad interrumpen est desactivado y las interrupciones son compatibles con PICmicro de gama media dispositivos. En el modo de compatibilidad, los bits de prioridad de interrupcin para cada fuente tendr ningn efecto. INTCON <6> es el bit PEIE, que activa / desactiva todas las fuentes de interrupcin perifricos. INTCON <7> es el bit GIE, que activa / desactiva todas las fuentes de interrupcin. Todos rama interrumpe para abordar 000008h en modo de compatibilidad. When una interrupcin se responde, el bit de habilitacin de interrupcin global se borra para inhabilitar las interrupciones adicionales. Si el bit IPEN est desactivada, este es el bit GIE. Si los niveles de prioridad de interrupcin se utilizan, este ser o bien el GIEH o poco GIEL. Altas fuentes de interrupcin de prioridad puede interrumpir una alarma de prioridad baja. Thdireccin electrnica de retorno se inserta en la pila y el PC se carga con la direccin del vector de interrupcin (000008h o 000018h). Una vez en la rutina de servicio de interrupcin, la fuente (s) de la interrupcin puede ser determinado por el sondeo de los bits de la bandera de interrupcin. Los bits de la bandera de interrupcin debe borrarse en el software antes de volver a habilitar las interrupciones para evitar interrupciones recursivas. El "retorno de interrupcin" instruccin, Retfie, Sale de la rutina de interrupcin y establece el bit GIE (GIEH GIEL o si los niveles de prioridad se utiliza), que vuelve a habilitar las interrupciones. For eventos de alarma externos, como los pines int o la interrupcin de entrada PORTB cambio, la latencia de interrupcin ser de tres a cuatro ciclos de instruccin. La latencia exacta es la misma para uno o dos ciclo-instrucciones. Individuales de bits de la bandera de interrupcin se establecen, sin importar el estado de su correspondiente bit de habilitacin o el bit GIE. Nota: No utilice el MOVFF instruccin de modificar cualquiera de los registros de control de interrupcin mientras unyinterrupcint est habilitado. Si lo hace puede provocar un comportamiento errtico microcontrolador.
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FIGURA 8-1: LGICA DE INTERRUPCIN
Wake-up si est en modo SLEEP
TMR0IF TMR0IE TMR0IP RBIF RBIE RBIP INT0IF INT0IE INT1IF INT1IE INT1IP INT2IF INT2IE INT2IP
Peripheral Interrupt Interrupt Flag bit Bit de habilitacin de interrupcin perifrica Prioridad poco Perifrico TMR1IF TMR1IE TMR1IP XXXXSI XXXXIE XXXXIP LaADICIONALES interrupciones perifricas
Vector interrumpir a la CPU a la ubicacin 0008h
IPE
GIEH / GIE
IPEN GIEL / PEIE IPEN
Prioridad alta generacin de interrupciones Prioridad baja generacin de interrupciones
Peripheral Interrupt Interrupt Flag bit Bit de habilitacin de interrupcin perifrica Prioridad poco Perifrico
TMR0IF TMR0IE TMR0IP RBIF RBIE RBIP INT1IF INT1IE INT1IP LaADICIONALES interrupciones perifricas INT2IF INT2IE INT2IP
Interrumpir Vector CPU a la ubicacin 0018h
TMR1IF TMR1IE TMR1IP XXXXSI XXXXIE XXXXIP
GIEL / PEIE GIE / GIEH
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PIC18FXX2
8.1 INTCON Registros
ThRegistros e INTCON son legibles y escribibles regtros, que contienen varios bits de habilitacin, prioridad y bandera. Nota: Interrupcint bits bandera se establece cuando se produce una condicin de interrupcin, independientemente del estado de su correspondiente bit de habilitacin o el bit global active. El usuario debe asegurarse de software los bits de interrupcin adecuadas bandera son claros antes de activar una alarma. Esta caracterstica permite la votacin software.
REGISTRO 8-1: INTCON REGISTRO
R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R / Wx GIE / GIEH PEIE / GIEL TMR0IE YoNT0IE RBIE bit 7 bit 0 bit 7 GIE / GIEH: Global Bit de habilitacin de interrupcin Cuando IPEN = 0: 1= Habilita todas las interrupciones no enmascaradas 0= Desactiva todas las interrupciones Cuando IPEN = 1: 1= Habilita todas las interrupciones de alta prioridad 0= Desactiva todas las interrupciones
TMR0IF
YoNT0I F
RBIF
bit 6
PEIE / GIEL: Interrupt Enable bit Perifrico Cuando IPEN = 0: 1= Habilita todas las interrupciones perifricas no enmascaradas 0= Desactiva todas las interrupciones perifricas Cuando IPEN = 1: 1= Habilita todas las interrupciones perifricas de baja prioridad 0= Desactiva todas las interrupciones de prioridad baja perifricos TMR0IE: TMInterrupt Enable bit de desbordamiento R0 1= Habilita la interrupcin de desbordamiento TMR0 0= Deshabilita la interrupcin de desbordamiento TMR0 INT0IE: INT0 interrupcin externa Activar bit 1= Habilita la interrupcin externa INT0 0= Deshabilita la interrupcin externa INT0 RBIE: RB cambiar el puerto de habilitacin de interrupcin bit 1= Activa el cambio de puerto RB interrumpir 0= Desactiva el puerto RB interrupcin de cambio TMR0IF: TMR0 Overflow Interrupt Flag bit 1TMR0 = registro se ha desbordado (debe ser limpiado por software) 0TMR0 = registro no desborde INT0IF: INT0 bit External Interrupt Flag 1= La interrupcin externa se produjo INT0 (debe ser limpiado por software) 0= La interrupcin INT0 externa no se produjo RBIF: RB Change Interrupt Flag bit Puerto 1= Por lo menos uno de los RB7: RB4 pins cambiado de estado (debe ser limpiado por software) 0= Ninguno de los RB7: RB4 pines han cambiado de estado Nota: A condicin de conflicto continuar estableciendo este bit. La lectura PORTB pondr fin a la condicin de conflicto y permitir que el granito de arena para que se solucione.
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
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PIC18FXX2
REGISTRO 8-2: INTCON2 REGISTRO
R/W-1 R/W-1 R/W-1 R/W-1 U-0-0 R/W-1 U R/W-1 RBPU bit 7 bit 0 bit 7 RBPU: PORTB Pull-up Enable bit 1= Todos PORTB pull-ups estn desactivadas 0= PORTB pull-ups estn habilitados por los distintos valores de puerto de enganche INTEDG0: Exbit externo Edge Select Interrupt0 1= Interrupcin en el flanco ascendente 0= Interrupcin en el flanco descendente INTEDG1: Borde Exterior proceso1 Select bit 1= Interrupcin en el flanco ascendente 0= Interrupcin en el flanco descendente bit 4 INTEDG2: Borde Exterior Interrupt2 Select bit 1= Interrupcin en el flanco ascendente 0= Interrupcin en el flanco descendente No implementado: Leer como '0 ' TMR0IP: TMR0 Overflow Interrupt Priority bit 1= Prioridad alta 0= Baja prioridad bit 1 bit 0 No implementado: Leer como '0 ' RBIP: RB puerto poco cambio de prioridad de interrupcin 1= Prioridad alta 0= Baja prioridad Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce INTEDG0 INTEDG1 INTEDG2 TMR0IP RBIP
bit 6
bit 5
bit 3 bit 2
Nota:
Interrupcint bits bandera se establece cuando se produce una condicin de interrupcin, independientemente del estado de su correspondiente bit de habilitacin o el bit global active. El usuario debe asegurarse de software los bits de interrupcin adecuadas bandera son claros antes de activar una alarma. Esta caracterstica permite la votacin software.
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PIC18FXX2
REGISTRO 8-3: INTCON3 REGISTRO
R/W-1 R/W-1 U-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0 INT2IP bit 7 bit 0 bit 7 INT2IP: INT2 bit External prioridad de interrupcin 1= Prioridad alta 0= Baja prioridad INT1IP: INT1 bit External prioridad de interrupcin 1= Prioridad alta 0= Baja prioridad No implementado: Leer como '0 ' INT2IE: INT2 interrupcin externa Activar bit 1= Habilita la interrupcin externa INT2 0= Deshabilita la interrupcin externa INT2 INT1IE: INT1 interrupcin externa Activar bit 1= Habilita la interrupcin externa INT1 0= Deshabilita la interrupcin externa INT1 No implementado: Leer como '0 ' INT2IF: INT2 bit External Interrupt Flag 1= La interrupcin externa se produjo INT2 (debe ser limpiado por software) 0= La interrupcin externa INT2 no ocurri bit 0 INT1IF: INT1 bit External Interrupt Flag 1= La interrupcin INT1 externo ocurri (debe ser limpiado por software) 0= La interrupcin INT1 externo no se produjo Leyenda: R = poco legible - N = Valor en POR INT1IP INT2IE INT1IE INT2IF INT1IF
bit 6
bit 5 bit 4
bit 3
bit 2 bit 1
W = bit Writable '1'Bit = se establece
Nota:
Interrupcint bits bandera se establece cuando se produce una condicin de interrupcin, independientemente del estado de su correspondiente bit de habilitacin o el bit global active. El usuario debe asegurarse de software los bits de interrupcin adecuadas bandera son claros antes de activar una alarma. Esta caracterstica permite la votacin software.
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PIC18FXX2
8.2 PIR Registros
The PIR registros contienen los bits indicadores individuales para las interrupciones de perifricos. Debido al nmero de perifricos fuentes de interrupcin, hay dos registros perifricos indicador de interrupcin (PIR1, PIR2). Nota 1: Bits de bandera de interrupcin se establece cuando se produce una condicin de interrupcin, independientemente del estado de su correspondiente bit de permitir o habilitar el bit global, GIE (INTCON <7>). 2:Utilizarr software deben garantizar los bits apropiados de interrupcin del pabelln se borran antes de activar una alarma, y despus de servicio de esa interrupcin.
REGISTRO 8-4: PIR1: peticin de interrupcin perifrica (FLAG) REGISTRO 1

R/W-0 R/W-0 R-0-0 R R/W-0 R/W-0 R/W-0 R/W-0 ADIF RCIF TXIF SSPIF PSPIF(1) bit 7 bit 0 bit 7 PSPIF (1): PapPuerto ralelo esclavo de lectura / escritura bit indicador de interrupcin 1= Una lectura o una operacin de escritura se ha realizado (debe ser limpiado por software) 0= No leer ni escribir se ha producido ADIF: A / D bit Convertidor de bandera de interrupcin 1= Una conversin A / D completa (debe ser limpiado por software) 0= La conversin A / D no es completa RCIF: USART Recibe poco Flag de interrupcin 1= El USART bfer de recepcin, RCREG, est llena (se borra cuando RCREG se lee) 0= El buffer de recepcin USART est vaco CCP1IF TMR2IF TMR1IF
bit 6
bit 5
bit 4 TXIF: USART Transmit Interrupt Flag bit (vase la Seccin 16.0 para ms detalles sobre la funcionalidad TXIF) 1= El buffer de transmisin USART, TXREG, est vaca (se borra cuando TXREG se escribe) 0= El buffer de transmisin USART est lleno bit 3 SSPIF: Master Synchronous Serial Port Interrupt Flag bit 1= La transmisin / recepcin est completo (debe ser despejado en software) 0= Esperando para transmitir / recibir CCP1IF: CCP1 bit indicador de interrupcin Modo de captura: 1= A TMR1 registro se produjo la captura (debe ser limpiado por software) 0= No se produjo la captura de TMR1 registro Modo de comparacin: 1= Un registro TMR1 comparar coincidir ocurrido (debe ser limpiado por software) 0= Sin registro TMR1 comparar partido se produjo PWM modo: Unused en este modo TMR2IF: TMR2 a PR2 Interrupt Flag bit Partido 1= TMR2 a PR2 partido ocurri (debe ser limpiado por software) 0= No hay resultados para TMR2 PR2 ocurri TMR1IF: TMR1 Interrupt Flag bit de desbordamiento 1= TMR1 registro desbordado (debe ser limpiado por software) 0= MR1 registro no desborde Nota 1: Thibit s se reserva el PIC18F2X2 dispositivos; siempre mantener esta poco clara. Leyenda: R = poco legible - N = Valor en POR
bit 2
bit 1
bit 0
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PIC18FXX2
REGISTRO 8-5: PIR2: peticin de interrupcin perifrica (FLAG) Registro 2
U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 bit 7 bit 7-5 bit 4 No implementado: Leer como '0 ' EEIF: Datos de EEPROM / FLASH Escribir bit Operacin Bandera de interrupcin 1= La operacin de escritura se ha completado (debe ser limpiado por software) 0= La operacin de escritura no es completo, o no se ha iniciado BCLIF: Colisin de autobuses Interrupt Flag bit 1= Una colisin se produjo autobs (debe ser limpiado por software) 0= No se produjo la colisin de bus LVDIF: Baja Tensin Detectar bit indicador de interrupcin 1= A condicin de bajo voltaje producido (debe ser limpiado por software) 0= El dispositivo de tensin est por encima del punto de disparo de baja tensin de deteccin TMR3IF: Overflow Interrupt Flag TMR3 poco 1= TMR3 registro desbordado (debe ser limpiado por software) 0= TMR3 registro no desborde bit 0 CCP2IF: CCPx bit indicador de interrupcin Modo de captura: 1= A TMR1 registro se produjo la captura (debe ser limpiado por software) 0= No se produjo la captura de TMR1 registro Modo de comparacin: 1= Un registro TMR1 comparar coincidir ocurrido (debe ser limpiado por software) 0= Sinmodo: TMR1 comparar partido se produjo PWM registro No utilizada en este modo Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1 'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= se borra x Bit = se desconoce EEIF BCLIF LVDIF TMR3IF CCP2IF bit 0
bit 3
bit 2
bit 1
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PIC18FXX2
8.3 PIE Registros
Thregistros electrnicos PIE contener los distintos bits de habilitacin de las interrupciones perifricas. Debido al gran nmero de perifricos fuentes de interrupcin, hay dos perifricos interrumpen registros permiten (PIE1, PIE2). Cuando IPEN = 0, el bit PEIE se debe establecer para que cualquiera de estas interrupciones perifricas.
REGISTRO 8-6: PIE1: INTERRUPT PERIFRICO HABILITAR REGISTRO 1

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 PSPIE(1) bit 7 bit 0 bit 7 PSPIE (1): Puerto Paralelo Esclavo de lectura / escritura bit de habilitacin de interrupcin 1= Habilita la PSP de lectura / escritura de interrupcin 0= Desactiva la PSP de lectura / escritura de interrupcin ADIE: Una interrupcin de convertidor D / Activar bit 1= Activa el A / D de interrupcin 0= Deshabilita el A / D de interrupcin RCIE: USART interrupcin de recepcin Bit de habilitacin 1= Habilita la interrupcin de recepcin USART 0= Deshabilita la interrupcin de recepcin USART TXIE: USART Transmit Interrupt Enable bit 1= Habilita la interrupcin de la transmisin USART 0= Deshabilita la interrupcin de la transmisin USART SSPIE: Master Synchronous Serial Port Interrupt Enable bit 1= Habilita la interrupcin del MSSP 0= Deshabilita la interrupcin MSSP CCP1IE: Bit de habilitacin de interrupcin CCP1 1= Habilita la interrupcin CCP1 0= Deshabilita la interrupcin CCP1 TMR2IE: TMR2 a PR2 Interrupt Enable bit Partido 1= Habilita la interrupcin partido TMR2 a PR2 0= Deshabilita la interrupcin partido TMR2 a PR2 TMR1IE: TMR1 Interrupt Enable bit de desbordamiento 1= Habilita la interrupcin de desbordamiento TMR1 0= Deshabilita la interrupcin de desbordamiento TMR1 Nota 1: Thibit s se reserva el PIC18F2X2 dispositivos; siempre mantener esta poco clara. Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1 'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce ADIE RCIE TXIE SSPIE CCP1IE TMR2IE TMR1IE
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
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PIC18FXX2
REGISTRO 8-7: PIE2: INTERRUPT PERIFRICO HABILITAR Registro 2
U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 bit 7 bit 0 bit 7-5 bit 4 No implementado: Leer como '0 ' EEIE: Datos de EEPROM / FLASH interrumpir la operacin Write Enable bit 1= Activado 0= Desactivado bit 3 BCLIE: Interrupt Enable bit Bus Collision 1= Activado 0= Desactivado LVDIE: Deteccin de bajo voltaje de interrupcin Bit de habilitacin 1= Activado 0= Desactivado TMR3IE: Overflow Interrupt Enable TMR3 poco 1= Habilita la interrupcin de desbordamiento TMR3 0= Deshabilita la interrupcin de desbordamiento TMR3 bit 0 CCP2IE: CCP2 Interrupt Enable bit 1= Habilita la interrupcin CCP2 0= Deshabilita la interrupcin CCP2 Leyenda: R = poco legible - N = Valor en POR EEIE BCLIE LVDIE TMR3IE CCP2IE
bit 2
bit 1
W = bit Writable '1 'Bit = se establece
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PIC18FXX2
8.4 Registros derechos propiedad intelectual de de
The IPR registros contienen los bits de prioridad individuales para las interrupciones perifricas. Debido al gran nmero de fuentes de interrupcin perifricas, hay dos perifricos interrumpen Registros prioritarias (IPR1, IPR2). El funcionamiento de los bits de prioridad requiere que la prioridad de interrupcin Enable (IPEN) bit ajustar.
REGISTRO 8-8: IPR1: prioridad de interrupcin PERIFRICO REGISTRO 1

R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 ADIP RCIP TXIP SSPIP PSPIP(1) bit 7 bit 0 bit 7 PSPIP (1): Puerto Paralelo Esclavo de lectura / escritura bit de prioridad de interrupcin 1= Prioridad alta 0= Baja prioridad ADIP: A / D bit Convertidor de prioridad de interrupcin 1= Prioridad alta 0= Baja prioridad RCIP: USART Recibe poco de prioridad de interrupcin 1= Prioridad alta 0= Baja prioridad TXIP: USART Transmitir bit de prioridad de interrupcin 1= Prioridad alta 0= Baja prioridad SSPIP: Master Synchronous Serial Port bit de interrupcin de prioridad 1= Prioridad alta 0= Baja prioridad CCP1IP: CCP1 bit de prioridad de interrupcin 1= Prioridad alta 0= Baja prioridad TMR2IP: TMR2 a PR2 interrupcin del partido Prioridad poco 1= Prioridad alta 0= Baja prioridad TMR1IP: TMR1 interrupcin de desbordamiento Prioridad poco 1= Prioridad alta 0= Baja prioridad Nota 1: Thibit s se reserva el PIC18F2X2 dispositivos; mantener siempre este bit. Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1 'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce CCP1IP TMR2IP TMR1IP
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
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PIC18FXX2
REGISTRO 8-9: IPR2: prioridad de interrupcin PERIFRICO Registro 2
U-0 U-0 U-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 EEIP BCLIP bit 7 bit 0 bit 7-5 bit 4 No implementado: Leer como '0 ' EEIP: Datos de EEPROM / FLASH Escribir interrumpir la operacin bit Prioridad 1= Prioridad alta 0= Baja prioridad BCLIP: Colisin de autobuses de interrupcin de prioridad poco 1= Prioridad alta 0= Baja prioridad LVDIP: Baja Tensin Detectar bit de prioridad de interrupcin 1= Prioridad alta 0= Baja prioridad TMR3IP: TMR3 interrupcin de desbordamiento Prioridad poco 1= Prioridad alta 0= Baja prioridad CCP2IP: CCP2 bit de prioridad de interrupcin 1= Prioridad alta 0= Baja prioridad Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1 'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce LVDIP TMR3IP CCP2IP
bit 3
bit 2
bit 1
bit 0
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PIC18FXX2
8.5 RCON Registrarse
The RCON registro contiene el bit que se usa para habilitar las interrupciones priorizadas (IPEN).
REGISTRO 8-10: RCON REGISTRO

R/W-0 U-0 U-0 R/W-1 R-1 R-1 R/W-0 R/W-0 Rh A PD POR BOR od e Isl an IPEN: Prioridad de interrupcin Bit de habilitacin d 1= Habilitar niveles de prioridad de las interrupciones 0= Desactivar los niveles de prioridad de interrupciones (16CXXX modo de compatibilidad) bit 7 bit 0 No implementado: Leer RI: REINICIO IPEN -
bit 7
bit 6-5
como '0 'bit 4
Instruccin poco Flag Fodetalles R de operacin de bit, vea Registrar 4-3 bit 3 A:Watchdog Tiempo de espera Flag bit Fodetalles R de operacin de bit, vea Registrar 4-3 bit 2 poco Flag Fodetalles R de operacin de bit, vea Registrar 4-3 bit 1 POR: Correoswer-bit en Restablecer estado Fodetalles R de operacin de bit, vea BOR:Brown-out bit PD: Power-down Deteccin
Registrar 4-3 bit 0
Restablecer estado Fodetalles R de operacin de bit, vea Registrar 4-3 Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce
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PIC18FXX2
8.6 Interrupcin INT0
External interrupciones en los pines RB0/INT0, RB1/INT1 y RB2/INT2 son borde desencadenado: o subiendo, si el bit INTEDGx correspondiente se establece en el INTCON2 reg-tro, o cayendo, si el bit INTEDGx es clara. Cuando un flanco vlido aparece en el pin RBx / INTx, el correspondiente indicador de bits INTxF se establece. Esta interrupcin se puede desactivar desmarcando la INTxE correspondiente bit de habilitacin. INTxF Flag bit debe ser liquidadas en software en la interrupcin de Ser-vicio de rutina antes de volver a habilitar la interrupcin. Todas las interrupciones externas (INT0, INT1 INT2 y) puede despertar el procesador de SLEEP, si INTxE poco se cre antes de ir a dormir. Si la interrupcin Habilitar todos GIE bit est establecido, el procesador saltar a el vector de interrupcin despus de despertar. Interrupcin de prioridad para INT1 INT2 y est determinada por el valor contenido en los bits de prioridad de interrupcin, INT1IP (INTCON3 <6>) y INT2IP (INTCON3 <7>). No hay bit de prioridad asociado con INT0. Siempre es una fuente de alta prioridad de interrupcin.
8.7 de TMR0
interrupcin
Yon modo 8-bit (que es el valor por defecto), un desbordamiento (FFh 00h) En el registro TMR0 fijar TMR0IF bandera bit. En el modo de 16 bits, un desbordamiento (FFFFh 0000h) in los TMR0H: registros TMR0L fijar TMR0IF bandera bit. La alarma se puede activar / desactivar configurando / borrar el bit de habilitacin T0IE (INTCON <5>). Interrumpir priori-dad para Timer0 se determina por el valor contenido en la prioridad de interrupcin TMR0IP bit (INTCON2 <2>). Ver Seccin 10.0 para ms detalles sobre el mdulo Timer0.
8.8 PORTB interrupcin-en-Change

Lan cambio en la entrada PORTB <7:04> juegos de indicador de bits RBIF (INTCON <0>). La alarma se puede activar / desactivar configurando / borrado de bit de habilitacin, RBIE (INTCON <3>). Interrupcin de prioridad de interrupcin PORTB-on-cambio est determinada por el valor contenido en el bit de prioridad de interrupcin, RBIP (INTCON2 <0>).
8.9 Contexto interrupciones
ahorro
durante
las
During una interrupcin, el valor de retorno de PC se guarda en la pila. Adems, los WREG, STATUS y BSR regis-tros se guardan en la pila rpido retorno. Si un rpido retorno de interrupcin no se utiliza (vase la seccin 4.3), el usuario puede tener que guardar el WREG, STATUS y BSR regis-tros en el software. Dependiendo de la aplicacin del usuario, los registros de otros que tambin tenga que ser salvado. Ecuacin 8-1 guarda y restaura los registros WREG, STATUS y BSR durante una rutina de servicio de interrupcin.
EXAMPLIO 8-1: ESTADO DE AHORRO, Y WREG BSR registros en RAM

MOVWF W_TEMP; W_TEMP est en banco virtual ESTADO MOVFF, STATUS_TEMP; STATUS_TEMP ubicado en cualquier lugar MOVFF BSR, BSR_TEMP; BSR ubicado en cualquier lugar ; ; USUARIO ISR CDIGO ; MOVFF BSR_TEMP, BSR; Restore BSR MOVF W_TEMP, W; Restore WREG MOVFF STATUS_TEMP, STATUS; Restaurar ESTADO
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PIC18FXX2
NOTAS:
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PIC18FXX2
90.0 Puertos E / S
Dependiendo del dispositivo seleccionado, hay puertos de cinco o tres puertos disponibles. Algunos terminales de los puertos de E / S son multiplexados con una funcin alternativa de las funciones perifricas en el dispositivo. En general, cuando un perifrico est habilitado, que el pasador no puede ser utilizado como un propsito general I / O pin. Each puerto tiene tres registros funcionamiento. Estos registros son: para su
EXAMPLIO 9-1: INICIALIZANDO PORTA

CLRF PORTA, PORTA Initialize por , En la limpieza de salida ; Datos pestillos CLRF LATA; mtodo alternativo ; Para borrar salida ; Datos pestillos MOVL0x07 W; Configurar A / D MOVWF ADCON1; para entradas digitales MOVLW 0xCF ;Value utiliza para ; Inicializar los datos ; Direccin MOVWF TRISA; Set Ra <3:00> como entradas , Ra <5:04> como salidas
TRIS register (registro de datos de la direccin) PORT registro (lee los niveles en los terminales del dispositivo) LAT registro (latch de salida) El pestillo de datos (registro LAT) es til para leermodificar-escribir las operaciones sobre el valor que los pines de E / S se conduce.
FIGURA 9-1: DIAGRAMA DE BLOQUES DE RA3: RA0 y RA5 PINS
9.1 PORTA, TRISA y LATA Registros

PORTA es un 7-bits de ancho, puerto bidireccional. La corresSponding Data Direction registro es TRISA. Activacin de un bit TRISA (= 1) har que el pasador PORTA correspondiente una entrada (es decir, poner el controlador de salida correspondiente en un Modo de alta impedancia). Eliminacin de un bit TRISA (= 0) se make el pin PORTA correspondiente una salida (es decir, poner el contenido del latch de salida en el pin seleccionado). Leer el registro PORTA lee el estado de las patillas, mientras que la escritura a que va a escribir para el pestillo de puerto. ThDatos e Latch registro (LATA) es tambin memoria mapeado. Leer-modificar-escribir las operaciones en el registro LATA lee y escribe el valor de la produccin asegurada para PORTA. The pin RA4 se multiplexa con el mdulo Timer0
Datos Bus
RD LATA
DQ VDD
WR LATLa
o PORTA
CK Q P De retencin de datos
DQ WR TRISA CK Q
YoPin E / S(1)
VSS Analog Yonp oner Modo RD TRISA TTL de bfer de entra da
TLatch RIS
clock de entrada para convertirse en el pin RA4/T0CKI. El RA4 / T0CKI pin es una entrada Schmitt Trigger y una salida de drenaje abierto. El resto de los pines del puerto con AR tienen niveles TTL de entrada y salida CMOS full conductores. ThE PIN otros PORTA son multiplexados con entradas analgicas y la analgica Vref + y Vrefentradas. El funcionamiento de cada pasador se selecciona en la limpieza / ajustar los bits de control en el registro ADCON1 (Control A / D Registro1). Nota: En un Power-on Reset, RA5 y RA3: RA0 se configuran como entradas analgicas y ledo como '0 '. RA6 y RA4 se configuran como entradas digitales.
The TRISA registro controla la direccin de las clavijas RA, incluso cuando se utilizan como entradas analgicas. El usuario debe asegurar que los bits en el registro TRISA se mantiene ajustado al usarlos como entradas analgicas.
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QD
ES RD PORTA SS de entrada (RA5 solamente) To A / D Converter y mdulos LVD
Nota 1:
I / O pines tienen diodos de proteccin a VDD y VSS.
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FIGURA 9-2: DIAGRAMA DE BLOQUES DE RA4/T0CKI PIN FIGURA 9-3: DIAGRAMA DE BLOQUES DE RA6 PIN
ECRA6 o Habilitar RCRA6 RD LATA Dato s Bus WR LATA o PORTA DQ DQ Pin I / O(1) N WR LATA o PORTA Schmitt Trigger Input Buffer WR TRISA RD TRISA QD RD TRISA ESES RD PORTA ECRA6 o RCRA6 Enable TTL de bfer de entra da CK Datun pestillo DQNI pin E / S VSS QP Datu n Bus
RD LATA
CK Q
VDD
De retencin de datos D Q VSS WR TRISA CK Q TLatch RIS
(1)
CK
TLatch RIS
QD ES TMR0 entrada de reloj Nota 1: Pin I / O tiene diodo de proteccin a VSS solamente. RD PORTA Nota 1: I / O pines tienen diodos de proteccin a VDD y VSS.
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TABLE 9-1: FUNCIONES DE PORTA
Nomb re RA0 / AN0 RA1 / AN1 RA2/AN2/VREFRA3/AN3/VREF + RA4/T0CKI RA5/SS/AN4/LVDIN OSC2/CLKO/RA6 Bit # bit0 bit1 bit2 bit3 bit4 bit5 bit6 Buffer TTL TTL TTL TTL ST TTL TTL Funcin Entrada / output o entrada analgica. Entrada / output o entrada analgica. Entrada / output o entrada analgica o VREF. Entrada / output o entrada analgica o VREF +. De entrada / salida o entrada de reloj externo para Timer0. La salida es de tipo drenaje abierto. / output esclavo o seleccionar la entrada para el puerto serie Entrada sncrono o entrada analgica o detectar bajo voltaje de entrada. OSC2 o salida de reloj o pin I / O. Leyenda: TTL TTL = entrada, ST = entrada Schmitt Trigger
TABLE 9-2: RESUMEN DE LOS REGISTROS RELACIONADOS CON PORTA

Name PORTA LATLa TRISLa ADCON1 Bit 7 ADFM Bit 6 RA6 Bit 5 RA5 Bit 4 RA4 Bit 3 RA3 Bit 2 RA2 Bit 1 RA1 Bit 0 RA0 Value en POR, BOR -X0x 0000 -Xxx xxxx -111 1111 PCFG2 PCFG1 PCFG0 Value en todas las restaura ciones -U0u 0000 Otros -Uuu uuuu -111 1111
LATA la salida de datos Registro PORTA datos de registro de direccin ADCS2 PCFG3
00 -- 0000 00 -- 0000
Leyenda:x = Desconocido, u = Sin cambios, - = no implementado lugares ledo como '0 '. Las celdas sombreadas no son utilizados por PORTA.
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9.2 PORTB, TRISB y LATB Registros
PORTB es un 8-bits de ancho, puerto bidireccional. El registro de datos correspondiente direccin es TRISB. Activacin de un bit TRISB (= 1) har que el pasador PORTB correspondiente una entrada (es decir, poner el controlador de salida correspondiente en un modo de alta impedancia). Eliminacin de un bit TRISB (= 0) har que el pasador correspondiente PORTB una salida (es decir, poner el contenido del latch de salida en el pin seleccionado). ThDatos e Latch registro (LATB) es tambin memoria mapeada. Leer-modificar-escribir las operaciones en el LATB register lee y escribe el valor de la produccin asegurada para PORTB. The interrumpir-on-cambio de funcin se recomienda para despertador en operacin de pulsacin de la tecla y operaciones donde PORTB slo se utiliza para la funcin de interrupcin-en-cambio. Sondeo de PORTB no se recomienda durante el uso de la funcin de interrupcin-en-cambio. RB3 puede ser configurado por el CCP2MX bit de configuracin como el pasador alternate perifrica para el mdulo CCP2 (CCP2MX = '0').
FIGURA 9-4: DIAGRAMA DE BLOQUES DE RB7: RB4 PINS

VDD P RBPU(2) De retencin de datos DQ WR LATB or CK PORTB I /Pin(1) Dbil Pull-up
Bus de Datos
EXAMPLIO 9-2: INICIALIZANDO PORTB

CLRF PORTB; Inicializar PORTB por , En la limpieza de salida ; Datos pestillos CLRF LATB; mtodo alternativo ; Para borrar salida ; Datos pestillos MOVLW 0xCF; Valor que se utiliza para ; Inicializar los datos ; Direccin MOVWF TRISB; Set RB <3:00> como entradas ; RB <5:04> como salidas ; RB <7:06> como entradas
TLatch RIS D Q WR
TRISB CK
TTL de entra da Buffer ST Buffer
RD TRISB
RD LATB Q
Pestill o Q1 D ES RD PORTB
Each de los pines PORTB tiene una debilidad interna de pull-up. Un poco solo control puede activar todos los pull-ups. Esto va a ser realizada por poco claro RBPU (INTCON2 <7>). El dbil pull-up se apaga automticamente cuando el pin del puerto se configura como una salida. Las subidas pull-estn desactivadas en un reinicio de encendido.
RD PORTB Set RBIF
FroOther M Q D ES
Nota:
On un Power-on Reset, estos pines son configuracinrojo como entradas digitales.
interrupcin, se puede borrar la interrupcin de la siguiente manera: un) Cualquier lectura o escritura de PORTB (excepto con el MOVFF instruccin). Esto pondr fin a la condicin de conflicto. b) RBIF Borrar bit de bandera. A condicin de conflicto continuar estableciendo RBIF bandera bit. La lectura PORTB pondr fin a la condicin de conflicto y permitir RBIF marcador de bits que desea borrar.
Four de los pines PORTB, RB7: RB4, tienen una funcin de interrupcin-en-cambio. Slo los pins configurados como entradas puede causar que se produzca esta interrupcin (es decir, cualquier RB7: RB4 pin configurado como salida se excluyen de la comparacin de interrupcin-en-cambio). Los pines de entrada (de RB7: RB4) se comparan con el valor antiguo enganchada en la ltima lectura de PORTB. Los "desajuste" salidas de RB7: RB4 se OR'ed juntos para generar el Puerto de interrupcin RB cambio con poco bandera, RBIF (INTCON <0>). This de interrupcin se puede activar el dispositivo de SLEEP. El usuario, en la rutina de servicio de
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RB7: RB4 pins Q3 RB7: RB5 en el modo de Programacin de serie Nota 1: Pines de E / S tienen proteccin diodo a VDD y VSS.
2:To permitir dbiles pull-ups, establezca el correspondiente bit TRIS (s) und borrar el bit RBPU (INTCON2 <7>).
Nota 1: While en el modo Low Voltage ICSP, el pin RB5 ya no puede ser utilizado como un propsito ge-neral pin I / O, y debe mantenerse bajo durante el funcionamiento normal de proteccin contra el ingreso accidental modo ICSP. 2:Cuando se utiliza la baja tensin de programacin ICSP (LVP), el pull-up en RB5 se desactiva. Si el bit TRISB 5 se borra, estableciendo as RB5 como una salida, poco LATB 5 tambin debe ser limpiado para su correcto funcionamiento.
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PIC18FXX2
FIGURA 9-5: DIAGRAMA DE BLOQUES DE RB2: RB0 PINS
RBPU(2) P De retencin de datos Bus de Datos D Q WR Puerto CK TLatch RIS DQ WR TRIS CK Buffer TTL Entrada YoPin E / S(1) VDD Weak Pull-up
RD TRIS QD RD puerto ES RB0/INT Schmitt Trigger Buffer RD puerto
Nota 1: Pines de E / S tienen proteccin diodo a VDD y VSS. 2:To permitir dbiles pull-ups, establezca el correspondiente bit TRIS (s) y borrar el bit RBPU (OPTION_REG <7>).
FIGURA 9-6: DIAGRAMA DE BLOQUES DE RB3 PIN

VDD RBPU
(2)
CCP2MX CCP salida(3)1 VD D 0 P
Weak P Pull-up
Enable(3) CCP salida
De retencin de datos Bus de datos DQ WR LATB o WR PORTB CK N TLatch RIS D WR TRISB CK Q VSS TTL de bfer de entra da
(1)
I/O pin
RD TRISB RD LATB QD RD PORTB ES
RD PORTB CCP2 entrada(3)
Schmitt disparo Buffer
CCP2MX = 0
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Nota 1: Pin I / O tiene proteccin diodo a VDD y VSS. 2:To permitir dbiles pull-ups, establezca el correspondiente bit DDR (s) y borrar el bit RBPU (INTCON2 <7>).
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3:The CCP2 de entrada / salida se multiplexa con RB3 si el bit est activado CCP2MX (= '0 ') en el registro de configuracin.
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PIC18FXX2
TABLE 9-3: FUNCIONES PORTB
Nomb re RB0/INT0 RB1/INT1 RB2/INT2 RB3/ CCP2
(3)
Bit # bit0 bit1 Bit2 bit3
Buffer TTL / ST(1)
Funcin Entrada / output pin de interrupcin externa o input0. Software interno programable dbil pull-up. Entrada / output pin o entrada1 interrupcin externa. Software interno programable dbil pull-up. / output pin o entrada2 interrupcin Entrada externa. Software interno programable dbil pull-up. / output pin o Capture2 input/Compare2 / salida PWM de salida Entrada cuando Poco CCP2MX configuracin est habilitada. Internal softwarepin (con interrupcin en Entrada / output programable dbil pull-up. cambio). Software interno programable dbil pull-up. / output pin (con interrupcin en Entrada cambio). Software interno programable dbil pull-up. Baja tensin ICSP permitir pin.
TTL / ST(1) TTL / ST TTL / ST

(1)
(4)
RB4 RB5/ PGM(5)
bit4 bit5
TTL TTL / ST(2)
RB6/PGC
bit6
TTL / ST(2) Entrada / output pin (con interrupcin en cambio). Software interno programable dbil pull-up. Reloj de programacin de serie. TTL / ST(2) Entrada / output pin (con interrupcin en cambio). Software interno programable dbil pull-up. Los datos en serie de programacin.
RB7/PGD
bit7
Leyenda: TTL TTL = entrada, ST = entrada Schmitt Trigger NoTE 1: Este buffer es una entrada Schmitt Trigger cuando se configura como la interrupcin externa. 2:Este buffer es una entrada Schmitt Trigger cuando se utiliza en modo de Programacin de serie. 3:Un poco de configuracin del dispositivo selecciona el pin I / O el pin CCP2 se multiplexa en. 4:This bfer es una entrada de disparador Schmitt cuando se configura como la entrada CCP2. 5:Helow Tensin de programacin ICSP (LVP) est activado por defecto, lo que deshabilita el RB5 I / O funcin. LVP must ser desactivado para permitir RB5 como un pin de I / O y permitir la mxima compatibilidad con el otro 28-pin y 40-pin intermedio dispositivos.
TABLE 9-4: RESUMEN DE LOS REGISTROS RELACIONADOS CON PORTB

Nombre PORTB LATB TRISB INTCON INTCON2 INTCON3 Bit 7 RB7 Bit 6 RB6 Bit 5 RB5 Bit 4 RB4 Bit 3 RB3 Bit 2 RB2 Bit 1 RB1 Bit 0 RB0 Value en POR, BOR xxxx xxxx xxxx xxxx 1111 1111 INT0IE INTEDG2 INT2IE RBIE INT1IE TMR0IF TMR0IP INT0IF INT2IF RBIF RBIP INT1IF 0000 000X 111-1-1 1 11 -0 0-00 Value en todas las restaura ciones uuuu uuuu Otros uuuu uuuu 1111 1111 0000 000U 111-1-1 1 11 -0 0-00
LATB Salida de datos Registrarse PORTB Data Direction Register GIE / GIEH RBPU INT2IP PEIA / GIEL INTEDG0 INT1IP TMR0IE INTEDG1 -
Leyenda:x = Desconocido, u = Sin cambios. Las celdas sombreadas no son utilizados por PORTB.
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9.3 PORTC, TRISC LATC y Registros
PORTC es un 8-bits de ancho, puerto bidireccional. El registro de datos correspondiente direccin es TRISC. Activacin de un bit TRISC (= 1) har que el pasador correspondiente PORTC una entrada (es decir, poner el controlador de salida correspondiente en un modo de alta impedancia). Eliminacin de un bit TRISC (= 0) har que el pasador correspondiente PORTC una salida (es decir, poner el contenido del latch de salida en el pin seleccionado). ThDatos e Latch registro (LATC) es tambin memoria mapeada. Leer-modificar-escribir las operaciones en el registro LATC lee y escribe el valor de la produccin asegurada para PORTC. PORTC es multiplexada con varias funciones perifricas (Tabla 9-5). Pins PORTC tienen buffers de entrada del disparador de Schmitt. When permitiendo funciones perifricas, se debe tener cuidado en la definicin de bits de TRIS para cada pasador PORTC. Algunos perifricos anular el bit TRIS para hacer un pasador de una de salida, mientras que otro perifrico anular el bit TRIS para hacer un pin una entrada. El usuario debe consultar la seccin perifrica correspondiente a los ajustes de bits correctos TRIS. Nota: Ona Power-on Reset, estos pines se configuran como entradas digitales. The pin valor de reemplazo no se carga en el registro TRIS-tro. Esto permite leer-modificar-escribir el registro de TRIS, sin preocupacin debido a las anulaciones perifricos. RC1 est normalmente configurado por bit de configuracin, CCP2MX, ya que el pin por defecto perifrico del mdulo CCP2 (por defecto / estado borrado, CCP2MX = '1').
Ejemplo 9-3: INICIALIZANDO PORTC

CLRF PORTC; Inicializar PORTC por , En la limpieza de salida ; Datos pestillos CLRF LATC; mtodo alternativo ; Para borrar salida ; Datos pestillos MOVLW 0xCF; Valor que se utiliza para ; Inicializar los datos ; Direccin MOVWF TRISC; Set RC <3:00> como entradas , RC <5:04> como salidas , RC <7:06> como entradas
FIGURA 9-7: DIAGRAMA DE BLOQUE PORTC (OVERRIDE perifrico de salida)

Puerto/ PorSeleccione ipheral(2) PorDatos ipheral Out VDD
RD LATC Bus de Datos WR LATC o WR PORTC Datun pestillo D Q CK Q TLatch RIS D Q CK WR TRISC Q N Schmitt Trigger
1 0
P Pin I / O(1)
RD TRISC perifricos de salida Enable(3) QD ES perifricos de entrada de datos Nota 1: Pines de E / S tienen proteccin diodo a VDD y VSS.
VS
RD PORTC
2:Puerto / Peripheral seal Select selecciona entre el puerto de datos (input) y salida perifrica.
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PIC18FXX2
3:PorSalida ipheral Habilitar slo est activa si perifrico seleccionado es activo.
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TABLE 9-5: FUNCIONES PORTC
Nomb re RC0/T1OSO/T1CKI RC1/T1OSI/CCP2 Bit # bit0 bit1 Buffer Tipo ST ST Funcin Entrada / pin de salida del puerto o Timer1 oscilador output/Timer1 entrada de reloj. salida del puerto, Timer1 entrada del oscilador, o Entrada / pin de la entrada Capture2 / Compare2 salida / salida PWM cuando el bit CCP2MX configuracin est establecida. RC2/CCP1 RC3/SCK/SCL RC4/SDI/SDA RC5/SDO RC6/TX/CK RC7/RX/DT Bit2 bit3 bit4 bIT5 bit6 bit7 ST ST ST ST ST ST Entrada / pin de salida del puerto o Capture1 input/Compare1 output/PWM1 salida. RC3 tambin puede ser el reloj sncrona serial para ambos SPI y I2C modos. RC4 puede ser tambin el SPI Data In (modo SPI) o Data I / O (modo I2C). Entrada / pin de salida del puerto o Synchronous Serial Port salida de datos. / pin de salida del puerto, transmisin asncrona USART Entrada direccionables, o Aadirressable Reloj USART sncrono. Entrada / pin de salida del puerto, asncrono USART direccionables recibir, o Aadirressable USART datos sncronos.
Leyenda: ST = entrada Trigger Schmitt
TABLE 9-6: RESUMEN DE LOS REGISTROS RELACIONADOS CON PORTC

Nombre PORTC LATC TRISC Bit 7 RC7 Bit 6 RC6 Bit 5 RC5 Bit 4 RC4 Bit 3 RC3 Bit 2 RC2 Bit 1 RC1 Bit 0 RC0 Value en POR, BOR xxxx xxxx xxxx xxxx 1111 1111 Value en todas las restaura ciones uuuu uuuu Otros uuuu uuuu 1111 1111
LATC Salida de datos Registrarse PORTC registro de datos Direccin
Leyenda:x = Desconocido, u = Sin cambios
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9.4 PORTD, TRISD y Registros LATD
This seccin slo es aplicable a los PIC18F4X2 dispositivos. PORTD es un 8-bits de ancho, puerto bidireccional. La corresSponding Data Direction registro se TRISD. El establecimiento de un TRISD bit (= 1) har que el PORTD correspondiente pin una entrada (es decir, poner el controlador de salida correspondiente en un modo de alta impedancia). Eliminacin de un poco TRISD (= 0) se make el pin correspondiente PORTD como salida (es decir, poner contenidos electrnicos de la cerradura de salida en el pin seleccionado). ThDatos e Latch registro (LATD) es tambin memoria mapeada. Leer-modificar-escribir las operaciones en el LATD register lee y escribe el valor de la produccin asegurada para PORTD. PORTD es un puerto de 8-bits con entrada Schmitt Trigger buff-res. Cada pin se puede configurar individualmente como entrada o salida. Nota: Ona Power-on Reset, estos pines se configuran como entradas digitales.
RD PORTD Dato s Bus D Q WR LATD or CK RD LATD
FIGURA 9-8: DIAGRAMA DE BLOQUES EN PORTD I / O MODE PORT
Pin I / O(1)
PORTD
De retencin de datos
DQ WR TRISD CK Schmitt Trigger
TLatch RIS
Yonponer Buffer
RD TRISD Q
ES D
ES
PORTD puede ser configurado como un 8-bits de ancho microprocesador puerto (puerto esclavo paralelo) estableciendo PSPMODE bit de control (TRISE <4>). En este modo, la entrada de bferes unre TTL. Vea la Seccin 9.6 para obtener informacin adicional sobre el Puerto Paralelo Esclavo (PSP).
Nota 1:
Pines de E / S tienen proteccin diodo a VDD y VSS.
Ejemplo 9-4: INICIALIZANDO PORTD

CLRF PORTD; Inicializar PORTD por , En la limpieza de salida ; Datos pestillos CLRF LATD; mtodo alternativo ; Para borrar salida ; Datos pestillos MOVLW 0xCF; Valor que se utiliza para ; Inicializar los datos ; Direccin MOVWF TRISD, RD Set <3:00> como entradas , RD <5:04> como salidas , RD <7:06> como entradas
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PIC18FXX2
TABLE 9-7: FUNCIONES PORTD
Nombre RD0/PSP0 RD1/PSP1 RD2/PSP2 RD3/PSP3 RD4/PSP4 RD5/PSP5 RD6/PSP6 RD7/PSP7 Bit # bit0 bit1 bit2 bit3 bit4 bit5 bit6 bit7 Buffer Tipo ST / TTL(1)
(1)
Funcin Entrada / Output pin puerto o puerto paralelo esclavo bit0. Entrada / Output pin puerto paralelo o puerto esclavo bit1. Entrada / Output pin puerto paralelo o puerto esclavo Bit2. Entrada / Output pin puerto paralelo o puerto esclavo bit3. Entrada / Output pin puerto paralelo o puerto esclavo bit4. Entrada / Output pin puerto o puerto paralelo esclavo bit5. Entrada / Output pin puerto o puerto paralelo esclavo bit6. Entrada / Output pin puerto o puerto paralelo esclavo bit7.
ST / TTL ST / TTL ST / TTL ST / TTL
ST / TTL(1)
(1)
ST / TTL(1)
(1)
ST / TTL(1)
(1)
Leyenda: ST = entrada Schmitt Trigger, TTL TTL = input NoTE 1: Inpubuffers t son Schmitt se activa cuando en modo I / O y el tampn TTL en el modo de puerto paralelo esclavo.
TABLE 9-8: RESUMEN DE LOS REGISTROS RELACIONADOS CON PORTD

Nombr e PORTD LATD TRISD TRISE Bit 7 RD7 Bit 6 RD6 Bit 5 RD5 Bit 4 RD4 Bit 3 RD3 Bit 2 RD2 Bit 1 RD1 Bit 0 RD0 Value en POR, BOR xxxx xxxx xxxx xxxx 1111 1111 Value en todas las restaura ciones uuuu uuuu Otros uuuu uuuu 1111 1111
LATD Salida de datos Registrarse Direccin de Registro de Datos PORTD IBF OBF YoBOV PSPMODE
PORTE Bits de datos de 0000 -111 0000 -111 direccin Leyenda:x = Desconocido, u = Sin cambios, -= Sin aplicarse, ledo como '0 '. Las celdas sombreadas no son utilizados por PORTD.
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9.5 PORTE, TRISE y Registros TARDE
Thiseccin s slo es aplicable a los dispositivos PIC18F4X2. PORTE es un 3-bits de ancho, puerto bidireccional. El registro de datos correspondiente direccin es TRISE. El establecimiento de un TRISE bits (= 1) har que el pasador PORTE correspondiente una entrada (es decir, poner el controlador de salida correspondiente en un Modo de alta impedancia). Eliminacin de un poco TRISE (= 0) se make el pin correspondiente PORTE una salida (es decir, poner el contenido del latch de salida en el pin seleccionado). ThDatos e Latch registro (LATE) es tambin memoria mapeada. Leer-modificar-escribir las operaciones en el registro LATE lee y escribe el valor de la produccin asegurada para Porte. PORTE tiene tres clavijas (RE0/RD/AN5, RE1/WR/AN6 y RE2/CS/AN7) que se pueden configurar individualmente como entradas o salidas. Estos pernos tienen buffers de entrada del disparador de Schmitt. Registrar 9-1 muestra el TRISE registro, que tambin controla el funcionamiento esclavo de puerto paralelo. PORTPins E estn multiplexados con entradas analgicas. Cuando se selecciona una entrada analgica, estos pines se lee como '0 's. TRISE controla la direccin de las clavijas RE, incluso cuando se utilizan como entradas analgicas. El usuario debe asegurarse de mantener los pines configurados como entradas al usarlos como entradas analgicas. Nota: Ona Power-on Reset, estos pines se configuran como entradas analgicas.
To Analog Converter
FIGURA 9-9: DIAGRAMA DE PORTE EN BLOQUE I / O MODE PORT
RD TARDE datos Bus DQ Pin I / O(1) WR TARDE o PORTE CK De retencin de datos
DQ WR TRISE CK Schmitt Trigger TLatch RIS Yonponer Buffer
RD TRISE Q ES D RD PORTE ES
Nota 1:
Pines de E / S tienen proteccin diodo a VDD y VSS.
Ejemplo 9-5: INICIALIZANDO PORTE

CLRF PORTE; Inicializar PORTE por , En la limpieza de salida ; Datos pestillos CLRF TARDE; mtodo alternativo ; Para borrar salida ; Datos pestillos MOVL0x07 W; Configurar A / D MOVWF ADCON1; para entradas digitales MOVL0x05 W; Valor que se utiliza para ; Inicializar los datos ; Direccin MOVWF TRISE; Set RE <0> como entradas , RE <1> como salidas , RE <2> como entradas
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REGISTRO 9-1: TRISE REGISTRO
R R-0-0 R/W-0 R/W-0 U-0 R/W-1 R/W-1 R/W-1 FIB bit 7 bit 0 bit 7 FIB: Input bits Buffer Estado completo 1= Una palabra ha sido recibido y la espera de ser ledo por la CPU 0= Ni una palabra se ha recibido OBF: Bit de salida Buffer Estado completo 1= El bfer de salida todava tiene una palabra previamente por escrito 0= El bfer de salida que se ha ledo IBOV: Desbordamiento de bfer de entrada Deteccin de bits (en modo microprocesador) 1= Una escritura se produjo cuando una palabra de entrada previamente no se ha ledo (Must ser liquidadas en software) 0= No hay desbordamiento PSPMODE: Puerto Paralelo Esclavo de seleccin de modo poco 1= Slave Parallel modo de puerto 0= General E / S de modo No implementado: Leer como '0 ' TRISE2: RE2 Direccin bit de control 1= Entrada 0= Salida TRISE1: RE1 Direccin bit de control 1= Entrada 0= Salida TRISE0: RE0 Direccin bit de control 1= Entrada 0= Salida Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1 'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce OBF IBOV PSPMODE TRISE2 TRISE1 TRISE0
bit 6
bit 5
bit 4
bit 3 bit 2
bit 1
bit 0
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PIC18FXX2
TABLE 9-9: FUNCIONES DE PORTE
Nomb re RE0/RD/AN5 Bit # Buffer Tipo Funcin Entrada / output de los pines o leer la entrada de control en modo de puerto paralelo esclavo o entrada analgica: RD 1= No es una operacin de lectura 0= La operacin de lectura. Lee PORTD registro (si ficha seleccionada). de los pines de entrada de control o escritura en el Entrada / output modo de puerto paralelo esclavo o entrada analgica: WR 1= No es una operacin de escritura 0= Operacin de escritura. Escribe PORTD registro (si ficha seleccionada). Entrada / output pin o puerto de entrada de chip de control de seleccin en el modo de puerto paralelo esclavo o entrada analgica: CS 1Device = No se ha seleccionado 0Device = se selecciona
bit0
ST / TTL(1)
RE1/WR/AN6
bit1
ST / TTL(1)
RE2/CS/AN7
bit2
ST / TTL(1)
Leyenda: ST = entrada Schmitt Trigger, TTL TTL = input NoTE 1: Inpubuffers t son Schmitt se activa cuando en modo I / O TTL y tampones cuando est en modo de puerto paralelo esclavo.
TABLE 9-10: RESUMEN DE REGISTROS RELACIONADOS CON PORTE

Nombre PORTE LATE TRISE ADCON1 Bit 7 FIB ADFM Bit 6 OBF ADCS2 Bit 5 IBOV Bit 4 PSPMODE Bit 3 PCFG3 Bit 2 RE2 Bit 1 RE1 Bit 0 RE0 Value en POR, BOR ---- 000 ---- Xxx Value en todas las restaura ciones ---- 000 Otros ---- Uuu 0000 -111
LATE Salida de datos Registrarse PCFG2 PCFG1 PCFG0
PORTE Bits de datos de direccin 0000 -111
00 -- 0000 00 -- 0000
Leyenda:x = Desconocido, u = Sin cambios, -= Sin aplicarse, ledo como '0 '. Las celdas sombreadas no son utilizados por PORTE.
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9.6 Puerto Paralelo Esclavo
El Puerto Paralelo Esclavo se implementa en los dispositivos de 40 pines (slo PIC18F4X2). PORTD funciona como un puerto de 8-bit de ancho esclavo paralelo o puerto microprocesador cuando el bit de control, PSPMODE (TRISE <4>) Se establece. Es de forma asncrona y legible escribible por el mundo externo a travs de la entrada de control RD pin, pin WR RE0/RD y entrada de control, RE1/WR. Yot directamente puede interactuar con un conjunto de datos del microprocesador 8-bit autobs. El microprocesador externo puede leer o escribir el pestillo PORTD como un pestillo de 8-bits. Ajuste PSPMODE bit permite RE0/RD puerto pin como entrada RD, RE1/WR ser la entrada WR y RE2/CS a ser el CS (chip select) de entrada. Para esta funcionalidad, los bits de datos correspondientes de direccin del registro TRISE (TRISE <02:00>) debe configurarse como entradas (SET). El puerto A / D configubits de racionamiento PCFG2: PCFG0 (ADCON1 <02:00>) debe ajustarse, lo que configura pins RE2: RE0 como digital I / O. Una escritura en el PSP se produce cuando tanto el CS y WR lneas se detect por primera vez bajo. Una lectura desde la PSP se produce cuando tanto el CS y las lneas de RD se detect por primera vez bajo. Los PORTE pines I / O se convierten en entradas de control para el puerto microprocesador cuando el bit PSPMODE (TRISE <4>) se establece. En este modo, el usuario debe asegurarse de que el TRISE <2:00> bits se establecen (pines se configuran como entradas digitales), y el ADCON1 est configurado para E / S digitales En este modo, los buffers de entrada son TTL.
FIGURA 9-10: PORTD PORTE Y DIAGRAMA DE BLOQUE (PUERTO PARALELO SLAVE)

Bus de Datos
D Q
WR LATD CK o PORTD Denun pestillo QD RD PORTD EN ES TLatch RIS TTL
RDX Pen
RD LATD
One bit de bandera de interrupcin PORTD Set PSPIF (PIR1 <7>)
Leer
TTL RD
Seleccin de chip TTL CS Write TTL WR
Note: I /O pin tiene diodos de proteccin a VDD y VSS.
FIGURA 9-11: PARALLEL PORT ESCLAVO FORMAS DE ONDA WRITE

Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
CS WR RD PORTD <7:00> YoBF OBF PSPIF 2006 Microchip Technology Inc. DS39564C pginas 115
PIC18FXX2
FIGURA 9-12: PARALLEL PORT ESCLAVO LEER FORMAS DE ONDA
Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
CS WR RD PORTD <7:00> YoBF OBF PSPIF
TABLE 9-11: registros asociados a puerto esclavo PARALELO

Nombre PORTD LATD TRISD PORTE LATE TRISE INTCON PIR1 PIE1 IPR1 ADCON1 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Value en POR, BOR xxxx xxxx xxxx xxxx 1111 1111 PSPMODE INT0IE TXIF TXIE TXIP RBIE SSPIF SSPIE SSPIP PCFG3 RE2 RE1 RE0 ---- 000 ---- Xxx 0000 -111 0000 000X 0000 0000 0000 0000 0000 0000 LATE Bits de datos de salida PORTE Bits de datos de direccin TMR0IF INT0IF RBIF CCP1IF CCP1IE CCP1IP PCFG2 TMR2IF TMR2IE TMR2IP PCFG1 TMR1IF TMR1IE TMR1IP PCFG0 Value en todas las restaura ciones uuuu uuuu Otros uuuu uuuu 1111 1111 ---- 000 ---- Uuu 0000 -111 0000 000U 0000 0000 0000 0000 0000 0000
Puerto de datos Latch cuando se escribe; pines del puerto cuando se lee LATD Bits de datos de salida PORTD Bits de datos de direccin YoB F GIE / GIEH PSPIF PSPIE PSPIP ADFM OBF PEIE / GIEL ADIF ADIE ADIP ADCS2 IBOV TMR0IF RCIF RCIE RCIP -
00 -- 0000 00 -- 0000
Leyenda:x = Desconocido, u = Sin cambios, -= Sin aplicarse, ledo como '0 '. Las celdas sombreadas no son utilizados por el Puerto Paralelo Esclavo.
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NOTAS:
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10,0 TIMER0 MDULO
The mdulo Timer0 tiene las siguientes caractersticas: Software seleccionable como un temporizador de 8-bit o 16-bit / contrarrestar Lectura y escritura Dedicado 8-bit software programable prescaler Fuente de reloj seleccionable para ser externa o interna Interrumpir-on-overflow de FFh a 00h en modo 8-bit y FFFFh a 0000h en modo 16-bit Margen de seleccin para el reloj externo Figure 10-1 muestra un diagrama de bloques simplificado del mdulo Timer0 en el modo de 8-bit y la Figura 10-2 muestra un diagrama de bloques simplificado del mdulo Timer0 en el modo de 16-bit. The T0CON registro (Register 10-1) es un registro de lectura y escritura que controla todos los aspectos de la Timer0, incluyendo la seleccin de preescala.
REGISTRO 10-1: T0CON: TIMER0 REGISTRO DE CONTROL

R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 TMR0ON bit 7 bit 0 bit 7 TMR0ON: Tiempor0 control On / Off poco 1= Activa Timer0 0= Detiene Timer0 T08BIT: Timer0 8-bit/16-bit Bit de control 1= Timer0 se configura como un temporizador de 8-bit / contador 0= Timer0 se configura como un temporizador de 16-bit / contador T0CS: Reloj Timer0 bit de seleccin de fuente 1= Transicin en T0CKI pin 0= Instruccin interna de ciclo de reloj (CLKO) T0SE: Fuente Timer0 poco Edge Select 1= Incremento de alto a bajo transicin en T0CKI pin 0= Incremento en bajo-a-alto transicin en T0CKI pin PSA: Timer0 preescalador poco Asignacin 1= Prescaler Timer0 no est asignado. Timer0 entrada de reloj pasa por prescaler. 0= Timer0 prescaler est asignado. Timer0 entrada de reloj viene de salida prescaler. T0PS2: T0PS0: Seleccione los bits Timer0 preescalador 111 = 1:256 preescala valor 110 = 1:128 preescala valor 101 = 1:64 preescala valor 100 = 1:32 preescala valor 011 = 1:16 preescala valor 010 = 1:8 preescala valor 001 = 1:4 preescala valor 000 = 1:2 preescala valor Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1 'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce T08BIT T0CS T0SE PSA T0PS2 T0PS1 T0PS0
bit 6
bit 5
bit 4
bit 3
bit 2-0
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FIGURA 10-1: TIMER0 diagrama de bloques en modo 8-bits
Datos Bus FOSC/ 4 0 8 1 1 RA4/T0CKI pin T0SE PROGRAMABLESLE 0 Preescalador Sincroniz acin con reloj interno (2 Retardo de TCY) PSL a SeInterrupt Flag bit t TMR0IF de desbordamiento TMR0L
3
T0PS2, T0PS1, T0PS0 T0CS
Nota: Al RESET, Timer0 se activa en el modo 8-bits con entrada de reloj de T0CKI max. preescala.
FIGURA 10-2: TIMER0 diagrama de bloques en modo de 16 bits
FOSC / 4 T0CKI pin T0SE
0 1 1 PROGRAMAB LESle PrEscaler 3 0 Sync con relojes internos (2 Retardo de TCY) TMR0L TMR0 Byte alto 8 SeInterrupt Flag bit t TMR0IF de desbordamiento
Leer TMR0L Write TMR0L 8 8 TMR0H 8 Bus de Datos <7:00>
T0PS2, T0PS1, T0PS0 T0CS PSA
Nota: Al RESET, Timer0 se activa en el modo 8-bits con entrada de reloj de T0CKI max. preescala.
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10.1 Timer0 Operacin
Timer0 puede funcionar como un contador de tiempo o como un contador. Tiempor modo se selecciona en la limpieza de la broca T0CS. En el modo de temporizador, el mdulo Timer0 se incrementar cada ciclo de instruccin (sin prescaler). Si el TMR0L reg-tro est escrito, el incremento se inhibe durante los ciclos de instruccin si-guientes dos. El usuario puede evitar esto escribiendo un valor ajustado para el registro TMR0L. Modo contador se selecciona ajustando el bit T0CS. En el modo contador, Timer0 se incrementar, ya sea en cada flanco de subida o de bajada de pin RA4/T0CKI. El borde de incremento-cin est determinada por el Timer0 Edge bit de seleccin de fuente (T0SE). Borrar el bit T0SE selecciona el borde ris-ing. Las restricciones a la entrada de reloj externo se discuten a continuacin. When una entrada de reloj externo se utiliza para Timer0, debe cumplir con ciertos requisitos. Los requisitos aseguran el reloj externo puede ser sincronizado con el reloj de fase interna (TOSC). Tambin, hay un retraso en el incremento real de Timer0 despus de la sincronizacin. 10.2.1 CONMUTACIN prescaler ASIGNACIN Thasignacin e prescaler est en pleno desarrollo de software de control (es decir, se puede cambiar "sobre la marcha" durante la ejecucin del programa).
10.3 Interrupcin
Timer0
ThTMR0 e interrupcin se genera cuando el TMR0 reg-tro desbordamientos de FFh a 00h en modo 8-bit, o FFFFh a 0000h en modo de 16 bits. Esto establece el bit de desbordamiento TMR0IF. La interrupcin puede ser enmascarada por despejar el bit TMR0IE. El bit TMR0IE deben ser liquidadas en soft-ware de la rutina de servicio de interrupcin del mdulo Timer0 antes de volver a habilitar esta interrupcin. La interrupcin TMR0 no puede despertar el procesador del sueo, ya que el temporizador se cierre durante el sueo.
10.4 16-Bit Modo temporizador Lee y Escribirs

TMR0H no es el byte alto del temporizador / contador 16-bit modo, pero en realidad es una versin con buffer del byte alto del Timer0 (vea la Figura 10-2). El byte alto del contador Timer0 / temporizador no es directamente legible ni modificable. TMR0H se actualiza con el contenido del byte alto del Timer0 durante una lectura de TMR0L. Esto proporciona la capacidad de leer todos los bits de 16-Timer0 sin tener que verificar que la lectura del byte alto y bajo eran vlidos debido a una transferencia entre sucesivas lecturas del byte alto y bajo. Una escritura en el byte alto del Timer0 tambin debe llevarse a cabo a travs del registro tampn TMR0H. Timer0 byte alto se actualiza con el contenido de TMR0H cuando se produce una escritura a TMR0L. Esto permite que todos los bits de 16-Timer0 se actualice a la vez.
10.2 preescalador
Lan 8-bit del contador est disponible como un preescalador para el mdulo Timer0. El prescaler no se puede leer o escribir. El PSA y T0PS2: T0PS0 determinar la asignacin de los bits prescaler y la relacin de preescala. Compensacin bit PSA asignar el prescaler al mdulo Timer0. Cuando el pre-escalador se le asigna al mdulo Timer0, los valores de pre-escala de 1:2, 1:4, ..., 1:256 son seleccionables. When asignada al mdulo Timer0, todas las instrucciones que escriben en el registro TMR0L (por ejemplo, CLRF TMR0, MOVWF TMR0, BSF TMR0, xEtc ....) se borrar la cuenta prescaler. Nota: Writing a TMR0L cuando el prescaler est asignado a Timer0 se borrar el recuento de pre-escalador, pero no cambiar la asignacin pre-escalador.
TABLE 10-1: registros asociados a TIMER0

Name TMR0L TMR0H INTCON T0CON TRISLa DS39564C-page120 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Value en POR, BOR xxxx xxxx 0000 0000 INT0IE T0SE RBIE PSA TMR0IF T0PS2 INT0IF T0PS1 RBIF T0PS0 0000 000X 1111 1111 -111 1111 Value en todas las restaura ciones uuuu uuuu Otros 0000 0000 0000 000U 1111 1111 -111 1111
Timer0 Mdulo Byte Register Low Timer0 Mdulo Byte Register alta GIE / GIEH PEIE / GIEL TMR0IE TMR0ON T08BIT T0CS
PORTUna Direccin Registro de datos
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Leyenda:x = Desconocido, u = Sin cambios, -= Sin aplicarse lugares ledo como '0 '. Las celdas sombreadas no son utilizados por Timer0.
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PIC18FXX2
NOTAS:
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PIC18FXX2
110.0 MDULO TIMER1
The temporizador mdulo Timer1 / contador tiene las siguientes caractersticas: 16-bit del temporizador / contador (Two registros de 8 bits; TMR1H y TMR1L) Lectura y escritura (ambos registros) Reloj interno o externo, seleccione Interrumpir-on-overflow de FFFFh 0000h a RESET del gatillo mdulo CCP evento especial Figure 11-1 es un diagrama de bloques simplificado del mdulo Timer1. Registrarse 11-1 detalla el registro de control Timer1. Este registro controla el modo de funcionamiento del mdulo Timer1, y contiene el oscilador Timer1 bit de habilitacin (T1OSCEN). Timer1 se puede habilitar o deshabilitar estableciendo o borrando TMR1ON bit de control (T1CON <0>).

R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 RD16 T1CKPS1 T1CKPS0 T1OSCEN bit 7 bit 0 bit 7 RD16: 16-bit de lectura / escritura Mode Enable bit 1= Activa el registro de lectura / escritura de Timer1 en una operacin de 16-bit 0= Activa el registro de lectura / escritura de Timer1 en dos operaciones de 8-bits No implementado: Leer como '0 ' T1CKPS1: T1CKPS0: Timer1 Input Select bits de reloj de pre-escala 11 = 1:8 valor pre-escala 10 = 1:4 valor pre-escala 01 = 1:2 valor pre-escala 00 = 1:1 valor pre-escala T1OSCEN: TimerOscilador 1 Bit de habilitacin 1= Oscilador del Timer1 est habilitado 0= Oscilador del Timer1 est apagado The inversor oscilador y resistencia de realimentacin se apagan para eliminar la fuga de energa. T1SYNC: Tiempor1 entrada externa de reloj de sincronizacin Seleccione bit Cundo TMR1CS = 1: 1= No sincronizar entrada de reloj externo 0= Sincronizar entrada de reloj externo Cundo TMR1CS = 0: Thibit s se ignora. Timer1 utiliza el reloj interno cuando TMR1CS = 0. TMR1CS: TiempoClock Source Select bit r1 1= Reloj externo del pin RC0/T1OSO/T13CKI (en el flanco de subida) 0= Reloj interno (FOSC / 4) bit 0 TMR1ON: TiempoEn poco r1 1= Habilita Timer1 0= Detiene Timer1 Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1'Bit = se establece U = bit no implementado, ledo como '0 ' '0'Bit = se borra x Bit = se desconoce T1SYNC TMR1CS TMR1ON
bit 6 bi5-4 t
bit 3
bit 2
bit 1
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PIC18FXX2
Timer1 puede funcionar en uno de estos modos: Como un temporizador Como un contador sncrono Como un contador asncrono Thel modo de funcionamiento e se determina por el bit de reloj selecto, TMR1CS (T1CON <1>). WheTMR1CS n = 0, Timer1 se incrementa cada ciclo de instruccin. Cuando TMR1CS = 1, Timer1 incrementos en cada flanco ascendente de la entrada de reloj externo o el oscilador Timer1, si est habilitado. When el oscilador Timer1 est habilitado (T1OSCEN est establecido), los pasadores y RC1/T1OSI RC0/T1OSO/T1CKI se convierten en insumos. Es decir, el TRISC <1:00> valor es ignorado, y los pines se leen como '0 '. Timer1 tambin tiene una interna "de entrada RESET". Este reajuste puede ser generado por el mdulo CCP (Seccin 14,0).
FIGURA 11-1: DIAGRAMA DE BLOQUES TIMER1

TMR1IF Flag Bit TMR1H TMR1L CLR
CCP disparador de eventos especiales
Clock entrada
T1CKI/T1OSO T1OSI
T1OSC T1OSCEN Enable oscilador (1)
TMR1ON On / Off 1 FOSC / 4 Interno Clock
T1SYNC Preescala dor 1, 2, 4, 8 2 T1CKPS1: T1CKPS0 Synchronize det DORMIR entrada
TMR1CS Noe 1: When permitir T1OSCEN poco se borra, el inversor y la resistencia de realimentacin estn apagados. Esto elimina la fuga de energa.
FIGURA 11-2: DIAGRAMA DE BLOQUES TIMER1: 16-bit de lectura / escritura

Datun autobs <7:00> 8
TMR1H
8 Writo TMR1L Leer TMR1L TMR1IF Overflow Interrupt Flag bit 8 Timer 1 High Byte TMR1
8 CCP disparador de eventos especiales Synchronized Clock entrada
CLR TMR1L
0 1 TMR1ON T1SYNC
T1OSC T13CKI/T1OSO T1OScen oscilador Enable(1) 1 Preescala dor 1, 2, 4, 8 0 2 TMR1CS DS39564C-page124 T1CKPS1: T1CKPS0 2006 Microchip Technology Inc. Synchronize det
T1OSI
FOSC / 4 Internal Clock
PIC18FXX2
SLEEP entrada Noe 1: When permitir T1OSCEN poco se borra, el inversor y la resistencia de realimentacin estn apagados. Esto elimina la fuga de energa.
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PIC18FXX2
11.2 Timer1 oscilador
Un circuito oscilador de cristal est incorporado entre las clavijas en T1OSI (entrada) y T1OSO (salida del amplificador). Se habilita al establecer el bit de control T1OSCEN (T1CON <3>). El oscilador-tor es un oscilador de baja potencia nominal de hasta 200 kHz. Se continuar funcionando durante el sueo. Se piensa sobre todo para un cristal de 32 kHz. La Tabla 11-1 muestra la seleccin de condensadores para el oscilador Timer1. The usuario debe proporcionar un tiempo de retraso software para garantizar la adecuada puesta en marcha del oscilador Timer1.
11.4 Timer1 Restablecimiento utilizando una salida de disparo CCP

Yof el mdulo CCP est configurado en modo de comparacin para generar un "gatillo evento especial" (CCP1M3: CCP1M0 =1011), Esta seal se restablecer Timer1 y comenzar un A / D conversion (si el mdulo A / D est activado). Nota: Thevento especial e dispara desde el mdulo CCP1 no establecer interrupcin bandera poco TMR1IF (PIR1 <0>).
TABLE 11-1: CAPACITOR DE SELECCIN PARA EL OSCILADOR ALTERNATIVO

Osc Tipo LP Freq 32 kHz C1 TBD(1) C2 TBD(1) 20 PPM
Timer1 debe estar configurado para un temporizador o sincronizada modo contador para tomar ventaja de esta caracterstica. Si Timer1 se ejecuta en modo contador asncrono, esta operacin RESET no puede funcionar. Yon el caso de que una escritura en Timer1 coincide con un disparador de evento especial de CCP1, la escritura tendr prioridad. En este modo de funcionamiento, el CCPR1H: CCPR1L regis-tros par se convierte efectivamente en el perodo de registro para Timer1.
Crystal a ensayar: 32,768 kHz Epson C-001R32.768K-A
Nota 1: Microchip 33 pF sugiere como punto de partida para validar el circuito oscilador. 2:Una mayor capacitancia aumenta la estabilidad del oscilador, pero tambin aumenta el tiempo de puesta en marcha. 3:Since cada resonador / cristal tiene sus propias caractersticas, el usuario debe consultar al fabricante del resonador / cristal para los valores adecuados de los componentes externos. 4:Valores de condensadores orientativos diseo nico. son
11.5 Timer1 16-Bit modo lectura / escritura

Timer1 se puede configurar para 16-bit lee y escribe (ver Figura 11-2). Cuando el bit de control RD16 (T1CON <7>) se establece, la direccin para TMR1H se asigna a un bfer de registro para el byte alto del Timer1. Una lectura de TMR1L se carga el contenido del byte alto del Timer1 en el bfer byte alto del Timer1. Esto proporciona al usuario con la capacidad de leer con precisin todos los bits 16-de Timer1 sin tener que determinar si una lectura del byte de alta seguida por una lectura del byte bajo es vlido, debido a un traspaso entre lecturas. Una escritura en el byte alto del Timer1 tambin debe llevarse a cabo a travs del registro tampn TMR1H. Timer1 byte alto se actualiza con el contenido de TMR1H cuando se produce una escritura a TMR1L. Esto permite a un usuario escribir todos los 16 bits de los bytes a ambos altos y bajos de Timer1 a la vez. The byte alto del Timer1 no es directamente legible o auto-able en este modo. Todas las lecturas y escrituras debe llevarse a cabo a travs del Timer1 registro agudo bfer de bytes. Escribe en TMR1H no vaca el prescaler Timer1. El prescaler slo se borra en escrituras a TMR1L.
11.3 Timer1
Interrupcin
The TMR1 par Register (TMR1H: TMR1L) incrementos de 0000h a FFFFh y se da la vuelta a 0000h. La interrupcin TMR1, si est activado, se genera en caso de desbordamiento, que est enclavado en la bandera de interrupcin poco TMR1IF (PIR1 <0>). Esta interrupcin se puede habilitar / deshabilitar estableciendo / borrado de habilitacin de interrupcin TMR1 poco, TMR1IE (PIE1 <0>).
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PIC18FXX2
TABLE 11-2: registros asociados a TIMER1 como un temporizador / contador
Name INTCON PIR1 PIE1 YoPR1 TMR1L TMR1H T1CON Bit 7 GIE / GIEH (1) PSPIF PSPIE(1) PSPIP(1) Bit 6 PEIE / GIEL ADIF ADIE ADIP Bit 5 TMR0IE RCIF RCIE RCIP Bit 4 INT0IE TXIF TXIE TXIP Bit 3 RBIE SSPIF SSPIE SSPIP Bit 2 TMR0IF CCP1IF CCP1IE CCP1IP Bit 1 INT0IF TMR2IF TMR2IE TMR2IP Bit 0 RBIF TMR1IF TMR1IE TMR1IP Value en todas las restaura ciones 0000 000X 0000 000U Otros 0000 0000 0000 0000 Value en POR, BOR 0000 0000 0000 0000 0000 0000 0000 0000 xxxx xxxx uuuu uuuu xxxx xxxx uuuu uuuu
Holding Registro para el byte menos significativo del registro de 16 bits TMR1 Holding Registrarse para el byte ms significativo del registro de 16 bits TMR1 RD16 -
T1CKPS1 T1CKPS0 T1OSCES T1SYNC TMR1CS TMR1ON 0-00 0000 u-uu uuuu
Leyenda:x = Desconocido, u = Sin cambios, -= Sin aplicarse, ledo como '0 '. Las celdas sombreadas no son utilizados por el mdulo Timer1. NoTE 1: The PSPIF, PSPIE y los bits estn reservados PSPIP en los PIC18F2X2 dispositivos; siempre mantener estos bits clara.
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PIC18FXX2
12,0 TIMER2 MDULO
The temporizador Timer2 siguientes caractersticas: mdulo tiene las

Timer2 se puede utilizar como el PWM de base de tiempo para el modo PWM del mdulo CCP. El registro TMR2 es lectura y escritura, y se borra en cualquier reinicio del dispositivo. La entrada de reloj (FOSC / 4) tiene una opcin preescala de 1:1, 1:4 o 1:16, seleccionado por T2CKPS1 bits de control: T2CKPS0 (T2CON <1:00>). El partido-lida de TMR2 pasa a travs de un postscaler 4-bit (que da un integrador de escala 1:01-01:16) para generar una interrupcin de TMR2 (enclavada en el bit bandera TMR2IF, (PIR1 <1>)). The prescaler y contadores postscaler se borran cuando concurra alguna de las siguientes situaciones: un escribir en el registro TMR2 un escribir en el registro T2CON cualquier dispositivo RESET (Power-on Reset, reinicio Reinicio MCLR, Reset Watchdog Timer, o Brown-out) TMR2 no se borra cuando T2CON est escrito.
8-bit de tiempo (TMR2 registro) Perodo de 8-bit de registro (PR2) Lectura y escritura (ambos registros) Software programable prescaler (1:1, 1:4, 1:16) Software programable postscaler (1:1 a 1:16) Interrumpir el partido de TMR2 PR2 SSP mdulo de uso opcional de TMR2 de salida para generar desplazamiento del reloj Timer2 tiene un registro de control se muestra en Register 12-1. Timer2 puede ser de cierre en la limpieza de un bit de control TMR2ON (T2CON <2>) para reducir al mnimo el consumo de energa. La figura 12-1 es un diagrama de bloques simplificado del mdulo Timer2. Registrarse 12-1 muestra el Timer2 control de regis-tro. La seleccin prescaler y postscaler de Timer2 son controlados por este registro.

U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 bit 7 bit 0 bit 7 bi6-3 t No implementado: Leer como '0 ' AUTPS3: TOUTPS0: Timer2 salida Postscale bits de seleccin 0000 = 1:1 Postscale 0001 = 1:2 Postscale 1111 = 1:16 Postscale TMR2ON: Timer2 En 1= Timer2 es en 0= Timer2 est apagado bi1-0 t T2CKPS1: T2CKPS0: Timer2 Reloj preescala bits de seleccin 00 = Preescalador es 1 01 = Preescalador es de 4 1x = Preescalador es de 16 Leyenda: R = poco legible - N = Valor en POR
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TOUTPS3
TOUTPS2
TOUTPS1
TOUTPS0
TMR2ON T2CKPS1
T2CKPS0
bit 2 poco
U = bit no implementado, ledo como '0 ' '0'Bit = se borra x Bit = se desconoce
PIC18FXX2
12.2 Interrupcin Timer2 12.3 Salida de TMR2
Thsalida e de TMR2 (antes de la postscaler) se alimenta al mdulo de puerto en serie sncrona, que, opcionalmente, la utiliza para generar el reloj de desplazamiento.
The mdulo Timer2 tiene un registro de periodo de 8bit, PR2. Timer2 incrementos de 00h hasta que coincida con PR2 y luego se pone a 00h en el ciclo siguiente incremento. PR2 es un registro de lectura y escritura. El registro PR2 se inicializa a FFh a RESET.
FIGURA 12-1: DIAGRAMA DE BLOQUES TIMER2

TMR2 juegos Bandera bit TMR2IF Salida (1)
Prescaler 01:01, 1:4, 1:16 2 T2CKPS1: T2CKPS0
TMR2
RESET
Comparator EQ PR2
POSTEScaler 1:1 a 1:16 4
TOUTPS3: TOUTPS0 Noe 1: TMR2 registro de salida puede ser seleccionado por el software del mdulo SSP como un reloj de transmisin.
TABLE 12-1: registros asociados a TIMER2 como un temporizador / contador

Name Bit 7 Bit 6 Bit 5 TMR0IE RCIF RCIE RCIP Bit 4 INT0IE TXIF TXIE TXIP Bit 3 RBIE SSPIF SSPIE SSPIP Bit 2 TMR0IF CCP1IF CCP1IE CCP1IP Bit 1 INT0IF TMR2IF TMR2IE TMR2IP Bit 0 RBIF TMR1IF TMR1IE TMR1IP Value en todas las restaura ciones 0000 000X 0000 000U Otros Value en POR, BOR 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000
INTCON GIE / PEIA / GIEH (1) GIEL PIR1 PSPIF ADIF PIE1 YoPR1 TMR2 T2CON PR2 PSPIE(1) PSPIP(1) ADIE ADIP
Timer2 Mdulo de Registro
Condicione TOUTPS2 TOUTPS1 TOUTPS0 TMROpci T2CKPS1 T2CKPS0 -000 0000 -000 0000 s de n 2ON Timer2 Perodo de Registro 1111 1111 1111 1111 UsoTPS3 Leyenda:x = Desconocido, u = Sin cambios, -= Sin aplicarse ledo como '0 '. Las celdas sombreadas no son utilizados por el mdulo Timer2. NoTE 1: The PSPIF, PSPIE y los bits estn reservados PSPIP en los PIC18F2X2 dispositivos; siempre mantener estos bits clara.
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PIC18FXX2
13,0 timer3 MDULO
The temporizador mdulo timer3 / contador tiene las siguientes caractersticas: 16-bit del temporizador / contador (Two 8-bits registros; TMR3H y TMR3L) Lectura y escritura (ambos registros) Reloj interno o externo, seleccione Interrumpir-on-overflow de FFFFh 0000h a RESET del gatillo mdulo CCP Figure 13-1 es un diagrama de bloques simplificado del mdulo timer3. Registrarse 13-1 muestra el control timer3 registrarse. Este registro controla el modo de funcionamiento del mdulo timer3 y establece la fuente de reloj del PCCh. Registrarse 11-1 muestra el control Timer1 registrarse. Este registro controla el modo de funcionamiento del mdulo Timer1, as como contiene el oscilador Timer1 bit de habilitacin (T1OSCEN), que puede ser una fuente de reloj para timer3.
REGISTRO 13-1: T3CON: timer3 REGISTRO DE CONTROL

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 RD16 bit 7 bit 0 bit 7 RD16: 16-bit de lectura / escritura Mode Enable bit 1= Activa el registro de lectura / escritura de timer3 en una operacin de 16-bit 0= Activa el registro de lectura / escritura de timer3 en dos operaciones de 8-bits T3CCP2 T3CKPS1 T3CKPS0 T3CCP1 T3SYNC TMR3CS TMR3ON
bi6-3 t
T3CCP2: T3CCP1: Timer3 y Timer1 para CCPx bits de habilitacin 1x = Timer3 es la fuente de reloj para comparar / capturar mdulos CCP 01 = Timer3 es la fuente de reloj para comparar / captura de CCP2, Timer1 es la fuente de reloj para comparar / captura de CCP1 00 = Timer1 es la fuente de reloj para comparar / capturar mdulos CCP bits 5-4 T3CKPS1: T3CKPS0: Timer3 entrada de reloj bits de seleccin de pre-escala 11 = 1:8 valor pre-escala 10 = 1:4 valor pre-escala 01 = 1:2 valor pre-escala 00 = 1:1 valor pre-escala bit 2 T3SYNC: Timer3 Entrada externa de sincronizacin de reloj de control de bit (No utilizar si el reloj del sistema proviene de Timer1/Timer3) Cuando TMR3CS = 1: 1= No sincronizar entrada de reloj externo 0= Sincronizar entrada de reloj externo Cuando TMR3CS = 0: Thpoco se tiene en cuenta. Timer3 utiliza el reloj interno cuando TMR3CS: Timer3 Reloj bit de seleccin de fuente 1= Entrada de reloj externa de Timer1 oscilador o T1CKI (On el flanco de subida despus de que el primer flanco de bajada) 0= Reloj interno (FOSC / 4) TMR3ON: Tiempor3 En poco 1= Activa timer3 0= Detiene timer3 Leyenda: R = poco legible - N = Valor en POR
TMR3CS = 0. bit 1
bit 0
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PIC18FXX2
13.1 timer3 Operacin
Timer3 puede funcionar en uno de estos modos: Como un temporizador Como un contador sncrono Como un contador asncrono Thel modo de funcionamiento e se determina por el bit de reloj selecto, TMR3CS (T3CON <1>). WheTMR3CS n = 0, timer3 incrementa cada ciclo de instruccin. Cuando TMR3CS = 1, timer3 incrementos en cada flanco ascendente de la entrada de reloj externa Timer1 o el oscilador Timer1, si est habilitado. When el oscilador Timer1 est habilitado (T1OSCEN est establecido), los pasadores y RC1/T1OSI RC0/T1OSO/T1CKI se convierten en insumos. Es decir, el TRISC <1:00> valor es ignorado, y los pines se leen como '0 '. Timer3 tambin tiene una interna "de entrada RESET". Este restablecimiento Californian ser generado por el mdulo CCP (Seccin 14,0).
FIGURA 13-1: DIAGRAMA DE BLOQUES timer3

TMR3IF Overflow Interrupt Flag bit TMR3H TMR3L
CCP Especial de disparo T3CCPx 0 1 TMR3ON On / Off T3SYNC
Sincronizado Clock entrada
CLR
T1OSO / T13CKI T1OSYo
T1OSC
(3)
T1OScen oscilador Enable(1)
FOSC / 4 Internal 0 Clock TMR3CS
Prescaler 1, 2, 4, 8 2
Sincronizar det
SLEEP entrada
T3CKPS1: T3CKPS0 Noe 1: When permitir T1OSCEN poco se borra, el inversor y la resistencia de realimentacin estn apagados. Esto elimina la fuga de energa.
FIGURA 13-2: DIAGRAMA DE BLOQUES timer3 configurado en 16-bit de lectura / escritura

Datun autobs <7:00> 8 TMR3H 8 Writo TMR3L Leer TMR3L CCP Especial de disparo on Desbordarse Timer3 High Byte CLR 1 TTimer1 o entrada de reloj T1OSO / T13CKI T1OSI T1OSC Prescaler 1, 2, 4, 8 0 2 DS39564C pginas 131 Synchronize T3CKPS1: T3CKPS0 TMR3ON Clock entrada 8
TMR3L
T1OSCEN Enable oscilador(1)
FOSC / 4 Interno Clock
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d e t S L EEP entrada TMR3CS Noe 1: When el bit T1OSCEN se borra, el inversor y la resistencia de realimentacin estn apagados. Esto elimina la fuga de energa.
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PIC18FXX2
13.2 Timer1 oscilador
The oscilador Timer1 se puede usar como la fuente de reloj para timer3. El oscilador Timer1 se habilita estableciendo el T1OSCEN (T1CON <3>) bits. El oscilador es un oscilador de baja potencia nominal de hasta 200 KHz. Vea la Seccin 11.0 para ms detalles.
13.4 timer3 Restablecer utilizando una salida de disparo CCP

Yof el mdulo CCP est configurado en modo de comparacin para generar un "gatillo evento especial" (CCP1M3: CCP1M0 =1011), Esta seal se restablecer timer3. Nota: Thevento especial e dispara desde el mdulo CCP no se establezca el bit indicador de interrupcin, TMR3IF (PIR1 <0>).
13.3 interrupcin
timer3
The TMR3 par Register (TMR3H: TMR3L) incrementos de 0000h a FFFFh y se da la vuelta a 0000h. La interrupcin TMR3, si est activado, se genera en caso de desbordamiento, que est enclavado en el bit indicador de interrupcin, TMR3IF (PIR2 <1>). Esta interrupcin se puede habilitar / deshabilitar estableciendo / borrado TMR3 habilitacin de interrupcin poco, TMR3IE (PIE2 <1>).
Timer3 debe estar configurado para un temporizador o sincronizada modo contador para tomar ventaja de esta caracterstica. Si timer3 se ejecuta en modo contador asncrono, esta operacin RESET no puede funcionar. En el caso de que una escritura en timer3 coincide con un disparador de evento especial de CCP1, la escritura tendr prioridad. En este modo de operacin, el CCPR1H: par registros CCPR1L se convierte efectivamente en el perodo de registro para timer3.
TABLE 13-1: registros asociados a timer3 como un temporizador / contador

Name INTCON PIR2 PIE2 YoPR2 TMR3L TMR3H T1CON T3CON Bit 7 GIE / GIEH Bit 6 PEIA / GIEL Bit 5 TMR0IE Bit 4 INT0IE EFEI EEIE EEIP Bit 3 RBIE BCLIF BCLIE BCLIP Bit 2 TMR0IF LVDIF LVDIE LVDIP Bit 1 INT0IF TMR3IF TMR3IE TMR3IP Bit 0 RBIF CCP2IF CCP2IE CCP2IP Value en todas las restaura ciones 0000 000X 0000 000U Otros Value en POR, BOR ---0 0000 ---0 0000 ---0 0000 ---0 0000 ---1 1111 ---1 1111 xxxx xxxx uuuu uuuu xxxx xxxx uuuu uuuu
Holding Registro para el byte menos significativo del registro de 16-bit TMR3 Holding Registrarse para el byte ms significativo del registro de 16-bit TMR3 RD16 RD16 T3CCP2 T1CKPS1 T1CKPS0 T1OSCEN T1SYNC T3CKPS1 T3CKPS0 T3CCP1 T3SYNC
TMR1CS TMR1ON 0-00 0000 u-uu uuuu TMR3CS TMR3ON 0000 0000 uuuu uuuu
Leyenda:x = Desconocido, u = Sin cambios, -= Sin aplicarse, ledo como '0 '. Las celdas sombreadas no son utilizados por el mdulo Timer1.
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PIC18FXX2
NOTAS:
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PIC18FXX2
14.0 Captura / Comparacin / PWM (CCP) MDULOS
Each CCP (Captura / Comparacin / PWM) mdulo contiene un registro de 16 bits que puede funcionar como un registro de captura de 16-bit, como un 16-bit de registro de comparacin o como un PWM Master / Slave Ciclo registrarse. Tabla 14-1 muestra los recursos de los modos de temporizador mdulo CCP. The Funcionamiento de CCP1 es idntica a la CCP2, con la excepcin de la desencadenador evento especial. Por lo tanto, el funcionamiento de mdulo de CCP en las secciones siguientes describe con respecto a CCP1. de de un se
Table 14-2 muestra la interaccin de los mdulos CCP.
REGISTRO 14-1: CCP1CON REGISTER/CCP2CON REGISTRO

U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 bit 7 bit 0 bit 7-6 bi5-4 t No implementado: Leer como '0 ' DCxB1: DCxB0: PWM Ciclo bit1 y bit0 Modo de captura: Compare modo inusitado: No usado PWM modo: Thesbits de E son los dos LSB (bit 1 y bit 0) del ciclo de trabajo de 10-bit PWM. Los ocho bits superiores (DCx9: DCx2) del ciclo de trabajo se encuentran en CCPxM3: CCPxM0: CCPx modo de DCxB1 DCxB0 CCPxM3 CCPxM2 CCPxM1 CCPxM0
CCPRxL. bit 3-0
seleccin de los bits 0000 = Captura / Comparacin / PWM para discapacitados (restablece CCPx mdulo) 0001 = Reservado 0010 = Modo de comparacin, la salida de conmutacin en el partido (el bit se establece CCPxIF) 0011 = Reservado 0100 = Modo de captura, cada flanco de bajada 0101 = Modo de captura, cada flanco ascendente 0110 = Modo de captura, cada flanco cuarto creciente 0111 = Modo de captura, cada flanco ascendente 16a 1000 = Modo de comparacin, Inicializar CCP pin bajo, en comparacin coincide con fuerza CCP pin High (bit CCPIF est establecido) 1001 = Modo de comparacin, Inicializar CCP pin High, en comparacin coincide con fuerza CCP pin Baja (poco CCPIF est establecido) 1010 = Modo de comparacin, Generate interrupcin software en comparar partido (el bit se establece CCPIF, pin CCP no se ve afectada) 1011 = Modo de comparacin, Taparejador evento especial (bit CCPIF est establecido) 11xx = Modo PWM Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1 'Bit = se establece U = bit no implementado, ledo como '0 ' '0'Bit = se borra x Bit = se desconoce
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14.1 Mdulo CCP1
Captura / Comparacin / PWM Register 1 (CCPR1) es com-valorada en dos registros de 8 bits: CCPR1L (byte bajo) y CCPR1H (byte alto). El registro CCP1CON controla el funcionamiento del PCC1. Todos son de lectura y escritura.
14.Mdulo 2 CCP2
Captura / Comparacin / PWM Registro2 (CCPR2) es com-valorada en dos registros de 8 bits: CCPR2L (byte bajo) y CCPR2H (byte alto). El registro CCP2CON controla el funcionamiento de CCP2. Todos son de lectura y escritura.
TABLE 14-1: MODO CCP RECURSOS TIMER

CCP Mode Captura de compara cin PWM Timer recursos Timer1 o timer3 Timer1 o timer3 Tiempor 2
TABLE 14-2: interaccin de dos mdulos CCP

CCPx Mode CCPY Mode Capturar Capturar Comparar PWM PWM PWM Capturar Comparar Comparar PWM Capturar Comparar Interaccin TMR1 o TMR3 de base de tiempo. De base de tiempo puede ser diferente para cada PCC. The comparar puede ser configurado para el activador de evento especial, que despeja bien TMR1 o TMR3 dependiendo de que la base de tiempo se utiliza. The comparar (s) puede ser configurado para el desencadenador de eventos especiales, que despejatendr la misma dependiendo velocidad de actualizacinse utiliza. ThPWMs E TMR1 o TMR3 frecuencia y de que la base de tiempo (TMR2 interrupcin). Ninguno Ninguno
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PIC18FXX2
14.3 Modo captura de
14.3.3 Interrupcin Software
When el modo de Captura se cambia, la alarma de captura falsa puede ser generada. El usuario debe tener poco CCP1IE (PIE1 <2>) claro para evitar falsas alarmas y se debe borrar el bit bandera, CCP1IF, despus de cualquier cambio en el modo de funcionamiento. En el modo Captura, CCPR1H: CCPR1L captura la 16-bit el valor de los registros TMR1 TMR3 o cuando se produce un evento en el pin RC2/CCP1. Un evento se define como uno de los siguientes: cada flanco de bajada cada flanco ascendente cada borde cuarto creciente cada borde 16a creciente Thevento e es seleccionado por CCP1M3 bits de control: CCP1M0 (CCP1CON <03:00>). Cuando la captura se hace, la interrumpen solicitud bandera poco CCP1IF (PIR1 <2>) se fija, sino que debe ser limpiado por software. Si otra captura se produce antes de que el valor en el registro CCPR1 es ledo, el antiguo valor capturado se sobrescribe con el nuevo valor capturado.
14.3.4 CCP prescaler

There son cuatro ajustes prescaler, especificado por los bits CCP1M3: CCP1M0. Cada vez que el mdulo CCP est apagado o el mdulo CCP no est en el modo de captura, el contador prescaler se borra. Esto significa que cualquier RESET cero el contador de prescaler. Switching de prescaler de captura a otro puede generar una interrupcin. Adems, el contador prescaler no se borrar, por lo tanto, la primera captura puede ser de un pre-escalador distinto de cero. Ejemplo 14-1 muestra el mtodo recomendado para la conexin entre la captura de pres-calers. En este ejemplo tambin se borra el contador prescaler y no generar el "false" interrupcin.
14.3.1 CCP CONFIGURACIN DE PINES

Yon el modo de captura, el pasador RC2/CCP1 debe configurarse como una entrada mediante el establecimiento de la TRISC <2> bit. Nota: Yof la RC2/CCP1 se configura como una salida, por una escritura en el puerto puede causar una condicin de captura.
EXAMPLIO 14-1: CAMBIO ENTRE prescalers DE CAPTURA

CLRCCP1CON F, F; Turn off mdulo CCP MOVLW NEW_CAPT_PS; WREG de carga con la , Nuevo modo de prescaler , Valor y CCP EN MOVWF CCP1CON; CCP1CON de carga con ; Este valor
14.3.2 TIMER1/TIMER3 SELECCIN
MODO
DE
Thtemporizadores electrnicos que se van a utilizar con la funcin de captura (ya sea Timer1 y / o timer3) debe estar ejecutndose en el modo de temporizador o contador sincronizado modo. En asncrona modo contador, la operacin de captura no puede funcionar. El temporizador para ser utilizado con cada mdulo CCP se selecciona en el registro T3CON.
FIGURA 14-1: MODO DE CAPTURA DE FUNCIONAMIENTO DIAGRAMA DE BLOQUES

TMR3H TMR3L Set Flag bit CCP1IF PrEscaler 1, 4, 16 Pin CCP1 und EdgDetecci ne CCP1CON <3:00> De Q PrEscaler Set F lag bit CCP2IF T3CCP1 T3CCP2 T3CCP2 TMR3 Enable CCPR1H CCPR1L TMR1 Permitir TMR1H TMR1L
T3CCP2
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TMR3H TMR3L TMR3 1, 4, 16 Pin CCP2 und EdgDetecci ne CCP2CON <3:00> Q 's Enable CCPR2H CCPR2L TMR1 Permitir T3CCP1 TMR1H TMR1L
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PIC18FXX2
14.4 Compare Mode
En modo de comparacin, la CCPR1 16-bit (CCPR2) valor de registro se compara constantemente contra ya sea el valor TMR1 par de registro, o el valor TMR3 registro par. Cuando se produce una coincidencia, el RC2/CCP1 (RC1/CCP2) pin es: Alta impulsado Menor impulsado Salida de conmutacin (de mayor a menor o de menor a mayor) se mantiene sin cambios The accin sobre el pasador se basa en el valor de los bits de control CCP1M3: CCP1M0 (CCP2M3: CCP2M0). Al mismo tiempo, la interrupcin indicador de bits CCP1IF (CCP2IF) se establece.
14.4.2 TIMER1/TIMER3 SELECCIN
MODO
DE
Timer1 y / o timer3 debe estar ejecutndose en modo de temporizador o contador sincronizado modo si el mdulo CCP se utiliza la funcin de comparacin. En el modo contador asncrono, la operacin de comparacin puede no funcionar.
14.4.3 SOFTWARE INTERRUPCIN
MODO
DE
When generar interrupcin software que se elija, el pin CCP1 no se ve afectada. Slo una interrupcin CCP se genera (si est activado).
14.4.4 TRIGGER EVENTO ESPECIAL

Yon este modo, un disparador de hardware interno se genera, que puede utilizarse para iniciar una accin. The evento especial de salida del disparador de CCP1 pone a cero el par de registros TMR1. Esto permite que el registro CCPR1 a ser efectivamente un registro de 16-bit de periodo programable para Timer1. The salida de disparo especial de restablecimientos CCPx ya sea el TMR1 o TMR3 par de registros. Adems, la CCP2 SpeciaDisparador l evento se iniciar una conversin A / D, si la Un mdulo / D est habilitado. Nota: Thgatillo e evento especial del mdulo CCP2 no fijar los Timer1 o timer3 bits de interrupcin de bandera.
14.4.1 CCP CONFIGURACIN DE PINES

Thusuario de correo debe configurar el pin como salida CCPx borrando el bit TRISC apropiado. Nota: Borrado del registro CCP1CON obligar al RC2/CCP1 comparar pestillo de salida al bajo nivel de morosidad. Este no es el PORTC I / O cerrojo de datos.
FIGURA 14-2: COMPARAR MODO DE FUNCIONAMIENTO DIAGRAMA DE BLOQUES

SpeEvent Trigger social har lo siguiente: Cambiar Timer1 o timer3, pero no se establece Timer1 o timer3 bit de bandera de interrupcin, y establecer el bit GO / DONE (ADCON0 <2>) que se inicia una conversin A / D (CCP2 solamente) Disparo de Eventos Especiales Set Flag bit CCP1IF CCPR1H CCPR1L La salida Q S RC2/CCP1 pin TRISC <2> de habilitacin de salida R Logic Mam tch T3CCP2 0 1 Comparator
CCP1CON <3:00> MSeleccione una oda
TMR1H TMR1L EspeculacinEvent Trigger ial
TMR3H TMR3L
Set Flag bit CCP2IF
T3CCP1 T3CCP2 0 1
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PIC18FXX2
QS RC1/CCP2 pin TRISC <1> de habilitacin de salida Output R Lgica CCP2CON <3:00> Modo de Seleccin Estera ch CCPR2H CCPR2L Comparator
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PIC18FXX2
TABLE 14-3: registros asociados con la captura, COMPARE, Timer1 y timer3
Name INTCON PIR1 PIE1 YoPR1 TRISC TMR1L TMR1H T1CON CCPR1L CCPR1H CCP1CON CCPR2L CCPR2H CCP2CON PIR2 PIE2 YoPR2 TMR3L TMR3H T3CON Bit 7 Bit 6 Bit 5 TMR0IE RCIF RCIE RCIP Bit 4 INT0IE TXIF TXIE TXIP Bit 3 RBIE SSPIF SSPIE SSPIP Bit 2 TMR0IF CCP1IF CCP1IE CCP1IP Bit 1 INT0IF TMR2IF TMR2IE TMR2IP Bit 0 RBIF TMR1IF TMR1IE TMR1IP Value en todas las restaura ciones 0000 000X 0000 000U Otros 0000 0000 0000 0000 Value en POR, BOR 0000 0000 0000 0000 0000 0000 0000 0000 1111 1111 1111 1111 xxxx xxxx uuuu uuuu xxxx xxxx uuuu uuuu xxxx xxxx uuuu uuuu xxxx xxxx uuuu uuuu CCP1M3 CCP1M2 CCP1M1 CCP1M0 - 00 0000 - 00 0000 xxxx xxxx uuuu uuuu xxxx xxxx uuuu uuuu CCP2M2 CCP2M1 CCP2M0 - 00 0000 - 00 0000 LVDIF LVDIE LVDIP TMR3IF TMR3IE TMR3IP CCP2IF CCP2IE CCP2IP ---0 0000 ---0 0000 ---0 0000 ---0 0000 ---1 1111 ---1 1111 xxxx xxxx uuuu uuuu xxxx xxxx uuuu uuuu BCLIF BCLIE BCLIP CCP2M3
GIE / PEIE / GIEH (1) GIEL PSPIF ADIF PSPIE(1) PSPIP(1) ADIE ADIP
PORTC registro de datos Direccin Holding Registro para el byte menos significativo del registro de 16 bits TMR1 Holding Registrarse para el byte ms significativo del registro de 16 bits TMR1 RD16 Captura / Comparacin / PWMRegistro1 (LSB) Captura / Comparacin / PWM Registro1 (MSB) DC1B1 DC1B0 Captura / Comparacin / PWMRegistro2 (LSB) Captura / Comparacin / PWM Registro2 (MSB) DC2B1 DC2B0 EEIE EEIF EEIP
T1CKPS1 T1CKPS0 T1OSCEN T1SYNC TMR1CS TMR1ON 0-00 0000 u-uu uuuu
Holding Registro para el byte menos significativo del registro de 16-bit TMR3 Holding Registrarse para el byte ms significativo del registro de 16-bit TMR3 RD16 T3CCP2 T3CKPS1 T3CKPS0 T3CCP1
T3SYNC TMR3CS TMR3ON 0000 0000 uuuu uuuu
Leyenda:x = Desconocido, u = Sin cambios, -= Sin aplicarse, ledo como '0 '. Las celdas sombreadas no son utilizados por la captura y Timer1. NoTE 1: Tl PSPIF, PSPIE y los bits estn reservados PSPIP en los PIC18F2x2 dispositivos; siempre mantener estos bits clara.
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PIC18FXX2
14.5 Modo PWM
En ancho de pulso (PWM) de modo, el pin CCP1 produce hasta una resolucin de 10-bit PWM de salida. Puesto que el pasador CCP1 se multiplexa con el cerrojo de datos PORTC, la TRISC <2> bit debe ser limpiado para hacer que el pasador CCP1 una salida. Nota: Borrado del registro CCP1CON forzar el cierre CCP1 salida PWM para el bajo nivel de morosidad. Este no es el PORTC I / O cerrojo de datos.
14.5.1 PWM PERODO

The perodo de PWM se especifica por escrito en el registro PR2. El periodo PWM se puede calcular utilizando la siguiente frmula: PWM = perodo (PR2) + 1] 4 TOSC (TMR2 valor preescala) PWFrecuencia M se define como 1 / [perodo PWM]. When TMR2 es igual a PR2, los siguientes tres eventos se producen en el ciclo siguiente incremento: TMR2 se borra El pin CCP1 se establece (excepcin: si el ciclo de trabajo PWM = 0%, el pin CCP1 no se establece) El ciclo de trabajo PWM se precintaron en CCPR1L CCPR1H Nota: The Timer2 postscaler (vase la Seccin 12,0) no se utiliza en la determinacin de la frecuencia PWM. El postscaler podra ser utilizado para tener una velocidad de actualizacin de servo a una frecuencia diferente que la salida PWM.
Figure 14-3 muestra un diagrama de bloques simplificado de la CCP mdulo en modo PWM. Fora paso a paso el procedimiento sobre cmo configurar el CCP module PWM para la operacin, consulte la Seccin 14.5.3.
FIGURA 14-3: diagrama de bloques simplificado PWM

Ciclo de trabajo Registros CCP1CON <5:04> CCPR1L
14.5.2 PWM TRABAJO

CCPR1H (Esclavo)
CICLO
DE
Comparator
RQ RC2/CCP1
TMR2
(Nota 1) S
The ciclo de trabajo PWM se especifica por escrito al registro CCPR1L ya los CCP1CON <5:04> bits. Resolucin de hasta 10 bits disponible. El CCPR1L contiene los ocho MSB y el CCP1CON <5:04> contiene los two LSB. Este valor de 10-bits est representado por CCPR1L: CCP1CON <5:04>. La siguiente ecuacin se utiliza para calcular el ciclo de trabajo PWM en el tiempo: PWM ciclo de trabajo = (CCPR1L: CCP1CON <05:04>) TOSC (TMR2 valor preescala) CCPR1L y CCP1CON <5:04> se puede escribir en cualquier CCPR1H hasta despus de un partido entre PR2 y TMR2 se produce (es decir, el periodo es completa). En el modo PWM, CCPR1H es un registro de slo lectura. The CCPR1H registro y un cierre interno de 2-bits se utiliza para amortiguar el doble del ciclo de trabajo PWM. Esta doble buffer es esencial para glitchless operacin PWM. When el partido de cierre CCPR1H y 2 bits TMR2 con-concatenadas con un interior de 2-bits Reloj Q o 2 bits prescaler del TMR2, el pin CCP1 se borra. The PWM mxima resolucin determinado PWM FRECUENCIAy est dada por la ecuacin: (bits) para un
Comparator Borrar contador,
TRISC <2>
CCP1 pin y PR2
Nota: 8 -temporizador bit se concatena con 2-bit de reloj interno de Q o 2 bits de la pre-escalador para crear 10bit de base de tiempo.
Una salida PWM (Figura 14-4) tiene una base de tiempo (perodo) y un tiempo que la salida permanece alta (ciclo de trabajo). La frecuencia de la PWM es la inversa del perodo (1/period).
FIGURA 14-4: SALIDA PWM

Poriod
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log
Ciclo de trabajo TMR2 = PR2 TMR2 = Ciclo TMR2 = PR2
F OS C PWM Resolucin (mx.)
FPW M -------------= ---------------------------- Bits de registro (2)
Nota:
Yoi el derecho PWM valor del ciclo es ms largo que el perodo de PWM, el pin CCP1 no se borrar.
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14.5.3 CONFIGURACIN DE FUNCIONAMIENTO PWM
The los siguientes pasos se deben tomar al configurar el mdulo CCP para la operacin PWM: 1. Establecer el perodo de PWM escribiendo al registro PR2. 2. Ajuste el ciclo de trabajo de PWM por escrito a la CCPR1L registro y CCP1CON <5:04> bits. 3. Hacer que el pin CCP1 una salida en la limpieza de la TRISC <2> bit. 4. Set el TMR2 preescala valor y permitir Timer2 por escrito a T2CON. 5. Configurar el mdulo CCP1 para operacin PWM.
TABLE 14-4: Ejemplo PWM frecuencias y resoluciones a 40 MHz

PWM Frecuencia Tiempor preescalador (1, 4, 16) PR2 Valor Maximum Resolucin (bits) 2,44 kHz 16 0xFF 14 9,77 kHz 4 0xFF 12 39,06 kHz 1 0xFF 10 156,25 kHz 1 0x3F 8 312,50 kHz 1 0x1F 7 416,67 kHz 1 0x17 6,58
TABLE 14-5: registros asociados a PWM y Timer2

Name INTCON PIR1 PIE1 YoPR1 TRISC TMR2 PR2 T2CON CCPR1L CCPR1H CCP1CON CCPR2L CCPR2H CCP2CON Bit 7 Bit 6 Bit 5 TMR0IE RCIF RCIE RCIP Bit 4 INT0IE TXIF TXIE TXIP Bit 3 RBIE SSPIF SSPIE SSPIP Bit 2 TMR0IF CCP1IF CCP1IE CCP1IP Bit 1 INT0IF TMR2IF TMR2IE TMR2IP Bit 0 RBIF TMR1IF Value en todas las restaura ciones 0000 000X 0000 000U Otros 0000 0000 0000 0000 Value en POR, BOR
GIE / PEIE / GIEH (1) GIEL PSPIF ADIF PSPIE(1) PSPIP(1) ADIE ADIP
TMR1IE 0000 0000 0000 0000 TMR1IP 0000 0000 0000 0000 1111 1111 1111 1111 0000 0000 0000 0000 1111 1111 1111 1111
PORTC registro de datos Direccin Timer2 Mdulo de Registro Timer2 Perodo Mdulo Registro -
Condicion TOUTPS2 TOUTPS1 TOUTPS0 TMR2ON T2CKPS1 T2CKPS0 -000 0000 -000 0000 es de Capture / Compare / PWM Registro1 (LSB) xxxx xxxx uuuu uuuu UsoTPS3 Capture / Compare / PWM Registro1 (MSB) xxxx xxxx uuuu uuuu DC1B1 DC1B0 CCP1M3 CCP1M2 CCP1M1 CCP1M0 - 00 0000 - 00 0000 xxxx xxxx uuuu uuuu xxxx xxxx uuuu uuuu CCP2M3 Capture / Compare / PWM Registro2 (LSB) Capture / Compare / PWM Registro2 (MSB) DC2B1 DC2B0
CCTrata CCP2M1 CCP2M0 - 00 0000 - 00 0000 Leyenda:x = Desconocido, u = Sin cambios, - = no implementado, ledomiento '0 '. Las celdas sombreadas no son utilizados por PWM como p2m2 y Timer2. NoTE 1: Tl PSPIF, PSPIE y los bits estn reservados PSPIP en los PIC18F2X2 dispositivos; siempre mantener estos bits clara.
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NOTAS:
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15,0 SNCRONO MAESTRO DEL PUERTO SERIE (MSSP) MDULO
15.1 Master SSP (MSSP) Mdulo Visin de conjunto
El Master Synchronous Serial Port (MSSP) es un mdulo de interfaz serial til para comunicarse con otros dispositivos perifricos o microcontrolador. Estos dispositivos perifricos pueden ser memorias EEPROM serie, registros de desplazamiento, dis-play controladores, convertidores A / D, etc El mdulo MSSP pueden operar en uno de dos modos: Interfaz Serial Peripheral (SPI) Inter-Integrated Circuit (I2C) - Modo Master Full - Slave mode (con llamada direccin general) The interfaz I2C soporta los siguientes modos de hardware: Modo maestro Multi-Modo Master Modo esclavo
15.3 Modo SPI

The modo SPI permite 8-bits de datos a ser transmitidos y recibidos sincrnicamente, simultneamente. Los cuatro modos de SPI son compatibles. Para llevar a cabo la comunicacin, generalmente de tres patillas se utilizan: Salida de datos serie (SDO) RC5/SDO Serial Data In (SDI) - RC4/SDI/SDA Serial Clock (SCK) - RC3/SCK/SCL/LVDIN Adems, Un cuarto pasador puede ser utilizado en un modo de funcionamiento esclavo: Slave Select (SS) - RA5/SS/AN4 Figure 15-1 muestra el diagrama de bloques de la MSSP module cuando funciona en modo SPI.
FIGURA 15-1: DIAGRAMA DE BLOQUE MSSP (MODO SPI)

Internal Datun autobs Read Escriba SSPBUF reg

El mdulo MSSP tiene tres registros asociados. Estos incluyen un registro de estado (SSPSTAT) y dos cregistros ontrol (SSPCON1 y SSPCON2). El uso de estos registros y sus bits de configuracin individuales difieren significativamente, dependiendo de si el MSSP module es operado en modo SPI o I2C. Se dispone del se proporcionan detalles en las secciones individuales.
RC4/SDI/SDA SSPSR reg RC5 /SDO bit0 cambio reloj
/ RA5 / SSAN4
Controle SS Permitir Borde SeleConnecticut 2 Clock Select SSPM3: SSPM0 SMP: CKE 4 2 Borde Selecciona r
RC3/SCK / SCL / LVDIN
(TMR2 2 salida)
Prescaler TOSC 4, 16, 64
Datuna para TX / RX en SSPSR TRIS bit
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15.3.1 REGISTROS
El mdulo MSSP tiene cuatro registros para el funcionamiento en modo SPI. Estos son: Control de Registro1 MSSP (SSPCON1) MSSP Status Register (SSPSTAT) Serial recepcin / transmisin Buffer (SSPBUF) MSSP Shift Register (SSPSR) - No directamente accesible SSPCON1 y SSPSTAT son el control y registros de estado en el modo de operacin SPI. El SSPCON1 regis-tro es lectura y escritura. Los menores de 6 bits de la SSPSTAT son de slo lectura. Los dos superiores de la SSPSTAT son de lectura / escritura. SSPSR es el registro de desplazamiento sirve para mover los datos de entrada o salida. SSPBUF es el registro tampn de bytes de datos que se escriben o leen. En las operaciones de recepcin, SSPSR SSPBUF y juntos crear un receptor de doble buffer. Cuando SSPSR recibe un byte completo, se transfiere a SSPBUF y la interrupcin SSPIF se establece. Durante la transmisin, el SSPBUF no es doble piel de ante-rarse. Una escritura en SSPBUF escribir a ambos SSPBUF y SSPSR.
REGISTRO 15-1: SSPSTAT: MSSP registro de estado (SPI MODE)

R/W-0 R/W-0 R-0-0 R R R-0-0-0 R R-0 SMP CKE D/ P A bit 7 bit 0 bit 7
R/W
UA
BF
SMP: Sample bit SPI Modo Master: 1= Datos de entrada muestra al final del tiempo de salida de datos 0= Datos de entrada muestreada en medio del tiempo de salida de datos SPI Modo esclavo: SMP debe ser limpiado cuando SPI se utiliza en modo
bit Slave 6 CKE: SPI Reloj Edge Select Cuando CKP = 0: 1= Los datos transmitidos en flanco de subida de SCK 0= Los datos transmitidos en el flanco descendente de SCK Cuando CKP = 1: 1= Los datos transmitidos en el flanco descendente de SCK 0= Los datos transmitidos en flanco de subida de SCK bit 5 D / A: Data / Address bit Se utiliza en modo I2C solo bit 4 P: Bit de parada Usado en modo I2C slo. Este bit se borra cuando el mdulo MSSP est desactivada, es SSPEN aclar. bit 3 bit 2 S: START poco Usado en modo I2C slo
R / W: Lectura / escritura de bits de informacin Se utiliza en modo I2C solo bit 1 UA: Cambio de Domicilio Usado en modo I2C slo bit 0 BF: Buffer Bit de estado completo (modo de recepcin solamente) 1= Recibir completo, SSPBUF est lleno 0= Recibir no es completa, SSPBUF est vaco Leyenda: R = poco legible
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- N = Valor en POR
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REGISTRO 15-2: SSPCON1: MSSP CONTROL DE register1 (SPI MODE)
R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 WCOL bit 7 bit 0 bit 7 WCOL: WCollision Detect rito bits (modo de transmisin solamente) 1= El registro SSPBUF est escrito mientras se sigue transmitiendo la palabra anterior (Debe ser limpiado por software) 0= No hay colisin SSPOV: RECEPTORDesbordamiento e indicador poco SPI Modo esclavo: 1= Un nuevo byte es recibido mientras que el registro SSPBUF todava mantiene los datos anteriores. En caso de desbordamiento, los datos en SSPSR se pierde. Desbordamiento slo puede ocurrir en Slave mode.The usuario debe leer la SSPBUF, incluso si slo la transmisin de datos, para evitar el desbordamiento de ajuste (Debe ser limpiado por software). 0= No hay desbordamiento Nota: Yon modo maestro, el bit de desbordamiento no se ha establecido, ya que cada nueva recepcin (y transmisin) se inicia escribiendo en el registro SSPBUF. SSPOV SSPEN CKP SSPM3 SSPM2 SSPM1 SSPM0
bit 6
bit 5
SSPEN: Synchronous Serial Port Enable bit 1= Activa el puerto serie y configura SCK, SDO, SDI y SS como los pines del puerto serie 0= Desactiva el puerto serie y configura estos pines como pines I / O del puerto Nota: salida. When activado, estos pines deben estar correctamente configurado como entrada o
bit 4
CKP: La polaridad del reloj Seleccione bit 1State = IDLE para el reloj es un nivel alto 0State = IDLE para el reloj es un nivel bajo SSPM3: SSPM0: Synchronous del puerto serial los bits de seleccin de modo 0101 = Modo Slave SPI, reloj = SCK pin, pin de control SS deshabilitado, SS puede ser utilizado como pin I / O 0100 = Modo Slave SPI, reloj = SCK pin, pin de control SS habilitado 0011 = Modo maestro SPI, reloj = TMR2 salida / 2 0010 = Modo maestro SPI, reloj = FOSC/64 0001 = Modo maestro SPI, reloj = FOSC/16 0000 = Modo maestro SPI, reloj = Fosc / 4 Nota: Bicombinaciones t no especficamente mencionados aqu son o bien reservado, ni se aplican en Modo I2C solamente.
bit 3-0
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15.3.2 OPERACIN
When inicializar el SPI, varias opciones deben especificarse. Esto se realiza mediante la programacin de los bits de control apropiados (SSPCON1 <5:00>) y SSPSTAT <7:06>. Estos bits de control permiten las siguientes acciones para especificar: Modo Master (SCK es la salida del reloj) Modo esclavo (SCK es la entrada de reloj) Reloj de polaridad (estado IDLE de SCK) La entrada de datos muestra la fase (medio o al final del tiempo de salida de datos) Reloj borde (datos de salida en flanco ascendente / descendente de SCK) Velocidad de Reloj (modo Maestro) Esclavo Seleccione el modo (modo esclavo solamente) El MSSP consiste en una transmisin / recepcin de registro de desplazamiento (SSPSR) y un registro tampn (SSPBUF). El SSPSR desplaza los datos dentro y fuera del dispositivo, MSb primero. El SSPBUF contiene los datos que se escriben en el SSPSR, hasta que los datos recibidos son listos. Una vez que los 8 bits de datos se han recibido, que byte se desplaza al registro SSPBUF. A continuacin, el bfer lleno detectar bit, BF (SSPSTAT <0>), y el bit indicador de interrupcin, SSPIF, se establecen. Esta doble bfer de los datos recibidos (SSPBUF) permite que el siguiente byte para iniciar la recepcin antes de leer los datos que se acaba de recibir. Cualquier escribir en el SSPBUF registrarse durante la transmisin / recepcin de datos se tendr en cuenta, y la colisin de escritura detectar poco, WCOL (SSPCON1 <7>), se establecer. Software usuario debe borrar el bit WCOL de modo que se pueda determinar si el siguiente escritura (s) para el registro SSPBUF completado con xito. When del software de aplicacin est a la espera de recibir datos vlidos, la SSPBUF deben leerse antes de la siguiente byte de datos a transferir se escribe en el SSPBUF. Tampn de bits completa, BF (SSPSTAT <0>), indica cuando SSPBUF se ha cargado con los datos recibidos (la transmisin es completa). Cuando el SSPBUF se lee el bit BF se borra. Estos datos pueden ser irrelevante si el SPI es slo un transmisor. Generalmente, la interrupcin MSSP se utiliza para determinar cuando la transmisin / recepcin tiene completado. El SSPBUF debe leer y / o escribir. Si el mtodo de interrupcin no va a ser utilizado, a continuacin, el software de sondeo se puede hacer para asegurar que una colisin de escritura no se produce. Ejemplo 15-1 muestra la carga de la SSPBUF (SSPSR) para la transmisin de datos. El SSPSR no es directamente leer o escribir, y slo se puede acceder por abordar el SSPBUF reg-tro. Adems, el estado MSSP registro (SSPSTAT) indica las condiciones de estado diferentes.
EXAMPLIO 15-1: CARGANDO EL SSPBUF (SSPSR) REGISTRO

LOOP BTFSS SSPSTAT, BF, ha sido recibido datos (transmisin completa)? BRA LOOP; No MOVSSPBUF F, W; WREG reg = contenido de SSPBUF MOVWF RxData; guardar en la RAM de usuario, si los datos son significativos MOVTxData F, W, W = reg contenido de TxData MOVWF SSPBUF; nuevos datos a XMIT
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15.3.3 PROPICIO SPI I / O
To habilitar el puerto serial, SSP bit Enable, SSPEN (SSPCON1 <5>), se debe establecer. Para restablecer o volver a configurar el modo SPI, borrar el bit SSPEN, vuelva a inicializar los registros SSPCON, a continuacin, establecer el bit SSPEN. Esto configura el SDI, SDO, SCK, y los pernos de las SS como los pines del puerto serie. Para los pins comportarse como el puerto serial funcin, algunos deben tener sus bits de datos (direccin en el registro TRIS) debidamente programados. Esto es: SDI es controlado automticamente por el mdulo SPI SDO deben tener TRISC <5> se aclar poco SCK (modo Master) debe tener TRISC <3> bit borrado SCK (modo esclavo) debe tener TRISC <3> bit SS debe tener TRISC <4> bit set Unfuncin y puerto serie que no se desea puede ser anulado por la programacin de la direccin de datos correspondiente (TRIS) registro al valor opuesto.
15.3.4 conexin tpica

Figure 15-2 muestra una conexin tpica entre dos microcontroladores. El controlador maestro (procesador 1) inicia la transferencia de datos mediante el envo de la seal de SCK. Los datos se desplaza fuera de ambos registros de desplazamiento en su borde de reloj programado, y enganchado en el borde opuesto del reloj. Ambos procesadores deben ser programado para la misma polaridad de reloj (CKP), entonces ambos controladores sera enviar y recibir datos al mismo tiempo. Si el dato es significativo (o datos ficticios) depende de la aplicacin de software. Esto lleva a tres escenarios para la transmisin de datos: Master enva los datos - Slave enva datos ficticios Master enva los datos - Slave enva datos Master enva los datos maniqu - Slave enva datos
FIGURA 15-2: SPI MASTER / ESCLAVO DE CONEXIN
SPI Maestro SSPM3: SSPM0 = 00xxb SDO
SPI Slave SSPM3: SSPM0 = 010xb SDYo
Serial de bfer de entrada (SSPBUF)
Serial de bfer de entrada (SSPBUF)
Shift Registro (SSPSR) MSB LSB
SD Yo
SDO
Shift Registro (SSPSR) MSb LSb
SCK PROCESSOR 1
Serial reloj
SCK PROCESADOR 2
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15.3.5 Modo Master
The maestro puede iniciar la transferencia de datos en cualquier momento, ya que controla la fundacin. El maestro determina cuando el esclavo (procesador 2, Figura 15-2) es para transmitir datos por el protocolo de software. Yon el modo maestro, los datos se transmiten / reciben tan pronto como el registro SSPBUF se escribe. Si el SPI es slo va a recibir, la salida SDO puede ser desactivada (programada como una entrada). El registro SSPSR seguir desplazndose en la seal presente en el pin IDE a la velocidad del reloj programado. Como cada byte es recibido, se carga en el registro SSPBUF como si un byte normal recibi (interrumpe y bits de estado fijados apropiadamente). Esto podra ser til en aplicaciones de receptor como una "actividad de lnea Monitor" modo. Thpolaridad e reloj se selecciona adecuadamente la programacin del bit CKP (SSPCON1 <4>). Esto entonces, dara formas de onda para la comunicacin SPI como se muestra en Fyogura 15-3, Figura 15-5 y Figura 15-6, donde se transmite el MSB primero. En el modo maestro, la velocidad de reloj SPI (velocidad de bits) es programable por el usuario para ser uno de los siguientes: FOSC / 4 (o TCY) FOSC/16 (o 4 TCY) FOSC/64 (o 16 TCY) Timer2 salida / 2 Esto permite una velocidad de datos mxima (a 40 MHz) de 10,00 Mbps. Figure 15-3 muestra las formas de onda para el modo Master. Cuando el bit se establece CKE, los datos SDO es vlido antes de que haya un borde de reloj SCK. El cambio de la muestra de entrada se muestra basado en el estado del bit de SMP. El momento en que el SSPBUF se carga con los datos recibidos se muestran.
FIGURA 15-3: ONDA MODO SPI (MASTER MODE)

Writo para SSPBUF SCK (CKP = 0 CKE = 0) SCK (CKP = 1 CKE = 0) SCK (CKP = 0 CKE = 1) SCK (CKP = 1 CKE = 1) SDO bit7 bit6 bit5 bit4 bit3 Bit2 bit1 bit0 (CKE = 0) SDO bit7 bit6 bit5 bit4 bit3 Bit2 bit1 bit0 (CKE = 1) IDE (SMP = 0) Entrada Muestra (SMP = 0) IDE (SMP = 1) Entrada Muestra (SMP = 1) SSPIF SSPSR a SSPBUF Nordestext Q4 ciclo despus de Q2 bit7 bit0 bit7 bit0
4 Reloj Modos
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15.3.6 MODO ESCLAVO
YoEsclavo n modo, los datos se transmiten y se reciben como los pulsos de reloj externas aparecer en SCK. Cuando el ltimo bit est enganchada, la interrupcin SSPIF bit indicador est establecido. While en el modo esclavo, el reloj externo es suministrada por la fuente de reloj externa en el pin SCK. Este reloj externo debe cumplir con los tiempos mnimos de altas y bajas segn se especifica en las especificaciones elctricas. While en el modo SLEEP, el esclavo puede transmitir / recibir datos. Cuando se recibe un byte, el dispositivo despertar de su sueo. longer accionado, incluso si en el medio de un byte transmitido, y se convierte en una salida flotante. Externos pull-up / pull down resistencias puede ser deseable, dependiendo de la aplicacin. Nota 1: When el SPI est en modo esclavo con SS pin de control habilitado (SSPCON <3:00> = 0100), El mdulo SPI se restablecer si la SS pin se establece en VDD. 2:Yof el SPI se utiliza en modo esclavo con juego de CKE, entonces el pin de control SS debe estar habilitado. When que se restablezca el mdulo SPI, el contador de bit se fuerza a 0. Esto se puede hacer por cualquiera de forzar el pasador de SS a un nivel alto o eliminar el bit SSPEN. To emular la comunicacin de dos hilos, el pin SDO puede ser conectado a la clavija de SDI. Cuando el SPI necesita para operar como un receptor de la clavija de SDO se puede configurar como una entrada. Esto desactiva las transmisiones del SDO. El SDI siempre se puede dejar como una entrada (funcin SDI), ya que no puede crear un conflicto de bus.
15.3.7 ESCLAVO seleccione Sincronizacin

El pin SS permite un modo sncrono esclavo. El SPI debe estar en modo esclavo con SS pin de control habilitado (SSPCON1 <3:> = 04h). El pasador no debe conducirse bajo para el pasador de SS para funcionar como una entrada. El cerrojo de datos debe ser alta. Cuando el pin SS es bajo, la transmisin y la recepcin estn habilitados y el pin SDO clavos. Cuando el pin SS es alta, el pin SDO hay
FIGURA 15-4: ONDA ESCLAVO DE SINCRONIZACIN
SS
SCK (CKP = 0 CKE = 0) SCK (CKP = 1 CKE = 0)
Writo para SSPBUF
SDO bit7 bit6 bit7
bit0
IDE (SMP = 0) Entrada Muestra (SMP = 0) SSPIF Flag de interrup cin SSPSR a SSPBUF DS39564C-page152
bit0 bit7 bit7
Nordestext Q4 ciclo despus de Q2 2006 Microchip Technology Inc.
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FIGURA 15-5: SPI MODO DE FORMA DE ONDA (modo esclavo CON = 0 CKE)
SS opcional SCK (CKP = 0 CKE = 0) SCK (CKP = 1 CKE = 0) Writo para SSPBUF SDO bit7 bit6 IDE (SMP = 0) Entrada Muestra (SMP = 0) SSPIF Flag de interrup cin SSPSR a SSPBUF bit5 bit4 bit3 Bit2 bit1 bit0
bit7 bit0
Next Q4 ciclo despus de Q2
Figura 15-6: SPI ONDA MODO (MODE SLAVE CON CKE = 1)

SS Not Opcional SCK (CKP = 0 CKE = 1) SCK (CKP = 1 CKE = 1) Escriturae para SSPBUF SDO bit7 bit6 IDE (SMP = 0) Entrada Muestra (SMP = 0) SSPIF Flag de interrupc in SSPSR a SSPBUF bit5 bit4 bit3 Bit2 bit1 bit0
bit7 bit0
Nordestext Q4 ciclo despus de Q2
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15.3.8 FUNCIONAMIENTO DEL SUEO
Yon el modo Master, todos los relojes del mdulo se detuvo y la transmisin / recepcin permanecer en ese estado hasta que el dispositivo se despierta de su sueo. Despus el dispositivo vuelve al modo Normal, el mdulo seguir para transmitir / recibir datos. En el modo esclavo, la SPI de transmisin / recepcin registro de desplazamiento funciona de forma asncrona al dispositivo. Esto permite que el dispositivo se coloca en el modo SLEEP y datos que se desplazan dentro de la SPI de transmisin / recepcin de registro de desplazamiento. Cuando los 8 bits se han recibido, el bit de bandera de interrupcin MSSP se ajustar y si est activado, se activar el dispositivo de SLEEP.
03/15/10 BUS modo de compatibilidad

Table 15-1 muestra la compatibilidad entre los modos estndar SPI y los estados del CKP y bits de control de CKE.
TABLE 15-1: MODOS DE SPI BUS

Standard SPI Mode Terminology 0, 0, 1, 1, 0 1 0 1 Bits de control del Estado CKP CKE 0 0 1 1 1 0 1 0
15.3.9 EFECTOS DE UN RESET

Un RESET desactiva el mdulo MSSP y termina la transferencia actual.
There es tambin un poco SMP que controla cuando los datos se muestrean.
TABLE 15-2: Registros asociados con la operacin SPI

Name INTCON PIR1 PIE1 Bit 7 GIE / GIEH PSPIF(1) PSPIE(1) PSPIP(1) Bit 6 PEIE / GIEL ADIF ADIE Bit 5 TMR0IE RCIF RCIE Bit 4 INT0IE TXIF TXIE Bit 3 RBIE SSPIF SSPIE Bit 2 TMR0IF CCP1IF CCP1IE Bit 1 INT0IF TMR2IF TMR2IE Bit 0 RBIF TMR1IF TMR1IE TMR1IP Value en todas las restaura ciones 0000 000X 0000 000U Otros Value en POR, BOR 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 1111 1111 1111 1111 xxxx xxxx uuuu uuuu SSPM0 BF 0000 0000 0000 0000 -111 1111 -111 1111 R/W UA 0000 0000 0000 0000
Derechos ADIP RCIP TXIP SSPIP CCP1IP TMR2IP de TRISC PORTC Datos de registro de direccin propiedad SSPBUF intelectual1 SSerial Port ynchronous Bfer de recepcin / transmisin Registrarse SSPCON OMAL SSPOV SSPEN CKP SSpm3 SSPM2 SSPM1 TRISLa SSPSTAT SMP PORTUna Direccin Registro de datos CKE D /La P S
Leyenda:x = Desconocido, u = Sin cambios, -= Sin aplicarse, ledo como '0 '. Las celdas sombreadas no son utilizados por el MSSP en modo SPI. Noe 1: The PSPIF, PSPIE y los bits estn reservados PSPIP en los PIC18C2X2 dispositivos; siempre mantener estos bits clara.
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15.4 Modo I2C
El mdulo MSSP en modo I 2C aplica plenamente todas las funciones de maestro y esclavo (incluyendo llamadas apoyo general) y proporciona alarmas en START y STOP bits en hardware para determinar un autobs gratuito (multi-master funcin). El mdulo MSSP implementa las especificaciones relativas al modo estndar, adems de abordar de 7-bit y 10-bit. Tpins WO se utiliza transferencia de datos: Reloj en RC3/SCK/SCL Los datos RC4/SDI/SDA serie serie para (SCL) (SDA) la -
15.4.1 REGISTROS
El mdulo MSSP tiene seis registros para la operacin I2C. Estos son: Control de Registro1 MSSP (SSPCON1) Control de Registro2 MSSP (SSPCON2) MSSP Status Register (SSPSTAT) Serial recepcin / transmisin Buffer (SSPBUF) MSSP Shift Register (SSPSR) - No directamente accesible MSSP Direccin Register (SSPADD) SSPCON, SSPCON2 y SSPSTAT son el control y registros de estado en el modo de operacin I2C. Los registros SSPCON y SSPCON2 son de lectura y escritura. Los menores 6 bits de la SSPSTAT se leen slo. Los dos superiores de la SSPSTAT se leen / escri bir. SSPSR es el registro de desplazamiento sirve para mover los datos de entrada o salida. SSPBUF es el registro tampn de bytes de datos que se escriben o leen. SSPADD registro contiene la direccin del dispositivo esclavo cuando el SSP se configura en modo esclavo I2C. Cuando la SSP est configurado en modo maestro, el ms bajo sevcuarto de bits de acto SSPADD como el valor de recarga velocidad de transmisin del generador. En las operaciones de recepcin, SSPSR y SSPBUF juntos, crear un receptor de doble buffer. Cuando SSPSR recibe un byte completo, se transfiere a SSPBUF y la interrupcin SSPIF se establece.
Aadirr Partido
Thusuario de correo debe configurar estos pines como entradas o salidas a travs de la TRISC <4:3> bits.
FIGURA 15-7: DIAGRAMA DE BLOQUE MSSP (MODO I2C)

Enexterno Bus de Datos Lectura Escritura RC3/SCK/SCL SSPBUF reg Shift Reloj SSPSR reg
RC4 / SDI / SDA
MSb
LSb
Coincidir Detectar SSPADD reg ESTRELLAT y STDetectar poco OP
Durante la transmisin, el SSPBUF no es doble piel de ante-rarse. Una escritura en SSPBUF escribir a ambos SSPBUF y SSPSR.
Set, Reset S, Los bits P (SSPSTAT reg)
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REGISTRO 15-3: SSPSTAT: MSSP registro de estado (MODO I2C)
R/W-0 R/W-0 R-0-0 R R R-0-0-0 R R-0 SMP CKE D P /La bit 7 bit 7
R/W
UA
BF bit 0
bit 6
SMP: Velocidad de respuesta de control de bit En el modo maestro o esclavo: 1= Slew control de la frecuencia deshabilitado para el modo de velocidad estndar (100 kHz y 1 MHz) 0= Slew control de velocidad activado para el modo de alta velocidad (400 kHz) CKE: Seleccione SMBus poco En el modo maestro o esclavo: 1= Habilitar SMBus insumos especficos 0= Desactivar SMBus insumos especficos D / A: Data / Address bit En Modo Master: Reservado En el modo Slave: 1= Indica que el ltimo byte recibido o transmitido datos fue 0= Indica que el ltimo byte recibido o transmitido era la direccin
bit 5
P: Bit de parada 1= Indica que un bit de parada se ha detectado ltimo 0Bit = STOP no se detect la ltima Nota: Este bit se borra en Reset y cuando SSPEN se borra. bit 3 S: START poco 1= Indica que un bit de inicio se ha detectado ltimo 0Bit = START no se detect la ltima Nota: Este bit se borra en Reset y cuando SSPEN se borra. bit 2 R / W: Lectura / escritura de bits de informacin (modo I2C solamente) En el modo Slave: 1= Leer 0= Escribir bit 4 Nota: Thibit s mantiene la informacin de bit R / W despus del partido ltima direccin. Este bit slo es vlida a partir de la coincidencia de direccin para el siguiente bit de START, STOP bit, bit ACK o no.
En Master modo: 1Transmisin = est en curso 0Transmisin = no est en curso Nota: OToca este bit con NEE, RSEN, PEN, RCEN o ACKEN indicar si el MSSP en modo IDLE. bit 1 UA: Actualizar direccin (10-bit modo esclavo solamente) 1= Indica que el usuario necesita para actualizar la direccin en el registro SSPADD 0Direccin = no necesita ser actualizado BF: Buffer bit Estado completo En La modalidad de transmisin: 1= Recibir completo, SSPBUF est lleno 0= Recibir no es completa, SSPBUF est vaco En Modo de recepcin: 1= Transmisin de datos en curso (no incluye los bits ACK y STOP), SSPBUF est lleno 0= Transmisin de datos completa (no incluye los bits ACK y STOP), SSPBUF est vaco Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1 'Bit = se establece U = bit no implementado, ledo como '0 ' '0'Bit = se borra x Bit = se desconoce
bit 0
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PIC18FXX2
REGISTRO 15-4: SSPCON1: MSSP CONTROL DE register1 (MODO I2C)
R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 WCOL bit 7 bit 0 bit 7 WCOL: WCollision Detect rito poco En Master modalidad de transmisin: 1= Una escritura en el registro SSPBUF se intent I2C mientras que las condiciones no eran vlidos para una transmisin que se inicie (debe ser limpiado por software) 0= No hay colisin En Esclavo modo de transmisin: 1= El registro SSPBUF est escrito mientras se sigue transmitiendo la palabra anterior (debe ser limpiado por software) 0= No hay colisin En Modo de recepcin (modos maestro o esclavo): Esto es un "no me importa" bit SSPOV: Recibe bit de desbordamiento Indicador En Modo de recepcin: 1= Un byte es recibida cuando el registro SSPBUF est todava con el byte anterior (debe ser limpiado por software) 0= No hay desbordamiento En La modalidad de transmisin: Esto es un "no me importa" bit en el modo de transmisin SSPEN: SynchSerial Port ronous Bit de habilitacin 1= Activa el puerto serie y configura los pines SDA y SCL como los pines del puerto serie 0= Desactiva el puerto serie y configura estos pines como pines I / O del puerto Nota: When activado, la SDA y SCL pins deben estar correctamente configurado como entrada o salida. SSPOV SSPEN CKP SSPM3 SSPM2 SSPM1 SSPM0
bit 6
bit 5
bit 4
CKP: SCK Release Bit de control En el modo Slave: 1= Release reloj 0= Mantiene reloj baja (tramo reloj), que sirve para asegurar los datos en tiempo de instalacin En Modo Master: No utilizada en este modo SSPM3: SSPM0: Synchronous del puerto serial los bits de seleccin de modo 1111 Mode = esclavo I2C, 10-bit con la direccin START y STOP interrumpe bits habilitado 1110 Mode = esclavo I2C, direccin de 7 bits con START y STOP interrumpe bits habilitado 1011 = Firmware I2C modo Master controlada (esclavo IDLE) 1000 = Modo I2C Master, reloj = Fosc / (4 * (SSPADD +1)) 0111 = Modo esclavo I2C, 10-bit de direccin 0110 = Modo esclavo I2C, direccin de 7 bits Nota: Bicombinaciones t no especficamente mencionados aqu son o bien reservado, ni se aplican en SPMe modo SOLO.
bit 3-0
Leyenda: R = poco legible - N = Valor en POR
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REGISTRO 15-5: SSPCON2: MSSP REGISTRO DE CONTROL 2 (MODO I2C)
R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 GCEN bit 7 bit 0 bit 7 GCEN: General Call Enable bit (modo esclavo solamente) 1= Habilitacin de alarma cuando una direccin de llamada general (0000h) se recibe en el SSPSR 0= Direccin de llamada general deshabilitado ACKSTAT: AGRADECIMIENTOSe Bit de estado (slo en el modo Maestro de transmisin) 1= Acuse de recibo no se ha recibido del esclavo 0Reconocer = Se recibi de esclavo bit 5 ACKDT: Acknowledge Data bits (slo en el modo Maestro Recibir) 1= No Reconozca 0Reconocer = Nota: bit 4 Value que se transmite cuando el usuario inicia una secuencia Reconocer en el extremo de un recibir. ACKSTAT ACKDT ACKEN RCEN PEN RSEN SEN
bit 6
ACKEN: AcknoSecuencia wledge Enable bit (Maestro modo de recepcin solamente) 1= Iniciar Reconocer la secuencia en SDA y SCL pins y transmitir los bits de datos ACKDT. Automatically aprobado por hardware. 0= Reconocer secuencia IDLE RCEN: Recibe Enable bit (modo Maestro) 1= Activa el modo de recepcin para I2C 0= Recibir IDLE PEN: STOCondicin P Enable bit (modo Maestro) 1= Iniciar condicin de STOP en los pines SDA y SCL. Borra automticamente por el hardware. 0= STOP estado IDLE
bit 3
bit 2
bit 1
RSEN: START repetida poco Condicin Activado (modo Maestro) 1Iniciado = START repetida condicin en los pines SDA y SCL. Automatically aprobado por hardware. 0= START repetida estado IDLE SEN: ESTRELLAT Estado Activado / Stretch poco Activado En Master modo: 1= Iniciar condicin START en los pines SDA y SCL. Borra automticamente por el hardware. 0= START estado IDLE En eslavoe modo: 1Reloj = estiramiento est activado tanto para transmisin de esclavos y esclavos Recibir (tramo habilitado) 0Reloj = estiramiento est habilitada para transmitir slo esclavo (modo tradicional) Note: Para los bits ACKEN, RCEN, PEN, RSEN, SEN: Si el mdulo I2C no est en el modo IDLE, este bit no se pueden establecer (sin cola) y el SSPBUF no puede ser escrito (o escribe en el SSPBUF son discapacitados).
bit 0
Leyenda: R = poco legible - N = Valor en POR
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15.4.2 OPERACIN
The Funciones de mdulo MSSP se habilita estableciendo MSSP bit Enable, SSPEN (SSPCON <5>). El registro SSPCON1 permite el control de la 2C I el funcionamiento. Cuatro bits de seleccin de modo (SSPCON <3:00>) permitir que uno de los siguientes modos I 2C a seleccionar: El modo I2C Master, reloj = OSC / 4 (SSPADD +1) I 2C modo Slave (7 bits de direcciones) I 2C modo esclavo (10-bit de direccin) I 2C modo esclavo (direccin de 7 bits), con salida y STOInterrumpe P bits habilitado I 2C modo esclavo (10-bit de direccin), con salida y STOInterrumpe P bits habilitado I 2C Firmware funcionamiento maestro controlado, esclavo es IDLE Seleccin de cualquier modo I2C, con el bit SSPEN, obliga a los pines SCL y SDA para drenaje abierto, pro-vided estos pines estn programados para las entradas activando los bits TRISC apropiados. Para garantizar el correcto funciona-miento del mdulo, resistencias pull-up es externa a los pines SCL y SDA. The entrada de reloj SCL debe tener un mnimo de alta y baja para un funcionamiento correcto. Los tiempos alto y bajo de la especificacin I2C, as como el requisito del mdulo MSSP, se muestran en parmetro de temporizacin 100 y Parameter 101.
15.4.3 MODO ESCLAVO

Yon modo esclavo, los pines SCL y SDA deben ser config-ured como entradas (TRISC <4:3> set). El mdulo MSSP anular el estado de la entrada con los datos de salida cuando sea necesario (esclavotransmisor). The I Slave 2C hardware modo siempre generar una interrupcin en un partido de direcciones. A travs de los bits de seleccin de modo, el usuario tambin puede optar por interrumpir el START y STOP bits de When una direccin se corresponde o la transferencia de datos despus de una coincidencia de direccin es recibida, el hardware automticamente va a generar el reconocimiento (ACK) de pulso y cargar el registro SSPBUF con el valor recibido actualmente en el registro SSPSR. Uny combinacin de las siguientes condiciones, el mdulo MSSP no dar este impulso ACK: El bit de memoria llena BF (SSPSTAT <0>) se cre antes de la transferencia recibida. El bit de overflow SSPOV (SSPCON <6>) se cre antes de la transferencia recibida. Yon este caso, el valor SSPSR registro no se carga en el SSPBUF, pero poco SSPIF (PIR1 <3>) se establece. El bit BF se elimina mediante la lectura del registro SSPBUF, mientras que poco SSPOV se elimina a travs de software.
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15.4.3.1 Direccionamiento
Once el mdulo MSSP se ha activado, se espera una condicin de arranque que se produzca. Tras el inicio con-dicin, la 8-bits se desplazan en el registro SSPSR. Todos los bits entrantes son muestreados con el flanco de subida del reloj (SCL) de la lnea. El valor de registro SSPSR <7:01> es comparado con el valor del registro SSPADD. La direccin se compara en el flanco de bajada del reloj de octava (SCL) de pulso. Si las direcciones coinciden, y los bits BF y SSPOV son claras, los siguientes eventos: 1. El valor SSPSR registro se carga en el SSPBUF registrarse. 2. El bfer completo BF est establecido. 3. Un pulso ACK se genera. 4. MPoco SSP bandera de interrupcin, SSPIF (PIR1 <3>) se establece (interrupcin se genera si est activado) en el flanco de bajada del noveno pulso SCL. En el modo de direccin de 10-bits, dos bytes de direccin tienen que ser recibidos por el esclavo. Los cinco bits ms significativos (MSB) del byte de direccin primero se especifica si se trata de una direccin de 10 bits. Bit R / W (SSPSTAT <2>) debe especificar una escritura para que el dispositivo esclavo recibe el byte de direccin segundo. Para una direccin de 10-bit, el primer byte sera igual '11110 A9 A8 0', Donde 'A9"Y"A8'Son los dos MSB de la direccin. La secuencia de eventos para 10-bit de direccin es la siguiente, con los pasos 7 a 9 para el esclavo-transmisor: 1. Receive primero (alto) byte de direccin (bits SSPIF, BF y UA bit (SSPSTAT <1>) se establece). 2. Update el registro SSPADD con el segundo (bajo) byte de direccin (se aclara poco UA y libera la lnea SCL). 3. Reund el registro SSPBUF (se aclara poco BF) y SSPIF claro indicador de bits. 4. Recibe segundo (bajo) byte de direccin (bits SSPIF, BF y UA se establece). 5. Update la SSPADD registra en la primera (alta) byte de direccin. Si el partido comunicados SCL lnea, lo que eliminar UA poco. 6. Reund el registro SSPBUF (se aclara poco BF) y SSPIF claro indicador de bits. 7. Recibe condicin repetida START. 8. Recibe primero (alto) byte de direccin (bits SSPIF und BF se establece). 9. Reund el registro SSPBUF (se aclara poco BF) y SSPIF claro indicador de bits.
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15.4.3.2 Recepcin
When el bit R / W del byte de direccin es clara y se produce una coincidencia de direccin, el bit R / W del registro SSPSTAT se borra. La direccin recibida se carga en el registro SSPBUF y la lnea SDA se mantiene baja (ACK). When el byte de direccin condicin de desbordamiento existe, el no reconocimiento (ACK) del pulso se da. Una condicin de desbordamiento se define como bit BF bien (SSPSTAT <0>) se establece, o poco SSPOV (SSPCON1 <6>) se establece. Una interrupcin MSSP se genera para cada byte de la transferencia de datos. Flag bit SSPIF (PIR1 <3>) debe ser limpiado en soft-ware. El registro SSPSTAT se utiliza para determinar el estado del byte. Yof SEN est habilitado (SSPCON1 <0> = 1), RC3/SCK/SCL se llevar a cabo bajo (tramo de reloj) despus de cada transmisin de datos fer. El reloj debe ser puesto en libertad por el bit CKP (SSPCON <4>). Consulte la Seccin 15.4.4 ("Reloj estiramiento"), para obtener ms detalles. Thpulso e ACK desde el maestro-receptor est enganchada en el borde ascendente del pulso de entrada noveno SCL. Si la lnea SDA es alta (no ACK), entonces la transferencia de datos es completa. En este caso, cuando el ACK es retenido por el esclavo, el esclavo lgica se restablece (resetea SSPSTAT regis-ter) y los monitores esclavos para otra ocurrencia del bit de inicio. Si la lnea SDA fue baja (ACK), los datos de transmisin prximos deben ser cargados en el registro SSPBUF. Una vez ms, el pin RC3/SCK/SCL debe estar habilitado mediante el establecimiento de CKP poco. Lan MSSP interrupcin se genera para cada byte de la transferencia de datos. El bit SSPIF debe ser despejado en software y el registro SSPSTAT se utiliza para determinar el estado del byte. El bit SSPIF se encuentra en el flanco de bajada del impulso de reloj noveno.
15.4.3.3 Transmisin
When el bit R / W del byte de direccin entrante est establecido y se produce una coincidencia de direccin, el bit R / W del registro SSPSTAT se establece. La direccin recibida se carga en el registro SSPBUF. El pulso ACK se enviar en el noveno bit y el pin RC3/SCK/SCL se mantiene baja, independientemente de SEN (ver "Reloj de estiramiento", Seccin 15.4.4 para ms detalles). Al estirar el reloj, el maestro ser incapaz de hacer valer otro pulso de reloj hasta que el esclavo se realiza la preparacin de la datos.El transmitir transmitir datos deben ser cargados en el registro SSPBUF, que tambin carga el registro SSPSR. Entonces pin RC3 / SCK / SCL debe ser habilitada por el bit CKP (SSPCON1 <4>). Los ocho bits de datos son desplazados hacia fuera en el borde descendente de la entrada SCL. Esto asegura que la seal SDA es vlida durante el tiempo SCL alta (Figura 15-9).
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Direccin recibir La 5 D7 D6 D2 D1 D0 D7 D6 La 4 La 3 La 2 La 1 D2 R/W= 0 LaC K Recepcin de datos D5 D4 D3 LaC K Recepcin de datos D5 D4 D3 ACK D1 D0 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9 P BMaestro nos termina la transferenci a Borrado de software SSPBUF se lee SSPOV se pone porque es SSPBUF todava lleno. ACK no se enva.
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SDA
La 7
A6
SCL
SSPIF
(PIR1<3>)
BF (SSPSTAT <0>)
SSPOV (SSPCON <6>)
FIGURA 15-8: TIEMPO I2C modo esclavo con NEE = 0 (RECEPCIN, 7-BIT ADDRESS)
CKP
(CKP no se restablece a '0 'cuando SEN = 0)

SDL a La7 A6 SCL S Daten un muestre o SSPIF (PIR1 <3>) BF (SSPSTAT <0>) CKP
FIGURA 15-9: SLAVE I2C TIEMPO MODO (TRANSMISIN, 7-BIT ADDRESS)
ReceDireccin iving La5 A4 A3 A2 A1
R/ W = 1 Corri ente alter naK D7 D6
TranDatos smitting D5 D4 D3 D2 D1 D0
Corri ente alter naK
TransmiDatos tting D7 D6 D5 D4 D3 D0 D1 D2
ACK
12345678
91 SCL mantiene baja mientras que la CPU responde a SSPIF
23456789
123456789 P
Cleared en software From SSPIF ISR SSPBUF est escrito en software
Cleared en software From SSPIF ISR SSPBUF est escrito en software
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CKP se encuentra en software
CKP se encuentra en software
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Recibe primer byte de direccin R/W= 0 ACK SDA 1 1 1 1 0 A9 A8 SCL S1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9 1 2 3 4 5 SSPIF (PIR1 <3>) Borrado de software BF (SSPSTAT <0>) SSPBUF est escrito con SSPOV (SSPCON <6>) contenido de SSPSR UA (SSPSTAT <1>) UA se establece indicando que el SSPADD necesita ser actualizado
FIGURA 15-10:
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Che aquck se mantiene baja hasta la actualizacin de SSPADD ha tenido lugar Recibe segundo byte de direccin La7 A6 A5 A4 A3 A2 A1 A0 ACK
Reloj se lleva a cabo baja hasta la actualizacin de SSPADD ha tenido lugar
SLAVE I2C TIEMPO MODO CON NEE = 0 (RECEPCION, 10-BIT ADDRESS)
Recibe Byte de datos
Recibe Byte de datos
ACK
D7 D6 D5 D4 D3 D2
D1 DACK 0
D7 D6 D5 D4 D3 D2
D1 D0
6789
1 2345
6789P
Cleared en software
Borrado de software software
Borrado de
Bus Maestro termina la transferenci a
Dummy leer de SSPBUF para borrar la bandera BF SSPOV se pone porque es SSPBUF todava lleno. ACK no se enva.
Cleared por hardware when SSPADD se actualiza con el byte bajo de la direccin UA se establece lo que indica que las necesidades SSPADD ser actualizado
Autorizado por hardware cuando se actualiza SSPADD con el byte alto de la direccin
CKP
(CKP no se restablece a '0 'cuando SEN = 0)

Receive primer byte de direccin SDA 1 1 1 1 0 A9 A8 R/W= 0 ACK SCL S1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9 SSPIF (PIR1 <3>) BF (SSPSTAT <0>) SSPBUF est escrito con contenido de SSPSR UA (SSPSTAT <1>) UA se establece indicando que el SSPADD necesita ser actualizado CKP (SSPCON <4>)
Figura 15-11: TIEMPO I2C modo esclavo (TRANSMISIN, 10-BIT ADDRESS)
Reloj se mantiene baja hasta la actualizacin de SSPADD ha tenido lugar Recibe segundo byte de direccin La7 A6 A5 A4 A3 A2 A1 A0
Reloj se mantiene baja hasta la actualizacin de SSPADD ha tenido lugar Recibe primer byte de direccin LaC K 1 1110 La9 A8 R/W= 1
Reloj se mantiene baja hasta CKP se pone a '1 ' Transmitting Byte de datos D7 D6 D5 D4 D3 D2 D D0 1 LaC K
BMaestro nos termina la transferenc ia
LaC K
1 2345 Sr
6 789
1 2345
6 789P
Borrado de software
Borrado de software
Cleared en software
Maniqu de leer SSPBUF para borrar la bandera BF
Maniqu de leer SSPBUF para borrar la bandera BF
BBandera F es clara al final de la thirsecuencia de la direccin d
Write de SSPBUF inicia transmitir
Finalizacin de la transmisin de datos clears BF bandera
Autorizado por hardware cuando se actualiza con SSPADD byte bajo de la direccin UA se establece lo que indica que las necesidades SSPADD ser actualizado
Autorizado por hardware cuando se actualiza SSPADD con el byte alto de la direccin.
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CKP est situado en software CKP se borra automticamente en hardware holding SCL bajo
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15.4.4 RELOJ ESTIRAR
Both 7 - Modos y 10 bits de esclavos implementar reloj automtico se extiende durante una secuencia de transmisin. El bit SEN (SSPCON2 <0>) permite estirar reloj est habilitado durante recibe. Ajuste SEN har que el pin SCL que se realizar bajo al final de cada dato de secuencia de recepcin. la lec-tura SSPBUF registrarse antes de esa hora, entonces el CKP poco NO se puede afirmar an bajo. Reloj de estiramiento sobre la base del estado del bit BF slo se produce durante una secuencia de datos no, una secuencia de direcciones.
15.4.4.1 Reloj estiramiento para el esclavo 7-bit Modo de recepcin (SEN = 1)

Yon 7-bit esclavo al modo de recepcin, en el borde descendente del reloj noveno al final de la secuencia de ACK, si el bit BF est establecido, el bit CKP en el registro SSPCON1 es automticamente desactivada, forzando la salida SCL estar mantiene baja. El CKP est borrando a '0 'har valer la lnea SCL baja. El bit CKP se debe establecer en ISR del usuario antes de la recepcin se le permite continuar. Al mantener la lnea de baja SCL, el usuario tiene tiempo para el servicio de la ISR y leer el contenido de la SSPBUF antes de que el dispositivo maestro puede iniciar otra secuencia de recepcin. Esto evitar que se produzcan desbordamientos de bfer (ver Figura 1513). Nota 1: Yof el usuario lee el contenido de la SSPBUF antes de que el flanco de bajada del reloj noveno, a fin de despejar el bit BF, el bit CKP no se borrar y el reloj de estiramiento no se producir. 2:The bit CKP se puede ajustar en software, independientemente del estado del bit BF. El usuario debe tener cuidado para borrar el bit BF en el ISR antes de la secuencia de recepcin prximo, con el fin de evitar una condicin de desbordamiento.
15.4.4.2 Reloj estiramiento para 10-bit Slave Modo de recepcin (SEN = 1)

Yon de 10-bit Slave modo de recepcin, durante la secuencia de direcciones, reloj estiramiento se lleva a cabo automticamente CKP pero no se borra. Durante este tiempo, si el bit UA se establece despus de la novena reloj, reloj de estiramiento se inicia. El bit de UA se establece despus de recibir el byte superior de la 10-bit direccin, y despus de la recepcin del segundo byte de la direccin de 10-bits con el bit R / W se aclar a '0 '. El lanzamiento de la lnea de reloj se produce al actualizar SSPADD. Reloj estiramiento se producir en los datos de cada secuencia de recepcin como se describe en el modo de 7-bits. Nota: Yof del usuario sondea el bit UA y lo borra al actualizar el registro SSPADD antes del flanco de bajada del reloj noveno lugar, y si el usuario no ha despejado el bit BF por
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15.4.4.3 Reloj estiramiento para el esclavo 7-bit Transmit Mode
7-biEsclavo t modalidad de transmisin de reloj implementos de estiramiento en la limpieza de la broca CKP despus del flanco de bajada del reloj novena, si el bit BF es clara. Esto ocurre, independientemente del estado del bit SEN. ThISR e usuario debe establecer el bit CKP antes de la transmisin se permite que contine. Al mantener la lnea de baja SCL, el usuario tiene tiempo para el servicio de la ISR y cargar el contenido de la SSPBUF antes de que el dispositivo maestro puede iniciar otra secuencia de transmisin (ver Figura 15-9). Nota 1: Yof el usuario carga el contenido de SSPBUF, estableciendo el bit BF antes de que el flanco de bajada del reloj noveno, el bit CKP no se borrar y el reloj de estiramiento no se producir. 2:The bit CKP se puede ajustar en software, independientemente del estado del bit BF.
15.4.4.4 Reloj estiramiento para 10-bit Slave Transmit Mode

Yon 10-bit Slave modo de transmisin, el reloj de estiramiento se controla durante las secuencias de direcciones primero dos por el estado del bit UA, como lo es en 10-bit esclavo al modo de recepcin. Las dos primeras direcciones son seguidos por una secuencia de direcciones tercero, que contiene los bits de orden superior de la direccin 10-bit y el bit R / W a '1 '. Despus de la tercera secuencia de direcciones se lleva a cabo, el bit UA no est establecido, el mdulo est configurado en modo de transmisin, y el reloj de estiramiento es controlado por la bandera BF, como en 7-bit Slave modo de transmisin (ver Figura 15-11).
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15.4.4.5 Sincronizacin del reloj y el bit CKP
Yofa usuario borra el bit CKP, la salida se ve obligado a SCL '0 '. Al establecer el bit CKP no har valer el bajo gasto SCL SCL hasta que la salida ya est muestreada bajo. Si el usuario intenta conducir SCL bajo, el bit CKP no se asseta la lnea SCL hasta que un dispositivo maestro I2C externa has asumido previamente la lnea SCL. La salida SCL se mantendrn bajas hasta que el bit CKP est establecido, y todos los otros dispositivos en el bus I2C tienen de-afirm SCL. Esto asegura que una escritura en el bit CKP no viole el minimum requisito hora de SCL (ver Figura 15-12).
Figura 15-12: TIEMPO sincronizacin de reloj

Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
SDA DX
DX-1
SCL
CKP
Mamdisposit ivo ster afirma reloj Mamster dispositivo de-afirma reloj
WR SSPCO N
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El reloj no se mantiene bajo porque el bit buffer lleno est claro antes de flanco de bajada del reloj noveno Direccin recibir SDA La7 A6 A5 A4 A3 A2 A1 R/W= 0 ACK Recepcin de datos D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 Reloj se mantiene baja hasta CKP se pone a '1 ' ACK Recepcin de datos D1 D0 El reloj no se mantiene bajo porque ACK = 1 ACK SCL S1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 789P SSPIF (PIR1 <3>) BMaestro nos termina la transferenci a BF (SSPSTAT <0>) Borrado de software SSPBUF se lee SSPOV (SSPCON <6>) SSPOV se pone porque es SSPBUF todava lleno. ACK no se enva.
FIGURA 15-13: SLAVE I2C TIEMPO MODO CON NEE = 1 (RECEPCIN, 7-BIT ADDRESS)
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CKP CKP escribe en '1 'en software
Si BF se borra antes del flanco de bajada del reloj 9 de CKP no se restablecern a '0 'y no haba reloj estiramiento se producir
BF se establece despus de flanco de bajada del reloj 9 de CKP se pone a '0 'y el estiramiento de reloj se produce

SDA SSPIF (PIR1 <3>)
FIGURA 15-14: TIEMPO I2C modo esclavo SEN = 1 (RECEPCION, 10-BIT ADDRESS)
Recibe primer byte de direccin R/W=0
Reloj es held baja hasta la actualizacin de SSPADD ha tenido lugar Recibe segundo byte de direccin La7 A6 A5 A4 A3 A2 A1 A0 ACK
Reloj se lleva a cabo he aquw hasta la actualizacin de SSPADD ha tenido lugar Recibe Byte de datos D7 D6 D5 D4 D3 D2
Reloj se mantiene baja hasta CKP se pone a '1 ' Recibe Byte de datos
El reloj no se mantiene bajo porque ACK = 1 Corriente alternaK
1 1 1 1 0 A9 A8
ACK
D1 D0
LaC K
D7 D6 D5 D4 D3 D2
D1 D0
S1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9 1 2 3 4 5
6789
1 2345
6789P
Borrado de software
Cleared en software
Borrado de software software
Cleared en
BMaestro nos termina la transferenci a
BF (SSPSTAT <0>) SSPBUF se escribe con contenido de SSPSR SSPOV (SSPCON <6>) Maniqu de leer SSPBUF para borrar la bandera BF Maniqu de leer SSPBUF para borrar la bandera BF
SSPOV se pone porque es SSPBUF todava lleno. ACK no se enva. UA (SSPSTAT <1>) UA se establece indicando que el SSPADD necesita ser actualizado Autorizado por hardware cuando SSPADD se actualiza con bajo bYTE de direccin despus de flanco de bajada del reloj noveno. UA se establece lo que indica que las necesidades SSPADD ser actualizado Noe: Lan actualizacin del registro SSPADD antes de que el flanco de bajada del reloj novena no tendr ningn efecto en la AU, y UA permanecer fijado. Nota: Lan actualizacin del registro SSPADD antes de que el flanco de bajada del reloj novena no tendr ningn efecto en la AU, y Autorizado por hardware cuando se actualiza SSPADD con el byte alto de la direccin despus de flanco de bajada del reloj noveno.
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CKP
CKP escrito a '1 ' en software
UA permanecer fijado.
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15.4.5 LLAMADA GENERAL DIRECCIN DE APOYO
Thprocedimiento electrnico para abordar el bus I2C es tal que el primer byte despus de la condicin de arranque por lo general deter-mina el dispositivo que va a ser el esclavo direccionado por el maestro. La excepcin es la direccin de llamada general, que puede tratar todos los dispositivos. Cuando se utiliza esta direccin, todos los dispositivos debera, en teora, responder con un acuse de recibo. The direccin de llamada general es una de las ocho direcciones reservadas para propsitos especficos por el protocolo I2C. Consiste en lo absoluto 0 con R / W = 0. The direccin de llamada general se reconocen cuando la llamada Gen-eral Enable bit (GCEN) est activada (SSPCON2 <7> set). Despus de un bit de inicio de deteccin, 8-bits se desplazan en la SSPSR y la direccin se compara con la SSPADD. Tambin se compara a la direccin de llamada general y fijado en hardware. Si la general corresponden con las direcciones de llamada, la SSPSR se transfiere a la SSPBUF, el bit de bandera BF se establece (octavo bit), y en el borde descendente del bit noveno (bit ACK), la interrupcin SSPIF bit indicador est establecido. When la interrupcin es mantenido, la fuente de la interrumpen se puede comprobar por la lectura de los contenidos de la SSPBUF. El valor se puede utilizar para determinar si la direccin era especfica del dispositivo o una direccin de llamada general. En el modo de 10-bits, la SSPADD se requiere ser actualizada para el segundo medio de la direccin para que coincida, y el bit UA se establece (SSPSTAT <1>). Si la direccin de llamada general se muestrea cuando el bit est establecido GCEN, mientras que el esclavo est configurado en el modo de direccin de 10-bits, entonces la segunda mitad de la direccin no es necesario, el bit UA no se fijan, y el esclavo se iniciar recepcin de datos despus de la Confirmacin (Figura 15-15).
Figura 15-15: MODO ESCLAVO LLAMADA GENERAL SECUENCIA DE DIRECCIN (7 o 10-bit MODO DE DIRECCIN)
LaIRECCIN se compara con direccin de llamada general despus de ACK, establecer interrumpir R/W =0 SDA General Direccin de llamada ACK D7 Recepcin de datos D6 D5 D4 D3 D2 D1 D0 ACK
SCL S123456789123456789 SSPSI BF (SSPSTAT <0>) Borrado de software SSPOV (SSPCON1 SSPBUF se lee '0 '
<6>) GCEN (SSPCON2
'1 '
<7>)
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15.4.6 Modo Master
Master se activa el modo de poner y quitar los bits correspondientes en SSPM SSPCON1 y activando el bit SSPEN. En el modo maestro, las lneas SCL y SDA son manipulados por el hardware MSSP. Master modo de funcionamiento est soportado por generacin de interrupciones en la deteccin de la condiciones de inicio y de parada. El STOP (P) y los bits de arranque (S) se borran de un RESET o cuando el mdulo MSSP es discapacitado. El control del bus I2C puede ser tomada cuando el Bit P se activa o el bus est inactivo, tanto con la S y la P bits claras. Yon Firmware Controlled modo maestro, el cdigo de usuario con-ductos de las operaciones de E 2C bus basado en las condiciones de START y STOP bits. Once modo maestro est activada, el usuario dispone de seis opciones. 1. Imponer una condicin de arranque en SDA y SCL. 2. Imponer una condicin de START repetida en SDA und SCL. 3. Escribir en el registro SSPBUF iniciar la transmisin de datos / direcciones. 4. Configure el puerto I2C para recibir datos. 5. Generar una Reconocer condicin al final de un byte de datos recibido. 6. Genera una condicin de STOP en SDA y SCL. Nota: El mdulo MSSP, cuando se configura en el modo maestro I2C, no permite colas de eventos. Por ejemplo, el usuario no est autorizado a iniciar una condicin de arranque y de inmediato escribir el registro SSPBUF para iniciar la transmisin antes de que la condicin de arranque es completa. En este caso, la SSPBUF no se escribir en el bit WCOL y se establecer, lo que indica que una escritura en el SSPBUF no ocurri.
ThEventos y siguientes causar poco SSP bandera de interrupcin, SSPIF, que debe ajustarse (interrupcin SSP si est activado): START condicin STOP condicin La transferencia de datos byte transmitido / recibido Reconocer transmisin START repetida
FIGURA 15-16: DIAGRAMA DE BLOQUE MSSP (Master Mode I2C)

Interno Datun autobs Read Escriba SSPBUF SDA SDA en RECEPTORHa bilitar e SSPSR MSb LSb STPoco ART, bit STOP, Reconocer Generar Cam biar Clock Rata de Baudiose Generado r ClocArbitrar k / WCOL Detectar (Hold fuente de reloj apagado) or electrnico para end de XMIT / VN DS39564C pginas 149 SSPM3: SSPM0 SSPADD <6:00>
SCL
SCL en Bus Collision 2006 Microchip Technology Inc.
STDetectar poco ART STOP pedacito Escribir Collision Detect Detectar Arbitraje Reloj EstadsticaContad
Clock ctrl
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Set / Reset, S, P, WCOL (SSPSTAT) Conjunto SSPIF, BCLIF Reconjunto ACKSTAT, PEN (SSPCON2)
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15.4.6.1 Modo maestro I2C de funcionamiento
La typical secuencia de transmisin ira de la siguiente manera: 1. Thusuario de correo genera una condicin de arranque por ajuste del START bit de habilitacin, SEN (SSPCON2 <0>). 2. SSPIF se establece. El mdulo MSSP esperar el tiempo de inicio requerido antes de cualquier otra operacin que se lleva a cabo. 3. Thusuario e carga el SSPBUF con la direccin del esclavo para transmitir. 4. Address se desplaza el pasador de SDA hasta que todos los 8 bits se transmiten. 5. The Mdulo MSSP cambios en el bit ACK desde el dispositivo esclavo y escribe su valor en el registro SSPCON2 (SSPCON2 <6>). 6. The MSSP mdulo genera una interrupcin al final del ciclo de reloj novena estableciendo el bit de SSPIF. 7. Thelectrnico de usuario carga el SSPBUF con ocho bits de datos. 8. Denuna vez que se desplaza el pin SDA hasta que todos los 8 bits se transmiten. 9. The Mdulo MSSP cambios en el bit ACK desde el dispositivo esclavo y escribe su valor en el registro SSPCON2 (SSPCON2 <6>). 10. El mdulo MSSP genera una interrupcin al final del ciclo de reloj novena estableciendo el bit de SSPIF. 11. El usuario genera una condicin de STOP por Fijando la parada de permitir PEN bit (SSPCON2 <2>). 12. Interrupcin se genera una vez que el estado STOP se ha completado. The dispositivo maestro genera todos los impulsos de reloj de serie y START y STOP condiciones. Una transferencia se termina con una condicin de parada o con una condicin de START repetida. Desde el inicio repetido condicin es tambin el comienzo de la transferencia serie siguiente, la Bus I2C no se dar a conocer. Yon modo Transmisor Maestro, datos en serie se emite a travs de SDA, SCL, mientras que emite el reloj de serie. El primer byte transmitido contiene la direccin del esclavo del dispositivo de recepcin (7 bits) y el bit de lectura / escritura (R / W). En este caso, el bit R / W ser '0 'lgico. Los datos en serie se transmite 8 bits a la vez. Despus de cada byte se transmite, un bit de reconocimiento es recibido. Condiciones de arranque y parada estn de salida para indicar el principio y el final de una transferencia en serie. Yon principal modo de recepcin, el primer byte transmitido con-tiene la direccin del esclavo del dispositivo transmisor (7 bits) y el bit R / W. En este caso, el bit R / W ser '1 'lgico. Por lo tanto, el primer byte transmitido es una direccin del esclavo 7-bit seguido por un 1 para indicar recibir bits. Los datos serie se recibe a travs de SDA, SCL, mientras que emite el reloj de serie. Los datos en serie se recibe 8 bits a la vez. Despus de cada byte es recibido, un bit de reconocimiento se transmite. Condiciones de arranque y STOP indicar el comienzo y final de la transmisin. The generador de velocidad de transmisin utilizada para el modo de SPI operacin se utiliza para establecer la frecuencia de reloj, ya sea para SCL 100 kHz, 400 kHz o 1 MHz operacin I2C. Ver Seccin 15.4.7 ("Generador de Baud Rate"), para obtener ms detalles.
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15.4.7 GENERADOR DE BAUDIOS
En el modo maestro I2C, el generador de baud rate (BRG) valor de recarga se sita en los 7 bits inferiores del registro SSPADD (Figura 15-17). Cuando se produce una escritura a SSPBUF, el generador de velocidad de transmisin automticamente empezar a contar. La. BRG cuenta a 0 y se detiene hasta que otra recarga se ha producido El recuento de BRG se decrementa dos veces por ciclo de instruccin (TCY) en el Q2 y relojes 4T. En el modo maestro I2C, el BRG es reloaded automticamente. Once la operacin dada es completa (es decir, la transmisin del bit de datos ltima es seguida por ACK), el reloj interno automticamente dejar de contar y el pin SCL permanece en su ltimo estado. Table 15-3 muestra velocidades de reloj basado en ciclos de instruccin y el valor cargado en SSPADD BRG.
FIGURA 15-17: GENERADOR DE BAUDIOS DIAGRAMA DE BLOQUES

SSPM3: SSPM0 SSPADD <6:00>
SSpm3: SSPM0 SCL
Recarg ar Control e CLKO
Recargar
BRG Contador regresivo
Fosc / 4
TABLE 15-3: I2C velocidad de reloj W / BRG

FCY 10 MHz 10 MHz 10 MHz 4 MHz 4 MHz 4 MHz 1 MHz 1 MHz 1 MHz FCY * 2 20 MHz 20 MHz 20 MHz 8 MHz 8 MHz 8 MHz 2 MHz 2 MHz 2 MHz BRG Valor 19h 20h 3Fh 0Ah 0Dh 28h 03h 0Ah 00h FSC L(2) (2 Rollovers de BRG) 400 kHz(1) 312.5 kHz 100 kHz 400 kHz(1) 308 kHz 100 kHz 333 kHz(1) 100kHz 1 MHz(1)
Nota 1: The interfaz I2C no se ajusta a la especificacin 400 kHz I2C (que se aplica a tasas superiores a 100 kHz) en todos los detalles, pero que puede utilizarse con cuidado en tasas ms altas son requeridas por la aplicacin. 2:Actual frecuencia depender de las condiciones de autobs. En teora, las condiciones de los autobuses aadir tiempo de subida y extender el tiempo de baja del perodo de reloj, produciendo la frecuencia efectiva.
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15.4.7.1 Reloj de Arbitraje
Arbitraje se produce cuando el reloj maestro, durante cualquier recibir, transmitir o repetida START / STOP condicin, de-afirma el pin SCL (SCL permite flotar alta). Cuando el pin SCL se le permite flotar alto, el generador de velocidad de transmisin (BRG) es suspendido de la cuenta hasta que el pin SCL es muestreado realmente alto. Cuando el pin SCL es muestrad alta, el generador de velocidad en baudios se vuelve a cargar con el contenido de SSPADD <6:00> y comienza el conteo. Esto asegura que el tiempo SCL alta siempre habr al menos un recuento de BRG vuelco, en el caso de que el reloj se mantiene baja por un dispositivo externo (Figura 15-18).
FIGURA 15-18: TIEMPO BAUD GENERADOR DE FRECUENCIA CON ARBITRAJE DEL RELOJ
SDA DX DX-1 SCL de-afirm, pero mantiene esclavo SCL bajo (arbitraje reloj) BRG disminuye en Q2 ciclos y Q4 BRG Valor 03h 02h 01h 00h (esperar) 03h 02h SCL se realiza un muestreo alta, recarga tiene lugar y BRG inicia su conteo. SCL permite que la transicin de alto
SCL
BRG Reload
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15.4.8 MODO I2C Master START condicin de temporizacin
To iniciar una condicin de arranque, el usuario establece la condicin START bit de habilitacin, SEN (SSPCON2 <0>). Si las patillas SDA y SCL se muestrean alta, la velocidad de transmisin generador se vuelve a cargar con el contenido de SSPADD <6:00> y comienza su conteo. Si SCL y SDA son a la vez muestras de alta cuando los tiempos de velocidad de transmisin del generador fuera (TBRG), el pin SDA es conducido bajo. La accin de la SDA conducido bajo, mientras que SCL es alto, es la condicin de arranque y hace que el bit S (SSPSTAT <3>) para ajustar. Si se cumple esto, el generador de velocidad en baudios se vuelve a cargar con el contenido de SSPADD <6:00> y reanuda su recuento. Cuando los tiempos de velocidad de transmisin del generador fuera (TBRG), el bit SEN (SSPCON2 <0>) se borra automticamente por el hardware, el generador de velocidad de transmisin se suspende, dejando la lnea SDA mantiene baja y la condicin de arranque se ha completado. Nota: Yof al comienzo de la condicin de arranque, los pines SDA y SCL son ya sam-declar bajo, o si durante la condicin de inicio de la lnea SCL es muestreado bajo antes de la lnea SDA es llevado a bajo, se produce una colisin del autobs, la interrupcin de colisin del autobs Bandera, BCLIF est establecido, la condicin de arranque es abortado, Y el mdulo de I2C se restablece en su Estado IDLE.
15.4.8.1 Marcar Estado WCOL

Si el usuario escribe el SSPBUF cuando una secuencia de arranque est en curso, la WCOL se establece y las tiendas de campaa con-de la memoria intermedia no se han modificado (la escritura no se produce). Nota: Becauscolas de correo de los acontecimientos no se permite, por escrito a los 5 bits ms bajos de SSPCON2 est desactivado hasta que la condicin de arranque se ha completado.
FIGURA 15-19: PRIMER TIEMPO bit de inicio

Sebit t S (SSPSTAT <3>) SDA = 1, SCL = 1 Al trmino de bit de START, Hardware despeja poco SEN und activa el bit SSPIF TBRG Escriturae para SSPBUF ocurre aqu 1er bit bit segundo SDA TBR G
Writo a bit SEN ocurre aqu
TBRG
SCL TBRG S
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15.4.9 MODO I2C Master REPETIDA START condicin de temporizacin
Una condicin de arranque repetido se produce cuando el bit RSEN (SSPCON2 <1>) est programado alta y el mdulo lgico I2C est en el estado IDLE. Cuando el bit RSEN est establecido, el pin SCL se afirma bajo. Cuando el pin SCL es muestrad bajo, el generador de velocidad en baudios se carga con el contenido de SSPADD <5:00> y comienza el conteo. El pin SDA es liberado (trado alta) para un cargo generador de velocidad en baudios (TBRG). Cuando los tiempos de velocidad de transmisin del generador fuera, si SDA es muestreado alto, el pin SCL ser de-afirma (trado de altura). Cuando SCL es muestreado alto, el generador de baud rate es recargado con las tiendas de campaa de con-SSPADD <6:00> y comienza el conteo. SDA y SCL deben tomarse muestras de alta durante un TBRG. Esta accin es seguida por la afirmacin de la pin SDA (SDA = 0) para una TBRG, mientras que SCL es alta. Despus de esto, la RSEN bit (SSPCON2 <1>) se borra automticamente y e generador de velocidad de transmisin no se volver a cargar, dejando el pin SDA mantiene baja. Tan pronto como una condicin de arranque se detecta en la SDA y SCL pins, el bit S (SSPSTAT <3>) se establecer. El bit SSPIF no se establecer hasta que el generador de velocidad de transmisin ha caducado. Nota 1: Yof RSEN est programado, mientras que cualquier otro evento en curso, no tendrn efecto. 2:Una colisin de autobuses durante la repetida Condicin de arranque se produce si: SDA es muestreado bajo cuando SCL va de menor a mayor. SCL SDA pasa a nivel bajo antes se afirma bajo. Esto puede indicar que otro maestro est tratando de transmitir datos a "1". INMEDIATAMy despus el bit SSPIF conseguir conjunto, el usuario puede escribir la SSPBUF con la direccin de 7 bits en 7-bimodo t, o la direccin predeterminada por primera vez en el modo de 10-bits. Despus de los primeros ocho bits se transmiten y un ACK es recibido, el usuario puede entonces transmitir un adicional de ocho bits de direccin (10 bits modo) u ocho bits de datos (7 bits modo).
15.4.9.1 Marcar Estado WCOL

Si el usuario escribe el SSPBUF cuando una secuencia de inicio repetido est en progreso, el WCOL se establece y el contenido de la memoria intermedia no se han modificado (la escritura no se produce). Nota: Becauscolas de correo de los acontecimientos no se permite la escritura de los menores de 5 bits SSPCON2 est desactivado hasta que la condicin de START repetida se ha completado.
FIGURA 15-20: START REPEAT ESTADO DE FORMA DE ONDA
Set S (SSPSTAT <3>) Write a SSPCON2 ocurre aqu. SDA = 1, SCL (sin cambios) SDA = 1, SCL = 1 Lat finalizacin del bit de START, poco claro hardware RSEN und conjunto SSPIF
TBRG TBRG TBRG 1st poco SDA Falling borde de reloj noveno End de XMIT Write a SSPBUF ocurre aqu TBRG TBRG Sr = START repetida
SCL
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15/04/10 MAESTRO I2C modo de transmisin
Transmisin de un byte de datos, una direccin de 7bit, o la otra mitad de una direccin de 10-bit se logra simplemente escribiendo un valor en el registro SSPBUF. Esta accin activa el bit buffer de bandera completa, BF, y permitir que el generador de velocidad de transmisin para empezar a contar y comenzar la siguiente transmisin. Cada bit de direccin / datos se desplazar hacia fuera sobre el pin SDA despus del flanco de bajada de SCL se afirma (vase el parmetro de tiempo de retencin de datos especificacin 106). SCL se mantiene baja para una velocidad de transmisin generador recuento de rollover (TBRG). Los datos deben ser vlidos antes de SCL se libera alta (consulte Configuracin de datos en tiempo de especificacin de 107). Cuando el pin SCL es liberada alto, se mantiene as durante TBRG. Los datos sobre el pin SDA debe permanecer estable para que la duracin y algn tiempo de retencin despus de la siguiente cada-cin de borde SCL. Despus de que el octavo bit se desplaza hacia fuera (el flanco de bajada del reloj octavo), la bandera BF se borra y el SDA maestro lanzamientos. Esto permite que el dispositivo esclavo est tratando de responder con un bit ACK durante el tiempo de bit noveno si una coincidencia de direccin producido o si los datos se recibi correctamente. El estado de ACK se escribe en el bit ACKDT en el flanco de bajada del reloj novena. Si el maestro recibe un acuse de recibo, el bit de confirmacin de estado, ACKSTAT, se borra. Si no, el bit est establecido. Despus de que el reloj de sesiones, el bit SSPIF se establece y el reloj maestro (generador de baud rate) se suspende hasta que el siguiente byte de datos se carga en el SSPBUF, dejando bajo SCL y SDA sin cambios (Figura 15-21). Despus de la escritura en la SSPBUF, cada bit de direccin se desplazar hacia fuera en el flanco de bajada de SCL hasta que todos los bits de direccin de siete y el bit R / W se han completado. En el borde de cada del reloj de ING octavo, el maestro deafirmar el pin SDA, lo que permite que el esclavo responde con un acuse de recibo. En el flanco descendente del reloj noveno, el maestro muestra el pin SDA para ver si la direccin fue reconocido por un esclavo. El estado del bit ACK se carga en el bit de estado ACKSTAT (SSPCON2 <6>). Tras el flanco de bajada del reloj noveno transmisin de la direccin, la SSPIF se establece, la bandera BF se borra y el generador de velocidad de transmisin se desactiva hasta que otra escritura en el SSPBUF se lleva a cabo, manteniendo bajo SCL y SDA permite flotar .
WCOL
Si el usuario escribe el SSPBUF cuando una transmisin ya est en curso (es decir, SSPSR sigue desplazando a cabo un byte de datos), el WCOL se establece y el contenido de la memoria intermedia no se han modificado (la escritura no se produce). OMAL debe ser despejado en software.
15.4.10.1 BF indicador de estado

En el modo de transmisin, el bit BF (SSPSTAT <0>) se establece cuando la CPU escribe en SSPBUF y se borra cuando todos los 8 bits se desplazan hacia fuera.
15.4.10.2
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Marcar
Estado
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15.4.10.3 ACKSTAT indicador de estado
En el modo de transmisin, el bit ACKSTAT (SSPCON2 <6>) se borra cuando el esclavo ha enviado un acuse de recibo (ACK = 0), y se establece cuando el esclavo no reconocimiento (ACK = 1). Un esclavo enva un acuse de recibo cuando se ha reconocido su direccin (incluyendo una llamada general) o cuando el esclavo ha recibido correctamente sus datos.
04/15/11 MAESTRO I2C modo de recepcin

Masrecepcin ter modo se activa mediante la programacin de la. recibe el bit de habilitacin, RCEN (SSPCON2 <3>) Nota: En el mdulo MSSP, el bit RCEN debe establecerse despus de la secuencia ACK o la broca se RCEN pasar por alto.
The generador de velocidad de transmisin comienza a contar, y en cada renovacin, el estado de los cambios pin SCL (de mayor a menor / menor a mayor) y los datos se desplazan dentro de la SSPSR. Despus de que el flanco de bajada del reloj octavo, el recibir habilitar el indicador se borra automticamente, el contenido de la SSPSR se cargan en el SSPBUF, el bit de bandera BF est establecido, el bit de bandera SSPIF se establece la velocidad de transmisin y genera-dor suspendido se de contar, sosteniendo SCL baja. El MSSP se encuentra ahora en estado IDLE, en espera del siguiente comando. Cuando el tampn es ledo por la CPU, el bit de bandera BF se borra automticamente. El usuario puede entonces enviar un bit de reconocimiento en el extremo de recepcin, estableciendo la secuencia Reconocer el bit de habilitacin, ACKEN (SSPCON2 <4>).
15.4.11.1 BF indicador de estado

Yon operacin de recepcin, el bit BF se establece cuando un byte de direccin o de datos se carga en SSPBUF de SSPSR. Se borra cuando el registro SSPBUF se lee.
15.4.11.2 SSPOV indicador de estado

Yon operacin de recepcin, el bit se establece cuando SSPOV 8 bits son recibidos en la SSPSR y el bit de bandera BF ya est establecido a partir de una recepcin anterior.
15.4.11.3 WCOL
Marcar
Estado
Si el usuario escribe el SSPBUF cuando una recepcin est ya en curso (es decir, SSPSR sigue desplazando en un byte de datos), el bit se establece WCOL y el contenido de la memoria intermedia no se han modificado (la escritura no se produce).
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Write SSPCON2 <0> SEN = 1 ESTRELLACondicin T comienza SSPCON2 <6> SEN = 0 Transmit Direccin de Esclavo SDA R/W = 0 Transmitting Datos o Second Mitad of 10-bit Direccin ACK P.poco om esclavo ACKSTAT claro ACKSTAT en SSPCON2 = 1 La7 A6 A5 A4 A3 A2 A1 ACK = 0 D7 D6 D5 D4 D3 D2 D1 D0 SSPBUF escrito con la direccin de 7 bits y R / W empezar a transmitir SCL S 1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9 P SCL mantiene baja mientras que la CPU reponde a SSPIF SSPSI Borrado de software Borrado de rutina de software de servicio From SSP interrupcin Borrado de software BF (SSPSTAT <0>) SSPBUF escrito SEN Laespus condicin START, SEN aprobado por hardware SSPBUF est escrito en software PEN
FIGURA 15-21: Yo 2C Modo Master ONDA (TRANSMISIN, O DIRECCIN 7 10-bit)
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R/ W

SDA SCL S SSPSI
FIGURA 15-22: I 2C Master Mode ONDA (RECEPCIN, 7-BIT ADDRESS)
Write a SSPCON2 <4> para iniciar Reconocer secuencia SDA = ACKDT (SSPCON2 <5>) = 0 Write a SSPCON2 <0> (SEN = 1) Comience la condicin de arranque SEN = 0 Write a SSPBUF ocurre aqu Starte XMIT Transmit Direccin de Esclavo LaCK del Maestro SDA = ACKDT = 0 Set ACKEN, inicie Reconocer secuencia SDA = ACKDT = 1 PEN = 1 bit escrito
Master configurado como un receptor by programacin SSPCON2 <3>, (RCEN = 1) LaCK del Esclavo R/W= 1 ACK RCEN cleared automticame nte Recepcin de datos desde el esclavo
RCEN = 1 comenzar el prximo recibir Recepcin de datos desde el esclavo Corri ente alter naK
RCEN cleared automticame nte
La7 A6 A5 A4 La3 A2 A1
D7 D6 D5
D4 D3 D2 D1
D0
D7 D6
D5 D4 D3 D2 D1 D0
LaCK
LaCK no se enva
12345678912345
6789
1234
5678
9
SSSPIF et al final de la recepcin
BMaestro nos termina la transferenci a Set SSPIF interrupcin al final de la secuencia de recono-cimiento
Datos desplazados en el flanco de bajada de CLK Set SSPIF interrumpir a fin de recibir
Set SSPIF interrupcin al final de la secuencia Acknowledge Cleared en software Cleared en software
SDA = 0, SCL = 1 mientras que la CPU responde a SSPIF
Cleared en software
Cleared en software
Cleared en software
SP et bit (SSPSTAT <4>) y SSPIF
BF (SSPSTAT <0>)
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ltima bit se desplaza a SSPSR y el contenido se descarga en SSPBUF
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SSPOV
SSPOV se pone porque SSPBUF todava est lleno
ACKEN
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04/15/12 RECONOCE LA DISTRIBUCION DE SECUENCIA
Lan Reconocer secuencia se habilita estableciendo el bit de habilitacin Reconocer secuencia, ACKEN (SSPCON2 <4>). Cuando este bit est establecido, el pin SCL se baja y el contenido de los datos de bit de reconocimiento se presentan en el pin SDA. Si el usuario desea gene-rar un Reconoce, entonces el bit ACKDT debe ser limpiado. Si no, el usuario debe establecer el bit de ACKDT antes de iniciar una secuencia de Reconocimiento. La velocidad de transmisin de Gen-rador a continuacin, cuenta de perodo de transicin de un (TBRG) y el pin SCL es de-afirm (elevado). Cuando el pin SCL es muestreado altas (arbitraje del reloj), la tasa de baudios Ator ge-cuenta para TBRG. El pin SCL es jalada bajo. Si-guientes esto, el bit ACKEN se borra automticamente, el generador de velocidad de transmisin se apaga y el mdulo MSSP luego entra en modo de reposo (Figura 15-23).
04/15/13 ESTADO
detener
el
cronmetro
Un bit de parada se afirma en el pin SDA al final de una recepcin / transmisin mediante el establecimiento de la secuencia de parada bit de habilitacin, PEN (SSPCON2 <2>). Al final de un mit receive/trans- la lnea SCL se mantiene baja despus de que el flanco de bajada del reloj novena. Cuando el bit PEN est establecido, el maestro har valer la lnea SDA bajo. Cuando la lnea SDA es muestreado bajo, el generador de baud rate es recargado y cuenta hasta 0. Cuando los tiempos de velocidad de transmisin del generador fuera, el pin SCL sern llevados alto, y un TBRG (velocidad de transmisin generador vuelco count) ms tarde, el pin SDA ser de-afirm. Cuando el pin SDA es muestreado alta mientras SCL es alta, el bit P (SSPSTAT <4>) se establece. A TBRG ms tarde, el bit PEN se borra y el poco SSPIF se establece (Figura 15-24).
15.4.13.1 WCOL
Marcar
Estado
15.4.12.1 WCOL
Marcar
Estado
Yof el usuario escribe el SSPBUF cuando una secuencia Acknowledge est en progreso, entonces WCOL se establece y las tiendas de campaa con-de la memoria intermedia no se han modificado (la escritura no se produce).
Yof el usuario escribe el SSPBUF cuando una secuencia de parada est en curso, el bit WCOL se establece y las tiendas de campaa con-de la memoria intermedia no se han modificado (la escritura no se produce).
ACKEN borra FIGURA 15-23: RECONOCE DE FORMA DE ONDA DE SECUENCIA AGRADECIMIENTOSsecuencia e inicia aqu, escribir a SSPCON2 ACKEN = 1, 0 = ACKDT TBRG TBRG SDLa DACK 0
automticamente
SCL
89
SSPIF Cleared en software
Set SSPIF al final de recibir Nota:TBRG = una velocidad de transmisin generador

perodo.
Cleared en Set software SSPIF al final
of Reconocer secuencia
FIGURA 15-24: condicin de parada de recibir o transmitir MODO

Write a SSPCON2 Set PEN Faborde de lling 9th reloj TBRG SCL SCL = 1 para TBRG, seguido de SDA = 1 para TBRG unespus de SDA muestreo alta. Bit P (SSPSTAT <4>) se establece. PEBit N (SSPCON2 <2>) se borra hardware y el bit se establece SSPIF
SDA
ACK
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TBRG P TBRG TBRG SCL trajo alta despus de TBRG SDA afirm baja antes de flanco ascendente del reloj para configurar la condicin de STOP.
Nota:TBRG = una velocidad de transmisin generador perodo.
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15.4.14 FUNCIONAMIENTO DEL SUEO
Blancoile en el modo SLEEP, el mdulo I2C puede recibir direcciones o datos, y cuando un partido de direccin o transferencia de bytes completa ocurre, el procesador despertar del sueo (si la alarma est activada MSSP).
04/15/17 MULTI-MASTER DE COMUNICACIN, COLISIN BUS, BUS Y ARBITRAJE

Multi-Masapoyo ter modo se consigue mediante bus arbitraje. Cuando el maestro emite de direcciones / datos los bits en el pasador de SDA, el arbitraje se lleva a cabo cuando el maestro enva un '1 'en la SDA, dejando flotador SDA alta y otro maestro afirma un '0'. Cuando el pin SCL flota alta, los datos deben ser estables. Si los datos esperados en SDA es un '1 'y los datos muestreados en el pin SDA = '0', entonces una colisin del autobs ha tenido lugar. El seor pondr al la colisin del autobs Interrupt Flag BCLIF y restablecer el I2C Port al estado IDLE (Figura 15-25). Yotransmisin fa estaba en marcha cuando la colisin del autobs ocurrido, la transmisin se detiene, la bandera BF est desactivada, la SDA y SCL son lneas de-afirm, y la SSPBUF se puede escribir. Cuando el usuario de servicios de la colisin del autobs de rutina de interrupcin de servicio, y si el Bus I2C es gratuito, el usuario puede reanudar la comunicacin por asserting una condicin START. Si el START, START repetida, STOP o Reconocer condicin estaba en marcha cuando se produjo la colisin del autobs, la condicin es abortada, la SDA y SCL son lneas de-afirm, y los bits de control respectivos en el registro SSPCON2 se borran. Cuando el usuario servi-cios de la colisin del autobs rutina de interrupcin de servicio, y si el bus I2C es gratuito, el usuario puede reanudar la comunicacin mediante la afirmacin de una condicin START. The maestro seguir vigilando la SDA y SCL pins. Si una condicin de detencin se produce, el bit SSPIF se establecer. Una escritura en el SSPBUF se iniciar la transmisin de datos en el primer bit de datos, independientemente del lugar en el transmisor dej cuando la colisin del autobs ocurrido. Yon Multi-Master modo, la generacin de interrupciones en la deteccin de condiciones de inicio y parada permite la determinacin de cuando el bus est libre. El control del bus I2C puede ser tomado cuando el bit P est situado en el SSPSTAT register, o el autobs est en reposo y los bits S y P se borran.
04/15/15 RESET
EFECTO
DE
UN
Un RESET desactiva el mdulo MSSP y termina la transferencia actual.
04/15/16 MODO MULTI-MASTER

Yon Multi-Master modo, la generacin de interrupciones en la deteccin de las condiciones de START y STOP permite determinar cuando el bus est libre. El STOP (P) y los bits de arranque (S) se borran de un RESET o cuando e mdulo MSSP est desactivado. El control del bus I2C mamy tener cuidado cuando el bit P (SSPSTAT <4>) se establece, o el bus est inactivo tanto con la S y P bits claras. Cuando el bus est ocupado, lo que permite la interrupcin SSP va a generar la alarma cuando la condicin de detencin se produce. Yon multi-maestro de operaciones, la lnea SDA deben ser monitoreados de arbitraje, para ver si el nivel de seal es el nivel de salida prevista. Esta comprobacin se realiza en hardware, con el resultado de colocar en el bit BCLIF. Thestados electrnicos en que el arbitraje se puede perder son los siguientes: Direccin de Transferencia Transferencia de datos Una condicin de arranque Una START repetida Estado Reconocer un Estado
FIGURA 15-25: TIEMPO BUS COLISIN DE TRANSMISIN Y RECONOCE

Datalgunos cambios mientras SCL =0 SDUna lnea de calado por otra fuente SDUn liberado por el maestro 2006 Microchip Technology Inc. Sample SDA. Mientras SCL es alta, los datos no coincide con lo que es impulsada por el maestro. Bus colisin se ha producido.
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PIC18FXX2
SDLa
SCL
BCLIF
Seautobs t colisin de interrupcin (BCLIF)
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PIC18FXX2
15.4.17.1 Bus colisin Durante una condicin de arranque
Durante una condicin de START, una colisin de bus si: un) O SDA SCL se muestrean baja al comienzo de la condicin de inicio (Figura 15-26). b) SCL es muestreado bajo antes de SDA se afirma bajo (Figura 15-27). Durante una condicin de START, tanto la SDA y SCL el pins son monitoreados. Yof el pin SDA es bajo, o el pin SCL es bajo, entonces, de las siguientes situaciones: La condicin de arranque se interrumpe, la bandera BCLIF se establece y el mdulo MSSP se restablece a su estado IDLE (Figura 15-26). La condicin de arranque comienza con la SDA y SCL pins de-afirm. Cuando el pin SDA es muestreado alto, el generador de baud rate es cargado desde SSPADD <6:00> y cuenta hasta 0. Si el pin SCL es muestreado bajo mientras SDA es alta, se produce una colisin del autobs, porque se supone que otro maestro est tratando de conducir un datos '1 'durante la condicin de arranque. Si la SDA pin es muestreado baja durante este recuento, el BRG se restablece y la lnea SDA se afirma temprana (Figura 15-28). Si, sin embargo, un '1 'se toman en el pin SDA, el pin SDA se afirma bajo al final de la cuenta BRG. El generador de velocidad en baudios se vuelve a cargar y cuenta hasta 0, y durante este tiempo, si los pines SCL se muestrean a '0 ', una colisin del autobs no se produce. Al final de la cuenta BRG, el pin SCL se afirma bajo. Nota: Thrazn e que la colisin del autobs no es un factor en una condicin de arranque es que no hay dos maestros de bus se puede afirmar una condicin de arranque en el mismo momento. Por lo tanto, un maestro siempre har valer SDA antes que el otro. Esta condicin no causa un accidente de autobs, ya que los dos seores se debe permitir que arbitrar la primera direccin siguiente al de la condicin de arranque. Si la direccin es la misma, el arbitraje se debe permitir que contine en la parte de datos, repetida START o STOP condiciones.
FIGURA 15-26: COLISIN EN BUS condicin de arranque (SDA SOLAMENTE)

SDA pasa a baja ante el bit SEN se establece. Establecer BCLIF, S bits y conjunto SSPIF porque SDA = 0, SCL = 1. SDA
SCL Set SEN, habilitar el inicio conditiosi n = 1 SDA, SCL = 1 SDUna baja muestreada antes ESTRELLAT Establecer BCLIF. Estado. S bit y SSPIF establecido por SDA = 0, SCL = 1. SSPIF y BCLIF se borran en software. S SEN borra automticamente debido a la colisin del autobs. SSP mdulo cero en estado IDLE.
SEN
BCLIF
SSPIF DS39564C-page162 2006 Microchip Technology Inc.
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SSPIF y BCLIF se borran en software.
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PIC18FXX2
FIGURA 15-27: COLISIN EN BUS condiciones de arranque (SCL = 0)
SDA = 0, SCL = 1
TBRG TBRG
SDA Establecer SEN, habilitar el inicio secuenciacine = 1 si SDA, SCL = 1
SCL
SEN
SCL = 0 antes de SDA = 0, bus se produce colisin. establecer BCLIF
BCLIF
SCL = 0 antes de BRG tiempo de espera, se produce la colisin de bus. Establecer BCLIF. '0 ' '0 '
Interrupcint se aclar en software '0 ' '0 '
S SSPIF
FIGURA 15-28: RESET BRG POR ARBITRAJE SDA durante la condicin de START
SDA = 0, SCL = 1 Estab lezca S Less de TBRG SDA SDUna calada por otro maestro. Cambiar BRG y afirmar SDA.
TBRG
Establecer SSPIF
SCL
S
SES
SCL calado despus de BRG Time-out
BCLIF
Set SEN, habilitar el inicio secuenciacine = 1 si SDA, SCL = 1
'0'
SSPIF SDA = 0, SCL = 1 Establecer SSPIF Interrupts despejado en software
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PIC18FXX2
15.4.17.2 Bus colisin durante una repetida La condicin de arranque
Durante una condicin de START repetida, una colisin de bus si: un) Un nivel bajo un muestreo de SDA SCL cuando pasa de nivel bajo a nivel alto. b) SCL SDA pasa a nivel bajo antes se afirma bajo, lo que indica que otro maestro est tratando de transmitir datos a '1 '. When el usuario de-afirma SDA y el pasador se dej flotar alto, el BRG se carga con SSPADD <6:00> y cuenta hasta 0. El pin SCL es entonces de-afirm, y cuando muestra altos, el pin SDA es muestreado. Yof SDA es bajo, una colisin de bus se ha producido (es decir, otro maestro est tratando de transmitir datos a '0 ', la Figura 15-29). Si SDA es muestreado alto, el BRG es recarga y comienza el conteo. Si SDA va de mayor a menor antes de los tiempos BRG fuera, no colisin de bus se debe a que no hay dos maestros pueden afirmar SDA exactamente al mismo tiempo. Yof SCL va de mayor a menor antes de los tiempos fuera y BRG SDA no ha sido asumido previamente, se produce una colisin de bus. En este caso, otro maestro est tratando de transmitir datos de un '1 'en la condicin de arranque repetido, Figura 15-30. Si, al final de la BRG de tiempo de espera tanto SCL y SDA son todava altas, el pin SDA es llevado a bajo y el BRG es recargado y comienza el conteo. Al final del recuento, independientemente de la condicin de la pin SCL, el pin SCL es llevado a bajo y la condicin de arranque repetido es completa.
FIGURA 15-29: colisin del autobs durante una condicin de START repetida (caso 1)
SDA
SCL Sample SDA SCL cuando se va alto. Yof SDA = 0, establezca BCLIF y liberacin SDA y SCL. RSEN BCLIF Cleared en software '0' '0'
S SSPIF
FIGURA 15-30: COLISIN EN BUS condicin de arranque repetido (caso 2)

TBRG TBRG SDA SCL BCLIF SCL goes bajas antes de SDA, Establecer BCLIF. Release SDA y SCL.
RSEN S '0 ' SSPIF
Interrumpir despejado en software
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PIC18FXX2
15.4.17.3 Bus colisin durante una condicin de parada
Bus colisin se produce durante una condicin de STOP si: un) Despus de que el pin SDA ha sido de-afirm y dej flotar alta, SDA es muestreado bajo despus de la BRG ha caducado. b) Despus de que el pin SCL es de-afirm, SCL es muestreado bajo antes de SDA pasa a nivel alto. Thcondicin de parada de emergencia comienza con SDA afirm baja. Cuando SDA es muestreado bajo, el pin SCL se le permite flotar. Cuando el pasador se muestrea alta (arbitraje del reloj), el generador de baud rate es cargado con SSPADD <6:00> y cuenta hasta 0. Despus de los tiempos BRG fuera, SDA es muestreado. Si SDA es muestreado bajo, una colisin de bus se ha producido. Esto se debe a otro maestro de intentar conducir una datos '0 '(Figura 15-31). Si el pin SCL es muestreado bajo antes de SDA se le permite flotar alta, se produce una colisin de bus. Este es otro caso de otro maestro de intentar conducir un dato '0 '(Figura 15-32).
FIGURA 15-31: colisin del autobs durante una condicin de STOP (caso 1)
TBRG TBRG TBRG
SDA SDUn afirm bajo SCL PEN BCLIF P SSPIF '0' '0' SDA la baja despus de que la muestra TBRG, Set BCLIF
FIGURA 15-32: colisin del autobs durante una condicin de STOP (caso 2)
TBRG TBRG TBRG
SDA Lassert SDA SCL pasa a baja antes de SDA pasa a nivel alto Set BCLIF
SCL PEN BCLIF P SSPIF
'0 ' '0'
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PIC18FXX2
NOTAS:
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PIC18FXX2
160.0 DIRECCIONABLE SNCRONO UNIVERSAL ASYNCHRONOUS TRANSMISOR RECEPTOR (USART)
The universal asncrono sncrono receptor transmisor (USART) mdulo es uno de los dos seriales mdulos E / S. (USART tambin se conoce como una serie realizar comunicaciones Interface o SCI.) El USART puede ser con-figurado como un sistema asncrono dplex completo que puede comunicarse con los dispositivos perifricos, tales como CRT termi-nales y las computadoras personales, o puede ser configurado como un sistema sncrono medio-duplex que puede comunicarse con los dispositivos perifricos, tales como A / D o D / A circuitos integrados, EEPROM de serie, etc The USART se puede configurar en los siguientes modos: Asncrono (full-duplex) Sincrnico - Master (half-duplex) Sincrnico - Slave (half-duplex) Para configurar los pins RC6/TX/CK y RC7/RX/DT como el Transmisor Universal Synchronous Receptor Asncrono: bit SPEN (RCSTA <7>) debe estar configurado (= 1), bit TRISC <6> debe ser limpiado (= 0), y poco TRISC <7> se debe establecer (= 1). Registrarse 16-1 muestra el estado de transmisin y registro de control (TXSTA) y registro 16-2 muestra la recepcin de estado y control Register (RCSTA).
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PIC18FXX2
REGISTRO 16-1: TXSTA: TRANSMISIN DE ESTADO Y EL CONTROL DE REGISTRO
R/W-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 R-1 R/W-0 CSRC TX9 TXEN SYNC bit 7 bit 0 bit 7 CSRC:Reloj bit de seleccin de fuente Asncrono modo: No importa el modo sincrnico: 1= Modo maestro (reloj generado internamente desde BRG) 0= Modo esclavo (reloj de fuente externa) TX9: 9-bit Bit de habilitacin de transmisin 1= Selecciona el 9-bit de transmisin 0Selecciona = 8-bits de transmisin TXEN: Bit de habilitacin de transmisin 1= Transmitir habilitado 0= Transmitir deshabilitado Note: bit 4 SREN / CREN TXEN anula en modo SYNC. SYNC: Modo USART Select bit 1= Modo sncrono 0= Modo asncrono BRGH TRMT TX9D
bit 6
bit 5
bit 3 Naciones Unidasimplementado: Leer como '0 ' bit 2 BRGH: Bit High Rate Seleccione Baud Asncrono modo: 1= Velocidad alta 0= Velocidad baja Synchronous mode: Unused en este modo TRMT: Transmit Shift Register Bit de estado 1= TSR vaco 0= TSR completo TX9D: 9 bit de transmisin de datos Californian ser de direccin / datos poco o un bit de paridad. Leyenda: R = poco legible - N = Valor en POR W = bit Writable '1'Bit = se establece U = bit no implementado, ledo como '0 ' '0'Bit = se borra x Bit = se desconoce
bit 1
bit 0
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PIC18FXX2
REGISTRO 16-2: RCSTA: RECIBIR LA SITUACIN Y CONTROL DE REGISTRO
R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R-0-0 R Rx SPEN RX9 SREN CREN bit 7 bit 0 bit 7 Adden FERR OERR RX9D
SPEN: Serial Port Enable bit 1= Enabled puerto serie (configura RX / DT y TX / CK pines como pines del puerto serie) 0= Puerto serie desactivado RX9: 9-bit Recibir Bit de habilitacin 1= Selecciona el 9-bit recepcin 0= Selecciona 8-bit recepcin SREN: Single Recibir Bit de habilitacin Asncrono modo: No importa Synchronoumodo s - Master: 1= Activa solo reciben 0= Desactiva solo reciben Thibit s se borra despus de finalizada la recepcin. Synchronoumodo s Esclavo: Don 't cuidado CREN: Continua Recibir Bit de habilitacin Asncrono modo: 1= Activa el receptor 0= Deshabilita el receptor Synchronous mode: 1= Habilita la recepcin continua hasta permitir CREN bit se restablece (CREN anula SREN) 0= Desactiva la recepcin continua
bit 6
bit 5
bit 4
bit 3
LaDDEN: Atender Detectar Bit de habilitacin Modo asncrono 9-bit (RX9 = 1): 1= Habilita la deteccin de direcciones, permite interrumpir y carga del buffer de recepcin cuando RSR <8> en la posicin 0= Deshabilita la deteccin de direcciones, todos los bytes se reciben, y noveno bit se puede utilizar como bit de paridad bit 2 FERR: Framing bit de error 1Error = Framing (se puede actualizar mediante la lectura de RCREG registrarse y recibir byte vlido siguiente) 0= No framing error bit 1 OERR: Error de Overrun poco 1= Error de desbordamiento (se puede borrar en la limpieza CREN bits) 0= Sin error de desbordamiento RX9D:9th bits de datos recibidos This puede ser de direccin / datos bit o un bit de paridad, y debe ser calculado por firmware usuario. Leyenda: R = poco legible - N = Valor en POR
bit 0
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PIC18FXX2
16.1 USART Generador velocidad de baudios (BRG) de
EJEMPLOSe 16-1 muestra el clculo del error de velocidad de transmisin para las siguientes condiciones: FOSC = 16 MHz Velocidad de transmisin deseado = 9600 BRGH = 0 SYNC = 0 Yot puede ser ventajoso el uso de la alta velocidad de transmisin (BRGH = 1) incluso para los ms lentos relojes baudios. Esto es porque el FOSC / (16 (X + 1)) ecuacin puede reducir el error de velocidad en baudios en algunos casos. Writing un nuevo valor en el registro SPBRG hace que el temporizador de BRG para poner a cero (o eliminado). Esto asegura la BRG no espera a un desbordamiento del temporizador antes de producir nueva velocidad.
The BRG admite tanto el asncrona y sncrona modos de la USART. Es un dedicado 8-bit generador de velocidad en baudios. El registro SPBRG controla el perodo de un funcionamiento libre 8-bit de tiempo. En el modo asncrono, poco BRGH (TXSTA <2>) controla tambin la velocidad de transmisin. En el modo sncrono, poco BRGH se ignora. Tabla 16-1 muestra la frmula para el clculo de la velocidad de transmisin de USART modos diferentes, que slo se aplican en modo maestro (reloj interno). Darn la velocidad de transmisin deseada y Fosc, el ms cercano inte-ger valor del registro SPBRG se puede calcular utilizando la frmula de la Tabla 16-1. De esto, el error en la velocidad de transmisin se puede determinar.
16.1.1 TOMA MUESTRAS
DE
Thdatos electrnicos sobre el pasador RC7/RX/DT se muestrearon tres veces por mayora circuito de deteccin para determinar si un alto o un bajo nivel est presente en el pin RX.
EXAMPLIO 16-1: CLCULO DE ERROR VELOCIDAD DE TRANSMISIN

Velocidad de transmisin deseada Despejando X: X X X Tasa calculada Baud Error = FOSC / (64 (X + 1)) = ((FOSC / deseado Baud Rate) / 64) - 1 = ((16000000/9600) / 64) - 1 = [25,042] = 25 = = = 16000000 / (64 (25 + 1)) 9615
(Calculado Baud Rate - Tasa de baudios deseada) Velocidad de transmisin deseada = (9615 - 9600) / 9600 = 0,16%
TABLE 16-1: FORMULA VELOCIDAD DE TRANSMISIN

SYNC BRGH = 0 (baja velocidad) BRGH = 1 (alta velocidad) Baud Rate = Fosc / (16 (X +1)) N / A
(Asynchronous) Baud Rate = Fosc / (64 (X 0 +1)) (Synchronous) Velocidad en baudios = 1 Legend: X = valor en Fosc / (4(0 a+1)) SPBRG (X 255)
TABLE 16-2: REGISTROS RELACIONADOS CON GENERADOR DE BAUDIOS

Nombre TXSTA RCSTA Bit 7 CSRC SPEN Bit 6 TX9 RX9 Bit 5 TXEN SREN Bit 4 SYNC CREN Bit 3 Adden Bit 2 BRGH FERR Bit 1 TRMT OERR Bit 0 TX9D RX9D Virginialue en POR, BOR 0000 -010 0000-00x Virginialu e en todas las restaura 0000 -010 ciones 0000-00x Otros
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PIC18FXX2
SPBRG Velocidad de transmisin del generador Registrarse 0000 0000 0000 0000 Leyenda:x= Desconocido, - = no implementado, ledo como '0 '. Las casillas sombreadas no son utilizados por el BRG.
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PIC18FXX2
TABLE 16-3: TARIFAS baudios para el modo sncrono
VELO CIDAD DE TRAN SMISI 0.3 N 1.2 (Kbps) 2.4 9.6 190. 2 76,8 96 300 500 HIGH LOW VELO CIDAD DE TRAN SMISI 00. N 3 (Kbps) 10. 2 20. 4 9,6 19.2 76.8 96 300 500 LO VELO ALTO CIDAD W DE TRAN SMISI 0,3 N 10. (Kbps) 2 20. 4 9,6 19.2 76.8 96 300 500 HIGH LOW FOSC = 4 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA 9,62 103 +0.16 19.23 +0.16 51 76.92 +0.16 12 1000 +4.17 9 333.33 +11.11 2 500 0 1 1000-0 3,91 a 255 3,579545 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA 9.62 +0.23 92 19,04 -0.83 46 74,57 -2.90 11 99,43 +3.57 8 298.30 -0.57 2 447,44 1 -10.51 894,89 a 0 30.50-255 1 MHz SPBRG 32,768 kHz SPBRG % Valor ERROR KBAUD (decimal) 0.30 +1.14 26 1.17 -2.48 6 2.73 +13.78 2 8.20 -14.67 0 NA - NA - NA - NA - NA 80.20-0 00.03-255 FOSC = 16 MHz SPBRG % Valor KERROR BAUD (decimal) NA - NA - NA - NA 19,23 +0.16 207 76,92 +0.16 51 95,24 -0.79 41 307,70 +2.56 12 500 0 7 4000 a 0 15,63 a 255 10 MHz SPBRG % Valor KERROR BAUD (decimal) NA - NA - NA - NA 19,23 +0.16 129 75.76 -1.36 32 96.15 +0.16 25 312,50 +4.17 7 500 0 4 2500 a 0 9,77-255 7,15909 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA 9,62 185 +0.23 19,24 +0.23 92 77,82 +1.32 22 94,20 -1.88 18 298,35 -0.57 5 447.44 -10.51 3 1789.80 a 0 6,99-255 5,0688 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA 9,60 0 131 19.20 0 65 74,54 -2.94 16 97,48 +1.54 12 316,80 +5.60 3 422,40 -15.52 2 1267.20 a 0 4,95 a 255 FOSC = 40 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA - NA - NA 76,92 129 +0.16 96,15 103 +0.16 303,03 +1.01 32 500 0 19 10000 a 0 390.06-255 33 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA - NA - NA 77,10 +0.39 106 95,93 -0.07 85 294,64 -1.79 27 485,30 -2.94 16 8250 a 0 32.23-255 25 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA - NA - NA 77.16 +0.47 80 96,15 +0.16 64 297,62 -0.79 20 480,77 -3.85 12 6250 a 0 240.41-255 20 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA - NA - NA 76,92 +0.16 64 96,15 +0.16 51 294,12 -1.96 16 500 0 9 5000 a 0 190.53-255
% Valor ERROR KBAUD (decimal) NA 1.20 +0.16 207 2.40 +0.16 103 9,62 +0.16 25 19,23 +0.16 12 83,33 +8.51 2 83,33 -13.19 2 250 -16.67 0 NA 250-0 0,98-255
DS39564C pginas 173
PIC18FXX2
TABLE 16-4: TASAS DE BAUDIOS modo asncrono (BRGH = 0)
VELO CIDAD DE TRAN SMISI 00. N 3 (Kbps) 10. 2 20. 4 90. 6 190. 2 760. 8 96 300 VELO 500 CIDAD HIGH DE TRAN LOW SMISI 00. N 3 (Kbps) 10. 2 20. 4 90. 6 19,2 76,8 96 300 500 HIGH VELO CIDAD LOW DE TRAN SMISI 0,3 N 1,2 (Kbps) 2,4 9,6 19,2 76,8 96 300 500 HIGH LOW FOSC = 4 MHz SPBRG % Valor ERROR KBAUD (decimal) 0,30 -0.16 207 1.20 +1.67 51 2.40 +1.67 25 8.93 -6.99 6 20,83 +8.51 2 62,50 0 -18.62 NA - NA - NA 62,50 a 0 00.24-255 30.579545 MHz SPBRG % Valor ERROR KBAUD (decimal) 0,30 +0.23 185 1.19 -0.83 46 2.43 +1.32 22 9.32 -2.90 5 18,64 -2.90 2 55,93 0 -27.17 NA - NA - NA 55,93 a 0 00.22-255 15,63 a 0 00.06-255 1 MHz SPBRG 32,768 kHz SPBRG % Valor ERROR KBAUD (decimal) 0,26 -14.67 1 NA - NA - NA - NA - NA NA - NA - NA 0,51 a 0 00,002 a 255 NA NA -% Valor KERROR BAUD (decimal) 0,30 +0.16 51 1.20 +0.16 12 2.23 -6.99 6 7.81 -18.62 1 15,63 0 -18.62 NA - NA FOSC = 16 MHz SPBRG % Valor ERROR KBAUD (decimal) NA 1.20 +0.16 207 2.40 +0.16 103 9.62 +0.16 25 19,23 +0.16 12 83,33 +8.51 2 83,33 -13.19 2 250 0 -16.67 NA 250 a 0 0.98 Hasta 255 0.61-255 10 MHz SPBRG % Valor ERROR KBAUD (decimal) NA 1.20 +0.16 129 2.40 +0.16 64 9.77 +1.73 15 19,53 +1.73 7 78,13 1 +1.73 78,13 -18.62 1 156.25 -47.92 0 NA 156,25-0 70,15909 MHz SPBRG % Valor ERROR KBAUD (decimal) NA 1.20 +0.23 92 2.38 -0.83 46 9.32 -2.90 11 18,6-2.90 4 5 111,86 +45.65 0 NA - NA - NA 111,86-0 0.44 Hasta 255 -50.0688 MHz SPBRG % Valor ERROR KBAUD (decimal) NA 1.20 0 65 2.40 0 32 9.90 +3.13 7 19,80 +3.13 3 79,20 +3.13 0 NA - NA - NA 79,20 a 0 0,31 hasta 255 - FOSC = 40 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA 9.62 +0.16 64 18.94 -1.36 32 78.13 +1.73 7 89.29 -6.99 6 312.50 +4.17 1 625 0 +25.00 625-0 2.44 Hasta 255 2,01 a 255 33 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA 2,40 -0.07 214 9,55 53 -0.54 19.10 -0.54 26 73.66 -4.09 6 103.13 +7.42 4 257.81 -14.06 1 NA 515,63 a 0 - 25 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA 2,40 -0.15 162 9.53 -0.76 40 19.53 +1.73 19 78.13 +1.73 4 97.66 +1.73 3 NA - NA 390,63 a 0 10.53-255 10.22-255 -20 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA 2,40 +0.16 129 9.47 -1.36 32 19.53 +1.73 15 78,13 +1.73 3 104.17 +8.51 2 312.50 +4.17 0 NA 312.50 A 0 - -
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PIC18FXX2
TABLE 16-5: TASAS DE BAUDIOS modo asncrono (BRGH = 1)
BTAS A MXN (Kbps) 0.3 1.2 2.4 9.6 19,2 76,8 96 300 500 HIGH LOW VELO CIDAD DE TRAN SMISI 00. N 3 (Kbps) 10. 2 2,4 9,6 19.2 76.8 96 300 500 HIGH LOW VELO CIDAD DE TRAN SMISI 0,3 N 1,2 (Kbps) 2,4 9,6 19.2 76.8 96 300 500 HIGH LOW 55,93 a 0 0,22 a 255 FOSC = 4 MHz SPBRG % Valor ERROR KBAUD (decimal) NA 1,20 +0.16 207 2,40 +0.16 103 9,62 +0.16 25 19,23 +0.16 12 NA - NA - NA - NA 250 a 0 0,98-255 30.579545 MHz SPBRG % Valor ERROR KBAUD (decimal) NA 1,20 +0.23 185 2,41 +0.23 92 9,73 +1.32 22 18,64 -2.90 11 74,57 -2.90 2 111,86 +16.52 1 223,72 0 -25.43 NA 1 MHz SPBRG 32,768 kHz SPBRG % Valor ERROR KBAUD (decimal) 0.29 -2.48 6 1,02 -14.67 1 2.05 -14.67 0 NA - NA - NA - NA NA - NA 2,05-0 0.008 A 255 FOSC = 16 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA 9,62 103 +0.16 19,23 +0.16 51 76,92 +0.16 12 100 +4.17 9 333,33 +11.11 2 500 0 1 1000 a 0 3,91 a 255 10 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA 9,62 +0.16 64 18,94 -1.36 32 78,13 +1.73 7 89,29 -6.99 6 312,50 1 +4.17 625 0 +25.00 625-0 2,44 a 255 7,15909 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA 2.41 +0.23 185 9,52 -0.83 46 19.45 +1.32 22 74,57 -2.90 5 89,49 -6.78 4 447,44 0 +49.15 447,44 0 -10.51 447.44 A 0 1.75-255 10.24-255 5,0688 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA 2.40 0 131 9.60 0 32 18,64 -2.94 16 79,20 +3.13 3 105,60 +10.00 2 316,80 +5.60 0 NA 3160.80-0 FOSC = 40 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA - NA 19,23 +0.16 129 75,76 -1.36 32 96,15 +0.16 25 312,50 +4.17 7 500 0 4 2500 a 0 9.77 Hasta 255 33 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA 9,60 -0.07 214 19,28 106 +0.39 76,39 -0.54 26 98,21 +2.31 20 294,64 -1.79 6 515,63 +3.13 3 2062.50 a 0 8, 06 a 255 25 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA 9,59 162 -0.15 19,30 +0.47 80 78,13 +1.73 19 97,66 +1.73 15 312,50 +4.17 4 520,83 +4.17 2 1562.50 a 0 60.10-255 20 MHz SPBRG % Valor ERROR KBAUD (decimal) NA - NA - NA 9,62 129 +0.16 19,23 +0.16 64 78,13 +1.73 15 96,15 +0.16 12 312.50 +4.17 3 416.67 -16.67 2 1250 a 0 4.88 Hasta 255
% Valor ERROR KBAUD (decimal) 0.30 +0.16 207 1.20 +0.16 51 2,40 +0.16 25 8,93 -6.99 6 20.83 +8.51 2 62,50 0 -18.62 NA - NA - NA 62,50 a 0 00.24-255
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16.2 USART en modo asncrono
En este modo, el USART utiliza el estndar sin retorno a cero (NRZ) formato (un bit de START, ocho o nueve bits de datos y un bit de parada). El formato de datos ms comn es de 8-bits. Un chip dedicado de 8-bits velocidad de transmisin genera-dor puede ser utilizada para obtener velocidad de transmisin estndar de frecuencias del oscilador. El USART transmite y recibe el LSB primero. El USART transmisor y el receptor sean funcionalmente independientes, pero usan el mismo formato de datos y velocidad de transferencia. La velocidad de transmisin genera-dor produce un reloj, ya sea x16 o x64 de la tasa de desplazamiento de bits, dependiendo de poco BRGH (TXSTA <2>). La paridad no est soportado por el hardware, pero puede implementarse en software (y se almacena como el noveno bit de datos). Modo asncrono se detiene durante el sueo. Asynchronous se selecciona el modo de a poco claro SYNC (TXSTA <4>). The asncrono mdulo USART se compone de los siguientes elementos importantes: Generador de baudios Toma de muestras del circuito Transmisor Asncrono Receptor Asncrono 1. Flag poco TXIF (PIR1 <4>) se establece. Esta interrupcin se puede habilitar / deshabilitar estableciendo / borrar el bit de habilitacin TXIE (PIE1 <4>). Flag bit TXIF se establecer, con independencia del estado de permitir TXIE poco y no se pueden borrar en soft-ware. Se restablece slo cuando los nuevos datos se cargan en el registro TXREG. Mientras marcador de bits TXIF indic el STATUS del registro TXREG, otro poco, TRMT (TXSTA <1>), muestra el estado del registro TSR. Sta-tus TRMT bit es un bit de slo lectura, que se activa cuando el registro TSR est vaco. No lgica de interrupcin est ligada a este bit, por lo que el usuario tiene que consultar este bit con el fin de determinar si el registro TSR est vaco. Nota 1: The TSR registro no est asignado en la memoria de datos, por lo que no est disponible para el usuario. 2:Flag TXIF bit se establece cuando se active TXEN bits yos ajustado. To configurar una transmisin asncrona: Yonitialize el registro SPBRG para la velocidad de transmisin adecuada. Si la tasa de velocidad en baudios se desea alta, establezca el bit BRGH (Seccin 16.1). 2. Act vace el puerto serie asncrono en la limpieza de SYNC bits y el bit SPEN. 3. Si las interrupciones se desea, configure permitir TXIE poco. 4. Si 9-bit de transmisin se desea, configure transmitir bits TX9. Se puede utilizar como bit de direccin / datos. 5. Act vace la transmisin mediante el establecimiento de TXEN bits, que tambin fijar TXIF bit. 6. Yof 9-bit de transmisin se selecciona, el bit noveno se debe cargar en TX9D bit. 7. Load Los datos para el registro TXREG (aperturas de transmisin). Nota: TXIF no se borra inmediatamente despus de los datos de carga-cin en la TXREG bfer de transmisin. El bit de bandera pasa a ser vlido en el ciclo de instruccin siguiente a la instruccin de carga.
16.2.1 USART TRANSMISOR ASYNCHRONOUS

The transmisor USART diagrama de bloques se muestra en la Figura 16-1. El corazn del transmisor es la transmisin (de serie) Shift Register (TSR). El registro de desplazamiento obtiene sus datos a partir de la lectura / escritura de buffer de transmisin, TXREG. El registro TXREG se carga con datos en el software. El registro TSR no se carga hasta que el bit de parada se ha transmitido de la carga anterior. Tan pronto como el bit de parada se transmite, el TSR se carga con nuevos datos del registro TXREG (si est disponible). Una vez que el registro TXREG transfiere los datos en el registro TSR (se produce en uno TCY), el registro est vaco y TXREG
FIGURA 16-1: DIAGRAMA DE BLOQUES DE TRANSMISIN USART

Bus de Datos TXSI TXIE MSb LSb (8) Interrumpir 0 Pen tampn y Control TXREG Registro 8
TSR Registro TXEN Velocidad de transmisin C
RC6/TX/CK pin
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LK TRMT SPEN
Baud Generador de velocidad
TX9 TX9D
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FIGURA 16-2: transmisin asncrona
Write a TXREG BRG salida (Shift Clock) RC6/TX/CK (pin) TXIF bits (transmisin Reg Buffer. Bandera Vaca) Word 1 Transmit Shift Reg Word 1
START bit bit 0 bit 1 bit 7/8 Word 1
STPoco OP
TPoco RMT (Transmit Shift Reg. Bandera Vaca)
FIGURA 16-3: transmisin asncrona (espalda con espalda)

Write a TXREG BRG salida (Shift Clock) RC6/TX/CK (pin) TXIF poco (Enterrupt Reg. Flag) Word 1 Palabra 2
ESTRELL AT bit
bit 0 bit 1
bit 7/8 Word 1 Palabra 2
STPoco OP ESTRELLAT bit
bit 0
TRMT poco (Transmit Shift Reg. Bandera Vaca) Nota:
Word 1 Palabra 2 Transmit Shift Reg. Transmit Shift Reg.
Este diagrama de tiempos muestra dos transmisiones consecutivas.
TABLE 16-6: registros asociados a la transmisin asncrona

Nombr e Bit 7 Bit 6 PEIE / GIEL ADIF ADIE ADIP RX9 TX9 Value en Virginialue todas las en restaura POR, BOR ciones TMR0IE INT0IE RBIE TMR0IF INT0IF RBIF 0000 000X 0000 000U Otros RCIF TXIF SSPIF CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 RCIE RCIP SREN TXEN TXIE TXIP SSPIE CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000 SSPIP CCP1IP TMR2IP TMR1IP 0000 0000 0000 0000 FERR BRGH OERR TRMT RX9D TX9D 0000-00x 0000-00x 0000 0000 0000 0000 SYNC 0000 -010 0000 -010 0000 0000 0000 0000
INTCON GIE / GIEH (1) PIR1 PSPIF PIE1 IPR1 RCSTA TXREG TXSTA PSPIE(1) PSPIP(1) SPEN CSRC
CREN Adden
USART Transmitir Registro
SPBRG Velocidad de transmisin del generador Registrarse
Leyenda:x= Desconocido, - = no implementado lugares ledo como '0 '. Sombrad clulas no se utilizan para la transmisin asncrona. NoTE 1: Los bits PSPIF, PSPIE y PSPIP se reservar en las PIC18F2X2 dispositivos; siempre mantener estos bits clara.
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16.2.2 USART RECEPTOR ASYNCHRONOUS
Threceptor e diagrama de bloques se muestra en la Figura 16-4. Los datos se reciben en el pasador RC7/RX/DT y acciona el bloque de recuperacin de datos. El bloque de recuperacin de datos es en realidad una operacin de alta velocidad de la palanca de cambios en x16 veces la velocidad de transmisin, mientras que la palanca de cambios principal recibir serial opera-ates en la velocidad de bits o en FOSC. Este modo normalmente se utiliza en los sistemas de RS-232. To configurar asncrona: una recepcin
16.2.3 Configuracin del modo de 9-BIT CON DIRECCIN DETECTAR

Thimodo s normalmente se utilizan en los sistemas de RS-485. Para configurar una recepcin asncrona con direccin Detectar Activar: 1. Yonitialize el registro SPBRG para la velocidad de transmisin adecuada. Si la tasa de velocidad en baudios se requiere alta, establezca el bit BRGH. 2. Act vace el puerto serie asncrono borrando el bit SYNC y activando el bit SPEN. 3. Si las interrupciones son necesarias, establecer el bit RCEN y seleccione el nivel de prioridad deseado con el bit RCIP. 4. Establezca el bit RX9 habilitar 9-bit recepcin. 5. Establezca el bit Adden para permitir detectar la direccin. 6. Habilitar la recepcin poniendo el bit CREN. 7. The RCIF poco se establecer cuando la recepcin es com-pleta. La interrupcin ser reconocida si los bits GIE y RCIE se establecen. 8. Read RCSTA el registro para determinar si cualquier error durante la recepcin, as como leer datos de bit 9 (si es aplicable). 9. Leer RCREG para determinar si el dispositivo se est abordando. 10. Si algn error, desactive el bit CREN. 11. Si el dispositivo ha sido abordado, borrar el bit Adden para permitir que todos los datos recibidos en la memoria intermedia de recepcin e interrumpir la CPU.
1. Inicialice el registro SPBRG para la velocidad de transmisin adecuada. Si la tasa de velocidad en baudios se desea alta, establezca el bit BRGH (Seccin 16.1). 2. ENABLe el puerto serie asncrono en la limpieza de SYNC bits y el bit SPEN. 3. Si las interrupciones se desea, configure permitir RCIE poco. 4. Si 9-bit recepcin se desea, establezca el bit RX9. 5. Habilitar la recepcin poniendo CREN poco. 6. Flag RCIF bit se establece cuando la recepcin es com-pleta y una interrupcin se generar si RCIE enable bit se estableci. 7. Lea el registro RCSTA para obtener el noveno bit (si est habilitado) y determinar si cualquier error durante la recepcin. 8. Leer los datos de 8-bits recibidos por la lectura RCREG registrarse. 9. Si algn error, borrar el error en la limpieza de permitir CREN poco. 10. Si se utilizan interrupciones, asegrese de que el GIE y los bits PEIE en el registro INTCON (INTCON <07:06>) se establecen.
FIGURA 16-4: DIAGRAMA DE BLOQUE DE RECIBIR USART

CREN x64 Velocidad de transmisin CLK 64 o 16 OERR FERR
SPBRG
MSb STOP (8) 7
RSR Registro
LSb
1 0 START
BaGenerador de velocidad ud RX9 RC7/RX/DT Pen tampn y Control Datos Recupera cin
RX9DRCREG Registrarse
FIFO
SPEN
InterrupcintRCIF RCIE
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8 Bus de Datos
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FIGURA 16-5: RECEPCIN ASYNCHRONOUS
RX (pin) Rcv Shift Reg Rcv Reg Buffer Leer Rcv Reg Buffer RCREG RCIF (Interrupcint Flag) OERR poco CREN Nota: Thes un diagrama de tiempos muestra tres palabras que aparecen en la entrada RX. El RCREG (bfer de recepcin) se lee despus de la tercera palabra, haciendo que el OERR (sobrecostos) poco a ajustar. ESTRE LLAT bit0 blo bit1 bIT7 / 8 PARADA blo ESTRE LLAT bit0 blo bit7 / 8 STOP blo ESTRE LLAT blo bit7 / 8 STOP blo
Word 1 RCREG
Word 2 RCREG
TABLE 16-7: Registros asociadas con la recepcin ASYNCHRONOUS

Nombre INTCON PIR1 PIE1 IPR1 RCSTA RCREG TXSTA SPBRG Bit 7 GIE / GIEH PSPIF(1) PSPIE(1) PSPIP(1) SPEN CSRC Bit 6 PEIE / GIEL ADIF ADIE ADIP RX9 TX9 Bit 5 Bit 4 Bit 3 RBIE Bit 2 Bit 1 Bit 0 RBIF Virginialue en POR, BOR 0000 000X Virginialu e en todas las restaura 0000 000U ciones Otros 0000 0000 0000 0000 0000 0000 0000-00x 0000 0000 0000 -010 0000 0000
TMR0IE INT0IE RCIF RCIE RCIP SREN TXEN TXIF TXIE TXIP
TMR0IF INT0SI
SSPIF CCP1IF TMR2IF TMR1IF 0000 0000 SSPIE CCP1IE TMR2IE TMR1IE 0000 0000 SSPIP CCP1IP TMR2IP TMR1IP 0000 0000 FERR BRGH OERR TRMT RX9D TX9D 0000-00x 0000 0000 0000 -010 0000 0000
CREN Adden SYNC -
EE.UU.ARTE Recibir Registro Velocidad de transmisin del generador Registrarse
Leyenda:x= Desconocido, - = no implementado lugares ledo como '0 '. Sombrad clulas no se utilizan para la recepcin asncrona. NoTE 1: Los bits PSPIF, PSPIE y PSPIP se reservar en las PIC18F2X2 dispositivos; siempre mantener estos bits clara.
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16.3 USART sncrono maestro Modo
Yon Modo sncrono maestro, los datos se transmiten de una manera semi-dplex (es decir, la transmisin y la recepcin no se producen al mismo tiempo). Cuando la transmisin de datos, la recepcin se inhibe y viceversa. El modo sncrono se introduce mediante el establecimiento de SYNC bits (TXSTA <4>). Adems, el bit de habilitacin de SPEN (RCSTA <7>) se establece con el fin de configurar el RC6/TX/CK y RC7/RX/DT pins de E / S para CK (reloj) y lneas de DT (datos), respectivamente. El modo maestro indica que el procesador transmite el reloj maestro en la lnea de CK. El modo Master se introduce por el bit CSRC (TXSTA <7>). (PIE1<4>). Flag bit TXIF se establezca, independientemente del estado de habilitar TXIE bit, y no se pueden borrar en software. Se restablece slo cuando los nuevos datos se cargan en el registro TXREG. Mientras indicador de bits TXIF indica el estado del registro TXREG, otro TRMT bit (TXSTA <1>) muestra el estado del registro TSR. TRMT es un poco de slo lectura, que se activa cuando el TSR est vaco. No hay lgica interrumpen est ligada a este bit, por lo que el usuario tiene que consultar este bit con el fin de determinar si el registro TSR est vaco. El TSR no est asignado en la memoria de datos, por lo que no est disponible para el usuario. To configurar Maestro: 1. una transmisin sincrnica
16.3.1 USART SNCRONO MAESTRO DE TRANSMISIN

The transmisor USART diagrama de bloques se muestra en la Figura 16-1. El corazn del transmisor es la transmisin (de serie) Shift Register (TSR). El registro de desplazamiento obtiene los datos de la lectura / escritura de bfer de transmisin registrarse TXREG. El registro TXREG se carga con datos en el software. El registro TSR no se carga hasta el ltimo bit se ha transmitido de la carga anterior. Tan pronto como el ltimo bit es transmitido, el TSR se carga con nuevos datos de la TXREG (si est disponible). Una vez que el registro TXREG transfiere los datos en el registro TSR (se produce en uno tciclo), la TXREG est vaco y interrumpen poco TXIF (PIR1 <4>) se establece. La alarma se puede activar / desactivar configurando / borrado permitir TXIE poco
Yonitialize el registro SPBRG para la tasa de transmisin en baudios apropiada (Seccin 16.1). 2. Act vace el puerto serie sncrono maestro mediante el establecimiento de SYNC bits, SPEN y CSRC. 3. Si las interrupciones se desea, configure permitir TXIE poco. 4. Si 9-bit transmisin se desea, establezca el bit TX9. 5. Habilitar la transmisin mediante el establecimiento de TXEN poco. 6. Yof 9-bit de transmisin se selecciona, el bit noveno se debe cargar en TX9D bit. 7. Iniciar la transmisin mediante la carga de datos a la TXREG register. Nota: TXIF no se borra inmediatamente despus de los datos de carga-cin en la TXREG bfer de transmisin. El bit de bandera pasa a ser vlido en el ciclo de instruccin siguiente a la instruccin de carga.
TABLE 16-8: Registros asociados con la transmisin SNCRONO MAESTRO

Nombr e INTCON PIR1 PIE1 IPR1 RCSTA TXREG TXSTA SPBRG Bit 7 GIE / GIEH PSPIF(1) PSPIE(1) PSPIP(1) SPEN CSRC Bit 6 PEIE / GIEL ADIF ADIE ADIP RX9 TX9 Bit 5 Bit 4 Bit 3 RBIE SSPIF SSPIE SSPIP Bit 2 TMR0IF Bit 1 INT0IF Bit 0 RBIF TMR1IF Value en POR, BOR 0000 000X 0000 0000 0000 0000 0000 0000 0000-00x 0000 0000 SYNC BRGH TRMT TX9D 0000 -010 0000 0000 Virginialu e en todas las restaura 0000 000U ciones Otros 0000 0000 0000 0000 0000 0000 0000-00x 0000 0000 0000 -010 0000 0000
CCP1IF TMR2IF
CCP1IE TMR2IE TMR1IE CCP1IP TMR2IP TMR1IP FERR OERR RX9D
CREN Adden
USART Transmitir Registro Velocidad de transmisin del generador Registrarse
Leyenda:x= Desconocido, - = no implementado, ledo como '0 '. Sombrad clulas no se utilizan para la transmisin sncrona Maestro. Nota 1: Los bits PSPIF, PSPIE y PSPIP se reservar en las PIC18F2X2 dispositivos; siempre mantener estos
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bits clara.
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PIC18FXX2
FIGURA 16-6: transmisin sncrona
Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
RC7/RX/DT pen RC6/TX/CK pen Escribir a TXREG Reg TXIF bit (Interrupcint Flag)
TRMT TRMT poco
bit 0 bit 1 Word 1
bit 2
bit 7
bit 0 bit 1 bit 7 Word 2
Write Palabra1 Escribir Palabra2
TXEN bit Nota:
'1 ' Sync Modo maestro; SPBRG = '0 '. Transmisin continua de dos palabras de 8-bits.
'1 '
Figura 16-7: transmisin sincrnica (A TRAVS TXEN)

RC7/RX/DT pin RC6/TX/CK pin Escriturae para TXREG reg bit0bit1 bit 2 bit 6 bit7
TXIF poco
TRMT bit
TXEN poco
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PIC18FXX2
16.3.2 USART SNCRONO MAESTRO DE RECEPCIN
Once modo de sincronizacin est activada, la recepcin se habilita estableciendo el bit de habilitacin sea SREN (RCSTA <5>), o activar bit CREN (RCSTA <4>). Los datos se toman en el pin RC7/RX/DT en el borde descendente del reloj. Si el bit de habilitacin SREN est establecido, slo una palabra es recibida. Si enable bit CREN est establecido, la recepcin es continua hasta CREN se borra. Si ambos bits se establecen, entonces CREN tiene prioridad. To configurar sincrnico: una recepcin Maestro 4. Si las interrupciones se desea, configure permitir RCIE poco. 5. Si 9-bit recepcin se desea, establezca el bit RX9. 6. Si la recepcin solo se requiere establecer SREN poco. Para la recepcin continua, instale CREN poco. 7. Interrupcint bandera poco RCIF se establecer cuando la recepcin sea completa y una interrupcin se genera si el RCIE bit de habilitacin se estableci. 8. Read RCSTA el registro para obtener el noveno bit (si est habilitado) y determinar si cualquier error durante la recepcin. 9. Leer los datos de 8-bits recibidos por la lectura RCREG registrarse. 10. Si algn error, borrar el error en la limpieza CREN poco. 11. Si se utilizan interrupciones, asegrese de que el GIE y los bits PEIE en el registro INTCON (INTCON <07:06>) se establecen.
1. Inicialice el registro SPBRG para la tasa de transmisin en baudios apropiada (Seccin 16.1). 2. ENABLe el puerto serie sncrono maestro mediante el establecimiento de SYNC bits, SPEN y CSRC. 3. Asegrese de que los bits CREN y SREN son claras.
TABLE 16-9: registros asociados con la recepcin de SNCRONO MAESTRO

Nombr e INTCON PIR1 PIE1 IPR1 RCSTA RCREG TXSTA SPBRG Bit 7 GIE / GIEH PSPIF(1) PSPIE(1) PSPIP(1) SPEN RSEC Bit 6 PEIE / GIEL ADIF ADIE ADIP RX9 TX9 Bit 5 Bit 4 Bit 3 RBIE SSPIF SSPIE SSPIP Adden Virginialu Virginialue e en en todas las POR, BOR restaura TMR0IF INT0IF RBIF 0000 000X 0000 000U ciones Otros CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000 Bit 2 Bit 1 Bit 0 CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000 CCP1IP TMR2IP TMR1IP 0000 0000 0000 0000 FERR BRGH OERR TRMT RX9D TX9D 0000-00x 0000-00x 0000 0000 0000 0000 SYNC 0000 -010 0000 -010 0000 0000 0000 0000
TMR0IE INT0IE RCIF RCIE RCIP SREN TXEN TXIF TXIE TXIP CREN
USART Recibir Registro Velocidad de transmisin del generador Registrarse
Leyenda:x= Desconocido, - = no implementado, ledo como '0 '. Las celdas sombreadas no se utilizan para la Acogida maestro sncrono. Noe 1: The PSPIF, PSPIE y los bits estn reservados PSPIP en los PIC18F2X2 dispositivos; siempre mantener estos bits clara.
Figura 16-8: RECEPCIN SINCRNICO (MASTER MODE, SREN)

Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4
RC7/RX/DT pin RC6/TX/CK pin Write a poco SREN SREN bit CREN poco '0 '
bit0
bit1 Bit2 bit3 bit4 bit5 bit6 bit7
'0'
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RCIF poco
(Interrump e)
Leer RXREG Nota: TIming diagrama muestra el modo Sync Master con poco SREN = '1 'y poco BRGH = '0'.
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16.4 USART en modo sncrono esclavo
Synchronous modo esclavo difiere de la modalidad de maestro en el hecho de que el reloj de desplazamiento se suministra externamente en el pin RC6/TX/CK (en lugar de ser suministrada internamente en el modo maestro). Esto permite que el dispositivo para transferir y recibir datos, mientras que en el modo SLEEP. Modo esclavo se introduce por poco claro CSRC (TXSTA <7>). To configurar una transmisin sincrnica Esclavo: 1. Act vace el puerto serie sncrono esclavo de ajuste de bits de sincronizacin y SPEN y poco claro CSRC. 2. Borrar los bits CREN y SREN. 3. Si las interrupciones se desea, configure permitir TXIE poco. 4. Si 9-bit transmisin se desea, establezca el bit TX9. 5. Habilitar la transmisin poniendo el bit de habilitacin TXEN. 6. Yof 9-bit de transmisin se selecciona, el bit noveno se debe cargar en TX9D bit. 7. Iniciar la transmisin mediante la carga de datos a la TXREG register. 8. Yof utilizando alarmas, asegrese de que los GIE y PEIE bits en el registro INTCON (INTCON <07:06>) se establecen.
16.4.1 ESCLAVO USART SNCRONO TRANSMITIR

The Funcionamiento de la Maestra sncrona y modos de esclavo son idnticos, salvo en el caso del modo SLEEP. Si dos palabras se escriben en el TXREG y luego la DORMIR instruccin se ejecuta, ocurrir lo siguiente: un) La primera palabra de inmediato se trasladarn a la TSR registrar y transmitir. b) La segunda palabra permanecer en TXREG registro. c) TXIF Flag bit no se establecer. d) Cuando la primera palabra se ha desplazado fuera de TSR, e TXREG registro transferir la segunda palabra al TSR y TXIF marcador de bits ahora se establecer. e) Si TXIE enable bit est activado, la alarma se activar el chip de su sueo. Si la interrupcin global est habilitada, el programa saltar al vector de interrupcin.
TABLE 16-10: Registros asociados con la transmisin ESCLAVO SNCRONO

Nombre INTCON PIR1 PIE1 IPR1 RCSTA TXREG TXSTA SPBRG Bit 7 GIE / GIEH PSPIF(1) PSPIE(1) PSPIP(1) SPEN CSRC Bit 6 PEIE / GIEL ADIF ADIE ADIP RX9 TX9 Bit 5 Bit 4 Bit 3 RBIE SSPIF SSPIE SSPIP Virginialu Virginialue e en en todas las POR, BOR restaura TMR0IF INT0IF RBIF 0000 000X 0000 000U ciones Otros CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000 Bit 2 Bit 1 Bit 0 CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000 CCP1IP TMR2IP TMR1IP 0000 0000 0000 0000 FERR BRGH OERR TRMT RX9D TX9D 0000-00x 0000-00x 0000 0000 0000 0000 SYNC 0000 -010 0000 -010 0000 0000 0000 0000
CREN Adden
USART Transmitir Registro Velocidad de transmisin del generador Registrarse
Leyenda:x= Desconocido, - = no implementado, ledo como '0 '. Sombrad clulas no se utilizan para la transmisin sincrnica de esclavos. Nota 1: Los bits PSPIF, PSPIE y PSPIP se reservar en las PIC18F2X2 dispositivos; siempre mantener estos bits clara.
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16.4.2 USART RECEPCIN ESCLAVO SNCRONO
The Funcionamiento de los modos sincrnicos maestro y esclavo es idntico, salvo en el caso del modo SLEEP y SREN bits, lo que es un "no me importa" en modo esclavo. Yof recibir se habilita estableciendo CREN poco antes de la DORMIR instruccionescin, a continuacin, una palabra puede ser recibido durante el sueo. El completamente al recibir la palabra, el registro RSR transferir los datos al registro RCREG, y si el bit de habilitacin poco RCIE se establece, la interrupcin generada despertar el chip de su sueo. Si la interrupcin global est habilitada, el programa saltar al vector de interrupcin. To configurar una recepcin Esclavo sincrnico: 1. Act vace el puerto serie sncrono maestro mediante el establecimiento de los bits SYNC y SPEN y CSRC claro bit. 2. Si las interrupciones se desea, configure permitir RCIE poco. 3. Si 9-bit recepcin se desea, establezca el bit RX9. 4. Para activar la recepcin, ajuste permitir CREN poco. 5. Flag RCIF bit se establece cuando la recepcin es com-pleta. Una interrupcin se generar si RCIE enable bit se estableci. 6. Read RCSTA el registro para obtener el noveno bit (si est habilitado) y determinar si cualquier error durante la recepcin. 7. Leer los datos de 8-bits recibidos por la lectura RCREG registrarse. 8. Si unerror y se produjo, borrar el error en la limpieza CREN poco. 9. Yof utilizando alarmas, asegrese de que los GIE y PEIE bits en el registro INTCON (INTCON <07:06>) se establecen.
TABLE 16-11: registros asociados con la recepcin ESCLAVO SNCRONO

Name INTCON PIR1 PIE1 IPR1 RCSTA RCREG TXSTA SPBRG Bit 7 GIE / GIEH PSPIF(1) PSPIE(1) PSPIP(1) SPEN CSRC Bit 6 PEIE / GIEL ADIF ADIE ADIP RX9 TX9 Bit 5 Bit 4 Bit 3 RBIE SSPIF SSPIE SSPIP Adden Virginialu Virginialue e en en todas las POR, BOR restaura TMR0IF INT0IF RBSI 0000 000X 0000 000U ciones Otros CCP1IF TMR2IF TMR1IF 0000 0000 0000 0000 Bit 2 Bit 1 Bit 0 CCP1IE TMR2IE TMR1IE 0000 0000 0000 0000 CCP1IP TMR2IP TMR1IP 0000 0000 0000 0000 FERR BRGH OERR TRMT RX9D TX9D 0000-00x 0000-00x 0000 0000 0000 0000 SYNC 0000 -010 0000 -010 0000 0000 0000 0000
TMR0IE INT0IE RCIF RCIE RCIP SREN TXEN TXIF TXIE TXIP CREN
USART Recibir Registro Velocidad de transmisin del generador Registrarse
Leyenda:x= Desconocido, - = no implementado, ledo como '0 '. Sombrad clulas no se utilizan para la Acogida sncrono esclavo. Nota 1: Los bits PSPIF, PSPIE y PSPIP se reservar en las PIC18F2X2 dispositivos; siempre mantener estos bits clara.
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170.0 COMPATIBLE 10-bits de analgico a digital (A / D) MDULO
The analgica a digital (A / D) Mdulo convertidor dispone de cinco entradas para los dispositivos PIC18F2X2 y ocho para los PIC18F4X2 dispositivos. Este mdulo tiene la ADCON0 y ADCON1 definiciones de registro que son compatibles con el intermedio Un mdulo / D. The A / D permite la conversin de una seal de entrada analgica a un 10-bit correspondiente nmero digital. ThUn mdulo electrnico / D tiene cuatro registros. Estos registros son: A / D Alto Resultado Register (ADRESH) A / D Resultado Baja Register (ADRESL) A / D Control Register 0 (ADCON0) A / D Registro de Control 1 (ADCON1) The ADCON0 registro, figura en el registro 17-1, controla el funcionamiento del A / D del mdulo. El registro ADCON1, que se muestra en Register 17-2, configura las funciones de los pines del puerto.
REGISTRO 17-1: ADCON0 REGISTRO

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 ADCS1 ADCS0 CHS2 CHS1 CHS0 GO/ DONE ADON bit 7 bit 0 bit 7-6 ADCS1: ADCS0: Conversin A / D Reloj Select bits (bits de ADCON0 audaz)
ADCON1 <ADCS2> 0 0 0 0 1 1 1 1 ADCON0 <ADCS1: ADCS0> 00 01 10 11 00 01 10 11 Clock Conversin FOSC / 2 FOSC / 8 FOSC / 32 FRC (reloj derivado del oscilador interno A / D RC) FOSC / 4 FOSC / 16 FOSC / 64 FRC (reloj derivado del oscilador interno A / D RC)
bi5-3 t
CHS2: CHS0: Analog bits de seleccin de canal 000 = Canal 0 (AN0) 001 = Canal 1 (AN1) 010 = Canal 2, (AN2) 011 = Canal 3, (AN3) 100 = Canal 4, (AN4) 101 = Canal 5, (AN 5) 110 = Canal 6, (AN6) 111 = Canal 7, (AN7) Nota: The PIC18F2X2 dispositivos no implementar los 8 canales A / D, las selecciones no se han aplicado son reservados. No seleccione cualquier canal sin aplicarse.
bit 2
GO/ DONE: A /Conversin D Bit de estado Cuando ADON = 1: 1= Conversin A / D en curso (establecer este bit se inicia la conversin A / D, que se borra automticamente por hardware cuando la conversin A / D es completa) 0= A / D conversin no poco progreso en un No implementado: Leer como '0 ' bit 0 ADON: A / D En poco 1= A / D del mdulo convertidor est encendido 0= A / D del mdulo convertidor est apagado y no consume corriente de funcionamiento Leyenda:
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R = poco legible - N = Valor en POR W = bit Writable '1'Bit = se establece U = bit no implementado, ledo como '0 ' '0'Bit = se borra x Bit = se desconoce
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REGISTRO 17-2: ADCON1 REGISTRO
R / W-0 R/W-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 ADFM bit 7 bit 0 bit 7 ADFM:Un formato de Resultado / D Seleccione bit 1= Derecha justificada. La mayora de los Seis (6) de los bits significativos ADRESH se leen como '0 '. 0= Izquierda justificada. Por lo menos seis (6) los bits significativos de ADRESL se leen como '0 '. ADCS2: Conversin A / D Reloj Select bits (bits ADCON1 audaz) ADCON1 ADCON0 <ADCS2> <ADCS1:ADCS0>
0 0 0 0 1 1 1 1 00 01 10 11 00 01 10 11
ADCS2
PCFG3
PCFG2
PCFG1
PCFG0
bit 6
Reloj de conversin
FOSC / 2 FOSC / 8 FOSC / 32 FRC (reloj derivado del oscilador interno A / D RC) FOSC / 4 FOSC / 16 FOSC / 64 FRC (reloj derivado del oscilador interno A / D RC)
bi5-4 t bit 3-0
No implementado: Leer como '0 ' PCFG3: PCFG0: A / D Bits de configuracin del puerto de control
PCFG <03:00 > 0000 0001 0010 0011 0100 0101 011x 1000 1001 1010 1011 1100 1101 1110 1111 AN7 L a L a D D D D D L a D D D D D D D AN6 L a L a D D D D D L a D D D D D D D AN5 L a L a D D D D D L a L a L a L a D D D D AN4 L a L a L a L a D D D L a L a L a L a L a D D D AN3 L a VREF+ L a VREF+ L a VREF+ D VREF+ L a VREF+ VREF+ VREF+ VREF+ D VREF+ AN2 L a L a L a L a D D D VREFL a L a VREFVREFVREFD VREFAN1 L a L a L a L a L a L a D L a L a L a L a L a L a D D AN0 L a L a L a L a L a L a D L a L a L a L a L a L a L a L a VREF+ VDD AN3 VDD AN3 VDD AN3 AN3 VDD AN3 AN3 AN3 AN3 VDD AN3 VREFVSS VSS VSS VSS VSS VSS AN2 VSS VSS AN2 AN2 AN2 VSS AN2 C/R 8/0 7/1 5/0 4/1 3/0 2/1 0/0 6/2 6/0 5/1 4/2 3/2 2/2 1/0 1/2
A = Entrada analgica D = Digital I / O C / R = n de canales de entrada analgica / # de A / D de referencias de tensin Leyenda: R = poco legible - N = Valor en POR Nota: W = bit Writable '1'Bit = se establece U = bit no implementado, ledo como '0 ' 'Bit 0 '= x se borra Bit = se desconoce
En cualquier reinicio del dispositivo, los pines del puerto que se multiplexan con funciones analgicas (ANX) se ven obligados a ser una entrada analgica.
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The tensin de referencia analgica es seleccionable por software para cualquiera de tensin de alimentacin positiva y negativa del dispositivo (VDD y VSS), o el nivel de tensin en la RA3/AN3 / VREF + pasador y el pasador RA2/AN2/VREF-. The convertidor A / D tiene una caracterstica nica de ser capaz de operar mientras el dispositivo est en el modo SLEEP. Para operar en el sueo, el A / D conversin reloj debe ser derivado del oscilador interno A / D's RC. The salida de la muestra y mantenimiento es la entrada en el convertidor, el cual genera el resultado a travs de aproximaciones sucesivas. El reinicio del aparato obliga a todos los registros a su estado RESET. Esto obliga al A / D del mdulo que se desactive y cualquier conversin es abortada. Each pin del puerto asociado con el convertidor A / D se puede configurar como una entrada analgica (RA3 tambin puede ser una tensin de referencia) o como digital I / O. The registros ADRESH y ADRESL contienen el resultado de la conversin A / D. Cuando el A / D conversin, el resultado se carga en los registros ADRESH / ADRESL, el bit GO / DONE (ADCON0 <2>) se borra, y A bit / D bandera de interrupcin, ADIF se establece. El diagrama de bloques del mdulo A / D se muestra en la Figura 17-1.
FIGURA 17-1: DIAGRAMA A / D BLOCK

CHS <2:00>
111 110 101 100 VAIN (Tensin de entrada) 10-bit Convertid or A / D PCFG <3:00> Enfermedad venreaD 011 010 001 000
AN7 * AN6 * AN5 * AN4 AN3 AN2 AN1 AN0
VREF+ Referencia Voltage VREFVSS * Estos canales slo se implementan en los PIC18F4X2 dispositivos.
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Thvalor de E que se encuentra en los registros ADRESH / ADRESL no se modifica para un restablecimiento de encendido. Los registros ADRESH / ADRESL contendr datos desconocidos despus de un Power-on Reset. After el mdulo A / D se ha configurado como se desee, el canal seleccionado debe ser adquirido antes de la conver-sin se inicia. Los canales de entrada analgica debe tener sus correspondientes bits de TRIS seleccionados como una entrada. Para determinar el tiempo de adquisicin, consulte la Seccin 17.1. Despus de este tiempo de adquisicin ha transcurrido, el A / D conversin se puede iniciar. Los siguientes pasos se deben seguir para realizar una conversin A / D: 1. Configure el A / D del mdulo: Configurar los pines analgicos, referencia y tensin de E / S digitales (ADCON1) Seleccione A / D del canal de entrada (ADCON0) Seleccione un reloj de conversin A / D (ADCON0) Encienda el mdulo A / D (ADCON0) 2. Configurar una alarma / D (si lo desea): Borrar bit ADIF Ajuste ADIE poco Ajuste GIE poco Ajuste PEIE poco 3. Esperar el tiempo de adquisicin requerido. 4. Iniciar la conversin: Bit Establecer GO / DONE (ADCON0) 5. Espere a que la conversin A / D para completar, mediante: Sondeo de la GO / DONE bit que desea borrar (Interrupcins desactivado) OR Esperar el A / D de interrupcin 6. Lea A / D Registros de Resultados (ADRESH / ADRESL); clADIF odo poco si es necesario. 7. For conversin siguiente, vaya al paso 1 o paso 2 segn sea necesario. El tiempo de conversin A / D por bit se define como TAD. Un mnimo de espera de 2 TAD se requiere antes de que comience la siguiente adquisicin.
17.1 A / D Requisitos de Adquisicin

Para que el convertidor A / D para satisfacer su precisin especificada, el condensador de carga de retencin (CHOLD) se debe permitir que cargue por completo para el nivel de tensin de entrada de canal. El modelo de entrada analgica se muestra en la Figura 17-2. La impedancia de la fuente (RS) y la impedancia de muestreo interruptor interno (RSS) afectan directamente el tiempo necesario para cargar el condensador CHOLD. El interruptor de muestreo (RSS) impedancia vara con la tensin del dispositivo (VDD). La impedancia de la fuente afecta a la compensacin de tensin en la entrada analgica (debido a la clavija de corriente de fuga). La impedancia mxima recomendada para analgico souECR es de 2,5 k . Despus de que el canal de entrada analgica es Selected (cambiado), esta adquisicin deber hacerse antes de la conversin se puede iniciar. Nota: When la conversin se ha iniciado, el condensador de retencin-cin se desconecta de la patilla de entrada.
FIGURA 17-2: MODELO DE ENTRADA ANALGICA

VD D VT = 0,6 V Rs ANx RIC 1k Muestreo Cambiar SSRSS
VAIN CPIN 5 pF
VT = 0,6 V
I FUGA 500 nA
CHOLD = 120
pF VSS
Leyenda: CPIN VT I FUGA SS RIC 2006 Microchip Technology Inc.
COLD
= Entrad a de capacit ancia =
Umbral de voltaje = Corriente de fuga en el pin debido a diversas uniones = Resistencia de interconexin = Interruptor de toma de muestras = Muestra / hold capacitancia (desde DS39564C pginas 193
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DAC)
6V 5V Enfermedad venreaD 4V 3V 2V
5678 9 10 11 Samplci n Switch (k )
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To calcular el tiempo de adquisicin mnimo, la Ecuacin 17 a 1 mayo usarse. Esta ecuacin supone que 1/2 LSb error se utiliza (1024 pasos para el A / D). La 1/ 2 LSb error es el error mximo permitido para el A / D to cumplir con la resolucin especificada.
EQUA R 17-1: TIEMPO

TLaCQ = =
LaCQUISITION
Tiempo de estabilizacin Amplificador + tiempo de retencin de carga Capacitor + Coeficiente de temperatura TAMP + TC + TCOFF
EQUA R 17-2: UN MNIMO / D TIEMPO DE CARGA

VHOLD = (VREF - (VREF/2048)) (1 - e (-Tc/CHOLD (RIC + RSS + RS))) o TC = - (120 pF) (1 k RSS + + RS) ln (1/2048)
EJEMPLOSe 17-1 muestra el clculo del tiempo de adquisicin mnimo requerido, Tacq. Este clculo se basa en el sistema de aplicacin siguientes suposiciones: CHOLD Rs Conversin de error VDD Temperatura VHOLD = = = = = 120 pF 20,5 k 1/2 LSb 5V Rss k = 7 50C (mxima de sistema.) 0V @ tiempo = 0
EXAMPLIO 17-1: CLCULO DEL TIEMPO MNIMO REQUERIDO DE ADQUISICIN

TACQ = TAMP + TC + TCOFF Temperatura coeficiente slo es necesaria para temperaturas> 25C. Tacq = 2 s + TC + [(Temp - 25C) (0,05 s /C)] TC =-CHOLD (RIC + RSS + RS) ln (1/2048) -120 pF (1 k K + 7 + 2,5 k ) Ln (0.0004883) -120 PF (10,5 k ) Ln (0.0004883) -1,26 s (-7.6246) 9,61 s TACQ = 2 s + 9.61 s + [(50C - 25C) (0,05 s /C)] 11,61 s + 1,25 s 12,86 s
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17.2 Seleccin del A / D Conversin Reloj
The A tiempo / D conversin por bit es definido como TAD. La conversin A / D requiere 12 por TAD de 10bit conversin. La fuente de la A / reloj de conversin D es ajustable por software. Las opciones posibles para siete TAD son: 2 TOSC 4 TOSC 8 TOSC 16 TOSC 32 TOSC 64 TOSC Internal A / D del mdulo oscilador RC (26 s) For corregir conversiones A / D, el reloj de conversin A / D (TAD) debe seleccionarse para asegurar un tiempo mnimo de 1,6 TAD s. Table 17-1 muestra las veces TAD resultantes derivados de las frecuencias de funcionamiento del dispositivo y la fuente de reloj A / D seleccionado.
17.3 Configuracin analgicos de puerto
de
pines
The ADCON1, TRISA y TRISE registra controlar el funcionamiento de los pines del puerto A / D. Los pines del puerto que se desea como entradas analgicas, deben tener su correspondiente TRIS conjunto de bits (entrada). Si el bit de TRIS est desactivada (salida), el nivel de salida digital (VOH o VOL) se convertir. The A / D operacin es independiente del estado de la CHS2: CHS0 bits y los bits de TRIS. Nota 1: When la lectura del registro del puerto, todos los pines con-figurado como canales de entrada analgica leer segn lo autorizado (un nivel bajo). Clavijas configuradas como entradas digitales se cambian una entrada analgica. Niveles analgica en una entrada digital configurada no afectar a la precisin de la conversin. 2:Analolos niveles g en cualquier pin que se define como una entrada digital (incluyendo la AN4: AN0 pins) puede causar que el buffer de entrada para con-sume actual que est fuera de especificacin del dispositivo.
TABLE 17-1: FRECUENCIAS TAD vs DISPOSITIVO DE FUNCIONAMIENTO

DC Fuente de reloj (TAD) Operacin 2 TOSC 4 TOSC 8 TOSC 16 TOSC 32 TOSC 64 TOSC RC ADCS2: ADCS0 000 100 001 101 010 110 011 Maximum Frecuencia del dispositivo PIC18FXX2 1,25 MHz 2,50 MHz 5.00 MHz 10,00 MHz 20,00 MHz 40,00 MHz PIC18LFXX2 666 kHz 1,33 MHz 2,67 MHz 5,33 MHz 10,67 MHz 21,33 MHz -
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17.4 conversiones A / D
Figure 17-3 muestra el funcionamiento del convertidor A / D despus del bit GO se ha establecido. Borrado de la GO / DONE poco durante una conversin se anular la actual conversin. El A / D par registro de resultado NO ser actualizado con la complet parcialmente una muestra de conversin A / D. Es decir, el ADRESH: registros ADRESL seguir conteniendo el valor de la ltima conversin completa (or el ltimo valor registrado en el ADRESH: ADRESL regis-tros). Despus de la conversin A / D se cancela, una espera TAD 2 es necesaria antes de la siguiente adquisicin se ha iniciado. Despus de esta espera TAD 2, la adquisicin en el canal seleccionado se inicia automticamente. El bit GO / DONE entonces se puede configurar para iniciar la conversin. Nota: El bit GO / DONE debera NOTbe encuentra en la misma instruccin que activa el A / D.
FIGURA 17-3: Conversin A / D CICLOS TAD

TCY - TAD TAD1 TAD2 TAD3 TAD4 TAD5 TAD6 TAD7 TAD8 b9 b8 b7 b6 b5 b4 b3 b2 TAD9 TAD10 TAD11 b1 b0 b0
Comienza la conversin Sosteniendo condensador se desconecta de la entrada analgica (tpicamente 100 ns) Set Go poco Siguiente P4: ADRESH / ADRESL se carga, se restablece el bit GO, ADIBit F est definida, condensador de mantenimiento est conectado a la entrada analgica.
17.4.1 RESULTADO REGISTROS
El ADRESH: ADRESL par de registro es la ubicacin en la que se carga el 10-bit A / D en el resultado de la finalizacin de la conversin A / D. Este par de registro es de 16-bits de ancho. El A / D del mdulo ofrece la flexibilidad de izquierda o derecha justificar el resultado de 10-bits en el registro de resultado de 16-bit. El A / D
Format poco Select (ADFM) controla esta justificacin. La Figura 17-4 muestra el funcionamiento de la A / D resultado justi-ficacin. Los bits adicionales se cargan con '0 's. Cuando un A / D resultado no se sobreponen a estas ubicaciones (A, D / desactivar), estos registros pueden utilizarse como dos de propsito general registros de 8 bits.
FIGURA 17-4: una justificacin RESULTADO A / D

10-bit Resultados ADFM = 1 ADFM = 0
7 0000 00
21070
70 7 6 5 0 0000 00 ADRESH ADRESL
ADRESH ADRESL
10-bit Resultados Rhode Islandght Justificado Izquierda Justified
10-bit Resultados
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17.5 Uso de la activacin CCP2
Lan la conversin A / D puede ser iniciado por el "gatillo evento especial" del mdulo CCP2. Esto requiere que el CCP2M3: CCP2M0 bits (CCP2CON <03:00>) ser programado como 1011 und que el mdulo A / D est habilitada (el bit se establece ADON). Cuando se produce el disparo, el bit GO / DONE se ajustar, a partir de la conversin A / D, y el Timer1 (o timer3) contador se pone a cero. Timer1 (o timer3) se pone a repetir automticamente el A / D perodo de adquisicin de software con una sobrecarga mnima (mOving ADRESH / ADRESL a la ubicacin deseada). El canal de entrada analgica apropiado debe ser seleccionado y el mnimo de adquisicin hecho antes el "gatillo evento especial" establece el GO / DONE bits (se inicia una conversin). Yof A. / mdulo D no est habilitado (ADON est desactivada), el "gatillo evento especial" ser ignorado por el A / D del mdulo, pero an as se restablecer el Timer1 (o timer3) en sentido contrario
TABLE 17-2: RESUMEN DE A / D REGISTROS

Name INTCON PIR1 PIE1 Bit 7 GIE / GIEH PSPIF(1) PSPIE(1) PSPIP(1) Bit 6 PEIE / GIEL ADIF ADIE Bit 5 TMR0IE RCIF RCIE Bit 4 INT0IE TXIF TXIE TXIP EFEI EEIE EEIP Bit 3 RBIE SSPIF SSPIE SSPIP BCLIF BCLIE BCLIP Bit 2 TMR0IF CCP1IF CCP1IE CCP1IP LVDIF LVDIE LVDIP Bit 1 INT0IF TMR2IF TMR2IE TMR2IP TMR3IF TMR3IE TMR3IP Bit 0 RBIF TMR1IF TMR1IE TMR1IP CCP2IF CCP2IE CCP2IP Value en todas las restaura ciones 0000 000X 0000 000U Otros Value en POR, BOR 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 ---0 0000 ---0 0000 ---0 0000 ---0 0000 ---1 1111 ---1 0000 xxxx xxxx uuuu uuuu xxxx xxxx uuuu uuuu CHS1 RA4 GO / PCFG3 DONE PCFG2 RA3 RA2 RE2 LATE2 CHS0 PCFG1 RA1 RE1 LATE1 ADON PCFG0 RA0 RE0 LATE0 0000 00-0 0000 00-0 ---- 000 ---- 000 - 0x 0000 - 0u 0000 - 11 1111 - 11 1111 ---- 000 ---- Xxx ---- 000 ---- Uuu
Derechos ADIP RCIP de PIR2 propiedad PIE2 intelectual 1 Derechos de ADRESH Un resultado / D Registro propiedad ADRESL intelectual Un resultado / D Registro 2 ADCON0 ADCS1 ADCS0 CHS2 ADCON1 PORTA TRISLa PORTE LATE TRISE ADFM ADCS2 RA6 RA5 -
PORTA datos de registro de direccin
YoB OBF IBOV PSPMODE PORTE Bits de datos de direccin 0000 -111 0000 -111 F Leyenda:x = Desconocido, u = Sin cambios, - = no implementado, ledo como '0 '. Las casillas sombreadas no se utilizan para la conversin A / D. Noe 1: The PSPIF, PSPIE y los bits estn reservados PSPIP en los PIC18F2X2 dispositivos; siempre mantener estos bits clara.
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18.0 DETECCIN DE BAJA TENSIN
Yon muchas aplicaciones, la capacidad de determinar si la tensin del dispositivo (VDD) est por debajo de un nivel de tensin especificado es una caracterstica deseable. Una ventana de operacin para la aplicacin se pueden crear, donde la aplicacin de software puede hacer "tareas domsticas" antes de las salidas de los dispositivos de la gama de voltaje de operacin vlida. Esto se puede hacer usando el mdulo de deteccin de tensin baja. This mdulo es un conjunto de circuitos programables mediante software, donde puede ser un dispositivo de tensin de punto de disparo especificado. Cuando el voltaje del dispositivo se vuelve menor que el punto especificado, un indicador de interrupcin se establece. Si la interrupcin est habilitada, la ejecucin del programa se bifurcar a la direccin de vector interrumpen y el software puede entonces responder a la fuente de interrupcin. The baja tensin circuitos de deteccin est completamente bajo el control del software. Esto permite que la circuitera que se "apaga" por el software, lo que minimiza el consumo de corriente para el dispositivo. Figure 18-1 muestra una curva de aplicacin de voltaje posible (por lo general para las bateras). Con el tiempo, la tensin del dispositivo disminuye. Cuando la tensin del dispositivo es igual a tensin VA, la lgica LVD genera una interrupcin. Esto ocurre a TA tiempo. El software de aplicacin tiene entonces el tiempo, hasta que la tensin del dispositivo ya no es vlida en el rango de operacin, para apagar el sistema. Tensin VB punto es el mnimo especificacin vlida tensin de servicio. Esto ocurre en TB tiempo. La diferencia TB - TA es el tiempo total para el cierre.
FIGURA 18-1: TPICO DE VOLTAJE BAJO SOLICITUD DETECT
VLa VB Voltaje Leyenda: VA = LVD punto de disparo VB = mnimo de dispositivo vlido tensin de funcionamiento TA TB
Time
Thdiagrama de bloque electrnico para el mdulo LVD se muestra en la Figura 18-2. Un comparador utiliza un internamente generados tensin de referencia como punto de ajuste. Cuando la salida de retardo seleccionada de la tensin del dispositivo cruza el punto de consigna (es menor que), el bit se establece LVDIF. Eacnodo h en el divisor de resistencia representa un "punto de disparo" voltaje. El "punto de disparo" es el nivel de voltaje de alimentacin de tensin mnima a la que el dispositivo puede operar antes de que el mdulo LVD afirma una interrupcin. Cuando el
supltensin y es igual a la del punto de disparo, el voltaje extraida de la matriz de resistencia es igual a la tensin de referencia de 1,2 V interna generada por el mdulo de tensin de referencia. El comparador genera entonces una seal de interrupcin activando el bit LVDIF. Esta tensin es programable por software para cualquiera de los 16 valores (vase la Figura 18-2). El punto de disparo se selecciona programando el LVDL3: LVDL0 bits (LVDCON <03:00>).
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FIGURA 18-2: DETECCIN DE BAJA TENSIN (LVD) DIAGRAMA DE BLOQUES
VDD LVDIN LVD Control Registro
16 a 1 MUX
LVDIF
LVDES
Internally Generado Reference Tensin 1,2Tpico V
The LVD mdulo tiene una caracterstica adicional que permite al usuario suministrar la tensin de viaje para el mdulo de una fuente externa. Este modo se activa cuando los bits LVDL3: LVDL0 se establecen en 1111. En este estado, la entrada de com-rador est multiplexado de la clavija de entrada externa,
LVDIN (Figura 18-3). Esto da a los usuarios flexibilidad, ya que permite configurar la alarma de la baja tensin Detectar a ocurrir a cualquier voltaje en el rango de operacin vlido.
FIGURA 18-3: DETECCIN DE BAJA TENSIN (LVD) con el diagrama de bloque de entrada EXTERNA
VDD VDD LVD control Registro LVDIN Externally Generado 16 a 1 MUX LVDEN Trasgar Point +
LEnfermedad venrea
VxEN BODEN
ES BGAP
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ThVoltaje Bajo E Detectar Registro de control controla el funcionamiento de la circuitera de deteccin de baja tensin.
REGISTRO 18-1: LVDCON REGISTRO

U-0 U-0-0 R R/W-0 R/W-0 R/W-1 R/W-0 R/W-1 IRVST LVDEN LVDL3 bit 7 bit 0 bit 7-6 bit 5 No implementado: Leer como '0 ' IRVST: Internal Referencia bit Voltaje Flag Estable 1= Indica que la lgica de deteccin de baja tensin generar la bandera de interrupcin en el rango de tensin especificado 0= Indica que la lgica de deteccin de baja tensin no generar el indicador de interrupcin en el rango de tensin especificado y la interrupcin LVD no debe habilitarse LVDEN: Helow Voltaje Deteccin de alimentacin Bit de habilitacin 1= Activa LVD, LVD enciende circuito 0= Desactiva LVD, apaga circuito LVD LVDL3: LVDL0: Helow Tensin bits de lmite de deteccin 1111 = Entrada analgica externa se utiliza (entrada viene del pin LVDIN) 1110 = 4.5V - 4.77V 1101 = 4.2V - 4.45V 1100 = 4.0V - 4.24V 1011 = 3.8V - 4.03V 1010 = 3.6V - 3.82V 1001 = 3.5V - 3.71V 1000 = 3.3V - 3.50V 0111 = 3.0V - 3.18V 0110 = 2.8V - 2.97V 0101 = 2.7V - 2.86V 0100 = 2.5V - 2.65v 0011 = 2.4V - 2.54V 0010 = 2.2V - 2.33V 0001 = 2.0V - 2.12V 0000 = Reservado Nota: LVDL3: LVDL0 modos que representen un punto de disparo por debajo de la tensin de servicio vlido del dispositivo no se ponen a prueba. LVDL2 LVDL1 LVDL0
bit 4
bit 3-0
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18.2 Funcionamiento
Dependiendo de la fuente de alimentacin para el dispositivo de tensin, la tensin normalmente disminuye de forma relativamente lenta. Esto significa que el mdulo LVD no tiene por qu ser constantemente operativo. Para reducir los actuales requisitos, el circuito de LVD slo necesita ser activada por perodos cortos, donde se comprueba el voltaje. Despus de hacer el cheque, el mdulo LVD puede estar desactivado. Each tiempo que el mdulo LVD est activada, el circuito requiere un cierto tiempo para estabilizarse. Despus de que el circuito se ha estabilizado, todos los indicadores de estado pueden ser borrados. El mdulo indicar entonces el estado adecuado del sistema. Thpasos correos siguientes son necesarios para configurar el LVD mdulo: 1. Writo el valor a la LVDL3: LVDL0 bits (LVDCON registro), que selecciona el punto deseado viaje LVD. 2. Asegrese de que las interrupciones estn deshabilitadas LVD (el LVDIE bit se borra o el bit GIE se borra). 3. Act vace el mdulo LVD (el bit LVDEN en el registro LVDCON). 4. Espere a que el mdulo LVD se estabilice (el IRVST bit para convertirse en juego). 5. Borrar la bandera de interrupcin LVD, que puede tener falsamente convertido establecer hasta que el mdulo LVD se ha estabilizado (borrar el bit LVDIF). 6. Activar la alarma de LVD (establecer el LVDIE y la GIE bits). Figure 18-4 muestra las formas de onda tpicas que el LVD module puede ser utilizado para detectar.
FIGURE 18-4: BAJA TENSIN FORMAS DE ONDA DETECT

CaliforniaSE 1: LVDIF no se puede establecer
VDD VLVD LVDIF Act vace LVD Internally Generard ReferencEstable e TIVRST LVDIF despejado en software
CaliforniaSE 2: VDD VLVD LVDIF Act vace LVD Internally Generado ReferencEstable e TIVRST
LVDIF despejado en software LVDIF despejado en software, LVDIF queda establecido desde LVD condicin todava existe
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18.2.1 Tensin de referencia SET POINT
ThTensin de referencia e interno en el mdulo LVD puede ser usado por otros circuitos interna (la Programable Brown-out Reset). Si estos circuitos estn desactivados (menor consumo de corriente), el circuito de tensin de referencia requiere un tiempo para ser estable antes de una condicin de baja tensin puede detectarse de manera fiable. Este tiempo es invariante de la velocidad del reloj del sistema. El tiempo de arranque se especifica en el parmetro de especificacin elctrica 36. La bandera de interrupcin de tensin baja no se activar hasta que un voltaje de referencia estable se alcanza. Consulte la forma de onda de la figura 18-4.
18.3 Funcionamiento durante el sueo

When activada, el circuito de LVD sigue funcionando durante el sueo. Si la tensin del equipo cruza el punto de disparo, el bit LVDIF se establecer y el dispositivo despertar de su sueo. Ejecucin dispositivo continuar a partir de la direccin del vector de interrupcin si las interrupciones se han habilitado globalmente.
18.4 Efectos de un RESET

El reinicio del aparato obliga a todos los registros de su REINICIAR stcomi. Esto obliga al mdulo LVD que se desactive.
18.2.2 CONSUMO DE CORRIENTE

When el mdulo est habilitado, el valor del divisor de tensin LVD y estn habilitados y se consumen esttico actual. El divisor de voltaje se puede tomar de varios lugares de la matriz de resistencia. Consumo total de corriente, cuando est activada, se especifica en el parmetro de especificacin elctrica # D022B.
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NOTAS:
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190.0 CARACTERSTICAS ESPECIALES DE LA CPU
There varias caractersticas destinadas a maximizar el sistema de seguridad, minimizar los costes mediante la eliminacin de los componentes externos, proporcionan ahorro de energa Modos de operacin y proteccin de cdigo de oferta. Estos son: Seleccin de OSC RESET - Power-on Reset (POR) - Power-up Timer (PWRT) - Oscilador Start-up Timer (OST) - Brown-out Reset (BOR) Interrumpe Watchdog Timer (WDT) SLEEP Cdigo de Proteccin Lugares de identificacin In-Circuit Serial Programming All PIC18FXX2 dispositivos tienen un temporizador de vigilancia, que est permanentemente activada a travs de los bits de configuracin o software controlados. Se ejecuta fuera de su propio oscilador RC para mayor fiabilidad. Hay dos temporizadores que ofrecen necesaria retrasos en la puesta en marcha. Uno de ellos es el Oscilador Start-up Timer (OST), destinada a mantener el chip en RESET hasta que el oscilador de cristal es estable. El otro es el temporizador de encendido (PWRT), que proporciona un retardo fijo en el encendido nicamente, diseada para mantener la parte en RESET mientras el suministro de energa se estabiliza. Con estos dos tim-res on-chip, la mayora de las aplicaciones no necesitan circuitos de reset externo. Modo SLEEP est diseado para ofrecer una muy baja corriente al apagar el modo. El usuario puede despertar de su sueo a travs de RESET externo, contador de tiempo del perro guardin de despertador o por medio de una interrupcin. Varias opciones de oscilador tambin estn disponibles para permitir que la parte para adaptarse a la aplicacin. La opcin de oscilador RC ahorra el costo del sistema, mientras que la opcin de cristal LP ahorra energa. Un conjunto de bits de configuracin se utiliza para seleccionar las diversas opciones.
19.1 Bits configuracin
de
Thbits de correos de configuracin se pueden programar (leer como '0 '), o la izquierda no programado (que se lee '1'), para seleccionar diversas configuraciones de dispositivo. Estos bits se asignan a partir de 300000h de localizacin de memoria. Thelectrnico de usuario notar que 300000h direccin est ms all del espacio de usuario de la memoria de programa. De hecho, pertenece al espacio de memoria de configuracin (300000h 3FFFFFh), que slo se puede acceder utilizando la Tabla Lee y Escribe tabla. Programacin de los registros de configuracin se realiza de una manera similar a la programacin de la memoria flash (vase la Seccin 5.5.1). La nica diferencia es las Configuraciones de registros se escriben en un byte a la vez. La secuencia de eventos para registros de configuracin de programacin es la siguiente: 1. Load puntero cuadro con la direccin del registro de configuracin est escribiendo. 2. Escribe un byte nico mediante el TBLWT instruccin. 3. Set EEPGD para apuntar a la memoria del programa, establezca el bit CFGS para acceder a registros de configuracin y ajuste WREN para permitir byte escribe. 4. Deshabilitar las interrupciones. 5. Escribir 55h a EECON2. 6. Escribir AAh a EECON2. 7. Establezca el bit WR. Esto comenzar el ciclo de escritura. 8. CPU se detendr durante la duracin de la escritura (aproximadamente 2 ms con temporizador interno). 9. Ejecutar un NOP. 10. Vuelva a habilitar las interrupciones.
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TABLE 19-1: BITS configuracin y el ID de dispositivo
Nombre de archivo 300001h 300002h 300003h 300005h 300006h 300008h 300009h 30000Ah 30000Bh 30000Ch 30000Dh 3FFFFEh 3FFFFFh CONFIG1H CONFIG2L CONFIG2H CONFIG3H CONFIG4L CONFIG5L CONFIG5H CONFIG6L CONFIG6H CONFIG7L CONFIG7H Devid1 Devid2 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Default / Valor no programada
DebuG CPD WRTD DEV2 DEV10
CPB WRTub erculosi s EBTRB DEV1 DEV9
OSCSEN WRTC DEV0 Dev8
REV4 DEV7
BORV1 WDTPS2 CP3 WRT3 EBTR3 REV3 DEV6
FOSC2 BORV0 WDTPS1 LVP CP2 WRT2 EBTR2 REV2 DEV5
FOSC1 Boren WDTPS0 CP1 WRT1 EBTR1 REV1 DEV4
FOSC0 PWRTEN WDTEN CCP2MX STVREN CP0 WRT0 EBTR0 Rev0 DEV3
- 1- 111 ---- 1111 ---- 1111 ------- 1 1 -- 1-1 ---- 1111 11 --------- 1111 111-------- 1111 -1 -----(1)
0000 0100
Leyenda:x = Desconocido, u = Sin cambios, - = no implementado, q = Valor depende de la condicin. Sombrad clulas no estn implementadas, ledo como '0 '. NoTE 1: See Regstrese para 19-12 DEVID1 valores.
REGISTRO 19-1: CONFIGURACIN DEL REGISTRO 1 HIGH (CONFIG1H: byte de direccin 300001h)
U-0 U-0-0 R/P-1 U U-0 R/P-1 R/P-1 R/P-1 bit 7 bit 7-6 bit 5 No implementado: Leer como '0 ' OSCSEN: Sistema de oscilador de reloj conmutador Enable bit 1Oscilador = Sistema de reloj conmutador opcin est deshabilitada (oscilador principal fuente) 0Oscilador = Sistema de reloj opcin de interruptor est activado (conmutacin No implementado: Leer como '0 ' oscilador est habilitado) FOSC2: FOSC0: Bits de seleccin del oscilador 111 = RC oscilador w / OSC2 configurado como RA6 110 = HS oscilador con frecuencia PLL activado / Reloj = (4 x FOSC) 101 = CE oscilador w / OSC2 configurado como RA6 100 = CE oscilador w / OSC2 configurado como divisor por-4 reloj de salida 011 = RC oscilador 010 = HS oscilador 001 = Oscilador XT 000 LP = oscilador Leyenda: R = poco legible P = bit programable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado OSCSEN FOSC2 FOSC1 FOSC0 bit 0
bit 4-3 bit 2-0
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REGISTRO 19-2: Registro de Configuracin 2 BAJO (CONFIG2L: byte de direccin 300002h)
U-0-0 U U U-0-0 R/P-1 R/P-1 R/P-1 R/P-1 bit 7 bit 7-4 bit 3-2 No implementado: Leer como '0 ' BORV1: BORV0: Brown-restablecer los bits de tensin 11 = VBOR ajustado a 2,5 V 10 = VBOR ajustado a 2.7V 01 = VBOR ajustado a 4,2 V 00 = VBOR ajustado a 4,5 V bit 1 Boren: Brown Salida Restablecer Activar bit 1= Brown-out Cambiar habilitado 0= Brown-out Cambiar desactivado PWRTEN: Power-up Timer Enable bit 1= PWRT desactivado 0= Enabled PWRT Leyenda: R = poco legible P = bit programable U = bit no implementado, ledo - N = Valor cuando el dispositivo est programada como '0 cambios de estado programado u = Sin ' BORV1 BORV0 Boren PWRTEN bit 0
bit 0
REGISTRO 19-3: Registro de Configuracin 2 HIGH (CONFIG2H: byte de direccin 300003h)

U-0-0 U U U-0-0 R/P-1 R/P-1 R/P-1 R/P-1 bit 7 bit 0 bit 7-4 bit 3-1 No implementado: Leer como '0 ' WDTPS2: WDTPS0: Watchdog Temporizador Postscale bits de seleccin 111 = 1:128 110 = 1:64 101 = 1:32 100 = 1:16 011 = 1:8 010 = 1:4 001 = 1:2 000 = 1:1 WDTES: WATCTimer hdog Bit de habilitacin 1WDT = habilitado 0WDT = desactivado (control se coloca en el bit SWDTEN) Leyenda: R = poco legible P = bit programable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado WDTPS2 WDTPS1 WDTPS0 WDTES
bit 0
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REGISTRO 19-4: CONFIGURACIN DE REGISTRO 3 HIGH (CONFIG3H: byte de direccin 300005h)
U-0-0 U U U-0-0-0 U U U-0-0 R/P-1 bit 7 bit 0 bit 7-1 bit 0 No implementado: Leer como '0 ' CCP2MX: CCP2 poco Mux 1= CCP2 de entrada / salida se multiplexa con RC1 0= CCP2 de entrada / salida se multiplexa con RB3 Leyenda: R = poco legible P = bit programable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado CCP2MX
REGISTRO 19-5: CONFIGURACIN DE REGISTRO 4 BAJO (CONFIG4L: byte de direccin 300006h)

R/P-1 U-0-0 U U U-0-0-0 R/P-1 U R/P-1 BKBUG bit 7 bit 0 bit 7 DEBUG: BackgActivar bit todo el depurador 1Antecedentes depurador = desactivada. RB6 y RB7 se configura como propsito general de E / S pins. 0= Fondo depurador habilitado. RB6 y RB7 se dedican a la depuracin en circuito. No implementado: Leer como '0 ' LVP: Helow Tensin ICSP Bit de habilitacin 1ICSP = Baja Tensin habilitado 0= ICSP baja tensin deshabilitado bit 1 bit 0 No implementado: Leer como '0 ' STVREN: Stack completo / subdesbordamiento Restablecer Activar bit 1= Stack completo / subdesbordamiento causar REINICIO 0= Stack completo / subdesbordamiento no causar REINICIO Leyenda: R = C = poco legible poco borrable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado LVP STVREN
bi6-3 t bit 2
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REGISTRO 19-6: Registro de Configuracin 5 BAJO (CONFIG5L: byte de direccin 300008h)
U-0-0 U U U-0-0 R/C-1 R/C-1 R/C-1 R/C-1 bit 7 bit 0 bit 7-4 bit 3 No implementado: Leer como '0 ' CP3: Cdigo de Proteccin poco(1) 1Bloque 3 = no (006000-007FFFh) protegido con el cdigo 0= Bloque 3 (006000-007FFFh) protegido con el cdigo CP2: Cdigo de Proteccin poco(1) 1Bloque 2 = no (004000-005FFFh) protegido con el cdigo 0= Bloque 2 (004000-005FFFh) protegido con el cdigo CP1: Cdigo de Proteccin poco 1Bloque 1 = no (002000-003FFFh) protegido con el cdigo 0= Bloque 1 (002000-003FFFh) protegido con el cdigo CP0: Cdigo de Proteccin poco 1Bloque 0 = no (000200-001FFFh) protegido con el cdigo 0= Bloque 0 (000200-001FFFh) protegido con el cdigo Nota 1: Sin aplicarse en PIC18FX42 dispositivos, mantener este bit. Leyenda: R = C = poco legible poco borrable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado CP3(1) CP2(1) CP1 CP0
bit 2
bit 1
bit 0
REGISTRO 19-7: CONFIGURACIN DE REGISTRO 5 HIGH (CONFIG5H: byte de direccin 300009h)

R/C-1 R/C-1 U-0 U-0 U-0 U-0 U-0 U-0 CPD CPB bit 7 bit 0 bit 7 CPD: Cdigo de datos EEPROM Proteccin poco 1= Data EEPROM no protegido con el cdigo 0= Data EEPROM cdigo protegido CPB: Arranque Bloque de cdigo poco Proteccin 1= Bloqueo de arranque (000000-0001FFh) no protegido con el cdigo 0= Bloqueo de arranque (000000-0001FFh) protegido con el cdigo No implementado: Leer como '0 ' Leyenda: R = C = poco legible poco borrable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado -
bit 6
bit 5-0
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REGISTRO 19-8: CONFIGURACIN DE REGISTRO 6 BAJO (CONFIG6L: BYTE DIRECCIN 30000Ah)
U-0-0 U U U-0-0 R/C-1 R/C-1 R/C-1 R/C-1 bit 7 bit 0 bit 7-4 bit 3 No implementado: Leer como '0 ' WRT3: Writo poco Proteccin(1) 1Block = 3 (006000-007FFFh) no protegido contra escritura 0Block = 3 (006000-007FFFh) protegido contra escritura WRT2: Writo poco Proteccin(1) 1= Bloque 2 (004000-005FFFh) no protegido contra escritura 0= Bloque 2 (004000-005FFFh) protegido contra escritura WRT1: Writo poco Proteccin 1= Bloque 1 (002000-003FFFh) no protegido contra escritura 0= Bloque 1 (002000-003FFFh) protegido contra escritura bit 0 WRT0: Writo poco Proteccin 1= Bloque 0 (000200h-001FFFh) no protegido contra escritura 0= Bloque 0 (000200h-001FFFh) protegido contra escritura Nota 1: Sin aplicarse en PIC18FX42 dispositivos, mantener este bit. Leyenda: R = C = poco legible poco borrable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado WRT3(1) WRT2(1) WRT1 WRT0
bit 2
bit 1
REGISTRO 19-9: CONFIGURACIN DE REGISTRO 6 HIGH (CONFIG6H: DIRECCIN BYTE 30000Bh)

R/C-1 R/C-1 C-1 U U-0-0-0 U U U-0-0 WRTD WRTB WRTC bit 7 bit 0 bit 7 WRTD: Datos EEPROM Escribir poco Proteccin 1= Data EEPROM no protegido contra escritura 0= Data EEPROM protegida contra escritura WRTB: Abucheot Bloquear Escribir poco Proteccin 1= Bloqueo de arranque (000000-0001FFh) no protegido contra escritura 0Block = Boot (000000-0001FFh) protegido contra escritura WRTC: Registro de Configuracin Escribir poco Proteccin 1= Registros de configuracin (300000-3000FFh) no protegido contra escritura 0= Registros de configuracin (300000-3000FFh) protegido contra escritura Nota: Thibit s es de slo lectura, y no se puede cambiar en el No implementado: Leer como '0 ' -
bit 6
bit 5
modo de usuario. bit 4-0 Leyenda:
R = C = poco legible poco borrable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado
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REGISTRO 19-10: CONFIGURACIN DE REGISTRO 7 BAJO (CONFIG7L: BYTE DIRECCIN 30000Ch)
U-0-0 U U U-0-0 R/C-1 R/C-1 R/C-1 R/C-1 bit 7 bit 0 bit 7-4 bit 3 No implementado: Leer como '0 ' EBTR3: Table Lea poco Proteccin(1) 1Block = 3 (006000-007FFFh) no protegido de la Tabla Lee ejecutado en otros bloques 0Block = 3 (006000-007FFFh), protegida de la tabla Lee ejecutado en otros bloques EBTR2: Table Lea poco Proteccin(1) 1Block = 2 (004000-005FFFh) no protegido de la Tabla Lee ejecutado en otros bloques 0Block = 2 (004000-005FFFh), protegida de la tabla Lee ejecutado en otros bloques EBTR1: Table Lea poco Proteccin 1Bloquear = 1 (002000-003FFFh) no protegido de la Tabla Lee ejecutado en otros bloques 0= Bloque 1 (002000-003FFFh), protegida de la tabla Lee ejecutado en otros bloques EBTR0: Table Lea poco Proteccin 1= Bloque 0 (000200h-001FFFh) no protegido de la Tabla Lee ejecutado en otros bloques 0= Bloque 0 (000200h-001FFFh), protegida de la tabla Lee ejecutado en otros bloques Nota 1: Sin aplicarse en PIC18FX42 dispositivos, mantener este bit. Leyenda: R = C = poco legible poco borrable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado EBTR3(1) EBTR2(1) EBTR1 EBTR0
bit 2
bit 1
bit 0
REGISTRO 19-11: CONFIGURACIN DE REGISTRO DE ALTA 7 (CONFIG7H: DIRECCIN BYTE 30000Dh)

U-0-0 R/C-1 U U U-0-0-0 U U U-0-0 EBTRB bit 7 bit 0 bit 7 bit 6 No implementado: Leer como '0 ' EBTRB: AbucheoTabla t bloques de lectura poco Proteccin 1= Bloqueo de arranque (000000-0001FFh) no protegido de la Tabla Lee ejecutado en otros bloques 0Block = Boot (000000-0001FFh), protegida de la tabla Lee ejecutado en otros bloques No implementado: Leer como '0 ' Leyenda: R = C = poco legible poco borrable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado -
bit 5-0
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REGISTRO 19-12: ID DISPOSITIVO DE REGISTRO 1 PIC18FXX2 (DEVID1: DIRECCIN BYTE 3FFFFEh)
RRRRRRRR DEV2 DEV1 bit 7 bit 0 bit 7-5 DEV2: DEV0: Los bits de ID de dispositivo 000 = PIC18F252 001 = PIC18F452 100 = PIC18F242 101 = PIC18F442 REV4: rev0: Bits de ID de revisin Theslos bits E se usan para indicar la revisin dispositivo. Leyenda: R = poco legible P = bit programable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado DEV0 REV4 REV3 REV2 REV1 Rev0
bi4-0 t
REGISTRO 19-13: ID DISPOSITIVO PARA REGISTRAR 2 PIC18FXX2 (DEVID2: DIRECCIN BYTE 3FFFFFh)
RRRRRRRR DEV10 Dev9 bit 7 bit 0 bit 7-0 DEV10: DEV3: Los bits de ID de dispositivo Theslos bits electrnicos se utilizan con el DEV2: DEV0 bits en el ID de dispositivo Registro 1 para identificar el nmero de pieza. Leyenda: R = poco legible P = bit programable U = bit no implementado, ledo como '0 ' - N = Valor cuando el dispositivo est programada u = Sin cambios de estado programado Dev8 DEV7 DEV6 DEV5 DEV4 DEV3
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19.2 Watchdog Timer (WDT)
ThTemporizador electrnico Watchdog es un funcionamiento libre en el chip oscilador RC, que no requiere ningn componente externo. Este oscilador RC es independiente del oscilador RC del pasador OSC1/CLKI. Esto significa que el WDT se ejecutar, incluso si el reloj de la OSC1/CLKI y OSC2/CLKO / RA6 clavijas del dispositivo se ha detenido, por ejemplo, por la ejecucin de un DORMIR instruccin. Durante el funcionamiento normal, un WDT tiempo de espera genera un RESET del dispositivo (reinicio Watchdog Timer). Si el dispositivo est en modo SLEEP, un WDT tiempo de espera hace que el dispositivo despertar y continuar con la operacin normal (Watch-dog despertador). El bit TO en el registro RCON se borrar con un WDT tiempo de espera. ThTemporizador Watchdog electrnico se activa / desactiva con un bit de configuracin del dispositivo. Si el WDT se activa, el software eje-cucin no puede desactivar esta funcin. Cuando el bit de configuracin WDTEN est desactivada, el bit SWDTEN activa / desactiva el funcionamiento del WDT. The WDT valores de tiempo de perodo se pueden encontrar en las caractersticas elctricas (Seccin 22.0) bajo parmetro D031. Los valores para el postscaler WDT pueden asignarse por medio de los bits de configuracin. Nota: TheCLRWDT undDORMIR instrucciones borrar el WDT y el postscaler, si se asigna a la WDT y evitar que se agote el tiempo y la generacin de una condicin de reinicializacin del dispositivo.
Nota:
When un CLRWDT INSTRUCCIONESn es ejecutado y el postscaler se asigna al WDT, el recuento de postscaler se borrar, pero la asignacin postscaler no se cambia.
19.2.1 REGISTRO CONTROL
DE
Registrar 19-14 muestra la WDTCON registrarse. Este es un registro de lectura y escritura, que contiene un bit de control que permite que el software para anular el WDT bit de habilitacin de la configuracin, slo cuando el bit de configuracin ha desactivado el WDT.
REGISTRO 19-14: WDTCON REGISTRO

U-0-0 U U U-0-0-0 U U U-0-0 R/W-0 bit 7 bit 0 bit 7-1 bit 0 No implementado: Lee como '0 ' SWDTEN: Temporizador Watchdog Software Controlled Bit de habilitacin 1Timer = Watchdog est en 0Temporizador Watchdog = se apaga si el bit de configuracin WDTEN en el registro de configuracin = '0 ' Leyenda: R = W = poco legible poco Writable U = bit no implementado, ledo como '0 '- n = Valor en POR SWDTEN
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19,2.2 WDT postscaler
The WDT tiene un postscaler que se puede extender el perodo de reposicin WDT. El postscaler se selecciona en el momento de la programacin del dispositivo, por el valor escrito en el registro de configuracin CONFIG2H.
FIGURA 19-1: DIAGRAMA DE BLOQUES temporizador de vigilancia
WDT Temporizador
Postscaler 8 8 - a - 1 MUX WDTPS2: WDTPS0
WDTEN configuration bit
SWDTEN poco
Note: WDPS2: WDPS0 son bits en el registro CONFIG2H.
WDT Tiempo de espera
TABLE 19-2: RESUMEN DE LOS REGISTROS temporizador de vigilancia

Nombre CONFIG2H RCON Bit 7 IPEN Bit 6 Bit 5 Bit 4 Bit 3 WDTPS2 Bit 2 WDTPS2 Bit 1 WDTPS0 POR Bit 0 WDTEN BOR SWDTEN
Rh A PD od WDTCON e Leyenda: Las celdas sombreadas no son utilizados por el temporizador Watchdog. Isl an d
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19.3 Power-down Mode (SLEEP)
Power-down modo se introduce mediante la ejecucin de un DORMIR instruccin . Yof activado, el temporizador Watchdog se eliminar, pero sigue funcionando, el bit PD (RCON <3>) est desactivada, el A (RCON <4>) bit est establecido, y el conductor del oscilador est desactivado. Los puertos de E / S de mantener el estado que tenan antes de la SLEEP instruccin fue ejecutado (llevando alta, baja o alta impedancia). Por ms bajo consumo de corriente en este modo, colocar todos los pines de E / S en cualquiera de VDD o VSS, asegrese de no externo cir-cuitry est llegando corriente del pin I / O, el apagado del A / D y desactivar los relojes externos. Tire todos los pines de E / S que son de alta impedancia de entrada, alto o bajo externamente, para evitar corrientes de conmutacin provocadas por entradas flotantes. La entrada T0CKI tambin debe estar a VDD o VSS para el ms bajo consumo de corriente. La contribucin de la en-viruta pull-ups en PORTB debe ser considerado. The MCLR pin debe estar en un nivel lgico alto (VIHMC). 11. LVD interrupcin. Otros perifricos no pueden generar interrupciones, ya que durante el sueo, no haba relojes en el chip estn presentes.
19.3.1 DESPERTAR DEL SUEO

El dispositivo puede despertar de su sueo a travs de uno de los siguientes eventos: 1. Entrada externa de RESET en el pin MCLR. 2. Watchdog Timer Wake-up (WDT si estuviera activada). 3. Interrupcin del pin INT, el cambio RB puerto o un Interrupcin perifrica. Thsiguiente e interrupciones perifricas puede despertar al dispositivo de SLEEP: 1. PSP leer ni escribir. 2. TMR1 interrupcin. Timer1 debe estar funcionando como un contador asncrono. 3. TMR3 interrupcin. Timer3 debe funcionar como un contador asncrono. 4. CCP Captura de interrupcin modo. 5. Desencadenador de eventos especiales (Timer1 en el modo asncrono utilizando un reloj externo). 6. MSSP (START / STOP) bit detectar interrupcin. 7. MSSP transmitir o recibir en modo esclavo (SPI/I2C). 8. USART RX o TX (modo sncrono esclavo). 9. Conversin A / D (cuando una fuente de reloj / D es RC). 10. EEPROM escritura completa operacin.
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ExCambiar MCLR externo provocar un reinicio del dispositivo. Todos los dems eventos se consideran una continuacin de la ejecucin del programa y causar un "wake-up". El A y los bits de la DP en el registro RCON se puede utilizar para determinar la causa de la reposicin del dispositivo. El bit PD, que se establece en el encendido, se borra cuando el sueo se invoca. El bit A est desactivada, si el WDT tiempo de espera se produjo (y caus wake-up). When el DORMIR instruccionescin se est ejecutando la siguiente instruccin (PC + 2) es prefetched. Para el dispositivo de despertar a travs de un evento de interrupcin, el bit de habilitacin de interrupcin correspondiente se debe establecer (habilitado). Wake-up es, independientemente del estado del bit GIE. Si el bit GIE est claro (desactivado), el dispositivo contina la ejecucin en la instruccin despus de la DORMIR instruccin. Si el bit GIE se establece (activado), el dispositivo ejecuta la instruccin despus de la DORMIR INSTRUCCIONESn, y luego se ramifica a la direccin de interrupcin. En los casos en que la ejecucin de la siguiente instruccin DORMIR yos no es deseable, el usuario debe tener un NOP unespus de la DORMIR instruccin.
19.3.2 WAKE-UP uso de las interrupciones

When interrupciones globales estn deshabilitadas (GIE se borra) y cualquier otra fuente de interrupcin tiene tanto su interrupcin bit de habilitacin de interrupcin bandera y un conjunto de bits, uno de lo siguiente ocurrir: Si una condicin de alarma (bit de bandera de interrupcin y interrumpen bits de habilitacin se establecen) se produce antes e ejecu-cin de un DORMIR instruccin, la DORMIR instruction completar como NOP. Por lo tanto, el WDT y postscaler WDT no se borrar el bit TO no se fijan y los bits PD no se borrar. Si la condicin de interrupcin se produce durante o despus de e ejecucin de un DORMIR instruccin, el dispositivo de inmediato despertar del sueo. La DORMIR instruccin se ejecuta por completo antes de que el despertador. Por lo tanto, el WDT y postscaler WDT se borrar el bit A se establecer el bit PD se borrar. Evan si los bits de la bandera fueron revisados antes de ejecutar un DORMIR instruccionescin, puede ser posible para los bits de indicador para ser ajustado antes de la SLEEP INSTRUCCIONESn completa. Para determinar si un DORMIR instruction ejecutado, comprobar el bit PD. Si el bit PD se establece, el DORMIR instruccin fue ejecutado como una NOP. To Asegurar que el WDT se borra un CLRWDT instruction se debe ejecutar antes de una SLEEP instruction.
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FIGURA 19-2: DESPERTAR DEL SUEO A TRAVS DE INTERRUPCIN (1,2)
Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 OSC1 CLKO (4) Pin INT Bandera INTF (INTCON <1>) GIEH poco (INTCON <7>) YoNSTRUCCIN FLOW En Ordenador personal +4 PCtruccin Inst (PC + 2) Inst (PC) = Fetched SLEEP Instruccin SLEEP Inst (PC - 1) Executed Processor en DORMI R Interrupcint Latencia(3) TOST(2)
PC 2 PC
PC +4 Enst (PC + 4) Enst (PC + 2)
PC + 4 0008h 000Ah Inst (0008h) Ciclo Maniqu Ciclo Maniqu Inst (000Ah) Inst (0008h)
Nota 1:
XT, HS o el modo LP Oscilador asumido. 2:GIE = '1 'se supone. En este caso, despus de despertar, el procesador salta a la rutina de interrupcin. Si GIE = '0 ', la ejecucin continuar en lnea. 3:TOST = 1024 TOSC (dibujo no est a escala). Este retraso no va a ocurrir por RC Osc y los modos de la CE. 4:CLKO no est disponible en estos modos de OSC, pero se muestra aqu por referencia de temporizacin.
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19.4 Programa de Verificacin y BacalaoProtecci n e
Thestructura e global de la proteccin de cdigo en los dispositivos PIC18 FLASH difiere significativamente de otros dispositivos PICmicro. La memoria de programa de usuario est dividida en cinco bloques. Uno de ellos es un bloque de arranque de 512 bytes. El restante-der de la memoria se divide en cuatro bloques en los lmites binarios. Each de los cinco bloques tiene tres bits de proteccin de cdigo asociados con ellos. Ellos son: Cdigo Protect bit (CPN) Proteccin contra escritura de bits (WRTn) Tabla externa en bloque de lectura de bits (EBTRn) Figure 19-3 muestra la organizacin de la memoria de programa 16 - y los dispositivos 32 kilobytes, y el bit de proteccin de cdigo especfico asociado con cada bloque. Las ubicaciones reales de los bits se resumen en la Tabla 19-3.
FIGURA 19-3: MEMORIA CDIGO PROGRAMA PROHIBIDO PARA PIC18F2XX/4XX

MTAMAO EMORY / DEVICE 16 Kbytes 32 Kbytes (PIC18FX42) (PIC18FX52) Bloque de cdigo de proteccin Controlado por:
Direcci n Alcanc e 000000h 0001FFh 000200h
CPB, WRTB, EBTRB
Abucheot Block
Boot Block
CP0, WRT0, EBTR0
Bloque 0 Bloque 1 No implementado Lea los 0 No implementado Lea los 0
Bloque 0 Bloque 1 Bloque 2 Bloque 3
001FFFh 002000h 003FFFh 004000h 005FFFh 006000h 007FFFh 008000h
CP1, WRT1, EBTR1
CP2, WRT2, EBTR2
CP3, WRT3, EBTR3
No implementado Lea los 0
No implementado Lea los 0
(Espacio de memoria no implementado)
1FFFFFh
TABLE 19-3: RESUMEN DE PROTECCIN CDIGO DE REGISTROS

FNombre ile 300008h 300009h 30000Ah 30000Bh 30000Ch.
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Bit 7 CPD WRTD -
Bit 6 CPB WRTB -
Bit 5 WRTC -
Bit 4 -
Bit 3 CP3 WRT3 EBTR3
CONFIG5L CONFIG5H CONFIG6L CONFIG6H CONFIG7L
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30000Dh CONFIG7H EBTRB Leyenda: Las celdas sombreadas no estn implementadas.
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19.4.1 PROGRAMA DE MEMORIA CDIGO DE PROTECCIN
La memoria de usuario puede ser ledo o escrito desde cualquier lugar utilizando las operaciones Leer de la tabla y el cuadro Escriba instrucciones. El ID de dispositivo se pueden leer con el cuadro Lee. Los registros de configuracin pueden ser ledos y escritos con el leer la tabla e instrucciones tabla de escritura. En el modo Manual, los bits PCN no tienen efecto directo. Bits de CPN inhibir externo lee y escribe. Un bloque de memoria de usuario puede ser protegida de las escrituras de tabla si el bit de configuracin es WRTn '0'. La tabla de los bits de control EBTRn Lee. Para un bloque de memoria de usuario con el bit EBTRn ajustado a '0, una instruccin de leer la tabla que se ejecuta desde dentro de ese bloque se le permite leer. Una instruccin de leer la tabla que se ejecuta desde una ubicacin outside de bloque que no se le permite leer, y dar lugar a la lectura de '0 's. Figuras 19-4 19-6 ilustrar a travs de Escritura de la tabla y en la tabla Lee proteccin.
Nota:
Bits de cdigo de proteccin slo se puede escribir en un '0 'en un '1' del Estado. No es posible escribir un 1 a un bit en el '0 'estado. Cdigo de pro-teccin bits slo se pone a '1 'por un borrado completo de chips o la funcin de borrado de bloques. El borrado completo de chips y las funciones de borrado en bloque slo puede iniciarse a travs ICSP o un programador externo.
Figura 19-4: CUADRO WRITE (WRTn) No permitido

Registro Memoria del Programa Valores Opciones de configuracin de bits 000000h 0001FFh 000200h TBLPTR 000FFF = PC = 001FFE TBLWT * WRTB, EBTRB = 11
WRT0, EBTR0 = 01 001FFFh 002000h WRT1, EBTR1 = 11 003FFFh 004000h
PC = 004FFE
TBLWT * 005FFFh 006000h
WRT2, EBTR2 = 11
WRT3, EBTR3 = 11 007FFFh Resultados: AlTabla l Escribe inhabilitado para Blockn cuando WRTn = '0 '.
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Figura 19-5: EXTERNO bloque de tabla READ (EBTRn) No permitido
Registrar los valores del programa de configuracin de memoria Configuracin de bits 000000h WRTB, EBTRB = 11 0001FFh 000200h TBLPTR = 000FFF WRT0, EBTR0 = 10 001FFFh 002000h WRT1, EBTR1 = 11 003FFFh 004000h 005FFFh 006000h WRT3, EBTR3 = 11 007FFFh Resultados: AlTabla l Lecturas de bloques externos a Blockn se desactivan cuando EBTRn = '0 '. TABLAT registro devuelve un valor de "0".
PC = 002FFE
TBLRD *
WRT2, EBTR2 = 11
FIGURA 19-6: EXTERNO bloque de tabla READ (EBTRn) permiti

Register los valores del programa de configuracin de memoria Configuracin de bits 000000h 0001FFh 000200h TBLPTR = 000FFF PC = 001FFE TBLRD * 001FFFh 002000h WRT1, EBTR1 = 11 003FFFh 004000h WRT2, EBTR2 = 11 005FFFh 006000h WREBTR3 T3, = 11 007FFFh Resultados: TablLee e permitidas dentro Blockn, aun cuando EBTRBn = '0 '. TABLAT registro devuelve el valor de los datos en la ubicacin TBLPTR. WRT0, EBTR0 = 10 WRTB, EBTRB = 11
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19,4.2 DATOS EEPROM CDIGO DE E / S del PROTECCIN TABLE 19-4: RECURSOS DEPURADOR
RB6, RB7
Stack 2 Toda la EEPROM de datos est protegida externo lee niveles y escribe por dos bits: CPD y WRTD. CPD externo Programa Memoria 512 bytes inhibe las lecturas y escrituras de datos EEPROM. Datuna memoria 10 bytes WRTD inhibe externo escribe datos EEPROM. La CPU puede continuar a leer y escribir datos EEPROM, independientemente de la configuracin de proteccin de bits.
19.4.3 CONFIGURACIN DE REGISTRO DE PROTECCIN

Thregistros electrnicos de configuracin puede ser protegido contra escritura. El bit controla WRTC proteccin de los regis-tros de configuracin. En el modo Manual, el bit WRTC slo es legible. WRTC slo se puede escribir a travs de ICSP o un programador externo.
19.5 Lugares identificacin
de
Eighubicaciones de memoria (t 200000h - 200007h) son des-ignated como ubicaciones de ID, donde el usuario puede almacenar los nmeros de cdigo de suma de comprobacin u otra identificacin. Estos lugares son accesibles durante la ejecucin normal a travs de la TBLRD undTBLWT instrucciones, o durante el programa / verificacin. Las ubicaciones de identificacin se pueden leer cuando el dispositivo est protegido con el cdigo. Thsecuencia de la programacin e identificacin de los lugares es sim-ilar a la programacin de la memoria FLASH (vase la Seccin 5.5.1).
19.6 In-Circuit Serial Programming

Microcontroladores PIC18FXXX se puede programar en serie, mientras que en el circuito de aplicacin final. Esto se hace simplemente con dos lneas de reloj y de datos, y otras tres lneas de alimentacin, tierra y la tensin de programacin. Esto permite a los clientes para la fabricacin de tableros con dispositivos programados, y luego programar el microcontrolador justo antes de enviar el producto. Esto tambin permite que el firmware ms reciente o un custom firmware que desea programar.
19.7 depurador en circuito

When el bit DEBUG en la configuracin del registro CONFIG4L est programado para un '0 ', la funcionalidad del depurador en circuito est habilitado. Esta funcin permite que las funciones simples de depuracin cuando se utiliza con MPLAB IDE. Cuando el microcontrolador tiene activada esta funcin, algunos de los recursos no estn disponibles para uso general. La Tabla 19-4 muestra las funciones que son consumidos por el depurador de fondo.
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To utilizar la funcin en circuito depurador del microcontrolador, el diseo debe implementar en Circuito conexiones de programacin en serie a MCLR / VPP, VDD, GND, RB7 y RB6. Este se conectar al mdulo de In-Circuit Debugger disponible de Microchip o una de las empresas de terceros herramienta de desarrollo. cdigo de proteccin de los bits de un control sobre el estado de fuera de estado. Para todos los otros casos de bajo voltaje ICSP, la pieza puede ser programado en el voltaje de funcionamiento normal. Esto significa que los ID de usuario nicas, o cdigo de usuario puede ser reprogramado o aadido.
19.8 de Baja Tensin de programacin ICSP

The LVP bits del registro de configuracin CONFIG4L permite la programacin ICSP bajo voltaje. Este modo permite al microcontrolador a ser programado mediante ICSP usando una fuente VDD en el rango de tensin de funcionamiento. Esto significa solamente que VPP no tiene que ser llevado a VIHH, sino que puede ser dejado en la tensin de funcionamiento normal. En este modo, el pasador RB5/PGM est dedicado a la funcin de programacin y deja de ser un propsito general I / O pin. Durante la programacin, VDD se aplica a la patilla MCLR / VPP. Para entrar en el modo de programacin, VDD se debe aplicar a la RB5/PGM, siempre que el bit est establecido LVP. Los valores predeterminados LVP bits a un (1 ") de la fbrica. Nota 1: ThEl modo de programacin e High Voltage est siempre disponible, independientemente del estado del bit LVP, mediante la aplicacin de VIHH al pin MCLR. 2:While en el modo de bajo voltaje ICSP, el pin RB5 ya no puede ser utilizado como un propsito general pin I / O, y deben mantenerse bajo durante el funcionamiento normal para proteger contra la entrada inadvertida modo ICSP. 3:When con bajo voltaje programacin ICSP (LVP), el pull-up en RB5 se desactiva. Si el bit TRISB 5 se borra, estableciendo as RB5 como una salida, poco LATB 5 tambin debe ser limpiado para su correcto funcionamiento. Yof Bajo el modo de programacin de voltaje no se utiliza, el bit LVP puede ser programado para un '0 'y RB5/PGM se convierte en un I / O digital pin. Sin embargo, el bit LVP slo puede ser programado cuando la programacin se introduce con VIHH en MCLR / VPP. Cabe sealar que una vez que el bit LVP est programado para 0, slo el modo de programacin de alto voltaje es disponibles y el modo de slo de programacin de alto voltaje se puede utilizar para programar el dispositivo. When usando ICSP baja tensin, la pieza debe ser comple-recorran 4.5V a 5.5V, si un borrado mayor ser ejecutado. Esto incluye la reprogramacin del
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200.0 RESUMEN INSTRUCCIONES SET DE
The bit campo designador 'b' se selecciona el nmero del bit afectado por la operacin, mientras que el archivo de registro 'f' desig-nador representa el nmero de archivo en el que se encuentra el bit.
El conjunto de instrucciones PIC18FXXX agrega muchas-tos para mejorar los conjuntos de instrucciones previas PICmicro, manteniendo al mismo tiempo una fcil migracin de estos conjuntos de instrucciones PICmicro. Mosinstrucciones t son una palabra de memoria de programa nico (16-bits), pero hay tres instrucciones que requieren dos posiciones de memoria de programa. Eacinstruccin h sola palabra es una palabra de 16-bit divide en un cdigo de operacin, que especifica el tipo de instruccin y uno o ms operandos, que especifican adems la operacin de la instruccin. Thconjunto e instruccin es muy ortogonal y se agrupan en cuatro categoras bsicas: Byte operaciones Orientada peraciones Literal operaciones Controle peraciones orientado al bit
La instruccin set PIC18FXXX resumen en la Tabla 20-2 lista el byte orientado,orientado a bits,literal undcontrolar peraciones. Tabla 20-1 muestra las descripciones de los campos de cdigo de operacin. Mostel byte orientado instruccins tienen tres operandos: 1. El registro de (especificada por 'f') 2. El destino del resultado (Specified por 'd') 3. La memoria de acceso (Specified por 'a') archivo
Th'f' e archivo de registro designador especifica qu archivo de registro se va a utilizar por la instruccin. The destino designador 'd' especifica donde el resultado de la operacin se va a colocar. Si 'd' es cero, el resultado se coloca en el registro WREG. Si 'd' es uno, el resultado se coloca en el archivo de registro especificado en la instruccin. Todos orientado a bits instrucciones tienen tres operandos: 1. El registro de archivo (especificada por 'f') 2. El bit en el archivo de registro (Specified por 'b') 3. La memoria de acceso (Specified por 'a')
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Theliteral instrucciones puede utilizar algunos de los siguientes operandos: Un valor literal para ser cargado en un archivo de registro (Specified por 'k') El registro FSR deseada para cargar el valor literal en (especificada por 'f') No se requiere operando (Specified por '-') Thecontrol instrucciones puede utilizar algunos de los siguientes operandos: Un programa de direccin de memoria (especificado por 'n') El modo de la convocatoria o Instrucciones de devolucin (Specified de 's') El modo de leer la tabla de instrucciones y tabla de escritura (especificada por 'm') No se requiere operando (Specified por '-') All Instruccin son una sola palabra, a excepcin de tres dou-ble-word instrucciones. Estas tres instrucciones se hicieron de palabra doble instrucciones para que toda la informacin requerida est disponible en estos 32 bits. En la segunda palabra, los MSB 4-son 1. Si esta segunda palabra es ejecutado el comando como una instruccin (por s mismo), se ejecutar como un NOP. All Instruccin de una sola palabra se ejecutan en un ciclo de instruccin individual, a menos que una prueba condicional es verdadera o el contador de programa se cambia como resultado de la instruccin. En estos casos, la ejecucin se lleva a dos ciclos de instruccin con el ciclo de instruccin adicional (s) ejecutado como un NOP. The instrucciones de palabra doble ejecutar en dos ciclos de instruccin. Enciclo e instruccin consta de cuatro perodos del oscilador. Por lo tanto, para una frecuencia de oscilador de 4 MHz, el tiempo de ejecucin de instrucciones normal es de 1 s. Si una prueba condicional es true o el contador de programa se cambia como resultado de una instruccin, el tiempo de ejecucin de la instruccin es 2 s. Tpalabra wo-instrucciones de salto (si es verdadera) tomara 3 s. Figure 20-1 muestra los formatos generales que las instrucciones pueden tener. All ejemplos utilizan el formato 'Nnh' representar un nmero hexadecimal, donde signifies un dgito hexadecimal. para 'H' (MPASMTM). Seccin 20.1 proporciona una descripcin de cada instruccin.
The Instruccin Resumen Set, que se muestra en la Tabla 20-2, se enumeran las instrucciones reconocidas por el ensamblador de Microchip
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TABLE 20-1: DESCRIPCIONES DE CAMPO OPCODE
Field un Description RAM poco acceso a = 0: posicin de la RAM en Access RAM (BSR registro se ignora) a = 1: RAM bancaria especificada por BSR registro Bidireccin t dentro de un archivo de registro de 8-bit (0 a 7) Bank Seleccione regstrate. Se utiliza para seleccionar el banco de memoria RAM actual. DESTINOn Bit de seleccin; d = 0: almacenar el resultado en WREG, d = 1: almacenar el resultado en el archivo de registro f. DESTINOn sea el WREG registro o la ubicacin del archivo de registro especificado 8-bit registrar la direccin del archivo (0x00 a 0xFF) 12-Bit Register archivo de direcciones (0x000 a 0xFFF). Esta es la direccin de origen. 12-Bit Register archivo de direcciones (0x000 a 0xFFF). Esta es la direccin de destino. Literal campo, los datos constantes o etiqueta (puede ser un bit 8, 12 bits o un valor de 20 bits) Label nombre The el modo del registro TBLPTR para leer la tabla de la tabla de escritura e instrucciones. Slo se utiliza con leer la tabla e instrucciones tabla de escritura: No Cambio de registro (como TBLPTR con la Tabla lee y escribe) PostIncremento de registro (como TBLPTR con la Tabla lee y escribe) Postdecremento registro (como TBLPTR con la Tabla lee y escribe) PIncremento de re-registro (como TBLPTR con la Tabla lee y escribe) The direccin relativa (2 Nmero de complemento) para obtener instrucciones relativas sucursales, o la direccin directa para Llamar /Branch y regreso instrucciones Product de byte alto Multiply Product de byte bajo Multiply Fast Call / Return seleccionar el modo de bit. s = 0: no se actualizan en / de la sombra de los registros s = 1: ciertos registros cargados en / de los registros de sombra (modo rpido) Unused o Sin cambios Worrey registro (acumulador) Don 't cuidado (0 1) The ensamblador generar cdigo con x = 0. Es la forma recomendada de uso para la compatibilidad con todos Microchip software de herramientas. 21-bit Tabla Pointer (seala a una ubicacin de memoria de programa) 8-bit Cierre la tabla Top-de-Stack Program Contador Program Contador Byte Low Program Contador Byte Alto Program Contador Latch Byte Alto Program Contador Latch Byte Alto Global Bit de habilitacin de interrupcin Watchdog Timer Time Salida poco Poder-Down bit AlabamaU bits de estado Carry Carry dgitos, cero, desbordamiento, Negativo Opcional Contenidos Assigned a Register de bits Yon el conjunto de Trmino definido por el usuario (tipo de letra courier es)
bbb BSR d
dest F fs fd k etiqueta mm * * + * + * n PRODH Prdl s
u WREG x
TBLPTR TABLAT TOS Ordenador personal PCL PCH PCLATH PCLATU GIE WDT A PD C, DC, Z, OV, N [] () <> cursiva
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PIC18FXX2
FIGURA 20-1: FORMATO GENERAL DE INSTRUCCIONES
Byte-orientedfilregistro de operaciones e 15 10 9 8 7 0 OPCode u f (FILE #) n d = 0 para el destino resultado que debe WREG registro d = 1 para el destino resultado ser archivo de registro (f) a = 0 para forzar el acceso del Banco a = 1 para BSR para seleccionar el banco f = 8-bit de archivo de registro de direcciones d EJEMPLOSe Instruccin ADDWF MYREG, W, B
Byte a byte operaciones de movimiento (2-word) 15 12 11 0 OPCode f (archivo de origen #) 15 12 11 0 1111f (archivo de destino #) f = 12-bit de archivo de registro de direcciones Bit-orientedfilregistro de operaciones e 15 12 11 9 8 7 0 OPCODE b (BIT #) u f (FILE #) n b = 3-bit posicin de bit en el archivo de registro (f) a = 0 para forzar el acceso del Banco a = 1 para BSR para seleccionar el banco f = 8-bit de archivo de registro de direcciones Literal operaciones 15 8 7 0 OPCODE k (literal) k = 8-bit de valor inmediato Estafacontrol operaciones LLAME, GOTO y Poder operaciones 15 8 7 0 OPCode n <7:00> (literal) 15 12 11 0 1111n <19:08> (Literal) n = 20-bit de valor inmediato 15 8 7 0 OPCODE S = Bit Fast 15 11 10 0 OPCODE n <10:00> (literal) 15 OPCODE 87 n <7:00> (Literal) 0 BC MYFUNC BRA MYFUNC S n <7:00> (literal) CALL MYFUNC 15 12 11 0 n <19:08> (literal) GOTO Etiqueta MOVLW 0x7F BSF MYREG, bit, B MOVFF MYREG1, MYREG2
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PIC18FXX2
TABLE 20-2: SET DE INSTRUCCIONES PIC18FXXX
Mnemonic, Description operando s BYTE operaciones orientadas archivo de registro ADDWF f, d, f un ADDWFC, d, f un ANDWF, d, f un CLRF, un COMF f, d, f un CPFSEQ, un f CPFSGT, un f CPFSLT, un DECF f, d, f un DECFSZ, d , un DCFSNZ f, d, f una INCF, d, f una INCFSZ, d, f una INFSNZ, d, f una IORWF, d, f una MOVF, d, a fs MOVFF, fd Anunciod WREG y f Ladd WREG y seguir poco a f AND WREG con f f f Clear Complemento Compare f con WREG, skip = Comparef con WREG, skip> Comparar f con WREG, saltar <Decrementa f Decrement f, Saltar si es 0 Def crement, Omitir si no 0 Encrement f Enf crement, Saltar si es 0 Enf crement, Omitir si no 0 Enclusive O WREG con f MoVE f MOFVW f, f un MoVe fs (fuente) a la MULWF, un f palabra fd primero NEGF, un f RLCF, (destino) 2 palabra d, f un RLNCF, d, f MoHe WREG a un RRCF, d, f un Multiply WREG f con RRNCF, d, f un f Niega f SETF, un Omnidireccionale izquierda a SUBFWB f, d, a travs de f Carry Omnidireccionalf e SUBWF f, d, a Izquierda (que no se SUBWFB f, d, a arrastren) Gire f Derecho a travs de Carry f Girar SWAPF f, d, f un Derecha (No Carry) TSTFSZ, un Set f XORWF f, d, a Sf ubtract de WREG con prstamos Subtract WREG de f Restar WREG de f con prstamos BITOperaciones orientadas archivo de registro Swap nibbles en f BCF f, b, f un BSF, Bit f Clear si 0 Test f, vaya Bit f Set b, f un BTFSC, b, f Exclusive O WREG con f un BTFSS, b, f un Bif t Test, Omitir si f BTG, d, a Clear Bit Test, Skip si f Set Bit Toggle 16-Bit Instruccin Palabra Ciclos MSB LSB 0010 01da0 ffff ffff 0010 0DA ffff ffff 0001 01DA ffff ffff 0110 101a ffff ffff 0001 11da ffff ffff 0110 001a ffff ffff 0110 010a ffff ffff 0110 000a ffff ffff 0000 01DA ffff ffff 0010 11da ffff ffff 0100 11da ffff ffff 0010 10da ffff ffff 0011 11da ffff ffff 0100 10da ffff ffff 0001 00da ffff ffff 0101 00da ffff ffff 110Ffff ffff ffff 0 111Ffff ffff ffff 1 0110 111a ffff ffff 0000 001a ffff ffff 0110 110 bis ffff ffff 0011 01DA ffff ffff 0100 01DA ffff ffff 0011 00da ffff ffff 0100 00da ffff ffff 0110 100 ffff ffff 0101 01DA ffff ffff 0101 11da ffff ffff 0101 10da ffff ffff 0011 10da ffff ffff 0110 011a ffff ffff 0001 10da ffff ffff Status Afectado Notas
1 1 1 1 1 1 (2 o 3) 1 (2 o 3) 1 (2 o 3) 1 1 (2 o 3) 1 (2 o 3) 1 1 (2 o 3) 1 (2 o 3) 1 1 2 1 1 1 1 1 1 1 1 1 1 1 1 1 (2 o 3) 1
C, DC, Z, OV, N C, DC, Z, OV, N Z, N Z Z, N Ning uno Ning uno Ning uno C, DC, Z, OV, N Ninguno Ninguno C, DC, Z, OV, N Ninguno Ning uno Z, N Z, N Ning uno Ninguno Ninguno C, DC, Z, OV, N C, Z, N Z, N C, Z, Z N, N Ningun o C, DC, Z, OV, N
1, 2 1, 2 1,2 2 1, 2 4 4 1, 2 1, 2, 3, 4 1, 2, 3, 4 1, 2 1, 2, 3, 4 4 1, 2 1, 2 1
1, 2 1, 2
1, 2
1, 2 4 1, 2
C, DC, Z, OV, N C, DC, Z, OV, N 1 Ning 1, 2 1001 bbba ffff ffff 1 1, 2 uno 1000 bbba ffff ffff Ning 1 (2 o 3) 1011 bbba ffff ffff Ning 3, 4 uno 1 (2 o 3) 1010 bbba ffff ffff uno 3, 4 Ning 1 1, 2 Ning 0111 bbba ffff ffff uno unoEl NoTE 1: Whena PORT registro se modifica en funcin de s mismo (por ejemplo, MOVF PORTB, 1, Z, N valor utilizado ser 0), el valor presente en los propios pasadores. Por ejemplo, si el cerrojo de datos es '1 'para un Ning pin configurado como entrada y es accionada bajo por un dispositivo externo, los datos se escribirn de nuevo conuno '0'. un Ning 2:Yof se ejecuta esta instruccin en el registro TMR0 (y, en su caso, d = 1), el prescaler se borrar si se ha asignado. uno 3:Yof Contador de Programa (PC) se modifica o la prueba condicional es verdadero, la instruccin requiere de dos ciclos. El segundo ciclo es ejecutado como un NOP. 4:Sominstrucciones e son palabra de 2 instrucciones. La segunda palabra de estas instrucciones se ejecutar como un NOP, A menos que el abetost palabra de la instruccin recupera la informacin incrustada en estos bits 16-. Esto garantiza que todas las ubicaciones de memoria del programa tienen una instruccin vlida. 5:Yof la Escritura de la tabla comienza el ciclo de escritura en la memoria interna, la grabacin continuar hasta su terminacin.
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PIC18FXX2
TABLE 20-2: PIC18FXXX conjunto de instrucciones (CONTINUACIN)
Mnemonic, Description operando s CONTROOPERACIONES DE L BC n BN n BNC BNN n n n BNOV BNZ BOV n n n BRA BZ n LLAMADA n, s 16-Bit Instruccin Palabra Ciclos MSB LSB Status Afectado Notas
Brancho si Carry Poder 1 (2) Ning 1110 0010 nnnn nnnn 1 (2) Poder Negativo si si no una 1110 0110 nnnn nnnn si no Llevar Branch 1 (2) Ning 1110 0011 nnnn nnnn 1 (2) Branch negativo si no una 1110 0111 nnnn nnnn 1 (2) Branch Ning 1110 0101 nnnn nnnn 2 una desbordamiento si no 1110 0001 nnnn nnnn CLRWDT 1 (2) Ning Branch Cero si Rama 1110 0100 nnnn nnnn DAW - GOTO n 1 (2) una Rama desbordamiento 1101 0nnn nnnn nnnn 1 (2) Ning incondicionalmente si 1110 0000 nnnn nnnn NOP - NOP 2 una Zero 1110 kkkk kkkk 110s Ning POP - PUSH Californial subroutine1st palabra 111Kkkk kkkk kkkk 1 una rcall n de 1 2nd palabra 0000 0000 0000 0100 Ning RESET 1 CleaWatchdog Timer r 0000 0000 0000 0111 una 2 RETFIE s Decimal Ajuste WREG 111Kkkk kkkk 0 1111 Ning Ir a address1st palabra 111Kkkk kkkk kkkk 1 una RETLW 1 2nd palabra 0000 0000 0000 0000 Ning RETURN k s No Operacin 1 4 1111 xxxx xxxx xxxx una SLEEP No Operacin 1 0000 0000 0000 0110 Ning Correosparte superior de la 1 0000 0000 0000 0101 una pila p regreso (TOS) Empuje 2 1101 1nnn nnnn nnnn la parte superior de la pila de 1 0000 0000 1111 1111 regreso (TOS) Convocatoria 2 0000 0000 0001 000s A, PD relativa C Softwardispositivo 2 000Kkkk kkkk 0 1100 Ning electrnico de RESET 2 0000 0000 0001 001S uno Retorno de habilitacin de 1 0000 0000 0000 0011 interrupcin se modifica en funcin de s mismo (por ejemplo, MOVF PORTB, 1, 0), El valor utilizado ser NoTE 1: Whena PORT registro Ning el valor presente en los propios pasadores. Por ejemplo, si el cerrojo de datos es '1 'para un pin configurado como Return con literal en un dispositivo externo, los datos se escribirn de nuevo conuno '0'. entrada y es accionada bajo por un Ning WREG instruccin en 2:Yof se ejecuta estaretorno de la el registro TMR0 (y, en su caso, d = 1), el prescaler se borrar si se ha asignado. uno subrutina 3:Yof Contador de Programa (PC) se modifica o la prueba condicional es verdadero, la instruccin requiere de dos ciclos. Ning Go en el modo de espera un NOP. El segundo ciclo es ejecutado como uno 4:Sominstrucciones e son palabra de 2 instrucciones. La segunda palabra de estas instrucciones se ejecutar como un NOP, A Ning menos que el uno abetost palabra de la instruccin recupera la informacin incrustada en estos bits 16-. Esto garantiza que todas las Ning ubicaciones de memoria del programa tienen una instruccin vlida. uno 5:Yof la Escritura de la tabla comienza el ciclo de escritura en la memoria interna, la grabacin continuar hasta su All terminacin. GIE / GIEH, PEIA / GIEL Ninguno Nonord este A, PD
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PIC18FXX2
TABLE 20-2: SET PIC18FXXX INSTRUCCIONES (CONTINUACIN)
Mnemonic, Description operando s LITERAOPERACIONES DE L LDDAW k ANDLW IORLW k k LFSR f, k 16-Bit Instruccin Palabra Ciclos MSB LSB Status Afectado Notas
Anunciod literal y literal WREG 1 000Kkkk kkkk 0 1 Y con WREG Inclusive OR 0000 kkkk kkkk literal con WREG Move literal 1 000Kkkk kkkk 0 2 (12-bit) segunda palabra 1110 1110 00ff to FSRx primera palabra MOVLB 111Kkkk kkkk 1 MOVLW k k k MoHe literal a BSR <3:00> 1 0000 0001 0000 1 MULLW Mover literal a WREG 000Kkkk kkkk 0 1 RETLW k Multiply literal con WREG 0000 kkkk kkkk SUBLW k k Retorno con literal en 2 000Kkkk kkkk 0 XORLW WREG Restar WREG 1 000Kkkk kkkk 0 desde literal 1 000Kkkk kkkk 0 DATUNA MEMORIAExclusive O literal con WREG OPERACIONES DEL PROGRAMA DE MEMORIA
Ning uno Ning uno Ning uno Ning TBLRD * TablLeer e 2 Ning 0000 0000 0000 1000 uno TBLRD * Table Lea con la Tabla de una 0000 0000 0000 1001 C, DC, Z, OV, N + TBLRD incremento posterior lectura con Ning 0000 0000 0000 1010 Z, N *-*+ la tabla de decremento posterior una 0000 0000 0000 1011 TBLRD lectura con Escritura de la tabla 2 (5) Ning 0000 0000 0000 1100 TBLWT* de incremento previo una 0000 0000 0000 1101 TBLWT * Table Escriba con cuadro de Ning 0000 0000 0000 1110 + TBLWT incremento posterior Escribir una 0000 0000 0000 1111 * - * + 1: Whena PORT Escritura de la tabla en funcin de s mismo (por ejemplo, MOVF PORTB, 1, Ning valor utilizado ser con registro se modifica de NoTE 0), El decremento posterior pasadores. Por ejemplo, si el cerrojo de datos es '1 'para un una configurado como TBLWT el valor presente en los propios con prepin entrada y incremento bajo por un dispositivo externo, los datos se escribirn de nuevo conNing es accionada un '0'. una 2:Yof se ejecuta esta instruccin en el registro TMR0 (y, en su caso, d = 1), el prescaler se borrar si se ha asignado. Ning 3:Yof Contador de Programa (PC) se modifica o la prueba condicional es verdadero, la instruccin requiere de dos ciclos. una El segundo ciclo es ejecutado como un NOP. Ning 4:Sominstrucciones e son palabra de 2 instrucciones. La segunda palabra de estas instrucciones se ejecutar como un NOP, A una menos que el abetost palabra de la instruccin recupera la informacin incrustada en estos bits 16-. Esto garantiza que todas las ubicaciones de memoria del programa tienen una instruccin vlida. 5:Yof la Escritura de la tabla comienza el ciclo de escritura en la memoria interna, la grabacin continuar hasta su terminacin.
1111 1011 1001 kkkk 0000 kkkk 1110 1101 1100 1000 1010
C, DC, Z, OV, Z N, N Z, N Ning uno
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PIC18FXX2
20.Un conjunto de instrucciones
ADDLW Sintaxis: Operands: Operacin: Status afectado: Encoding: AADIR literal a W [Etiqueta] ADDLW k 0 k 255 (W) + k W N, OV, C, DC, Z
0000 1111 kkkk kkkk
ADDWF Sintaxis: Operands:
ADD W af [Etiqueta] ADDWF 0 F 255 d [0,1] un [0,1] f [, d [, a]
Operacin: (W) + (f) dest Status afectado: N, OV, C, DC, Z Encoding:

0010 01DA ffff ffff
Descripcin: El contenido de W se aaden a la 8-Bit literal "k" y el resultado se coloca en W. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer literatur al 'k' Proceso Datu n Escriturae para W
Description: Agrega W a registrarse 'f'. Si "d" es 0, el resultado se almacena en W. Si "d" es 1, el resultado se almacena en 'f' registro (por defecto). Si 'a' es 0, el banco del acceso sern seleccionados. Si 'a' es 1, el BSR se utiliza. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer registro 'f' Proceso Datu n Writo de destino
Ejemplo:LDDA0x15 W Antes de Instruccin

W = 0x10
Despus de la instruccin
W = 0x25
Ejemplo:ADDWF REG, 0, 0 Antes de Instruccin

W REG W REG = = = = 0x17 0XC2 0XD9 0XC2
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PIC18FXX2
ADDWFC ADD W y seguir poco a f Sintaxis: [etiqueta] [ADDWFC f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (W) + (f) + (C) dest Status afectado: N, OV, C, DC, Z Encoding:
0010 00da ffff Descripcin: Add W, el indicador de acarreo y 'f' ffff ubicacin de los datos de la memoria. Si "d" es 0, el resultado se coloca en W. Si "d" es 1, el resultado se coloca en la memoria 'f' data ubica-cin. Si 'a' es 0, el banco del acceso ser seleccionado. Si 'a' es 1, el BSR no se puede anular.
Y ANDLW literal con W Sintaxis: [etiqueta] ANDLW k Operands: 0 k 255 Operacin: (W) y.. k W Estado Afectado: N, Z Encoding:
0000 1011 kkkk kkkk
Descripcin: El contenido de W se AND con la 8-bit literal "k". El resultado se coloca en W. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific Read literal ar 'k ' Proceso Datu n Escriturae para W
Palabras: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4

Descodific ar Leer registro 'f' Proceso Datu n Escriba a destino
Ejemplo:AndlW 0x5F Antes de Instruccin

W = 0xA3
W = 0x03
Ejemplo:ADDWFC REG, 0, 1 Antes de Instruccin

Llevar a bit = 1 REG = 0x02 W = 0x4D
Llevar a bit = 0 REG = 0x02 W = 0x50
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PIC18FXX2
Y ANDWF W con f Sintaxis: [etiqueta] [ANDWF f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (W) y.. (F) dest Status afectado: N, Z Encoding:
0001 01DA ffff ffff
Branch BC si Carry Sintaxis: [etiqueta] BC n Operands: -128 n 127 Operacin: si el bit de acarreo es '1 ' (PC) + 2 + 2n Ordenador personal Status afectados: Ninguno 1110 Encoding: Descripcin: Si el bit de acarreo es '1 ', entonces el programa saltar. Thcomplemento e 2 del nmero '2 n 'se aade a la PC. Desde el PC se han incrementado a buscar la siguiente instruccin, la nueva direccin ser PC +2 +2 n. Esta instruccin es entonces una instruccin de dos ciclos. Words: 1 Ciclos: 1 (2) Actividad:
Proceso Datu n Writo de destino 0010 nnnn nnnn
Descripcin: El contenido de W se AND'ed con 'f' registro. Si "d" es 0, el resultado se almacena en W. Si "d" es 1, el resultado se almacena en 'f' registro (por defecto). Si 'Una'Es 0, el banco del acceso sern seleccionados. Si 'a' es 1, el BSR no se sustituirn (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer registro 'f'
Ciclo Q Yof Salto: Q1 Q2 Q3 Q4

Descodific Read literal ar 'N' Proceso Datu n Ningu na operaci n Proceso Datu n Escribir para PC Ningu na operaci n Ningu na operaci n
Ejemplo:ANDWF REG, 0, 0 Antes de Instruccin

W REG = = 0x17 0XC2
Ningu na operaci Si No Jump: n
Q1 Q2 Q3 Q4
Ningu na operaci n
W = 0x02 REG = 0xC2
Descodific Read literal ar 'N'
Ejemplo:HERE BC 5 Antes de Instruccin

PC = direccin (AQU)
Despus de la Yof Carry instruccin
= Ordenad = Yof Carry = or Ordenad personal = or personal
1; address(AQU +12) 0; direccin (AQU +2)
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PIC18FXX2
BCF f Bit Clear Sintaxis: [etiqueta] BCF f, b [, a] Operandos: 0 F 255 0 b 7 un [0,1] Operacin: 0 f Status afectados: Ninguno Codificacin:
1001 bbba ffff ffff
BN Poder Negativo si Sintaxis: [etiqueta] BN n Operands: -128 n 127 Operacin: si poco negativo es '1 '(PC) + 2 + 2n Ordenador personal Status afectados: Ninguno Encoding:
1110 0110 nnnn nnnn
Descripcin: Bit 'b' en 'f' registro se borra. Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer registro 'f' Proceso Datu n W'f' rito registro
Description: Si el bit negativo es '1 ', el programa saltar. Thcomplemento e 2 del nmero '2 n 'se aade a la PC. Desde el PC se han incrementado a buscar la siguiente instruccin, la nueva direccin ser PC +2 +2 n. Esta instruccin es entonces una instruccin de dos ciclos. Words: 1 Ciclos: 1 (2) Actividad: Ciclo Q Yof Salto: Q1 Q2 Q3 Q4
Descodific Read literal ar 'N' Ningu na operaci Si No Jump: n Ningu na operaci n Proceso Datu n Ningu na operaci n Proceso Datu n Escribir para PC Ningu na operaci n Ningu na operaci n
Ejemplo:BCF FLAG_REG, 7, 0 Antes de Instruccin

FLAG_REG = 0xc7
FLAG_REG = 0x47
Q1 Q2 Q3 Q4
Ejemplo:HERE Jump BN Antes de Instruccin

PC = direccin (AQU)
Yof Negativo Ord Yof Negativo ena Ord dor ena per dor son per al son al = = = = 1; direccin (Jump) 0; direccin (AQU +2)
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PIC18FXX2
Branch BNC si NO llevar Sintaxis: [etiqueta] BNC n Operands: -128 n 127 Operacin: si el bit de acarreo es '0 ' (PC) + 2 + 2n Ordenador personal Status afectados: Ninguno Encoding:
1110 0011 nnnn nnnn
BNN Branch cuando no negativa Sintaxis: [etiqueta] BNN n Operands: -128 n 127 Operacin: si poco negativo es '0 '(PC) + 2 + 2n Ordenador personal Status afectados: Ninguno Encoding:
1110 0111 nnnn nnnn
Descripcin: Si el bit de acarreo es '0 ', el programa saltar. Thcomplemento e 2 del nmero '2 n 'se aade a la PC. Desde el PC se han incrementado a buscar la siguiente instruccin, la nueva direccin ser PC +2 +2 n. Esta instruccin es entonces una instruccin de dos ciclos. Words: 1 Ciclos: 1 (2) Actividad: Ciclo Q Yof Salto: Q1 Q2 Q3 Q4
Descodific Read literal ar 'N' No operation Ningu na operaci n Proceso Datu n Ningu na operaci n Escribir para PC No operation
Description: Si el bit negativo es '0 ', el programa saltar. Thcomplemento e 2 del nmero '2 n 'se aade a la PC. Desde el PC se han incrementado a buscar la siguiente instruccin, la nueva direccin ser PC +2 +2 n. Esta instruccin es entonces una instruccin de dos ciclos. Words: 1 Ciclos: 1 (2) Actividad: Ciclo Q Yof Salto: Q1 Q2 Q3 Q4
Descodific Read literal ar 'N' Ningu na operaci Si No Jump: n Ningu na operaci n Proceso Datu n Ningu na operaci n Escribir para PC Ningu na operaci n
Si No Jump: Q1
Q2
Q3
Q4
No operation
Q1
Q2
Q3
Q4
Proceso Datu n
Proceso Datu n
Ningu na operaci n
Ejemplo:HERE BNC Jump Antes de Instruccin

PC = direccin (AQU)
Ejemplo:HERE BNN Jump Antes de Instruccin

PC = direccin (AQU)
Yof Carry = 0; PC = direccin (Jump) Yof Carry = 1; PC = direccin (AQU +2)
Yof negativo = 0; PC = direccin (Jump) Yof negativo = 1; PC = direccin (AQU +2)
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PIC18FXX2
Branch BNOV No si Overflow Sintaxis: [etiqueta] BNOV n Operands: -128 n 127 Operacin: si el bit de desbordamiento es '0 '(PC) + 2 + 2n Ordenador personal Status afectados: Ninguno Encoding:
1110 0101 nnnn nnnn
BNZ Branch si no es cero Sintaxis: [etiqueta] BNZ n Operands: -128 n 127 Operacin: si el bit cero es '0 ' (PC) + 2 + 2n Ordenador personal Status afectados: Ninguno 1110 Encoding: Description: Si el bit es cero '0 ', entonces el programa se ramifica. Thcomplemento e 2 del nmero '2 n 'se aade a la PC. Desde el PC se han incrementado a buscar la siguiente instruccin, la nueva direccin ser PC +2 +2 n. Esta instruccin es entonces una instruccin de dos ciclos. Words: 1 Ciclos: 1 (2) Actividad: Ciclo Q Yof Salto: Q1 Q2 Q3 Q4
0001 nnnn nnnn
Descripcin: Si el bit de desbordamiento es '0 ', el programa saltar. Thcomplemento e 2 del nmero '2 n 'se aade a la PC. Desde el PC se han incrementado a buscar la siguiente instruccin, la nueva direccin ser PC +2 +2 n. Esta instruccin es entonces una instruccin de dos ciclos. Words: 1 Ciclos: 1 (2) Actividad: Ciclo Q Yof Salto: Q1 Q2 Q3 Q4
Descodific Read literal ar 'N' No operation Ningu na operaci n Proceso Datu n Ningu na operaci n Escribir para PC No operation
Descodific Read literal ar 'N' Ningu na operaci n Ningu na operaci n
Proceso Datu n Ningu na operaci n
Escribir para PC Ningu na operaci n
Si No Jump: Q1
Q2
Q3
Q4
No operation
Si No Jump: Q1 Q2 Descodific Read literal

ar 'N'
Proceso Datu n
Q3 Proceso Datu n
Q4 Ningu na operaci n
Ejemplo:HERE BNOV Jump Antes de Instruccin

PC = direccin (AQU)
Ejemplo:HERE BNZ Jump Antes de Instruccin

PC = direccin (AQU)
Yof Overflow = 0; PC = direccin (Jump) Yof Overflow = 1; PC = direccin (AQU +2)
Yof Cero = 0; PC = direccin (Jump) Yof Zero = 1; PC = direccin (AQU +2)
DS39564C-page236
PIC18FXX2
BRA Unconditional Branch Sintaxis: [etiqueta] BRA n Operands: -1024 n 1023 Operacin: (PC) + 2 + 2n PC afectada Estado: Ninguno Encoding:
1101 0nnn nnnn nnnn
Bit BSF Set f Sintaxis: [etiqueta] BSF f, b [, a] Operandos: 0 F 255 0 b 7 un [0,1] Operacin: 1 f Status afectados: Ninguno Codificacin:
1000 bbba ffff ffff
Descripcin: Aade el nmero en complemento a 2 '2 N'A la PC. Desde el PC se han incrementado a buscar la siguiente instruccin, la nueva direccin ser PC +2 +2 n. Esta instruccin es una dos-Ciclo de instruccin. Words: 1 Ciclos: 2 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific Read literal ar 'N' No Ningu operation na operaci n Ejemplo:HERE Jump BRA Proceso Datu n Ningu na operaci n Escribir para PC No operation
Description: Bit 'b' en 'f' registro est establecido. Si 'a' es 0 Accesos Banco ser seleccionado, a lo largo de montar el valor BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer registro 'f' Proceso Datu n Escritur aregistro e 'f'
Ejemplo:BSF FLAG_REG, 7, 1 Antes de Instruccin

FloridaAG_REG = 0x0A
Antes de Instruccin
PC = direccin (AQU)
PC = direccin (Jump)
DS39564C pginas 237
PIC18FXX2
Archivo BTFSC Bit Test, Skip claro si Sintaxis: [etiqueta] btfsc F, B [a], Operandos: 0 F 255 0 b 7 un [0,1] Operacin: skip if (f ) = 0 Status afectados: Ninguno Encoding:
1011 bbba fffF ffff
Archivo BTFSS Bit Test, Skip si Set Sintaxis: [etiqueta] btfss F, B [a], Operandos: 0 F 255 0 b 7 un [0,1] Operacin: skip if (f ) = 1 Status afectados: Ninguno Encoding:
1010 bbba ffff ffff
Descripcin: Si 'b' en poco 'f' registro es 0, la siguiente instruccin se omite. Yobit f 'b' es 0, entonces la instruccin siguiente exagerado durante la ejecucin de la instruccin actual se descarta, y un NOP es ejecutivoTed lugar, haciendo de esta una instruccin de dos ciclos. Si 'a' es 0, el banco del acceso ser seleccionado, a lo largo de montar el valor BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 (2) Nota: 3 ciclos si skip y seguida por una instruccin 2palabra. Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer registro 'f' Datos del Proceso Ningu na operaci n Ningu
Description: Si 'b' en poco 'f' registro es 1, la siguiente instruccin se omite. Yobit f 'b' es 1, entonces la instruccin siguiente exagerado durante la actual instruc-cin ejecucin, se descarta y un NOP yos ejecuta en su lugar, haciendo de esta una instruccin de dos ciclos. Si 'a' es 0, el banco del acceso ser seleccionado, a lo largo de montar el valor BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 (2) Nota: 3 ciclos si skip y seguida por una instruccin 2palabra.
Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer registro 'f' Datos del Proceso Ningu na operaci n
Yof saltar:
Q1 Q2 Q3 Q4
Ningu Ningu Ningu
Yof saltar:
Q1 Q2 Q3 Q4
Ningu
na na na na operaci operaci operaci operaci Yof saltar y seguido por instruccin de 2 palabras: n n n n
Q1 Q2 Q3 Q4
Ningu Ningu Ningu na na na na operaci operaci operaci operaci Yof saltar y seguido por instruccin de 2 palabras: n n n n
Q1 Q2 Q3 Q4
Ningu na operaci Ningu n na operaci n
Ningu
Ningu
Ningu
Ejemplo:
Antes de Instruccin
na na na operaci operaci operaci Ningu Ningu Ningu n n n na na na operaci operaci operaci n n n AQU BTFSC BANDERA, 1, 0 FALSE : VERDAD : ERO
Ejemplo:
Antes de Instruccin
Ningu Ningu Ningu na na na operaci operaci operaci Ningu Ningu Ningu n n n na na na operaci operaci operaci n n n AQU BTFSS BANDERA, 1, 0 FALSO : VERDAD : ERO
PC = direccin (AQU)
PC = direccin (AQU)
Yof FLAG <1> = 0; PC = direccin (TRUE) Yof FLAG <1> = 1; PC = direccin (FALSO)
Yof FLAG <1> = 0; PC = direccin (FALSO) Yof FLAG <1> = 1; PC = direccin (TRUE)
DS39564C-page238
PIC18FXX2
BTG f Bit Toggle Sintaxis: [etiqueta] BTG F, B [a], Operandos: 0 F 255 0 b 7 un [0,1] Operacin: (f ) f Estado afectado: Ninguno Codificacin:
0111 bbba ffff ffff
BOV Branch si Overflow Sintaxis: [etiqueta] BOV n Operands: -128 n 127 Operacin: si el bit de desbordamiento es '1 '(PC) + 2 + 2n Ordenador personal Status afectados: Ninguno Encoding:
1110 0100 nnnn nnnn
Descripcin: Bit 'b' en 'f' ubicacin de memoria de datos est invertida. Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Description: Si el bit de desbordamiento es '1 ', entonces el programa saltar. Thcomplemento e 2 del nmero '2 n 'se aade a la PC. Desde el PC se han incrementado a buscar la siguiente instruccin, la nueva direccin ser PC +2 +2 n. Esta instruccin es entonces una instruccin de dos ciclos. Words: 1 Ciclos: 1 (2) Actividad: Ciclo Q Yof Salto: Q1 Q2 Q3 Q4
Descodific Read literal ar 'N' Ningu na operaci Si No Jump: n Ningu na operaci n Proceso Datu n Ningu na operaci n Proceso Datu n Escribir para PC Ningu na operaci n Ningu na operaci n
Ejemplo:BTG PORTC, 4, 0 Antes de Instruccin:

PORTC = PORTC = 0111 0101 [0x75] 0110 0101 [0x65]
Despus de la instruccin:
Q1 Q2 Q3 Q4
Ejemplo:HERE BOV Jump Antes de Instruccin

PC = direccin (AQU)
Yof Overflow Ord Yof Overflow ena Ord dor ena per dor son per al son al = = = = 1; address(Jump) 0; address(AQU +2)
DS39564C pginas 239
PIC18FXX2
BZ Branch si Zero Sintaxis: [etiqueta] BZ n Operands: -128 n 127 Operacin: si Zero bit es '1 ' (PC) + 2 + 2n Ordenador personal Status afectados: Ninguno Encoding: Descripcin: Si el bit cero es '1 ', entonces el programa se ramifica. Thcomplemento e 2 del nmero '2 n 'se aade a la PC. Desde el PC se han incrementado a buscar la siguiente instruccin, la nueva direccin ser PC +2 +2 n. Esta instruccin es entonces una instruccin de dos ciclos. Words: 1 Ciclos: 1 (2) Actividad: Ciclo Q Yof Salto: Q1 Q2 Q3 Q4
Descodific Read literal ar 'N' No operation Ningu na operaci n Proceso Datu n Ningu na operaci n Proceso Datu n Escribir para PC No operation 1110 0000 nnnn nnnn
LLAME llamada de subrutina Sintaxis: [etiqueta] CONVOCATORIA [k, s] Operandos: 0 k 1048575 s [0,1] Operacin: (PC) + 4 AS, k PC <20:01>, yof s = 1 (W) WS, (STATUS) STATUSS, (BSR) BSRS Status afectados: Ninguno Encoding: 1110 Primera palabra (k <07:00>) 110s 1111 k19kkk 2nd palabra (k <19:08>)
k7kkk kkkk kkkk0 kkkk8
Si No Jump:
Q1 Q2 Q3 Q4
Descripcin: Llamada a subprograma de todo el rango de memoria de 2 Mbytes. En primer lugar, la direccin de retorno (PC + 4) se inserta en la pila de retorno. Si 's' = 1, los registros W, STATUS y BSR tambin se introducen en los respectivos registros de sombra, WS, STATUSS y BSRS. Si 's' = 0, no hay actualizacin se produce (por defecto). Entonces, 'k' el valor de 20-bit se carga en PC <20:01>. LLAME yos una instruccin de dos ciclos. Words: 2 Ciclos: 2 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific Read literal ar 'K' <7:00>, Ningu na operaci n Empuje PC para apilar Read literal 'K' <19:08>, Escribir Ningu para PC na operaci n
No operation
Ejemplo:HERE BZ Jump Antes de Instruccin

PC = direccin (AQU)
Yof Zero = 1; PC = direccin (Jump) Yof Cero = 0; PC = direccin (AQU +2)
Ningu Ningu na na operaci operaci n n Ejemplo:HERE LLAMADA NO, 1 PC = direccin (AQU)
Antes de Instruccin Despus de la instruccin

Ordena = direccin (NO) AS = addressHER (E + 4) dor WS W person = BSRS = BSR al STATUSS = ESTADO
DS39564C-page240
PIC18FXX2
CLRF Clear f Sintaxis: [etiqueta] clrf f [, a] Operandos: 0 F 255 un [0,1] Operacin: 000h F 1 Z Status afectado: Codificacin Z:
0110 101a ffff ffff
Temporizador Watchdog CLRWDT Clear Sintaxis: [etiqueta] CLRWDT Operandos: Ninguno Operacin: 000h WDT, 000h WDT postscaler, 1 A, 1 PD Status afectado: A, Encoding PD: Description:
0000 0000 0000 0100
Descripcin: Borra el contenido del registro especificado. Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
CLRWDT instruction pone a cero el temporizador de vigilancia. Tambin restablece el postscaler del WDT. Bits de estado para PD y se establecen.
Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4

Ningu na operaci n Ejemplo:CLRWDT Decdigo Proceso Datu n Ningu na operaci n
Ejemplo:CLRF FLAG_REG, 1 Antes de Instruccin

Antes de Instruccin
WDT = Contador?
FloridaAG_REG 0x00 =
WDContador T = 0x00 WDPostscaler T = 0
TO PD = 1
=1
DS39564C pginas 241
PIC18FXX2
COMF f Complemento Sintaxis: [etiqueta] [COMF f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: Encoding: ( f) dest
0001 11da ffff ffff
CPFSEQ Comparar con W f, vaya si f = W Sintaxis: [etiqueta] CPFSEQ f [, a] Operandos: 0 F 255 un [0,1] Operacin: (f) - (W), esquiarsi p (f) = (W) (Unsignecomparacin d) Estado afectado: Ninguno Encoding:
0110 001a ffff ffff
Status afectado: N, Z Descripcin: El contenido de 'f' registro es complementado. Si "d" es 0, el resultado se almacena en W. Si "d" es 1, el resultado se almacena en 'f' registro (por defecto). Si 'Una'Es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Ejemplo:COMF REG, 0, 0 Antes de Instruccin

REG = 0x13
Descripcin: Compara el contenido de 'f' ubicacin de memoria de datos con el contenido de W mediante la realizacin de un entero sin signo de resta. Yof 'f' = W ,lan la descabellada instruccin tion es descartado y un NOP yos exelindod lugar, haciendo de esta una de dos cycle instrucciones. Si 'a' es 0, el banco del acceso ser seleccionado, a lo largo de montar el valor BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 (2) Nota: 3 ciclos si skip y seguida por una instruccin 2palabra. Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer registro 'f' Proceso Datu n Ningu na operaci n
REG = 0x13 W = 0xEC
Yof saltar: Q1 Q2 Q3 Q4
No operation
Ningu Ningu Ningu na na na operaci operaci operaci Yof saltar y seguido por instruccin de 2 palabras: n n n
Q1 Q2 Q3 Q4
No operation No operation
Ningu na operaci Ningu n na operaci n AQU NEQUAL EQUAL
Ningu na operaci Ningu n na
Ejemplo:
operaci operaci n n CPFSEQ REG, 0 : : AQU ? ?
Antes de Instruccin
PC Direccin = W = REG =
Despus de la instruccin Yof REG

DS39564C-page242
= W; Ordenad = Address(EQUAL) or 2006 Microchip Technology Inc. personal
PIC18FXX2
Yof RE G PC = W; Address(NEQUAL)
DS39564C pginas 243
PIC18FXX2
CPFSGT Comparar con W f, vaya si f> W Sintaxis: [etiqueta] CPFSGT f [, a] Operandos: 0 F 255 un [0,1] Operacin: (f) - (W), esquiarsi p (f)> (W) (comparacin sin signo) Status afectados: Ninguno 0110 Encoding: Descripcin: Compara el contenido de 'f' ubicacin de memoria de datos para el contenido de la W mediante la realizacin de un entero sin signo de resta. Yoel contenido de f 'f' son mayores que los contenidos de WREG,lan el fetched instruccin es descartado y un NOP yos ejecuta en su lugar, haciendo de esta una instruccin de dos ciclos. Si 'a' es 0, El banco del acceso ser seleccinted, anulando el valor BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 (2) Nota: 3 ciclos si skip y seguida por una instruccin 2-palabra. Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer registro 'f' Proceso Datu n No operation 010a ffff ffff
CPFSLT Comparar con W f, vaya si f <W Sintaxis: [etiqueta] CPFSLT f [, a] Operandos: 0 F 255 un [0,1] Operacin: (f) - (W), esquiarsi p (f) <(W) (comparacin sin signo) Status afectados: Ninguno 0110 Encoding: Descripcin: Compara el contenido de 'f' ubicacin de memoria de datos con el contenido de W mediante la realizacin de un entero sin signo de resta. Yoel contenido de f 'f' son menos que el contenido de W, entonces la instruccin exagerado se descarta y un NOP yos ejecuta en su lugar, haciendo de esta una instruccin de dos ciclos. Si 'a' es 0, el banco del acceso sern seleccionados. Si 'a' es 1, el BSR no se sustituirn (por defecto). Words: 1 Ciclos: 1 (2) Nota: 3 ciclos si skip y seguida por una instruccin 2palabra. Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer registro 'f' Proceso Datu n Ningu na operaci n 000a ffff ffff
Yof saltar:
Q1 Q2 Q3 Q4
Ningu
Yof saltar:
Q1 Q2 Q3 Q4
Ningu Ningu No na na operation operaci operaci Yof saltar y seguido por instruccin de 2 palabras: n n
No operation
Q1 Q2 Q3 Q4
Q1 Q2 Q3 Q4
Ningu Ningu No na na operation operaci operaci Ningu Ningu No n n na na operation GreateR: operaci operaci npersonal n REG, 0 Ejemplo:HERE CPFSGT = Address(AQU) mineral de Instruccin W Ordenador personal NGREATER: W = ?
r PC Instruccin Bef
REG REG Si >W, PC PC = Direccin (MS) Yof RE G PC = W; Direccin (NGREATER)
operaci operaci operaci operaci n n n n REG, 1 Ejemplo:HERE CPFSLT = Address(AQU) Ordenador NLESS = ? : Despus de la LESS : instruccin Yof REG < W; = Antes de Instruccin Direccin (LESS) W; Yof = Address(Alvo)
Afte
DS39564C-page244
PIC18FXX2
DAW Decimal Adjust registro W Sintaxis: [etiqueta] DAW Operandos: Ninguno Operacin: Si [W <>> 03:00 9] o [DC = 1] y luego (W <03:00>) + 6 W <3:00>; ms (W <03:00>) W <3:00>; Yof [W <>> 07:04 9] o [C = 1] y luego (W <07:04>) + 6 W <7:04>; ms (W <07:04>) W <7:04>; Status afectado: Codificacin C: Descripcin:
0000 0000 0000 0111
DECF Disminuir f Sintaxis: [etiqueta] [DECF f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (f) - 1 dest Status afectados: C, DC, N, OV, Z Encoding:
0000 01DA ffff ffff
DAW ajustars el valor de ocho bits en W, resultante de la anterior Ade-ms de dos variables (cada uno en formato BCD embalado) y produce un resultado correcto embalado BCD.
Descripcin: Decrementa registro 'f'. Si "d" es 0, el resultado se almacena en W. Si "d" es 1, el resultado se almacena en 'f' registro (por defecto). Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4

Descodific ar Leer registro W Proceso Datu n Writo W
Ejemplo:DiciembreF CNT, 1, 0 Antes de Instruccin

CNT Z CNT Z = = = = 0x01 0 0x00 1
Ejemplo 1:DAW Antes de Instruccin

W = 0xA5 C = 0 Corrie = 0 Despus de la instruccin nte contin W = 0x05 ua C = 1 Corrie = 0 nte EJEMPLOSe 2: contin Antes de Instruccin ua W C Corrie nte Despus de contin ua W C Corrie nte contin ua = = = = = = 0XCE 0 0 0x34 1 0
la instruccin
DS39564C pginas 245
PIC18FXX2
DECFSZ Disminuir f, vaya si 0 Sintaxis: [etiqueta] [decfsz f, f, a] [] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (f) - 1 dest, Vaya si el resultado = 0 Status afectados: Ninguno Encoding:
0010 11da ffff ffff
DCFSNZ f Decrementa, vaya si no es 0 Sintaxis: [etiqueta] [DCFSNZ f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (f) - 1 dest, Vaya si el resultado 0 Status afectados: Ninguno Encoding:
0100 11da ffff ffff
Descripcin: El contenido de 'f' registro son dicremented. Si "d" es 0, el resultado se coloca en W. Si "d" es 1, el resultado se coloca de nuevo en 'f' registro (por defecto). Si el resultado es 0, la siguiente instruccin, que ya est exagerado, se descarta, y un NOP yos ejecuta en su lugar, lo que es una instruccin de dos ciclos. Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 (2) Nota: 3 ciclos si skip y seguida por una instruccin 2-palabra. Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descripcin: El contenido de 'f' registro son dicremented. Si "d" es 0, el resultado se coloca en W. Si "d" es 1, el resultado se coloca de nuevo en 'f' registro (por defecto). Si el resultado no es 0, la siguiente instruccin, que ya est exagerado, se descarta, y un NOP es ejecutivoTed lugar, lo que es una instruccin de dos ciclos. Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 (2) Nota: 3 ciclos si skip y seguida por una instruccin 2palabra. Q Actividad Ciclo: Q1 Q2 Q3 Q4
Yof saltar: Q1 Q2 Q3 Q4
Ningu Ningu
Yof saltar:
Ningu na operaci n
Q1 Q2 Q3 Q4
Ningu
Ningu
na na na operaci operaci operaci Yof saltar y seguido por instruccin de 2 n n n
palabras: Q1 Q2 Q3 Q4
Q1 Q2 Q3 Q4
Ningu Ningu na operaci Ningu n na operaci n DECFSZ GOTO Ningu na operaci Ningu n na operaci n CNT, 1, 1 LAZO na operaci Ningu n na operaci n
Ningu na operaci Ningu n na operaci n AQU CONTINUE
Ningu na operaci Ningu n na operaci n AQU ZERO NZERO
Ningu na operaci Ningu n na operaci n DCFSNZ TEMP, : :
Ningu na operaci Ningu n na operaci n 1, 0
Ejemplo:
Ejemplo:
Antes de Instruccin
PC = Direccin (AQU)
Antes de Instruccin
TEMP =?
CNT = CNT - 1 Yof CNT = 0; PC = Direccin (CONTINUE) Yof CNT 0; PC = Direccin (AQU +2) DS39564C-page246
TEMP = TEMP - 1, si TEMP = 0; PC = Direccin (CERO) Yof TEMP 0; PC = Direccin (NZERO)
PIC18FXX2
GOTO Unconditional Branch Sintaxis: [etiqueta] GOTO k Operands: 0 k 1048575 Operacin: k PC <20:01> Estado afectado: Ninguno Codificacin: 1110 1spalabra t (k <07:00>) 1111 2nd palabra (k <19:08>) Descripcin:
1111 k19kkk k7kkk kkkk kkkk0 kkkk8
YoNCF f Incremento Sintaxis: [etiqueta] [incf f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (f) + 1 dest Status afectados: C, DC, N, OV, Z Encoding:
0010 10da ffff ffff
GOTO allows un salto incondicional en cualquier lugar dentro de todo 2 Gama de memoria Mbyte. 'K' El valor de 20-bit se carga en PC <20:01>. GOTO yos siempre una instruccin de dos tiempos. 2 2 Q3
Ningu na operaci n Ningu na operaci n
Words: Ciclos:
Descripcin: El contenido de 'f' registro se incrementa. Si "d" es 0, el resultado se coloca en W. Si "d" es 1, el resultado se coloca de nuevo en 'f' registro (por defecto). Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Q Actividad Ciclo: Q2 Descodific Read literal Q1

ar No operation 'k '<7:00>, Ningu na operaci n
Q4
Read literal 'K' <19:08>, Escribir No para PC operation
Ejemplo:GOTO NO
Ejemplo:INCF CNT, 1, 0 Antes de Instruccin

CNT = 0xFF Z = 0 C =? DC =?
PC = Direccin (NO)
CNT Z C Corrie nte continu a = = = = 0x00 1 1 1
DS39564C pginas 247
PIC18FXX2
INCFSZ Sintaxis: Operands: Yof ncrement, vaya si 0 [Etiqueta] INCFSZ f [, d [, a] 0 F 255 d [0,1] un [0,1] (F) + 1 dest, esquiarp = 0 si el resultado Ninguno
0011 11da ffff ffff
INFSNZ Sintaxis: Operands:
Yof ncrement, vaya si no es 0 [Etiqueta] INFSNZ f [, d [, a] 0 F 255 d [0,1] un [0,1] (F) + 1 dest, esquiarp si el resultado 0 Ninguno
0100 10da ffff ffff
Operacin: Status afectado: Encoding: Descripcin:
Operacin: Status afectado: Encoding: Descripcin:
Thcontenidos electrnicos de 'f' registro son Si "d" es 0, el incremented. resultado W. Si 'd' es 1, el lugard en es resultado es en 'f' registro. (Por lugard vuelta defecto) Yof el resultado es 0, la siguiente instruccin est exagerado, es cin, Que ya DISCArded, y un NOP yos ejecutado insTead, por lo'a' es es el acceso instruccin. Si que 0, un ciclo de dos sern seleccionados, Banco anulando e BSR valor. Si a = 1, entonces el prohibirk se selecciona de acuerdo con la BSR valor (predeterminado). 1 1(2) Nota: 3 ciclos si saltar y seguido by una instruccin de 2 palabras.
Thcontenidos electrnicos de 'f' registro son Si "d" es 0, el incremented. resultado W. Si 'd' es 1, el lugard en es resultado es en 'f' registro (por lugard vuelta defecto). Yof el resultado no es 0, el siguiente que ya est instruccin, exagerado, Se descarta, y un NOP es ejecucinTed lugar, Si que es una cycle instrucciones. lo 'a' es 0, el de dos Banco sern Accesos seleccionados, sobre- Si 'a' = 1, viajar en el valor BSR. entonces se selecciona segn el e banco BSR valor (predeterminado). 1 1(2) Nota: 3 ciclos si saltar y seguido by una instruccin de 2 palabras.
Words: Ciclos:
Words: Ciclos:
Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar
Q Actividad Ciclo: Q1 Q2 Descodific Q3 Q4 Leer

ar
Leer registro 'f'
Yof saltar:
Proceso Datu n
Writo de destino
registro 'f'
Proceso Datu n
Writo de destino
Q1 Q2 Q3 Q4
Ningu Ningu No operation
Yof saltar:
Q1 Q2 Q3 Q4
Ningu
na na operaci operaci Yof saltar y seguido por instruccin de 2 n n
No operation
palabras: Q1 Q2 Q3 Q4
Q1 Q2 Q3 Q4
Ningu Ningu na operaci Ningu n na operaci n INCFSZ CNT, 1, 0 : : No operation No operation na operaci Ningu n na operaci n
Ningu na operaci Ningu n na operaci n AQU NZerO ZERO
Ningu na operaci Ningu n na operaci n AQU ZERO NZERO
Ejemplo:
Ejemplo:
INFSNZ REG, 1, 0
Antes de Instruccin
PC = Direccin (AQU)
Betanto Instruccin
PC = Direccin (AQU)
CNT Yof Ordena CNT dor Yof persona CNT Ordena l dor persona l = = = = CNT + 1 0; Direccin (CERO) 0; Address(NZERO)
REG Yof REG Ordenador personal Yof REG Ordenador personal
= = = =
REG + 1 0; Address(NZERO) 0; Address(CERO)
DS39564C-page248
PIC18FXX2
IORLW Inclusive OR literal con W Sintaxis: Operands: Operacin: Encoding: [Etiqueta] IORLW k 0 k 255 (W). OR. k W
0000 1001 kkkk kkkk
IORWF Inclusive OR W con f Sintaxis: Operands: [Etiqueta] IORWF 0 F 255 d [0,1] un [0,1] f [, d [, a]
Status afectado: N, Z Descripcin: El contenido de W se OR'ed con los ocho bits literal "k". El resultado se coloca en W. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Operacin: (W) OR.. (F) dest Status afectado: N, Z Encoding:

0001 00da ffff ffff
Ejemplo:IORL0x35 W Antes de Instruccin

W = 0x9A
Description: Inclusive OR W con 'f' registro. Si "d" es 0, el resultado se coloca en W. Si "d" es 1, el resultado se coloca de nuevo en 'f' registro (por defecto). Si 'a' es 0, el Accesos Banco ser seleccionado, a lo largo de montar el valor BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific Leer Proceso n ar registro F, Datu Ejemplo:IORWRESULTADO 'f' 0, 1 Writo de destino
W = 0xBF
Antes de Instruccin
RESULTADO = 0x13 W = 0x91
RESULTADO = 0x13 W = 0x93
DS39564C pginas 249
PIC18FXX2
LFSR carga FSR Sintaxis: [etiqueta] LFSR f, k Operands: 0 F 2 0 k 4095 Operacin: k Estado FSRf afectado: Ninguno Codificacin:
1110 1111 1110 0000 00ff k7kkk k11kkk kkkk
MOVMueva F f Sintaxis: [etiqueta] [movf f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: f dest Status afectado: N, Z Encoding:
0101 00da ffff Descripcin: El contenido de 'f' registroffff se traslado a un destino depende de la condicin de 'd'. Si "d" es 0, el resultado se coloca en W. Si "d" es 1, el resultado se coloca de nuevo en 'f' registro (por defecto). 'F' ubicacin puede ser en cualquier lugar en el banco de 256 bytes. Si 'a' es 0, El banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto).
Descripcin: El 12-bit literal "k" se carga en el archivo de registro, seleccione apuntada por 'f'. Words: 2 Ciclos: 2 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific Read literal ar 'K"MSB Proceso Datu n Proceso Datu n Writo literatur aMSB 'k' l a FSRfH Escrituraliter al e 'K'A FSRfL
Descodific Read literal ar 'K'LSB

Descodific ar Leer registro 'f' Proceso Datu n Escribir W
Ejemplo:LFSR 2, 0x3AB Despus de la instruccin

FSR2H = 0x03 FSR2L = 0xAB
Ejemplo:MOVF REG, 0, 0 Antes de Instruccin

REG W REG W = = = =
0x22 0xFF 0x22 0x22
DS39564C-page250
PIC18FXX2
MOVFF Move f af Sintaxis: [etiqueta] MOVFF fs, fd Operands: 0 fs 4095 0 fd 4095 Operacin: (fs) fd Status afectados: Ninguno Encoding: 1st palabra (fuente) 1100 2nd palabra (destin.) 1111
ffff ffff ffff ffff ffffs fffFd
MOVLB literal a nibble bajo en BSR Move Sintaxis: [etiqueta] MOVLB k Operands: 0 k 255 Operacin: k BSR Estado afectado: Ninguno Codificacin:
0000 0001 kkkk kkkk
Descripcin: El contenido del registro fuente "fs" se traslad a registro de destino 'fd ". Ubicacin de la "fs" fuente puede estar en cualquier lugar en el espacio 4096 byte de datos (000h a FFFH) y ubicacin odestino f 'fd' tambin puede ser en cualquier lugar de 000h a FFFH. Either fuente o destino puede ser W (una situacin especial utilidad). MOVFF yos particularmente til para la transferencia de una posicin de memoria de datos a un registro perifrico (por ejemplo, el bfer de transmisin o un puerto I / O). TheMOVFF INSTRUCCIONESn No se puede utilizar el PCL, Tosu, TOSH o TOSL como el registro de destino. Nota: TheMOVFF instruccin hombrod no se puede utilizar para mod-car valores de interrupcin mientras que cualquier interrupcin est habilitada. Vea la Seccin 8.0 para ms informacin. Words: 2 Ciclos: 2 (3) Actividad Ciclo Q: Q1 Q2 Q3 Q4
Descodific ar Decdigo Leer Registe'f' r (src) Ninguna operacin Nficticia o leer Proceso Datu n Ningu na operaci n No operation Writo Registe'f' r (dest)
Descripcin: El 8-bit literal "k" se carga en el Registro de seleccin de banco (BSR). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific Read literal ar 'k ' Proceso Datu n Escrituralit eral e 'K' a BSR
Ejemplo:MOVLB 5 Antes de Instruccin

BSR = registro 0x02
BSR = registro 0x05
Ejemplo:MOVFF REG1, REG2 Antes de Instruccin

REG1 REG2 = = = = 0x33 0x11 0x33, 0x33 DS39564C pginas 251
Despus de la instruccin REG1

REG2
PIC18FXX2
MOVLW Sintaxis: Operands: Operativa: Status afectado: Encoding: Move literal a W [Etiqueta] MOVLW k 0 k 255 kW Ninguno
0000 1110 kkkk kkkk
MOVWF Sintaxis: Operands: Operacin: Status afectados Encoding:
Move W af [Etiqueta] MOVWF 0 F 255 a [0,1] (W) F : Ninguno

0110 111a ffff ffff
f [, a]
Descripcin: Los ocho bits literal "k" se carga en W. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Ejemplo:MOVLW 0x5A Despus de la instruccin

W = 0x5A
Descripcin: Mover datos de W para registrar 'f'. Locatio'f' n puede estar en cualquier lugar en la 256 bytes banco. Si 'a' es 0, el Accesos Banco ser seleccionado, a lo largo de montar el valor BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Ejemplo:MOVWF REG, 0 Antes de Instruccin

W REG W REG = = = = 0x4F 0xFF 0x4F 0x4F
DS39564C-page252
PIC18FXX2
MULLW Multiply literal con W Sintaxis: Operands: Operacin: Encoding: [Etiqueta] MULLW 0 k 255 k MULWF Multiply W con f Sintaxis: Operands: [Etiqueta] MULWF 0 F 255 a [0,1] f [, a]
(W) X k PRODH:Prdl
0000 1101 kkkk kkkk
Status afectados: Ninguno Descripcin: Una multiplicacin sin signo que se auto-Ried a cabo entre el contenido de W y el 8-bit literal "k". La 16-bit resultado se coloca en PRODH: par Prdl registro. PRODH contiene el byte alto. W no se modifica. Ninguno de los indicadores de estado se ven afectados. Tenga en cuenta que ni el desbordamiento ni acarreo es posible en esta operacin. Un resultado de cero es posible, pero no se detecta. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer literatur al 'k' Proceso Datu n Writo registra PRODH: Prdl
Operacin: (W) x (f) PRODH: Prdl Status afectados: Ninguno Encoding:

0000 001a ffff ffff
Descripcin: Una multiplicacin sin signo que se auto-Ried a cabo entre el contenido de W y 'f' la ubicacin del archivo de registro. El resultado de 16-bit se almacena en el PRODH: Prdl par de registro. PRODH contiene el byte alto. Tanto W y 'f' no se han modificado. Ninguno de los indicadores de estado se ven afectados. Tenga en cuenta que ni el desbordamiento ni acarreo es posible en esta operacin. Un resultado de cero es posible, pero no se detecta. Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'Una'= 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Ejemplo:MULLW 0xC4 Antes de Instruccin W

PRODH Prdl = = = = = = 0XE2 ? ? 0XE2 0xAD 0x08
Descodific ar
Leer registro 'f'
Proceso Datu n
Despus de la instruccin W
PRODH Prdl
Escritura e inscribe PRODH: Prdl
Ejemplo:MULWF REG, 1 Antes de Instruccin

REG W PRODH Prdl = = = = = = = = 0XC4 0XB5 ? ? 0XC4 0XB5 0x8A 0x94
Despus de la instruccin W
REG PRODH Prdl
DS39564C pginas 253
PIC18FXX2
Niega NEGF f Sintaxis: [etiqueta] NEGF f [, a] Operandos: 0 F 255 un [0,1] Operacin: (f) + 1 f Estado Afectado: N, OV, C, DC, Z
110 ffff ffff bis Descripcin: 'f' Location es negado con complemento del a dos. El resultado se coloca en "f" Regla mento de la ubicacin de la memoria de
NOP
No
operacin NOP
Sintaxis:
[etiqueta] Ninguno
Operandos:
Operacin: Ninguna operacin Status Ninguno Encoding: afectados:

0000 1111 0000 xxxx 0000 xxxx 0000 xxxx
Encoding:
0110
Descripcin: No hay operacin. Palabras: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4

Decdigo Ningu na operaci n Ningu na operaci n Ningu na operaci n
datos. Si 'a' es 0, El banco del acceso ser seleccinted, anulando el valor BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Ejemplo: Ninguno.
Ejemplo:NEGF REG, 1 Antes de Instruccin

REG = REG = 0011 1010 [0x3A] 1100 0110 [0XC6]
DS39564C-page254
PIC18FXX2
Top Pop POP de Stack Return Sintaxis: [etiqueta] POP Operandos: Ninguno Operacin: (TOS) bit cubo Status afectados: Ninguno Encoding:
0000 0000 0000 0110
Push Push Top of Stack Return Sintaxis: [etiqueta] PUSH Operandos: Ninguno Operacin: (PC +2) AS Status afectados: Ninguno Encoding:
0000 0000 0000 0101
Descripcin: El valor TOS se retira la pila de retorno y se descarta. El valor de TOS se convierte en el valor ante-rior que se inserta en la pila de retorno. This instruccin se proporciona para permitir al usuario gestionar correctamente la pila de retorno para incorporar una pila de software. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Decdigo Ningu na operaci Ejemplo:POP n GOTO NUEVO CorreosP TOS value No operation
Descripcin: El PC 2 se inserta en la parte superior de la pila de retorno. El valor TOS anterior es empujado hacia abajo en la pila. Esta instruccin permite implementar una pila de software mediante la modificacin de TOS, y despus lo empuja en la pila de retorno. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Decdigo PUSH 2 PC en la pila de retorno Ningu na operaci n Ningu na operaci n
Ejemplo:PUSH Antes de Instruccin

AS Ordenador personal
Antes de Instruccin
AS Stack (1 nivel hacia abajo) = = 0031A2h 014332h
= =
00345Ah 000124h
Despus de la instruccin personal Ordenador

AS Stack (1 nivel hacia abajo)
AS = 014332h PC = NUEVO
= = =
000126h 000126h 00345Ah
DS39564C pginas 255
PIC18FXX2
Rcall relativa Call Sintaxis: [etiqueta] rcall n Operands: -1024 n 1023 Operacin: (PC) + 2 AS, (PC) + 2 + 2n Ordenador personal Status afectados: Ninguno Encoding:
1101 1nnn nnnn nnnn
REPOS Restablecer Sintaxis: [etiqueta] Operandos RESET: Ninguno Operacin: Borrar todos los registros y banderas que se ven afectados por un reset MCLR. Status afectados: Todos Encoding:
0000 0000 1111 1111
Descripcin: Llamada de subprograma con un salto hasta 1K de la ubicacin actual. En primer lugar, la direccin de retorno (PC 2) se inserta en la pila. A continuacin, agregue el complemento a 2 el nmero '2 n 'a la PC. Desde el PC se han incrementado a buscar la siguiente instruccin, la nueva direccin ser PC +2 +2 n. This instruccin es una instruccin de dos ciclos. Words: 1 Ciclos: 2 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific Read literal Proceso ar Datu 'N' Empuje n para PC apilar No Ningu Ningu operation na na operaci operaci n n Ejemplo:HERE rcall Saltar Escribir para PC
Descripcin: Esta instruccin proporciona una manera de ejecutar un Reset MCLR en software. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Comi Ningu ence na de operaci nuev n REINICIO Ejemplo: oesta Despus de la blece instruccin r Registros = Valor de Reajuste Banderas* = Valor de Reajuste Descodific ar Ningu na operaci n
No operation
Antes de Instruccin
PC = Direccin (AQU)
PC = Direccin (Jump) AS = Direccin (AQU +2)
DS39564C-page256
PIC18FXX2
Retfie Regreso de interrupcin Sintaxis: [etiqueta] retfie [s] Operandos: s [0,1] Operacin: (TOS) PC, 1 GIE / o GIEH PEIE / GIEL, si s = 1 (WS) W, (STATUSS) STATUS (BSRS) BSR, PCLATU, PCLATH no se modifican. Estado afectado: GIE / GIEH, PEIE / GIEL. Encoding:
0000 0000 0001 000s
RETLW retorno literal a W Sintaxis: [etiqueta] RETLW k Operands: 0 k 255 Operacin: k W, (TOS) PC, PCLATU, PCLATH no se han modificado Status afectados: Ninguno 0000 Encoding: Descripcin: W se carga con el literal de ocho bits 'K'. El contador de programa se carga desde la parte superior de la pila (la direccin de retorno). El pestillo de alta direccin (PCLATH) permanece sin cambios. Words: 1 Ciclos: 2 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Ningu na operaci n Leer literatur al 'k' Ningu na operaci n Proceso Datu n Ningu na operaci n correosPC p de pila, escribir a W Ningu na operaci n 1100 kkkk kkkk
Descripcin: El Retorno de interrupcin. Stack se extrae y Top-of-Stack (TOS) se carga en el PC. Las interrupciones estn habilitadas estableciendo la interrupcin de prioridad alta o baja mundial bit de habilitacin. Si 's' = 1, el contenido de la sombra registra WS, STATUSS BSRS y se cargan en los registros correspondientes, W, STATUS y BSR. Si 's' = 0, no hay actualizacin de estos registros se produce (por defecto). Words: 1 Ciclos: 2 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Decdigo Ningu na operaci n Ningu na operaci n Ningu na operaci n Ningu na operaci n correosp PC de pila Set GIEH o GIEL No operation
Ejemplo:
No operation
Ejemplo:RETFIE 1 Despus de interrupcin

PC = TOS W = LR = BSR BSRS STATUS = STATUSS GIE / GIEH, PEIE / GIEL = 1
CALCUADRO L, W contiene la tabla , Valor de compensacin , W tiene ahora ; Tabla de valores : TABLA ADDWF PCL, W = desplazamiento RETLW k0, k1 Comience mesa RETLW; : : RETLW kn; final de la tabla
Antes de Instruccin
W = 0x07
W = valor de kn
DS39564C pginas 257
PIC18FXX2
RETORNO Retorno de subrutina Sintaxis: Operands: [Etiqueta] RETURN [S] s [0,1] RLCF girar a la izquierda a travs de f Carry Sintaxis: Operands: [Etiqueta] RLCF 0 F 255 d [0, 1] un [0, 1] f [, d [, a]
Operacin: (TOS) PC, si s = 1 (WS) W, (STATUSS) STATUS (BSRS) BSR, PCLATU, PCLATH no se han modificado Status afectados: Ninguno 0000 Encoding: Descripcin: El Retorno de subrutina. La pila se extrae y la parte superior de la pila (TOS) se carga en el contador de programa. Si 's' = 1, el contenido de la sombra registra WS, STATUSS BSRS y se cargan en sus respondieron cor-registros, W, el estado y BSR. Si 's' = 0, no hay actualizacin de estos registros se produce (por defecto). Words: 1 Ciclos: 2 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Decdigo No operation Ningu na operaci Ningu n na operaci n Proceso Datu n Ningu na operaci n correosp PC de pila No operation 0000 0001 001S
Operacin: (f <n>) dest <n1>, (f <7>) C, (C) dest <0> Status afectado: C, N, Z Encoding:
0011 01DA ffff ffff
Descripcin: El contenido de 'f' registro se rotan un poco hacia la izquierda a travs del indicador de acarreo. Si "d" es 0, el resultado se coloca en W. Si "d" es 1, el resultado se almacena en 'f' registro (por defecto). Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' = 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Cregistro f Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Ejemplo:RLCF REG, 0, 0 Ejemplo:REGRESAR Despus de interrupcin

PC = TOS
Antes de Instruccin
REG C REG W C = = = = = 1110 0110 0 1110 0110 1100 1100 1
DS39564C-page258
PIC18FXX2
RLNCF Girar a la izquierda f (sin llevar) Sintaxis: [etiqueta] [RLNCF f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (f <n>) dest <n+1>, (f <7>) dest <0> Status afectado: N, Z Encoding:
0100 01DA ffff ffff
RRCF Rotate Right f a travs de Carry Sintaxis: [etiqueta] [RRCF f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (f <n>) dest <n-1>, (f <0>) C, (C) dest <7> Status afectados: C, N, Z Encoding:
0011 00da ffff ffff
Descripcin: El contenido de 'f' registro se rotan un poco a la izquierda. Si "d" es 0, el resultado se coloca en W. Si 'd' es 1, el resultado se almacena en el registro 'f '(por defecto). Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' es 1, entonces el banco ser seleccionado segn el valor BSR (por defecto).
registro f
Descripcin: El contenido de 'f' registro se rotan un poco a la derecha a travs del indicador de acarreo. Si "d" es 0, el resultado se coloca en W. Si "d" es 1, el resultado se coloca de nuevo en 'f' registro (por defecto). Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' es 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Cregistro f Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4

Ejemplo:RLNCF REG, 1, 0 Antes de Instruccin

REG = 1010 1011 0101 0111
Ejemplo:RRCF REG, 0, 0 Antes de Instruccin1110 0110 REG =

C=0
Despus de la instruccin REG =
Despus de la REG instruccin =

W C = =
1110 0110 0111 0011 0
DS39564C pginas 259
PIC18FXX2
RRNCF Rotate Right f (sin llevar) Sintaxis: [etiqueta] [RRNCF f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (f <n>) dest <n-1>, (f <0>) dest <7> Status afectado: N, Z Encoding:
0100 00da ffff ffff
SETF Set f Sintaxis: [etiqueta] setf f [, a] Operandos: 0 F 255 un [0,1] Operacin: FFh f Estado afectado: Ninguno Codificacin:
0110 100 A ffff ffff
Descripcin: El contenido de 'f' registro se rotan un poco a la derecha. Si "d" es 0, el resultado se coloca en W. Si 'd' es 1, el resultado se coloca de nuevo en registrarse 'f '(por defecto). Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' es 1, entonces el banco ser seleccionado segn el valor BSR (por defecto).
registro f
Descripcin: El contenido del regis-tro especificado se ponen a FFh. Si 'a' es 0, el banco del acceso ser seleccionado, a lo largo de montar el valor BSR. Si 'a' es 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4

Ejemplo:SETF REG, 1 Antes de Instruccin

REG = 0x5A
REG = 0xFF
EJEMPLOSe 1:RRNCF REG, 1, 0 Antes de Instruccin

REG = REG = 1101 0111 1110 1011
EJEMPLOSe 2:RRNCF REG, 0, 0 Antes de Instruccin

W REG W REG = = = = ? 1101 0111 1110 1011 1101 0111
DS39564C-page260
PIC18FXX2
Entre en el modo SLEEP SLEEP Sintaxis: [etiqueta] SLEEP Operandos: Ninguno Operacin: 00h WDT, 0 WDT postscaler, 1 A, 0 PD Status afectado: A, Encoding PD:
0000 0000 0000 0011
SUBFWB Resta f de W con prstamos Sintaxis: [etiqueta] [SUBFWB f, d, [a] Operandos: 0 F 255 d [0, 1] un [0, 1] Operacin: (W) - (f) - (C) dest Status afectado: N, OV, C, DC, Z Encoding:
0101 01DA ffff ffff Descripcin: Reste registro 'f' y llevar la bandera (prstamos) de W (mtodo de complemento a 2). Si "d" es 0, el resultado se almacena en W. Si "d" es 1, el resultado se almacena en 'f' registro (por defecto). Si 'a' es 0, El banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' es 1, entonces el banco ser seleccionado segn el valor BSR (por defecto).
Descripcin: El bit de estado de apagado (PD) se borra. El bit de estado de tiempo de espera (TO) se establece. Temporizador de vigilancia y su postscaler se borran. El procesador se pone en SLEEP mode con el oscilador se detuvo. Palabras: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Decdigo Ningu na operaci n Proceso Datu n Go para dormi r

Ejemplo:DORMIR Antes de Instruccin

TO =? PD =?
Ejemplo 1:SUBFWB REG, 1, 0 Antes de Instruccin

REG W C = = = 3 2 1
TO = 1 PD = 0
REG = FF W = 2 C=0 Z=0 N = 1; resultado es negativo
Si las causas WDT wake-up, este bit se borra.

REG = 2 W=5 C=1
REG = 2 W=3 C=1 Z=0 N = 0; resultado es positivo

REG W C REG W C Z N 2006 Microchip Technology Inc. = = = = = = = = 1 2 0 0 2 1 1; resultado es cero 0 DS39564C pginas 261
PIC18FXX2
SUBLW Restar W desde literal Sintaxis: [etiqueta] SUBLW k Operands: 0 k 255 Operacin: k - (W) W Estado Afectado: N, OV, C, DC, Z Encoding:
0000 1000 kkkk kkkk
SUBWF Resta W de f Sintaxis: [Etiqueta] SUBWF f, d [a]
[, Operandos: 0 F 255 d [0, 1] un [0, 1] Operacin: (f) - (W) dest Status afectado: Encoding: N, OV, C,
0101
Descripcin: W se resta de la de ocho bits literal 'k'. El resultado se coloca yon W. Palabras: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer Proceso literatur Datu n al 'k' Subl0x02 W Escriturae para W
DC,
11da
Z
ffff ffff
EJEMPLOSe 1:
W C
Antes de Instruccin
= = 1 ?
Descripcin: Resta W del 'f' registro (mtodo de complemento a 2). Si "d" es 0, el resultado se almacena en W. Si "d" es 1, el resultado se almacena en 'f' regis-tro (por defecto). Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' es 1, Entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
W=1 C = 1; resultado es positivo Z=0 N=0
EJEMPLOSe 2:Subl0x02 W Antes de Instruccin

W=2 C =?
Ejemplo 1:SUBWF REG, 1, 0 Antes de Instruccin

REG = 3 W=2 C =?
Despus de la instruccin Despus de la instruccin

REG W C Z N = = = = 0 1 1 0 ; Resultado es cero W C Z N = = = = = 1 2 1; resultado es 0 positivo 0 SUBWF REG, 0, 0
SUBLW EJEMPLOSe 3: Antes de Instruccin W C = = 3 ?
0x02
Ejemplo 2:
REG = 2 W=2
Antes de Instruccin
W = FF, (complemento a 2) C = 0; resultado es negativo Z=0 N=1 REG = 2 W=0 C = 1; resultado es cero Z=1 N=0
Ejemplo 3:SUBWF REG, 1, 0 Antes de Instruccin

REG = 1 W=2 C =?
DS39564C-page262 REG W C Z N = = = = = FFh, (2 de complemento) 2 2006 Microchip Technology Inc. 0; resultado es negativo 0 1
PIC18FXX2
SUBWFB Resta W de f con la Obtencin de Prstamos Sintaxis: [Etiqueta] SUBWFB f, d [a] Swapf f Permuta Sintaxis: [etiqueta] [swapf f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (f <03:00>) dest <7:04>, (f <07:04>) dest <3:00> Status afectados: Ninguno Encoding:
0011 10da ffff ffff
[, Operandos: 0 F 255 d [0,1] un [0,1] Operacin: (f) - (W) - (C) dest Status afectado: N, OV, C, DC, Z Encoding:
0101 10da Descripcin: Restar W y la bandera deffff acarreo ffff (borfila) de 'f' registro (mtodo de complemento a 2). Si "d" es 0, el resultado se almacena en W. Si "d" es 1, el resultado se almacena en 'f' registro (por defecto). Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' es 1, entonces el banco ser seleccionado segn el valor BSR (por defecto).

Descripcin: Los nibbles superior e inferior de 'f' regtro se intercambian. Si "d" es 0, el resultado se coloca en W. Si "d" es 1, el resultado se coloca en 'f' registro (por defecto). Si 'a' es 0, el acceso Bank ser seleccionado, anulando e BSR valor. Si 'a' es 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
EJEMPLOSe 1:SUBWFB REG, 1, 0 Antes de Instruccin

REG = 0x19 (0001 1001) W = 0x0D (0000 1101) C = 1
Ejemplo:SWAPF REG, 1, 0 Antes de Instruccin

REG = 0x53
REG W C Z N = = = = = 0x0C 0x0D 1 0 0 (0000 1011) (0000 1101) ; Resultado es positivo
REG = 0x35
EJEMPLOSe 2:SUBWFB REG, 0, 0 Antes de Instruccin

REG W C REG W C Z N = = = = = = = = 0x1B 0X1A 0 0x1B 0x00 1 1 0 (0001 1011) (0001 1010)
(0001 1011)
; Resultado es cero REG, 1, 0 (0000 0011) (0000 1101)
SUBWFB EJEMPLOSe 3: Antes de Instruccin REG W C REG = = = = 0x03 0X0E 1 0Axf5
= 0X0E W C = 0 Z = 0 N = 1 Resultado es 2006 Microchip Technology ;Inc. negativo (1111 0100) , [2 de comp] (0000 1101)
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PIC18FXX2
TBLRD Tabla Lee Sintaxis: [etiqueta] TBLRD (*, * +, * -; + *) Operandos: Ninguno Operacin: si * TBLRD, (Prog Mem (TBLPTR)) TABLAT; TBLPTR - Sin cambios; yof TBLRD * +, (Prog Mem (TBLPTR)) TABLAT; (TBLPTR) +1 TBLPTR; yof TBLRD * -, (Prog Mem (TBLPTR)) TABLAT; (TBLPTR) -1 TBLPTR; yof TBLRD + *, (TBLPTR) +1 TBLPTR; (Prog Mem (TBLPTR)) TABLAT; Status afectados: Ninguno
10nn nn =0 * =1 * + =2 * Descripcin: Esta instruccin se utiliza para leer las carpas con-de la memoria de =3 + programa (PM). Para hacer frente a la *
TBLRD Tabla Read (continuacin) Ejemplo 1:TBLRD * +; Antes de Instruccin

TABLAT = TBLPTR MEMORY = (0x00A35 6) = 0x55 0x00A356 0x34
TABLAT = 0x34 TBLPTR = 0x00A357
Ejemplo 2:TBLRD + *; Antes de Instruccin

TABLAT TBLPTR MEMORY (0x01A357) MEMORY (0x01A358) = = = = 0XAA 0x01A357 0x12 0x34
TABLAT = 0x34 TBLPTR = 0x01A358
Encoding:
0000
0000
0000
memoria de programa, un puntero llamado tabla de punteros (TBLPTR) se utiliza. Los TBLPTR un puntero (21-bit) puntos para cada byte en la memoria de programa. TBLPTR tiene un rango de direcciones de 2 Mbytes. TBLPTR [0] = 0: byte menos significativo de la palabra de memoria de programa TBLPTR [0] = 1: Byte ms significativo de la palabra de memoria de programa TheTBLRD instruccin puede modificar el valor de TBLPTR como sigue: ningn cambio incremento posterior post-decremento pre-incremento

Decdigo No operation Ningu na operaci No la n operacin (lectura de memoria de programa) Ningu Ningu na na operaci operaci Ningu No n n na funcionamient operaci o n (Auto judiciale TABLAT)
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PIC18FXX2
Tabla TBLWT Escribir Sintaxis: [etiqueta] TBLWT (*, * +, * -; + *) Operandos: Ninguno Operacin: si * TBLWT, (TABLAT) Registro de explotacin; TBLPTR - Sin cambios; si TBLWT * +, (TABLAT) Registro de explotacin; (TBLPTR) +1 TBLPTR; si TBLWT * -, (TABLAT) Registro de explotacin; (TBLPTR) -1 TBLPTR; (TBLPTR) +1 TBLPTR; (TABLAT) Registro de explotacin; Status afectados: Ninguno 0000 Encoding:
11nn nn = 0 * =1 * + =2 * Descripcin: Esta instruccin usa los 3 LSB de la=3 + TBLPTR para determinar cul de la * 0000 0000
Q1 Q2 Q3 Q4
explotacin 8 registra los datos se escriben en TABLAT. Los 8 registros de retencin se utilizan para programar los contenidos del Programa de memoria (PM). Consulte la Seccin 5.0 para obtener informacin sobre la escritura en la memoria FLASH. Los TBLPTR un puntero (21-bit) puntos a cada byte en la memoria de programa. TBLPTR tiene una direccin 2 MBtye alcance. El LSB de la TBLPTR selecciona que byte de la ubicacin de memoria de programa para acceder. TBLPTR [0] = 0: byte menos significativo de la palabra de memoria de programa TBLPTR [0] = 1: Byte ms significativo de la palabra de memoria de programa TheTBLWT instruccin puede modificar el valor de TBLPTR como sigue: ningn cambio incremento posterior post-decremento pre-incremento
Words: 1 Ciclos: 2 Q Actividad Ciclo:

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TBLWT Tabla Write (Continuacin) Ejemplo 1:TBLWT * +; Antes de Instruccin
TABLAT = 0x55 TBLPTR = 0x00A356 HOLDING REGISTRO (0x00A356) = 0xFF
Antes de Instruccin
TABLAT = 0x34 TBLPTR = 0x01389A registro de explotacin (0x01389A) = 0xFF registro de explotacin (0x01389B) = 0xFF
AfteInstrucciones (r finalizacin tabla de escritura)
After Instruccin (finalizacin tabla de escritura)

TABLAT = 0x34 TABLAT = 0x01389B registro de = 0x55 TBLPTR TBLPTR = 0x00A357 explotacin HOLDING REGISTRO (0x01389A) = 0xFF registro de (0x00A356) = 0x55 explotacin (0x01389B) = 0x34
Ejemplo 2:TBLWT + *;
Descodifi car Ningu na operaci n Ningu na operaci Ninguna n operaci n (Ledo TABLAT) Ningu na operaci Ningu n na Ningu na operaci Ninguna n operaci operaci n (Auto judiciale n para Holding Registro o memoria)
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PIC18FXX2
TSTFSZ prueba f, vaya si 0 Sintaxis: [etiqueta] TSTFSZ f [, a] Operandos: 0 F 255 un [0,1] Operacin: saltar si f = 0 Status afectados: Ninguno Encoding:
0110 011a ffff ffff
XORLW Exclusive OR literal con W Sintaxis: [etiqueta] XORLW k Operands: 0 k 255 Operacin: (W) XOR.. k W Estado Afectado: N, Z Encoding:
0000 1010 kkkk kkkk
Descripcin: Si 'f' = 0, la siguiente instruccin, se vendi durante el presente instruccin ejecucin, se descarta y un NOP yos ejecutado, haciendo de esta una instruccin de dos ciclos. Si 'a' es 0, el banco del acceso ser seleccionado, a lo largo de montar el valor BSR. Si 'a' es 1, lan el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 (2) Nota: 3 ciclos si skip y seguida por una instruccin 2-palabra. Q Actividad Ciclo: Q1 Q2 Q3 Q4
Descodific ar Leer registro 'f' Proceso Datu n No operation
Descripcin: El contenido de W se XOR con la 8-bit literal "k". El resultado se coloca en W. Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Ejemplo:XORLW 0xAF Antes de Instruccin

W = 0xB5
W = 0x1A
Yof saltar:
Q1 Q2 Q3 Q4
Ningu Ningu No na na operation operaci operaci Yof saltar y seguido por instruccin de 2 palabras: n n
No operation
Q1 Q2 Q3 Q4
Ningu Ningu na na operaci operaci No Ningu Ningu n n operation na na operaci operaci n n Ejemplo:HERE TSTFSZ CNT, 1 NZerO: ZERO:
No operation
Antes de Instruccin
PC = Direccin (AQU)
Yof CNT Ordenado Yof CNT r personal Ordenador personal = = = 0x00, Address(CERO) 0x00, Direccin (NZERO)
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PIC18FXX2
XORWF O-exclusiva con W f Sintaxis: [etiqueta] [XORWF f, d, [a] Operandos: 0 F 255 d [0,1] un [0,1] Operacin:. (W) XOR. (F) dest Status afectado: N, Z Encoding:
0001 10da ffff ffff
Descripcin: Exclusivo o el contenido de W con 'f' registro. Si "d" es 0, el resultado se almacena en W. Si "d" es 1, el resultado se almacena en 'f' el registro (por defecto). Si 'a' es 0, el banco del acceso sern seleccionados, ignorando el valor de BSR. Si 'a' es 1, entonces el banco ser seleccionado segn el valor BSR (por defecto). Words: 1 Ciclos: 1 Q Actividad Ciclo: Q1 Q2 Q3 Q4
Ejemplo:XORWF REG, 1, 0 Antes de Instruccin

REG W REG W = = = = 0XAF 0XB5 0x1A 0XB5
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PIC18FXX2
210.0 DESARROLLO DE APOYO
Los microcontroladores PICmicro son compatibles con una amplia gama de herramientas de hardware y desarrollo de software: Entorno de desarrollo integrado - MPLAB IDE Software Ensambladores / compiladores / enlazadores - MPASMTM Assembler - MPLAB C17 y C18 MPLAB compiladores C - Objeto MPLINKTM vinculador / MPLIBTM objeto Bibliotecario Simuladores - Simulador MPLAB SIM Software Emuladores - MPLAB ICE 2000 en circuito emulador - ICEPIC en circuito emulador In-Circuit Debugger - MPLAB ICD Los programadores de dispositivos - MATE PRO II Programador universal de dispositivos - PICSTART Plus de nivel de entrada para el Desarrollo Programador The MPLAB IDE le permite: Editar los archivos de origen (ya sea asamblea o 'C') Un toque montar (o compilar) y descargar emulador PICmicro y herramientas del simulador (de forma automtica actualizaciones de toda la informacin del proyecto) Depurar usando: - Los archivos de cdigo fuente - Archivo de lista absoluta - Cdigo mquina Thcapacidad e para usar MPLAB IDE con herramientas de depuracin mltiples permite a los usuarios cambiar fcilmente del simulador rentable a un emulador con todas las funciones con un mnimo de reciclaje.
21.2 Ensamblador
MPASM
The ensamblador MPASM es un ensamblador de todas las funciones de macro universal para todos los PIC MCU. The ensamblador MPASM tiene una interfaz de lnea de comandos y un shell de Windows. Se puede utilizar como una aplicacin independiente en un Windows 3.x o mayor del sistema, o puede ser utilizado a travs de MPLAB IDE. El MPASM mon-bler genera ficheros objeto reubicables para la MPLINK objetivosenlazado standard archivos HEX, archivos r t, Intel MAP para Ayuda en lnea
Bajos costos Juntas de demostracin - PICDEMTM 1 Demonstration Board - PICDEM 2 Demonstration Board - 3 Demostracin PICDEM Junta - PICDEM 17 Demonstration Board - KEELOQ Demonstration Board
21.1 MPLAB Integrated Development Environment Software

The MPLAB IDE software aporta una facilidad de desarrollo de software nunca antes vista en la 8-bits microcontrolador mercado. El IDE MPLAB es una aplicacin basada en Windows que contiene: Una interfaz para herramientas de depuracin - Simulador - Programador (se vende por separado) - Emulador (se vende por separado) - Depurador en circuito (se vende por separado) Un completo editor Un gerente de proyecto Barra de herramientas personalizable y asignacin de claves Una barra de estado
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detail uso de la memoria y el smbolo de referencia, una absolute LST archivo que contiene lneas de cdigo fuente y el cdigo mquina generado, y un archivo de COD para la depuracin. The caractersticas MPASM incluyen: ensamblador
Integracin en proyectos MPLAB IDE. definidas por el usuario macros para simplificar el cdigo ensamblador. Montaje Condicional para los archivos de origen de usos mltiples. Directivas que permiten el control total sobre el proceso de montaje.
21.3 MPLAB C17 y C18 MPLAB Los compiladores C

The MPLAB C17 y C18 MPLAB Development Systems cdigo son 'C' completo ANSI compiladores para PIC17CXXX Microchip y la familia de microcontroladores PIC18CXXX, respectivamente. Estos compiladores ofrecen potentes capacidades de integracin y facilidad de uso que no se encuentra con otros compiladores. For fuente depuracin ms sencilla nivel, los compiladores de proporcionar informaciones smbolo que es compatible con la visualizacin de la memoria MPLAB IDE.
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PIC18FXX2
21.4 Objeto MPLINK vinculador / MPLIB objeto Bibliotecario
The enlazador objeto MPLINK combina objetos reubicables creados por el ensamblador MPASM MPLAB C17 y el compilador MPLAB C18 y C. Tambin puede vincular objetos reubicables de precompilados bibliotecas, el uso de directivas de un guin vinculador. The bibliotecario objeto MPLIB es un bibliotecario de cdigo pre-compilado para ser utilizado con el enlazador objeto MPLINK. Cuando una rutina de una biblioteca se llama desde otro archivo fuente, slo los mdulos que contienen rutina que se enlazar con la aplicacin. Esto permite que grandes bibliotecas para ser utilizado de manera eficiente en muchas aplicaciones diferentes. El bibliotecario objeto MPLIB gestiona la creacin y modificacin de archivos de biblioteca. The MPLINK caractersticas enlazador de objeto incluyen: Integracin con MPASM MPLAB C17 y ensamblador y compilador MPLAB C18 C. Permite que todas las reas de memoria que se definen como secciones para proporcionar flexibilidad en tiempo de enlace. The MPLIB funciones bibliotecarias objetos incluyen: Es ms fcil vincular porque las bibliotecas individuales pueden incluirse en vez de muchos archivos pequeos. Ayuda a mantener el cdigo mantenible mediante la agrupacin de mdulos relacionados entre s. Permite crear bibliotecas y mdulos que se aade, en la lista, reemplazado, eliminado o extrado.
21.6 MPLAB ICE High Performance universal en circuito emulador MPLAB IDE con
The MPLAB ICE universal de emulador en circuito est destinado a proporcionar al ingeniero de desarrollo de productos con un conjunto completo de diseo de herramienta de microcontrolador para PICmicro microcontroladores (MCUs). Software de control de la ICE MPLAB emulador en circuito es proporcionado por el entorno de desarrollo MPLAB integrado (IDE), que permite editar, crear, descargar y depurar cdigo de un solo ambiente. El ICE MPLAB 2000 es un emulador completamente equipado con sistema de rastreo mejorado de disparo y funciones de datos de seguimiento. Mdulos intercambiables procesador permiten que el sistema sea fcilmente reconfigurado para la emulacin de procesadores diferentes. La arquitectura universal del ICE MPLAB emulador en circuito permite la expansin para soportar nuevos microcontroladores PICmicro. The ICE MPLAB en circuito emulador sistema ha sido diseado como un sistema de emulacin en tiempo real, con funciones avanzadas que se encuentran generalmente en las herramientas de desarrollo ms caros. La plataforma PC y el entorno Microsoft Windows han sido elegidos para hacer mejor estas caractersticas disponibles para usted, el usuario final.
21.7 ICEPIC en circuito emulador

The ICEPIC bajo costo, en circuito emulador es una solucin para el PIC16C5X Microchip Technology, PIC16C6X, PIC16C7X y familias PIC16CXXX de OneTime-Programmable 8-bit (OTP) microcontroladores. El sistema mod-laridad puede apoyar diferentes subconjuntos de productos PIC16C5X PIC16CXXX o mediante el uso de mdulos de personalidad intercambiables, o placas hijas. El emulador es capaz de emular sin circuitera de destino que est presente.
21.5 MPLAB SIM Software Simulador

The MPLAB SIM software simulador permite que el cdigo desarrollo en un entorno de PC de hospedaje mediante la simulacin de los microcontroladores de la serie PICmicro a nivel de instrucciones. En cualquier instruccin dada, las reas de datos puede ser examinado o modificado y estmulos se puede aplicar a partir de un archivo, o definido por el usuario pulse la tecla, para ninguna de las patas. La ejecucin se puede realizar en un solo paso, ejecutar hasta la rotura, o trazar modo. The MPLAB SIM es totalmente compatible con simulador simblico debug-ging utilizando el MPLAB C17 y C18 MPLAB los compiladores com-C y el ensamblador MPASM. El simulador de software ofrece la flexibilidad necesaria para desarrollar y depurar cdigo fuera del entorno del laboratorio, por lo que es una excelente herramienta para varios proyectos de desarrollo de software.
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21.8 MPLAB ICD depurador en circuito
MicIn-Circuit rochip del depurador, MPLAB ICD, es una poderosa erful, bajo costo, tiempo de ejecucin de la herramienta de desarrollo. Esta herramienta se basa en la MCU FLASH PICmicro y se puede utilizar para desarrollar para este y otros microcontroladores PICmicro. El MPLAB ICD utiliza la depuracin incircuit capaci-dad incorporada en los dispositivos flash. Esta caracterstica, junto con ProgrammingTM In-Circuit Serial de Microchip protocolo, ofrece un coste-efectiva en el circuito de depuracin FLASH desde la interfaz grfica de usuario del entorno de desarrollo integrado MPLAB. Esto permite a un diseador para desarrollar y depurar el cdigo fuente por variables watch-cin, de un solo paso a paso y el establecimiento de puntos de quiebre. Corriendo a toda velocidad permite pruebas de hardware en tiempo real.
21,11 PICDEM 1 PICmicro Costo Demonstration Junta
Bajo
21.9 MATE PRO universal Programar
II
Dispositivo
The MATE PRO II programador universal dispositivo es un programador con todas las funciones, capaces de funcionar en modo autnomo, as como el modo PC-hosted. El programador PRO MATE II dispositivo es conforme a norma CE. The MATE PRO II programador dispositivo tiene programable VDD y suministros VPP, que le permita verificar la memoria programada en VDD VDD mnimo y mximo para un mx imo-fiabilidad. Dispone de una pantalla LCD para ver las instrucciones y mensajes de error, claves para introducir comandos y un conjunto modular de enchufe desmontable para soportar varios tipos de paquetes. En el modo independiente, el programador PRO MATE II dispositivo puede leer, verificar, o programar dispositivos PICmicro. Tambin se puede ajustar la proteccin de cdigo de este modo.
The PICDEM 1 tablero de demostracin es una simple tabla que demuestra la capacidad de varios de los microcontroladores de Microchip. Los microcontroladores apoyado son: PIC16C5X (PIC16C54 a PIC16C58A), PIC16C61, PIC16C62X, PIC16C71, PIC16C8X, PIC17C42, PIC17C43 y PIC17C44. Todo el hardware y software necesario est incluido para ejecutar programas bsicos de demostracin. El usuario puede programar el microcontrolador muestra ladores proporcionan con la tarjeta de demostracin PICDEM 1 en un dispositivo programador PRO MATE II, o un programador PICSTART Plus de desarrollo, y probar fcilmente el firmware. El usuario tambin puede conectar la placa de demostracin PICDEM 1 al ICE MPLAB emulador en circuito y descargue el firmware a la emu-lador para la prueba. Un rea de prototipo est disponible para el usuario para construir algn hardware adicional y conectarla a la toma de microcontrolador (s). Algunas de las caractersticas incluyen una interfaz RS-232, un potencimetro para simulado entrada analgica Interruptores de botn y ocho LEDs conectados al puerto PORTB.
21,12 PICDEM 2 PIC16CXX Low Cost Demonstration Board

The PICDEM 2 pensin demostracin es un simple dem-onstration placa que soporta los microcontroladores PIC16C62, PIC16C64, PIC16C65, PIC16C73 y PIC16C74. Todo el hardware necesario y software se incluye para ejecutar los bsicos de demostracin de programas. El usuario puede programar los microcontroladores de ejemplo que se proporcionan con el PICDEM 2 demostracin bordo de un programador de dispositivos PRO MATE II, o un programador PICSTART Plus desarrollo, y probar fcilmente el firmware. El ICE MPLAB en el circuito de emulacin Tor tambin puede ser utilizado con la placa de demostracin PICDEM 2 para probar firmware. Un rea de prototipo ha sido proproporcionados a los que el usuario para aadir hardware adicional y de la conexin a la toma de microcontrolador (s). Algunas de las caractersticas incluyen una interfaz RS-232, Interruptores de botn, un potencimetro para simulacin de entradas analgicas, una srial EEPROM para demostrar el uso del bus I2CTM und cabeceras separadas para la conexin a una pantalla LCD module y un teclado.
21,10 PICSTART Plus Entry Level Development Programador

El programador PICSTART Plus desarrollo es una herramienta fcil de usar y de bajo costo, programador prototipo. It con-conecta a la PC a travs de un COM (RS-232) del puerto. MPLAB Entorno de desarrollo integrado de software hace que el uso del programador simple y eficiente. The PICSTART Plus programador desarrollo proveepuertos PICmicro todos los dispositivos con un mximo de 40 pines. Dispositivos ms grandes cantidad de pines, como el PIC16C92X y PIC17C76X, pueden ser apoyados con un enchufe adaptador. El programador PICSTART Plus desarrollo es conforme a norma CE.
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PIC18FXX2
21,13 PICDEM 3 PIC16CXXX Low Cost Demonstration Board
The PICDEM 3 Placa de demostracin es un simple dem-onstration tablero que soporta el PIC16C923 y PIC16C924 en el paquete de PLCC. Tambin prestar apoyo a los futuros 44-pin PLCC microcontroladores con una pantalla LCD mdulo. Todo el hardware y software necesario est incluido para ejecutar los programas de demostracin de base. El usuario puede programar microcontroladores de la muestra pro-provistos con la placa de demostracin PICDEM 3 en un dispositivo programador PRO MATE II, o un programador PICSTART Plus desarrollo con un enchufe adaptador y probar fcilmente el firmware. El ICE MPLAB en el circuito de emulacin Tor tambin puede ser utilizado con la placa de demostracin PICDEM 3 para probar firmware. Un rea de prototipo ha sido proproporcionados a los que el usuario de la adicin de hardware y de la conexin a la toma de microcontrolador (s). Algunas de las caractersticas incluyen una interfaz RS-232, Interruptores de botn, un potencimetro para simulacin de entradas analgicas, un termistor y encabezados separados para la conexin a un mdulo externo LCD y un teclado. Tambin se proporciona en la placa de demostracin PICDEM 3 es un panel LCD, con 4 comunes y los segmentos 12, que es capaz de tiempo de visualizacin-cin, la temperatura y da de la semana. La placa de demostracin PICDEM 3 ofrece un adicional de interfaz RS-232 y el software de Windows para mostrar las seales de LCD desmultiplexados en un PC. Una interfaz en serie simple permite al usuario construir un demultiplexor hardware para las seales de LCD.
21,14 PICDEM 17 Demonstration Board

La placa de demostracin PICDEM 17 es una placa de evaluacin que demuestra las capacidades de varios microcontroladores Microchip, incluyendo PIC17C752, PIC17C756A, PIC17C762 y PIC17C766. Todo el hardware necesario est incluido para ejecutar programas bsicos de demostracin, que se suministran en un disco de 3,5 pulgadas. Una muestra programado est incluido y el usuario puede borrar y programar con los otros programas de ejemplo utilizando el programador PRO MATE II dispositivo, o el programador PICSTART Plus desarrollo, y fcilmente depurar y probar el cdigo de ejemplo. Adems, el PICDEM 17 dem-onstration placa admite la descarga de programas a ejecutar y fuera de la memoria FLASH externa a bordo. La placa de demostracin PICDEM 17 es tambin utilizable con el ICE MPLAB emulador en circuito, o el emulador PicMaster y todos los programas de ejemplo se puede ejecutar y modificar mediante cualquiera de emulador. Ade-ms, un rea de prototipo generoso est disponible para el hardware del usuario.
21,15 KEELOQ Evaluacin y PROGRAMACINg Herramientas

KEELOQ evaluacin y herramientas de programacin compatible con HCS de Microchip Secure Data Products. El HCS evalua-cin kit incluye una pantalla LCD para mostrar los cdigos de vestuarios, un decodificador para decodificar transmisiones y una interfaz de programacin de transmisores de prueba del programa.
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Depurado Emlador r es
Programador s
Demo Boards y juegos de Eval
2006 Microchip Technology Inc. DS39564C-pgina 257
TABLE 21-1:
PIC12CXXX
PIC16CXXX
PIC16C7XX
PIC17C7XX
PIC18CXX2
PIC18FXXX
PIC16C9XX
PIC16F8XX
PIC16F62X
PIC16C8X / PIC16F8x
MCRFXXX
PIC16C6X
PIC16C5X
PIC16C7X
PIC17C4X
PIC14000
SuaveHerramien tas de consumo
MPLABIntegrado Entorno de desarrollo MPLABC17 C Compiler MPLABC18 Compiler C MPASMTM Assembler / MPLINKTM objeto vinculador MPLABICE en circuito emulador ICEPICTM en circuito emulador
**
MPLABICD In-Circuit Depurador PICSTARTPNivel de Entrada lus Desarrollo del programador PRO MATEII Programador Universal Device PICDEMTM 1 Demostracin Bordo PICDEMTM 2 Demostracin Bordo PICDEMTM 3 Demostracin Bordo PICDEMTM demostracin 14A Bordo PICDEMTM 17 Demostracin Bordo KEELOQ Kit de evaluacin KEELOQ Kit Transponder mKit del programador de icroIDTM 125 kHz microIDTM Kit del desarrollador 125 kHz anticolisin microIDTM Kit del desarrollador
** **
MCP2510
24CXX / 25CXX / 93HCSX
XX CXX
HERRAMIENTAS DE DESARROLLO DE MICROCHIP
PIC18FXX2
13,5Kit 6 MHz anticolisin microIDTM desarrollador MCP2510 CAN Kit del desarrollador * Pngase en contacto con el sitio web de Microchip Technology Inc. en www.microchip.com para obtener informacin sobre cmo utilizar el MPLAB ICD In-Circuit Debugger (DV164001) con PIC16C62, 63, 64, 65, 72, 73, 74, 76 77,. ** Contacto Microchip Technology Inc. para la fecha de disponibilidad. Desarrollo de herramientas est disponible en dispositivos seleccionados.
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NOTAS:
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PIC18FXX2
22.0 CARACTERSTICAS ELCTRICAS
Absolutos mximos () nominales
Temperatura ambiente bajo . -55 C a +125 C Temperatura de almacenamiento -65 C a +150 C Tensin en cualquier pin con respecto a VSS (excepto VDD, MCLR, y RA4) ........................ ................. A-0.3V (VDD + 0.3V) Voltaje en VDD con respecto a VSS -0.3V a 7,5 V de tensin en MCLR con respecto a VSS (Nota 2) ................................................... ...................................... 0 V a 13,25 V Tensin en RA4 con respecto a Vss 0 V a 8,5 V, consumo de energa total (Nota 1) 1.0W Corriente mxima de salida del pin VSS 300 mA Mxima corriente en el pin VDD 250 mA Corriente de entrada abrazadera, IIK (VI <0 o VI> VDD). 20 mA pinza de corriente de salida, IOK (VO <0 o VO> VDD) . 20 Salida de mA Corriente mxima hundido por cualquier E / S 25 mA de corriente mxima de salida de origen por cualquier pin I / O ...................................... .................................................. ............ 25 mA Corriente mxima hundido por PORTA, PORTB, y PORTE (Nota 3) (Combinado) ............................................... .... 200 mA Mxima corriente procedente de PORTA, PORTB, y PORTE (No seTE 3) (Combinado) .............................................. 200 mA Corriente mxima hundido por PORTC y PORTD (Nota 3) (Combinado) ............................................... ................... 200 mA Mxima corriente de origen por PORTC y PORTD (Nota 3) (Combinado) ............................................... .............. 200 mA Nota 1: Correosdisipacin wer se calcula como sigue: PDIS = VDD x {IDD - IOH +} {(VDD-VOH) x} + IOH (Vol. X IOL) 2:Voltagpicos ea continuacin VSS en el pin MCLR / VPP, induciendo corrientes superiores a 80 mA, pueden causar latchup. As, Una resistencia en serie de 50-100 hombrod Cuando se est aplicando un nivel "bajo" al pin MCLR / VPP, en lugar de tirar directamente a este pin VSS. 3:PORTD y PORTE no est disponible en los dispositivos PIC18F2X2.
AVISO : Destaca por encima de las especificadas en los "valores nominales mximos absolutos" puede causar daos permanentes en el dispositivo. Esta es una operacin Puntuacin de estrs slo y funcional del dispositivo en esas u otras condiciones superiores a las indicadas en los listados de operacin de esta especificacin no es implicado. La exposicin a las condiciones del rgimen mximo durante perodos prolongados puede afectar a la fiabilidad del dispositivo.
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PIC18FXX2
FIGURA 22-1: PIC18FXX2 VOLTAJE FRECUENCIA GRAPH (INDUSTRIAL)
6.0V 5.5V 5.0V PIC18FXXX 4.2V
Voltaje
4.5V 4,0 V 3.5V 3.0V 2.5V 2.0V
40 MHz
Frecuencia
FIGURA 22-2: PIC18LFXX2 VOLTAJE FRECUENCIA GRAPH (INDUSTRIAL)
6.0V 5.5V 5.0V PIC18LFXXX 4.2V
Voltaje
4.5V 4,0 V 3.5V 3.0V 2.5V 2.0V
4 MHz
40 MHz
Frecuencia
FMAX = (16,36 MHz / V) (VDDAPPMIN - 2,0 V) + 4 MHz Nota: VDDAPPMIN es la tensin mnima del dispositivo PICmicro en la aplicacin.
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PIC18FXX2
22.1 DC Caractersticas: PIC18FXX2 (Industrial ampliada) PIC18LFXX2 (Industrial)
PIC18LFXX2 (Industrial) StCondiciones Andard operativos (a menos que se indique lo contrario) Operango de temperatura de -40 C TLa +85 C para uso industrial StCondiciones Andard operativos (a menos que se indique lo PIC18FXX2 contrario) (Industrial ampliada) Operango de temperatura de -40 C TLa +85 C para uso industrial -40 C TLa +125 C durante largos Param Smbol Caracterstica Min Typ Mam Unida Condicione No. o x des s Tensin de alimentacin VDD D001 D001 D002 D003 VDR VPOR PIC18LFXX2 PIC18FXX2 RAM Retencin de Datos Voltaje (1) VDD tensin de arranque to garantizar interna de encendido seal Rise VDD Tasa de reset to garantizar interna Correoswer-on reset de seal Brown-out reset Voltage PIC18LFXX2 BORV1: BORV0 = 11 1,98 BORV1: BORV0 = 10 2,67 BORV1: BORV0 = 01 4,16 BORV1: BORV0 = 00 4,45 D005 PIC18FXX2 BORV1: BORV0 = 1x N.A. BORV1: BORV0 = 01 4,16 BORV1: BORV0 = 00 4,45 N.A. 40.5 4,83 V V V Fuera del rango de voltaje de operacin del dispositivo 2,14 2,89 40.5 4,83 V V V V 85C T 25C 2.0 4.2 1.5 50.5 50.5 00.7 V V V V Consulte la Seccin 3.1 (Power-on Reset) para obtener ms informacin Consulte la Seccin 3.1 (Power-on Reset) para obtener ms informacin HS, XT, RC y LP modo Osc
D004
SVDD
0.05
V/ ms
VBOR D005
Leyenda: El sombreado de filas es ayudar en la legibilidad de la mesa. Noe 1: This es el lmite al que VDD se puede bajar en el modo SLEEP, o durante el reinicio del aparato, sin perder datos de la RAM. 2:Thelectrnico actual de suministro es principalmente una funcin de la tensin de funcionamiento y la frecuencia. Otros factores, tales como I / O pin de carga y conmutacin de inters, tipo de oscilador, patrn interno de ejecucin del cdigo y de la temperatura, tambin tienen un impacto en el consumo de corriente. Thcondiciones electrnicos de prueba para todas las mediciones de IDD en modo de funcionamiento activo son: OSC1 onda cuadrada = externa, a partir del carril-a-carril, todos los pines de E / S de tres estados, se retir a VDD MCLR = VDD; WDT activado / desactivado segn lo especificado. 3:La corriente de apagado en el modo SLEEP no dependen del tipo de oscilador. Al apagar corriente se mide con la parte en modo SLEEP, con todos los pines de E / S de alta impedancia estado ligado a las caractersticas y VDD o VSS, y todos los que se suman delta actual discapacitados (como WDT, Timer1 oscilador, BOR,. ..). 4:For RC osc configuracin actual a travs de REXT no est incluido. La corriente a travs del resistor puede estar estimard por la frmula Ir = VDD/2REXT (mA) con REXT en kOhm. 5:The LVD y mdulos BOR compartir una gran parte de la circuitera. La IBOR y IlvD corrientes no son aditivos. Once uno de estos mdulos est habilitado, el otro tambin puede ser activado sin penalizacin adicional.
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PIC18FXX2
22.1 DC Caractersticas: PIC18FXX2 (Industrial ampliada) PIC18LFXX2 (Industrial) (Continuacin)
PIC18LFXX2 (Industrial) StCondiciones Andard operativos (a menos que se indique lo contrario) Operango de temperatura de -40 C TLa +85 C para uso industrial StCondiciones Andard operativos (a menos que se indique lo PIC18FXX2 contrario) (Industrial ampliada) Operango de temperatura de -40 C TLa +85 C para uso industrial -40 C TLa +125 C durante largos Param Smbol Caracterstica Min Typ Mam Unida Condicione No. o x des s Corriente de suministro (2,4) IDD D010 PIC18LFXX2 D010 PIC18FXX2 D010La D010La PIC18LFXX2 PIC18FXX2 0. 5 0. 5 1,2 0. 3 0. 3 1,5 0. 1,2 3 1,2 0. 1,2 3 .75 1,5 1,5 1,6 .75 .75 0. 8 14 40 50 1 1,25 2 1 1 3 1 1 3 10. 5 2 3 3 4 4 2 3 3 30 70 100 mA mA mA mA mA mA mA mA mA mA mA mA mA mA mA mA mA mA XT osc configuracin VDD = 2,0 V, +25C, FOSC = 4 MHz VDD = 2.0V, -40C a +85C, FOSC = 4 MHz VDD = 4.2V, -40C a +85C, FOSC = 4 MHz RC osc configuracin VDD = 2,0 V, +25C, FOSC = 4 MHz VDD = 2.0V, -40C a +85C, FOSC = 4 MHz VDD = 4.2V, -40C a +85C, FOSC = 4 MHz XT osc configuracin Comrcio osc VDD = 4.2V, +25C, FOSC = 4 MHz configuracin VDD = 4.2V,V, +25C, FOSC = 4 = 4 MHz VDD = 2,0 -40C a +85C, FOSC VDD = 4.2V, -40C a +125C, FOSC = 4 MHz MHz RC osc configuracin VDD = 2.0V, -40C a +85C, FOSC = 4 VDD = 4.2V, +25C, FOSC = 4 MHz MHz VDD = 4.2V, -40C a +85C, FOSC = 4 = 4 VDD = 4.2V, -40C a +85C, FOSC MHz VDD = 4.2V, -40C a +125C, FOSC = 4 MHz MHz Comrcio osc configuracin VDD = 4.2V, +25C, FOSC = 4 MHz VDD = 4.2V, -40C a +85C, FOSC = 4 MHz VDD = 4.2V, -40C a +125C, FOSC = 4 MHz
LP osc, FOSC = 32 kHz, WDT deshabilitado La VDD = 2.0V, -40C a +85C
LP osc, FOSC = 32 kHz, WDT deshabilitado La VDD = 4.2V, -40C a La +85VDD = 4.2V C, -40C a Leyenda: El sombreado de filas es ayudar en la legibilidad de la mesa. +125C Noe 1: This es el lmite al que VDD se puede bajar en el modo SLEEP, o durante el reinicio del aparato, sin perder datos de la RAM. 2:Thelectrnico actual de suministro es principalmente una funcin de la tensin de funcionamiento y la frecuencia. Otros factores, tales como I / O pin de carga y conmutacin de inters, tipo de oscilador, patrn interno de ejecucin del cdigo y de la temperatura, tambin tienen un impacto en el consumo de corriente. Thcondiciones electrnicos de prueba para todas las mediciones de IDD en modo de funcionamiento activo son: OSC1 onda cuadrada = externa, a partir del carril-a-carril, todos los pines de E / S de tres estados, se retir a VDD MCLR = VDD; WDT activado / desactivado segn lo especificado. 3:La corriente de apagado en el modo SLEEP no dependen del tipo de oscilador. Al apagar corriente se mide con la parte en modo SLEEP, con todos los pines de E / S de alta impedancia estado ligado a las caractersticas y VDD o VSS, y todos los que se suman delta actual discapacitados (como WDT, Timer1 oscilador, BOR,. ..). 4:For RC osc configuracin actual a travs de REXT no est incluido. La corriente a travs del resistor puede ser estimado por la frmula Ir = VDD/2REXT (mA) con REXT en kOhm.
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5:The LVD y mdulos BOR compartir una gran parte de la circuitera. La IBOR y IlvD corrientes no son aditivos. Once uno de estos mdulos est habilitado, el otro tambin puede ser activado sin penalizacin adicional.
PIC18FXX2
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PIC18FXX2
PIC18LFXX2 (Industrial) StCondiciones Andard operativos (a menos que se indique lo contrario) Operango de temperatura de -40 C TLa +85 C para uso industrial StCondiciones Andard operativos (a menos que se indique lo PIC18FXX2 contrario) (Industrial ampliada) Operango de temperatura de -40 C TLa +85 C para uso industrial -40 C TLa +125 C durante largos Param Smbol Caracterstica Min Typ Mam Unida Condicione No. o x des s Corriente de suministro (2,4) (Continuacin) IDD D010C D010C D013 PIC18LFXX2 PIC18FXX2 PIC18LFXX2 D013 PIC18FXX2 D014 D014 PIC18LFXX2 PIC18FXX2 YoPD D020 Al apagar corriente (3) PIC18LFXX2 .08 0. 1 3 0. 0. 9 4 10 0. 200 250 15 55 15 10 15 15 25 0. 6 10 2 15 25 10 25 mA mA mA 10 25 EC, ECIO configuraciones osc mLa VDD = 4.2V, -40C a +85C EC, ECIO configuraciones osc VDD = 4.2V, -40C a +125C
HS osc configuracin FOSC = 4 MHz, VDD = 2.0V FOSC = 25 MHz, VDD = 5.5V HS + PLL mA configuraciones osc FOSC = 10 MHz, VDD = 5.5V HS osc mA configuracin FOSC = 25 MHz, VDD = HS + PLL mA 5.5V configuraciones osc FOSC = Timer1 osc configuracin 10 MHz, VDD = 5.5V La FOSC = 32 kHz, VDD = 2.0V Timer1 osc configuracin La FOSC = 32 kHz, VDD = 4.2V, -40C a +85C La FOSC = 32 kHz, VDD = 4.2V, -40C a +125C La La La La VDD = 2,0 V, +25C VDD = 2.0V, -40C a +85VDD = 4.2V C, -40C a +85C 4.2V, +25C VDD =
D020
PIC18FXX2
1 9 VDD = 4.2V, -40C a 3 10 +85VDD = 4.2V C, -40C a D021B 15 25 La Leyenda: El sombreado de filas es ayudar en la legibilidad de la mesa. +125C Noe 1: This es el lmite al que VDD se puede bajar en el modo SLEEP, o durante el reinicio del aparato, sin perder La datos de la RAM. 2:Thelectrnico actual de suministro es principalmente una funcin de la tensin de funcionamiento y la frecuencia. Otros factores, tales como I / O pin de carga y conmutacin de inters, tipo de oscilador, patrn interno de ejecucin del cdigo y de la temperatura, tambin tienen un impacto en el consumo de corriente. Thcondiciones electrnicos de prueba para todas las mediciones de IDD en modo de funcionamiento activo son: OSC1 onda cuadrada = externa, a partir del carril-a-carril, todos los pines de E / S de tres estados, se retir a VDD MCLR = VDD; WDT activado / desactivado segn lo especificado. 3:La corriente de apagado en el modo SLEEP no dependen del tipo de oscilador. Al apagar corriente se mide con la parte en modo SLEEP, con todos los pines de E / S de alta impedancia estado ligado a las caractersticas y VDD o VSS, y todos los que se suman delta actual discapacitados (como WDT, Timer1 oscilador, BOR,. ..). 4:For RC osc configuracin actual a travs de REXT no est incluido. La corriente a travs del resistor puede ser estimado por la frmula Ir = VDD/2REXT (mA) con REXT en kOhm. 5:The LVD y mdulos BOR compartir una gran parte de la circuitera. La IBOR y IlvD corrientes no son aditivos.
Once uno de estos mdulos est habilitado, el otro tambin puede ser activado sin penalizacin adicional.
PIC18FXX2
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PIC18FXX2
PIC18LFXX2 (Industrial) StCondiciones Andard operativos (a menos que se indique lo contrario) Operango de temperatura de -40 C TLa +85 C para uso industrial StCondiciones Andard operativos (a menos que se indique lo PIC18FXX2 contrario) (Industrial ampliada) Operango de temperatura de -40 C TLa +85 C para uso industrial -40 C TLa +125 C durante largos Param Smbol Caracterstica Min Typ Mam Unida Condicione No. o x des s Mdulo de corriente diferencial Washingtontchd D022 IWDT .75 10. VDD = 2,0 V, +25C La VDD = 2.0V, -40C a og Timer 5 2 PIC18LFXX2 8 10 +85VDD = 4.2V C, -40C a La +85C 25 Washingtontchd 7 15 VDD = 4.2V, +25C D022 La VDD = 4.2V, -40C a og Timer 10 25 La PIC18FXX2 25 40 +85VDD = 4.2V C, -40C a La +125C D022La IBOR 29 35 Brown-out Reset VDD = 2,0 V, +25C La VDD = 2.0V, -40C a 29 45 (5) La 33 50 +85VDD = 4.2V C, -40C a PIC18LFXX2 La +85C 36 40 Brown-out Reset VDD = 4.2V, +25C D022La La VDD = 4.2V, -40C a 36 50 (5) La 36 65 +85VDD = 4.2V C, -40C a PIC18FXX2 La +125C D022B DVCI 29 35 Deteccin de bajo VDD = 2,0 V, +25C La VDD = 2.0V, -40C a 29 45 voltaje (5) La 33 50 +85VDD = 4.2V C, -40C a PIC18LFXX2 La +85C 33 40 Deteccin de bajo VDD = 4.2V, +25C D022B La VDD = 4.2V, -40C a 33 50 voltaje (5) La 33 65 +85VDD = 4.2V C, -40C a PIC18FXX2 La +125C Timer1 oscilador D025 ITMR 5,2 30 VDD = 2,0 V, +25C La VDD = 2.0V, -40C a PIC18LFXX2 5,2 40 1 La 6,5 50 +85VDD = 4.2V C, -40C a La +85C Timer1 oscilador 6,5 40 VDD = 4.2V, +25C D025 La VDD = 4.2V, -40C a PIC18FXX2 6,5 50 La 6,5 65 +85VDD = 4.2V C, -40C a La Leyenda: El sombreado de filas es ayudar en la legibilidad de la mesa. +125C Noe 1: This es el lmite al que VDD se puede bajar en el modo SLEEP, o durante el reinicio del aparato, sin perder La datos de la RAM. 2:Thelectrnico actual de suministro es principalmente una funcin de la tensin de funcionamiento y la frecuencia. Otros factores, tales como I / O pin de carga y conmutacin de inters, tipo de oscilador, patrn interno de ejecucin del cdigo y de la temperatura, tambin tienen un impacto en el consumo de corriente. Thcondiciones electrnicos de prueba para todas las mediciones de IDD en modo de funcionamiento activo son: OSC1 onda cuadrada = externa, a partir del carril-a-carril, todos los pines de E / S de tres estados, se retir a VDD MCLR = VDD; WDT activado / desactivado segn lo especificado. 3:La corriente de apagado en el modo SLEEP no dependen del tipo de oscilador. Al apagar corriente se mide con la parte en modo SLEEP, con todos los pines de E / S de alta impedancia estado ligado a las caractersticas y VDD o VSS, y todos los que se suman delta actual discapacitados (como WDT, Timer1 oscilador, BOR,. ..). 4:For RC osc configuracin actual a travs de REXT no est incluido. La corriente a travs del resistor puede estar estimard por la frmula Ir = VDD/2REXT (mA) con REXT en kOhm. 5:The LVD y mdulos BOR compartir una gran parte de la circuitera. La IBOR y IlvD corrientes no son aditivos. Once uno de estos mdulos est habilitado, el otro tambin puede ser activado sin penalizacin adicional.
PIC18FXX2
22.2 DC Caractersticas: PIC18FXX2 (Industrial ampliada) PIC18LFXX2 (Industrial)
DC CARACTERSTICAS Param StaCondiciones ndard operativos (a menos que se indique lo contrario) perating temperatura de -40 C TLa +85 C para uso industrial -40 C TLa +125 C durante largos
No. smbolo caracterstico Unidades Min Max Condiciones VILEntrada de Bajo Voltaje I/O ports: D030 con TTL tampn Vss 0,15 V VDD VDD <4,5 V D030A - 0,8 V 4,5 V VDD 50,5 V D031 con tampn de disparador de Schmitt RC3 y RC4 D032 MCLR VSS 0,2 V VDD D032A OSC1 (en los modos XT, HS y LP) und T1OSI D033 OSC1 (en modo RC y CE)(1) Alta Tensin I / O ports: D040 con TTL tampn 0,25 VDD + 0.8V D040A 2,0 V 4,5 V VDD VDD 50,5 V D041 con tampn de disparador de Schmitt RC3 y RC4 00,8 VDD 00,7 VDD VDD VDD V V VDD V VDD <4,5 V VSS 0,3 V VDD 0,2 V VDD VSS VIH Entrada de Vss Vss 00,2 V VDD 00,3 V VDD
D042 MCLR, OSC1 (CE modo) 0,8 VDD VDD V D042A OSC1 (en los modos XT, HS y LP) und T1OSI 00,7 VDD VDD V
D043 OSC1 (modo RC)(1) 00,9 VDD VDD V IIL Entrada de corriente de fuga (2,3) D060 puertos E / S .02 1 A VSS VPIN VDD, Pin de alta impedancia D061 MCLR D063 OSC1 1 A Vss VPIN VDD 1 A Vss VPIN VDD A VDD = 5 V, VPIN = VSS
UIP Weak Pull-up actual D070 IPURB PORTB dbil pull-up actual 50 450
Nota 1: Yon configuracin oscilador RC, el pin OSC1/CLKI es una entrada Schmitt Trigger. No se recomienda que el PICmicro dispositivo se acciona con un reloj externo en el modo RC. 2:The fugas de corriente en el pin MCLR es fuertemente dependiente del nivel de tensin aplicado. Los niveles especificados representan las condiciones normales de funcionamiento. Mayor corriente de fuga puede ser medida en diferentes voltajes de entrada. 3:Corriente negativa se define como corriente suministrada por el pasador. 4:El parmetro se caracteriza pero no probado.
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PIC18FXX2
DC CARACTERSTICAS Param Smbol Characteristic No. o OBaja Tensin utput VOL D080 D080A D083 D083La VOH D090 D090A D092 D092La D150 VOD Abrir la purga de alto voltaje OSC2/CLKO (modo RC) Output High Voltage (3) Puertos I / O VDD - 0,7 VDD - 0,7 VDD - 0,7 VDD - 0,7 8,5 V V V V V IOH = -3,0 mA, VDD = 4.5V, -40C a +85C IOH = -2,5 mA, VDD = 4.5V, -40C a +125C IOH = -1,3 mA, VDD = 4.5V, -40C a +85C IOH = -1,0 mA, VDD = 4.5V, -40C a +125C RA4 pin OSC2/CLKO (modo RC) I /O Ports StCondiciones Andard operativos (a menos que se indique lo contrario) Operango de temperatura de -40 C TLa +85 C para uso industrial Men Max -40 C TLa +125 C durante Unid Condiciones largos ads 0,6 0,6 0,6 00. 6 V V V V IOL = 8,5 mA, VDD = 4.5V, -40C a +85C IOL = 7,0 mA, VDD = 4.5V, -40C a +125C IOL = 1,6 mA, VDD = 4.5V, -40C a +85C IOL = 1,2 mA, VDD = 4.5V, -40C a +125C
D100(4)
Especificaciones Carga capacitiva en los pines de COSC2 salida OSC2 pin CIO
15
pF
Yon XT, HS y los modos LP cuando el reloj externo se utiliza para conducir OSC1
50 pF To adaptarse a la sincronizacin de CA Todas las E / S del OSC2 y (en el modo D102 CB 400 pF Specificaciones RC) En el modo I2C NoTE 1: Yon configuracin oscilador RC, el pin OSC1/CLKI es una entrada Schmitt Trigger. No se recomienda que el SCL, SDA se acciona con un reloj externo en el modo RC. PICmicro dispositivo 2:The fugas de corriente en el pin MCLR es fuertemente dependiente del nivel de tensin aplicado. Los niveles especificados representan las condiciones normales de funcionamiento. Mayor corriente de fuga puede ser medida en diferentes voltajes de entrada. 3:Negativelectrnico actual se define como corriente suministrada por el pasador. 4:Parameter se caracteriza pero no probado. D101
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PIC18FXX2
FIGURA 22-3: caractersticas de dbil detecta el voltaje
VDD (LVDIF se pueden borrar en software)
VLVD (LVDIF establecido por hardware)
37
LVDIF
TABLE 22-1: BAJA TENSIN CARACTERSTICAS detectar

Standa Condiciones de funcionamiento (a menos que se indique lo contrario) perating temperatura de -40 C TLa +85 C para uso industrial Min Typ Max -40 C TLa +125 C durante Unida Condiciones largos des T 25C 1,98 2,06 2,14 V 2,18 2,37 2,48 2,67 2,77 2,98 3,27 3,47 3,57 3,76 3,96 4,16 4,45 2,27 2,47 2,58 2,78 2,89 30.1 3,41 3,61 3,72 3,92 4,13 4,33 4,64 2,36 2,57 2,68 2,89 3,01 3,22 3,55 3,75 3,87 4,08 4,3 4,5 4,83 V V V V V V V V V V V V V T 25C T 25C
Param Smbolo No. D420
Caracterstica LVV = 0001 LVV = 0010 LVV = 0011 LVV = 0100 LVV = 0101 LVV = 0110 LVV = 0111 LVV = 1000 LVV = 1001 LVV = 1010 LVV = 1011 LVV = 1100 LVV = 1101 LVV = 1110
VLEnferme LTensin VD en dad venrea transicin VDD de mayor a menor
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PIC18FXX2
TABLE 22-2: REQUISITOS DE MEMORIA DE PROGRAMACIN
DC Caractersticas Param No. StaCondiciones ndard operativos (a menos que se indique lo contrario) perating temperatura de -40 C TLa +85 C durante industrial Min Typ Mam UnidTLa +125 Condiciones -40 C C durante largos x ades
Sym
Caracterstica Internal Programa Memoria Especificaciones de programacin Voltage en MCLR / VPP pin Corriente de suministro durante Programacin Datos EEPROM Memoria
D110 D113
VPP IDDP
9.00 -
13,25 10
V mL a
D120 D121
ED
Celular Endurance
100K VMIN
1M -
E/
-40C a +85C
VDRW VDD para lectura / escritura
5,5
W V Usando EECON para leer / escribir VMIN = tensin mnima de operacin ms Sr E/ W E/ Siempre y cuando no se violen otras especificaciones -40 C a +85 C -40C a +85C
D122 D123 D124
Troco Erase / Writo tiempo de ciclo TRETD Caracterstica de retencin TREF Nmero total de borrado / escritura Ciclos de actualizacin antes Programa Flash Memory de(1) Celular Endurance VDD para Leer VDD para Bloquear Borrar
4 10M
40 1M
D130 D131 D132
EP VPR VIE
10K VMI N
100K
-
5,5 5,5 5,5 5,5

-
W V VMIN = Tensin mnima de operacin V V V ms ms ms Usando el puerto ICSP Usando el puerto ICSP VMIN = Tensin mnima de operacin VDD 4.5V VDD 4.5V
VDD para Borrado temporizado externo o D132B VPEW escritura VDD para la Auto-timed Escribir D132A VIW D133 TIE D133La TIW D133A TIW D134 TRETD
40. 5 40. 5
4 Bloquear ICSP Erase Cycle Time VMIN ICSP Borrar o Escribir Tiempo de ciclo (Exinternamente cronometrados)
-
Sr Self oportuna Escribir Tiempo de Siempre y cuando no se ciclo violen otras Los datos de "Typ" columna est en 5.0V, 25 C a menos que se indique lo contrario. Estos parmetros Caracterstica de retencin especificaciones 40 son orientativos diseo nico y no estn probados.
NoTE 1: Refer la Seccin 6.8 para una discusin ms detallada sobre los datos EEPROM resistencia.
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PIC18FXX2
22.3 AC (Timing) Caractersticas
22.3.1 TIEMPO DE PARMETROS SIMBOLOGA
The smbolos de parmetro de tiempo abeja creard n han de seguir uno de los siguientes formatos: 1. TppS2ppS 2. TPPS T F Frecuencia Helowercase letras (pp) y sus significados: pp cc CCP1 ck CLKO cs CS di IDE hacer SDO dt Los datos yoo I /O en puerto MCLR mc Maysculas letras y su significado: S F Ftodos H Alto Y Invlido (Hi-impedancia) o L Bajo I2C slo T
3. TCC: ST 4. Ts
(Especificaciones I2C solamente) (especificaciones I2C solamente) Tiempo
osc rd rw sc ss t0 t1 wr
OSC1 RD RD o WR SCK SS T0CKI T1CKI WR
P R V Z
Perodo Subir Vlido Hi-impedancia Alto Helow
AA output acceso Alto BUF Autobs gratuito Helow TCC: ST (especificaciones I2C solamente) CC HD mantenga presionado SETUP SU ST DAT entrada de retencin de datos condicin STO PARADA STUna condicin START
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PIC18FXX2
22.3.2 CONDICIONES TIEMPO DE
Thtemperatura y voltajes e especifica en la Tabla 22-3 se aplican a todas las especificaciones de sincronizacin a menos que se indique lo contrario. Figura 22-4 se especifican las condiciones de carga de las especificaciones de tiempo.
TABLE 22-3: Especificaciones de temperatura y voltaje - CA

StCondiciones Andard operativos (a menos que se indique lo contrario) Operango de temperatura de -40 C TLa +85 C para uso industrial -40 C TLa +125 C durante largos Opergimen de voltaje VDD amplia como se describe en la seccin de especificaciones DC 22,1 y Seccin 22.2. LC piezas operar a temperaturas industriales solamente.
CA CARACTERSTICAS
FIGURA 22-4: CONDICIONES DE CARGA DE LAS ESPECIFICACIONES DEL DISPOSITIVO DE TIEMPO

Cargar condition 1 VDD / 2 Cargue la condicin 2
RL Pin CL VSS Pin VSS CL RL = 464 CL = 50 pF para todos los pines excepto OSC2/CLKO und incluyendo D y E como salidas de los puertos
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PIC18FXX2
22.3.3 diagramas de tiempo Y ESPECIFICACIONES Figura 22-5: CALENDARIO RELOJ EXTERNO (todos los modos excepto PLL)
Q4 T1 T2 T3 T4 T1
OSC1
13 3 4 4 2
CLKO
TABLE 22-4: REQUISITOS EXTERNOS DEL RELOJ DE TIEMPO

Papra m. No. 1A Smbolo FOSC Caracterstica External CLKI Frecuencia(1) Oscillator Frecuencia(1) Men DC DC DC 00. 1 4 4 4 1 ASC External Perodo CLKI(1) OSCILLPerodo ator(1) 5 25 40 250 250 40 100 160 25 2 3 TCY TosL, TosH Instruction tiempo de ciclo(1) Reloj Externo (OSC1) Tiempo de Alta o Baja 100 160 30 20. 5 10 Max 40 25 4 4 25 10 6.25 200 10.000 250 250 250 20 50 Unida Condiciones des MHz CE, ECIO, -40C a +85C MHz MHz MHz MHz MHz MHz kHz ns ns ns ns ns ns ns s ns ns ns s ns ns CE, ECIO, +85C a +125C RC osc XT osc HS osc HS + PLL osc, -40C a +85C HS + PLL osc, +85C a +125C LP modo Osc CE, ECIO, -40C a +85C CE, ECIO, +85C a +125C RC osc XOsc T HS osc HS + PLL osc, -40C a +85C HS + PLL osc, +85C a +125C LP osc TCY = 4/FOSC, -40C a +85C = 4/FOSC TCY, +85C a +125C XT osc LP osc HS osc XT osc LP osc
TosR, TOSF
7.5 ns HS osc NoTE 1: Perodo Instruccin ciclo (TCY) es igual a cuatro veces el oscilador de base de tiempo de entrada perodo para todas las configuraciones excepto PLL. Todos los valores indicados se basan en los datos de caracterizacin para ese tipo de oscilador en particular bajo condiciones de operacin estndar con el cdigo de dispositivo de ejecucin. Sobrepasar estos lmites especificados puede dar lugar a una operacin del oscilador inestable y / o superior al consumo actual esperado. Todos los dispositivos se prueban para funcionar a "MIN". Valores con un reloj externo aplicada al pasador OSC1/CLKI. Cuando una entrada de reloj externo se utiliza, el "max". Lmite de tiempo de ciclo es "DC" (sin reloj) para todos los dispositivos.
Reloj Externo (OSC1) Tiempo de subida o cada
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PIC18FXX2
TABLE 22-5: PLL ESPECIFICACIONES reloj de temporizacin (VDD = 4,2 V a 5,5 V)
Param No. Sym Caracterstica Men 4 16 -2 Typ Max 10 40 2 +2 Unida Condiciones des MHz HS modo slo MHz HS modo slo ms %
FOSC Oscillator Rango de frecuencia FSYS En-Chip VCO frecuencia del sistema trc
CLK
PLL Start-up Time (Tiempo de bloqueo) CLKO Estabilidad (Jitter)
Los datos de "Typ" columna est a 5 V, 25C a menos que se indique lo contrario. Estos parmetros son orientativos diseo nico y no estn probados.
Figura 22-6: CLKO Y CALENDARIO E / S

Q4 Q1 OSC1 10 CLKO 13 12 14 19 I /O Pin (Entra da) 18 16 11 Q2 Q3
1715 Old Valor Nuevo valor
I /O Pin (Salida)
20, 21 Nota:Refer a la Figura 22-4 para condiciones de carga.
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PIC18FXX2
TABLE 22-6: CLKO y E / S Requisitos de temporizacin
Param. Smbolo No. 10 11 12 13 14 15 16 17 18 18A 19 20 20A 21 21A 22 23 24 TINP TRBP TRCP Caracterstica Men 0,25 TCY + 25 0 100 200 0 TCY TCY 20 Typ 75 75 35 35 50 10 10 Mam x 200 200 100 100 0.5 TCY + 20 150 25 60 25 60 Unida Condicins des ns (Nota 1) ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns VDD = 2V VDD = 2V (Nota 1) (Nota 1) (Nota 1) (Nota 1) (Nota 1) (Nota 1)
TosH2ckL OSC1 a CLKO TosH2ckH TckR TckF TckL2ioV TckH2ioI OSC1 a CLKO CLKO tiempo de subida CLKO el tiempo de cada CLKO to Puerto de salida vlido Puerto en suspenso tras CLKO
TioV2ckH Port en vlido antes CLKO TosH2ioV OSC1 (Ciclo Q1) al puerto fuera vlido TosH2ioI OSC1 (Q2 ciclo) a Port de PIC18FXXX entrada no vlido (I / O en PIC18LFXXX el tiempo de retencin) TioV2osH Port entrada vlida para OSC1 (I /O en el tiempo de configuracin) PIC18FXXX TioR Puerto de salida de tiempo de subida PIC18LFXXX TioF Puerto de salida de tiempo PIC18FXXX de cada PIC18LFXXX YoNT pin tiempo de alta o baja RB7: RB4 tiempo INT cambio alto o bajo RC7: INT RC4 cambio de hora alta o baja
Estos parmetros son eventos asncronos no relacionadas con los bordes de reloj interno. NoTE 1: Medigencias son tomadas en el modo RC, donde la produccin es de 4 x CLKO TOSC.
FIGURA 22-7: RESET, temporizador de vigilancia, OSCILLATOR TIMER START-UP Y ENCENDIDO AUTOMTICO DE DISTRIBUCION
VDD MCLR Internal 30 Corre osR 33 PWRT Time-out 32 OSC Time-out Interno Reest ablece r Watchdog Temp orizad or de reinici o I /O Pins Nota:Refer a la Figura 22-4 para condiciones de carga. 2006 Microchip Technology Inc. DS39564C pginas 275
34 34
31
PIC18FXX2
Figura 22-8: BROWN-OUT TIEMPO REAJUSTE
BVDD VDD 35 VBGAP = Tpica 1.2V
VIRVS T
Act vace Tensin de referencia interna Internal tensin de referencia estable 36
TABLE 22-7: RESET, temporizador de guarda, OSCILADOR START-UP TIMER, TEMPORIZADOR DE ENCENDIDO Y BROWN-OUT REQUISITOS DE REAJUSTE
Param. Smbolo No. 30 31 32 33 34 35 36 37 TmcL TWDT AST TPWRT TIoz TBOR TIVRST Caracterstica MCLR por ancho de pulso (bajo) WatchdoTimer g tiempo de espera (No postscaler) Oscillation Puesta en marcha del temporizador Perodo Correoswer hasta Intervalo del temporizador I /O Hi-Low impedancia de MCLR o Reset Watchdog Timer Brown-out reset Pulse Width Time para referencia interna Voltage hacerse estable Min 2 7 1024 TOSC 28 200 200 Typ 18 72 2 20 Max 33 1024 TOSC 132 500 Unida des s ms ms s s s s VDD BVDD (ver D005) Condiciones
ASC = OSC1 perodo
TLEnferm Helow Voltaje Deteccin de ancho edad de pulso

venrea
VDD VLVD (ver D420)
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PIC18FXX2
FIGURA 22-9: TIMER0 y TIMER1 HORARIOS reloj externo
T0CKI
4041
42 T1OSO/T1CKI
4546
47 48 TMR0 o TMR1 Nota:Refer a la Figura 22-4 para condiciones de carga.
TABLE 22-8: TIMER0 y TIMER1 REQUISITOS reloj externo

Param Smbolo No. 40 41 42 Tt0H Tt0L Tt0P Ch.aracteristic T0CKMe ancho de pulso de alta T0CKI ancho de pulso baja T0CKI Perodo No preescalador Ingenioh preescalador No preescalador Ingenioh preescalador No preescalador Ingenioh preescalador Min 0.5TCY + 20 10 0.5TCY + 20 10 TCY + 10 GrDevorador de: 20 ns o TCY + 40 N 0.5TCY + 20 10 25 30 Mhac Unida ha ds ns ns ns ns ns ns N = valor preescala (1, 2, 4, ..., 256) Conditions
45
Tt1H
T1CKMe High Time
Sincrnico, sin prescaler Sncrono, ingenioh prescaler Asincrnico PIC18FXXX PIC18LFXXX PIC18FXXX
ns ns ns ns
PIC18LFXXX 46 Tt1L T1CKI Menor Time Sncrono, no prescaler Sncrono, con prescaler Asincrnico 47 Tt1P T1CKYo perodo entrada Sincrnico PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX
50 0.5TCY + 5 10 25 30 50 GrDevorador de: 20 ns o TCY + 40 60 N DC 2 TOSC
ns ns ns ns ns ns ns N = valor preescala (1, 2, 4, 8)
Comoynchronous Ft1 48 T1CKI oscilador de entrada Rango de frecuencia Tcke2tmrYo DElay desde el borde externo del reloj T1CKI al incremento de temporizador
50 7 TOSC
ns kHz -
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PIC18FXX2
Figura 22-10: Captura / Comparacin / PWM (CCP1 HORARIOS Y CCP2)
CCPx (Capture Mode)
50 51 52
CCPx (Compare o Modo PWM) 5354 Nota:Refer a la Figura 22-4 para condiciones de carga.
TABLE 22-9: Captura / Comparacin / PWM (CCP1 REQUISITOS Y CCP2)

Param. Smbol Caracterstica No. o 50 TccL CCPx tiempo No preescalador de entrada baja Con PIC18FXXX 51 TccH CCPx hora de entrada Preescalad PIC18LFXXX or No preescalador Men 0.5 TCY + 20 10 20 0.5 TCY + 20 10 20 3 TCY + 40 N Mam x 25 60 25 60 Unida des ns ns ns ns ns ns ns ns ns ns ns VDD = 2V VDD = 2V N = preescala valor (1,4 o 16) Condiciones
52 53 54
TccP TccR TccF
PIC18FXXX Con Preescalad PIC18LFXXX or CCPx perodo entrada Salida CCPx tiempo de cada Salida CCPx tiempo de cada PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX
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PIC18FXX2
Figura 22-11: TIEMPO PARALLEL PORT SLAVE (PIC18F4X2)
RE2/CS
RE0 / RD
RE1/WR
65 RD7: RD0 62 63 Nota:Refirase a la Figura 22-4 para condiciones de carga.
64
TABLE 22-10: REQUISITOS DE ESCLAVOS DEL PUERTO PARALELO (PIC18F4X2)

Param. No. 62 63 64 65 66 Smbolo Caracterstica Min 20 25 20 35 10 Mhac Unida Condiciones ha des ns ns Extended Temp. Alcance ns 80 90 30 3 TCY ns ns ns ns VDD = 2V Extended Temp. Alcance
TdtV2WRH Los datos de validez antes de WR o CS (Setup tiempo) TwrH2dtI TrdL2dtV TrdH2dtI TibfINH WR o CS to datos no PIC18FXXX vlidos PIC18LFXXX (Tiempo de retencin) RD und CS to datos de salida vlido RD o CS to datos de salida no vlido INHI del bit indicador FIB se borran de bit WR o CS
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PIC18FXX2
FIGURA 22-12: Ejemplo SPI TIEMPO MODO MASTER (CKE = 0)
SS 70 SCK (CKP = 0) 71 72 78 79 SCK (CKP = 1) 79 78 80 SDO MSb 75, 76 IDE MSB en 74 73 Nota:Refer a la Figura 22-4 para condiciones de carga. bit6 ---- 1 LSb En blo6 ------ 1 LSb
TABLE 22-11: Ejemplo SPI REQUISITOS MODE (modo maestro, CKE = 0)

Param. No. 70 71 71A 72 72A 73 73A 74 75 76 78 79 80 TsCl Smbolo Caracterstica Men TCY Continuo Single Byte Continuo Single Byte 1,25 TCY + 30 40 1,25 TCY + 30 40 100 1.5 TCY + 40 100 Max Unida Condicione des s ns 25 60 25 60 25 60 25 60 50 150 ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns VDD = 2V VDD = 2V VDD = 2V VDD = 2V VDD = 2V (Nota 2) (Nota 1) (Nota 1)
TssL2scH, SS a SCK o SCK Input TssL2scL Tsch SCK hora de entrada (Eslavoe modo) SCK de entrada mnimo histrico (Eslavoe modo)
TdiV2scH, Configurar la hora del SDI de entrada de datos a TdiV2scL SCK borde TB2B TscH2diL, TscL2diL TdoR TdoF TscR TscF Last flanco de reloj de Byte1 al borde de reloj de primera Byte2 El tiempo de retencin de los datos de entrada SDI a SCK borde SSalida DO tiempo de subida de datos SDO salida de datos tiempo de cada Salida SCK tiempo de subida (Modo Master) SSalida CK tiempo de cada (modo Master) PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX
PIC18FXXX TscH2doV, SDO salida de datos vlidos TscL2doV despus de SCK PIC18LFXXX EDGe NoTE 1: Recuadernillos el uso del parmetro # 73A. 2:Only si el parmetro # 71A y # 72A se utilizan.
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PIC18FXX2
FIGURA 22-13: Ejemplo SPI TIEMPO MODO MASTER (CKE = 1)
SS 81 SCK (CKP = 0) 71 72 79 73 SCK (CKP = 1) 80 78
SDO
MSb 75, 76
bit6 ------ 1
LSb
IDE
MSb 74
bit6 ---- 1
LSb
Nota:Refer a la Figura 22-4 para condiciones de carga.
TABLE 22-12: Ejemplo SPI REQUISITOS MODE (modo maestro, CKE = 1)

Param. No. 71 71A 72 72A 73 73A 74 75 76 78 79 80 81 TscL Smbolo Tsch Caracterstica SCK hora de entrada (Modo esclavo) SCK tiempo de entrada baja (Modo esclavo) Continuo Single Byte Continuo Single Byte Mha Unida Condicione cha des s 1.25 TCY + 30 ns 40 1.25 TCY + 30 40 100 1.5 TCY + 40 100 TCY 25 60 25 60 25 60 25 60 50 150 ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns Enfermedad venreaD =
2V
Men
(Nota 1) (Nota 1)
TdiV2scH, Configurar la hora del SDI de entrada de datos a TdiV2scL SCK borde TB2B TscH2diL, TscL2diL TDOR TdoF TscR TSCF Last flanco de reloj de Byte1 al borde de reloj de primera Byte2 El tiempo de retencin de los datos de entrada SDI a SCK borde SSalida DO tiempo de subida de datos SDO salida de datos tiempo de cada Salida SCK tiempo de subida (modo Master) SCSalida de K tiempo de cada (modo Master) PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX
(Nota 2)
Enfermedad venreaD =
2V
2V
PIC18FXXX TscH2doV, SDO datos vlidos despus de TscL2doV SCK salida PIC18LFXXX borde TdoV2scH, SDO datos de configuracin de salida a SCK borde TdoV2scL
2V
2V
NoTE 1: Recuadernillos el uso del parmetro # 73A. 2:Only si el parmetro # 71A y # 72A se utilizan.
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PIC18FXX2
Figura 22-14: Ejemplo ESCLAVO TIEMPO MODO SPI (CKE = 0)
SS 70 SCK (CKP = 0) 83 71 72 78 79
SCK (CKP = 1)
80 79 78 SDO MSb bit6 ------ 1 75, 76 77 IDE 73 Nota:Refer a la Figura 22-4 para condiciones de carga. MSb En bit6 ---- 1 LSB en 74 LSb
TABLE 22-13: Ejemplo REQUISITOS DE MODO SPI (TIMING SLAVE MODE (CKE = 0))
Param. No. smbolo caracterstico Unidades Min Max Condiciones 70 TssL2scH, TssL2scL SS to SCK or SCK yonput TCY - ns
71 Tsch SCK hora de entrada (modo esclavo) Continua 1,25 TCY + 30 - ns 71A Single Byte 40 - ns 72A Single Byte 40 - ns 73 TdiV2scH, TdiV2scL TscH2diL, TscL2diL (Nota 1) (Nota 1) Stiempo etup de SDI de entrada de datos hasta el borde SCK 100 - ns (Nota 2) 72 TsCl tiempo de entrada SCK baja (modo esclavo) Continua 1,25 TCY + 30 - ns
73A TB2B flanco de reloj del ltimo Byte1 al borde primer reloj de 1,5 Byte2 TCY + 40 - ns 74
Hviejo tiempo de SDI de entrada de datos hasta el borde SCK 100 - ns
75 TDOR SDO salida de datos de tiempo de levantamiento PIC18FXXX - 25 ns
PIC18LFXXX - 60 ns 76 TdoF SDO datos de salida tiempo de cada PIC18FXXX - 25 ns PIC18LFXXX - 60 ns 77 TssH2doZ SS to salida de alta impedancia SDO 10 50 ns 78 TSCR salida SCK tiempo de subida (modo maestro) PIC18FXXX - 25 ns PIC18LFXXX - 60 ns 79 TSCF salida SCK tiempo de cada (Master mode) PIC18FXXX - 25 ns
VDD = 2V VDD = 2V
VDD = 2V
PIC18LFXXX - 60 ns VDD = 2V 80 83 TscH2doV, SDO datos vlidos despus de SCK borde PIC18 salidaFXXX - 50 ns TscL2doV PIC18LFXXX - 150 ns VDD = 2V TscH2ssH, TscL2ssH SS after SCK borde TCY 1,5 + 40 - ns
Noe 1: Requires el uso del parmetro # 73A. 2:Olo si el parmetro # 71A # 72A y se utilizan.
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PIC18FXX2
Figura 22-15: Ejemplo ESCLAVO TIEMPO MODO SPI (CKE = 1)
82 SS
SCK 83 (CKP = 0)
70 71 72
SCK (CKP = 1) 80 SDO MSb bit6 ------ 1 LSb 75, 76 IDE 74 Nota:Refer a la Figura 22-4 para condiciones de carga. MSB en bit6 ---- 1 LSB en 77
TABLE 22-14: Ejemplo SPI REQUISITOS modo esclavo (CKE = 1)

Param. No. 70 71 71A 72 72A 73A 74 75 TB2B TscH2diL, TscL2diL TDOR TsCl Symbol TssL2scH, TssL2scL TscH Ch.aracteristic SS to SCK o SCK enponer SCK hora de entrada (Slave modo) SCK de entrada mnimo histrico (Slave modo) Continuous Single Byte Continuous Single Byte Min TCY 1,25 TCY + 30 40 1,25 TCY + 30 40 1,5 TCY + 40 100 Mha cha 25 60 25 Unida Conditions ds ns ns ns ns ns ns ns ns ns ns (Nota 1) (Nota 2) (Nota 1)
Last flanco de reloj de Byte1 al borde primer reloj de Byte2 Hold tiempo de SDI de entrada de datos a SCK borde SDO salida de datos de tiempo de levantamiento PIC18FXXX PIC18LFXXX
VDD = 2V VDD = 2V
76
TdoF
SDO la salida de datos tiempo de cada PIC18FXXX
PIC18LFXXX 77 78 79 80 82 83 TssH2doZ TscR TscF SS to SDO salida de alta impedancia SCSalida de K tiempo de subida (modo Master) SCSalida de K tiempo de cada (modo Master) PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX
10 1,5 TCY + 40
60 50 25 60 25 60 50 150 50 150 -
ns ns ns ns ns ns ns ns ns ns ns
VDD = 2V VDD = 2V VDD = 2V VDD = 2V
TscH2doV, SDO datos vlidos despus de SCK TscL2doV salida edge TssL2doV SDO datos vlidos despus de SS salida borde TscH2ssH, SS despus borde SCK TscL2ssH
Noe 1: Requires el uso del parmetro # 73A. 2:Olo si el parmetro # 71A # 72A y se utilizan.
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PIC18FXX2
FIGURA 22-16: BUS I2C START / STOP BITS DE DISTRIBUCION
SCL 90 SDL a
91 92
93
START Condici n
Condici n de parada
Nota:Refirase a la Figura 22-4 para condiciones de carga.
TABLE 22-15: Bus I2C START / STOP BITS REQUISITOS (modo esclavo)
Param. Smbolo No. 90 91 92 93 TSU: STA THD: STA Caracterstica ESTRELLAT condicin Setup vez ESTRELLAT condicin 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo Men 4700 600 4000 600 4700 600 4000 600 Mhac Unida Conditions ha des ns Only relevantes para la repetida La condicin de arranque Despus de este ns perodo, el primer pulso de reloj se genera ns ns
TSU: STO El tiempo de STOP condicin retencin Setup vez THD: STO STOP condicin El tiempo de retencin
FIGURA 22-17: BUS I2C DISTRIBUCION DE DATOS

103 100 101 102
SCL
90 91 92 106107
SDE nA
110 109 109
SDU na salid a Nota:Refirase a la Figura 22-4 para condiciones de carga.
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PIC18FXX2
TABLE 22-16: REQUISITOS DE DATOS I2C BUS (modo esclavo)
Param. No. Symbol Characteristic Clock hora 100 kHz modo 400 kHz modo SSP Mdulo Min 4.0 0.6 1.5 TCY 4.7 1.3 1.5 TCY 20 + 0,1 CB 20 + 0,1 CB 4.7 0,6 4.0 0.6 0 0 250 100 4.7 0.6 4,7 1.3 Max 1000 300 1000 300 0.9 3500 400 ns ns ns ns s s s s ns s ns ns s s ns ns s s pF Time el bus debe estar libre antes de una nueva transmisin puede comenzar (No sete 1) CB se especifica a partir de 10 a 400 pF Enfermedad venreaD 4.2V Enfermedad venreaD 4.2V Only relevantes para la repetida La condicin de arranque Despus de este perodo, el primer pulso de reloj se genera s s PIC18FXXX debe operar a un mnimo de 1,5 MHz PIC18FXXX debe operar a un mnimo de 10 MHz Unida Condiciones ds PIC18FXXX debe operar a un s mnimo de 1,5 MHz s PIC18FXXX debe operar a un mnimo de 10 MHz
100
MUSLO
101
TLOW
Clock mnimo histrico
100 kHz modo 400 kHz modo SSP Mdulo
102
TR
SDUn tiempo y lugar SCL SDA y tiempo de cada SCL
100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo
103 90 91 106 107 92 109 110
TF
TSU: STA STCondicin ART tiempo de preparacin THD: STA ESTRELLAT condicin sostener time THD: DAT Datun tiempo de retencin de entrada TSU: DAT Datun tiempo de
configuracin de entrada TSU: STO STOCondicin P configuracin de tiempo Output vigor a TAA partir del reloj
(No sete 2)
TBUF
Bus tiempo libre
D102
CB
Bus carga capacitiva
Noe 1: Latransmisor sa, el dispositivo debe proporcionar este tiempo mnimo de retardo interno para cerrar la regin sin definir (min. 300 ns) del flanco de bajada de SCL para evitar la generacin no deseada de START o STOP condiciones. 2:Un dispositivo de modo rpido bus I2C se puede utilizar en un sistema de bus I2C modo estndar, pero el requisito TSU: DAT 250 ns must entonces se reunieron. Esto automticamente ser el caso si el dispositivo no se estira el periodo bajo de la seal SCL. Si tal dispositivo se estira el periodo bajo de la seal SCL, que debe emitir el bit de datos junto a la lnea SDA. TR max. + TSU: DAT = 1000 + 250 = 1250 ns (de acuerdo a la especificacin del bus I2C modo estndar) antes de la lnea SCL es puesto en libertad.
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PIC18FXX2
FIGURA 22-18: MASTER BUS I2C SSP START / STOP BITS FORMAS DE ONDA DE DISTRIBUCION
SCL 90 SDL a
91 92
93
START Condici n Nota:Refer a la Figura 22-4 para condiciones de carga.
Condici n de parada
TABLE 22-17: MASTER BUS I2C SSP START / STOP BITS REQUISITOS
Param. Smbolo No. 90 Caracterstica 100 kHz modo 400 kHz modo 1 MHz modo(1) 100 kHz modo 400 kHz modo 1 MHz modo(1) 100 kHz modo 400 kHz modo 1 MHz 93 THD: STO STOP condicin Hold tiempo modo(1) 100 kHz modo 400 kHz modo 1 MHz modo(1) Men 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) 2(TOSC) (BRG + 1) Mam Unid Conditions x ades ns Onlrelevante para la condicin de START repetida y ns ns ns Despus de este perodo, el primer pulso de reloj se genera
TSU: STA ESTRELLAT condicin Setup vez
91
THD: STA
ESTRELLAT condicin Hold tiempo
92
TSU: STO STOP condicin Setup vez
NoTE 1: Maximum capacitancia pin = 10 pF para todos los pines I2C.
FIGURA 22-19: MASTER BUS I2C SSP MOMENTO DE DATOS

103 100 101 102
SCL SDA En
90 106 91
107
92
109 109 110
SDU na salid a Nota:Refer a la Figura 22-4 para condiciones de carga.
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PIC18FXX2
TABLE 22-18: Master SSP DATOS I2C BUS REQUISITOS
Param. Smbolo No. 100 ThigH Caracterstica Reloj mximo histrico 100 kHz modo 400 kHz modo 1 MHz modo 101 TLOW Reloj de tiempo bajo
(1)
Men 2 (TOSC) (BRG + 1) 2 (TOSC) (BRG + 1) 2 (TOSC) (BRG + 1)(TOSC) (BRG + 1) 2 2 (TOSC) (BRG + 1) 2 (TOSC) (BRG + 1) 20 + 0,1 CB 20 + 0,1 CB 2 (TOSC) (BRG + 1) 2 (TOSC) (BRG + 1) 2 (TOSC) (BRG + 1)(TOSC) (BRG + 1) 2 2 (TOSC) (BRG + 1) 2 (TOSC) (BRG + 1) 0 0 250 100 2 (TOSC) (BRG + 1) 2 (TOSC) (BRG + 1) 2 (TOSC) (BRG + 1) 4.7 1.3 -
Mam x 1000 300 300 1000 300 0,9 3500 1000 400
Unida des ms ms ms ms ms ms ns ns ns ns ns ms ms ms ms ms ms ns ms ns ns ms ms ms ns ns ns ms ms pF
Condiciones
100 kHz modo 400 kHz modo 1 MHz modo(1) 100 kHz modo 400 kHz modo 1 MHz modo(1) 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 1 MHz modo(1) 100 kHz modo 400 kHz modo 1 MHz modo(1) 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 100 kHz modo 400 kHz modo 1 MHz modo(1) 100 kHz modo 400 kHz modo 1 MHz modo(1)
102
TR
SDA y SCL rise tiempo
CB se especifica a partir de 10 a 400 pF VDD 40,2 V VDD 40,2 V Onlrelevante para la condicin de START repetida y Despus de este perodo, el primer pulso de reloj se genera
103 90
TF
SDA y SCL fall Tiempo
TSU: STA Fecha de Inicio de estado de configuracin THD: STA Hora de inicio condicin de retencin
91
106 107 92
THD: DAT
109
La entrada de datos TSU: DAT La entrada el tiempo de datos de espera de TSU: STO Detener el configurac tiempo estado in de momento configuracin TAA Output vigor a partir del reloj
(Nota 2)
110
TBUF
Bus tiempo libre 100 kHz modo 400 kHz modo
D102
CB
Bus carga capacitiva
Time el bus debe estar libre antes de una nueva transmisin puede comenzar
NoTE 1: Maximum capacitancia pin = 10 pF para todos los pines I2C. 2:Un dispositivo de modo rpido bus I2C se puede utilizar en un sistema de bus I2C modo estndar, pero el parmetro # 107 250 ns entonces se deben cumplir. Esto automticamente ser el caso si el dispositivo no se estira el periodo bajo de la seal SCL. Si tal dispositivo se estira el periodo bajo de la seal SCL, que debe emitir el bit de datos junto a la SDA lnea, el parmetro # 102 + # parmetro 107 = 1000 + 250 = 1250 ns (para el modo kHz 100) antes de la lnea SCL se libera.
DS39564C pginas 287
PIC18FXX2
FIGURA 22-20: USART SNCRONO TRANSMISIN (maestro / esclavo) TIEMPO
RC6/TX/CK pin RC7/RX/DT pin 120
121 121
122
Nota: Refirase a la Figura 22-4 para condiciones de carga.
TABLE 22-19: USART REQUISITOS transmisin sncrona

Param. Smbolo No. 120 Caracterstica Min Mam x 50 150 25 60 25 60 Unida des ns ns ns ns ns ns VDD = 2V VDD = 2V VDD = 2V Condiciones
TckH2dtV XMIT SYNC (MASTER & SLAVE) Reloj alta a la salida de datos vlido Tckr Tdtr Reloj hacia fuera tiempo de subida y tiempo de bajada (Modo Master) Datun tiempo de subida y el tiempo de cada fuera
PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX PIC18FXXX PIC18LFXXX
121 122
FIGURA 22-21: USART Receive sincrnica (maestro / esclavo) TIEMPO

RC6/TX/CK pin RC7/RX/DT pin 126 Nota: Refirase a la Figura 22-4 para condiciones de carga.
125
TABLE 22-20: USART SNCRONO RECIBIR LOS REQUISITOS

Param. Smbolo No. 125 126 Caracterstica Min Mhac Unida Condicione ha des s ns ns ns VDD = 2V
TdtV2ckl SYNC VN (MASTER & SLAVE) Retencin de datos antes de CK (DT tiempo de retencin) de CK TckL2dtl Datuna bodega despus (Tiempo de espera DT)
10 PIC18FXXX PIC18LFXXX 15 20
DS39564C-page288
PIC18FXX2
TABLE 22-21: A / D CONVERTER CARACTERSTICAS: PIC18FXX2 (INDUSTRIAL ampliada) PIC18LFXX2 (INDUSTRIAL)
Parsoy Symbol No. La01 La03 La04 La05 La06 La10 NR EIL EDL EG EOFF Characteristic Resolucin Yoerror de linealidad ntegral Difereerror de linealidad ntial Gain error Offset error Monotonicity Reference Voltaje (VREFH - VREFL) Reference de alta tensin Reference de baja tensin Tensin de entrada analgica Reelogi la impedancia de la fuente de tensin analgica VREF de entrada de corriente (Nota 1) 1.8V 3V AVSS AVSS - 0,3 V AVSS - 0,3 V Min Typ guaranteed (2)
Max 10 < 1 < 1 < 1 <1,5
Unida ds bit LSb LSb LSb LSb -
Condicins
VREF = VDD = 5.0V VREF = VDD = 5.0V VREF = VDD = 5.0V VREF = VDD = 5.0V VSS VAIN VREF Enfermedad venreaD <3,0 V VDD 3.0V Enfermedad venreaD 2,5V(Noe 3) (Nota 4)
La20 VREF La20A La21 La22 La25 La30 La50 VREFH VREFL VAIN ZAIN IREF
AVDD + 0,3 V VREFH AVDD + 0,3 V 2.5 5 150
V V V V V k
La Duriadquisicin VAIN ng La During conversin A / D ciclo
Noe 1: Vss VAIN VREF 2:Tnunca Un resultado de la conversin A / D disminuye con un aumento en el voltaje de entrada, y no tiene cdigos que faltan. 3:Fo VDD <2,5 V, VAIN debe limitarse a <0,5 VDD. 4:Mamimpedancia ximo permitido para la fuente de tensin analgica es 10 k . Esto requiere mayores tiempos de adquisicin.
FIGURA 22-22: A TIEMPO conversin A / D

BSF ADCON0, GO (Nota 2) Q4 130 A/D CLK 132 131
987 A-DATA / D
......
210
ADRES
OLD_DATA
NUEVO_DA
ADSI GO SAMPLING DETENIDO
TOS
TCY
SAMPLE
HECHO
Nota 1: Si la fuente A / D se selecciona del reloj como RC, un tiempo de TCY se aade antes del A / D comienza reloj. Thse permite que el DORMIR instruccin a ejecutar. 2:Thest es un mnimo retardo RC (tpicamente 100 ns), que tambin desconecta el condensador de sujecin desde la entrada analgica.
DS39564C pginas 289
PIC18FXX2
TABLE 22-22: A REQUISITOS conversin A / D
Param SyMbol No. 130 131 132 135 TAD TCNV TACQ Ch.aracteristic Un reloj / D perodo PIC18FXXX PIC18FXXX Tiempo de conversin (Sint incluyendo el tiempo de adquisicin) (Nota 1) Acquisition tiempo (Nota 2) Men 1,6 2,0 11 5 10 Mhach Unida Condiciones a des s ASC base 20(4) 60. 0 12 s A / D RC modo TAD s VREF = VDD = 5.0V s VREF = VDD = 2.5V
(Nota 3) TSWC Tiempo de conmutacin de convertir muestra NoTE 1: LaDRES registro puede ser ledo en el ciclo TCY siguiente. 2:The tiempo para la celebracin de condensador para adquirir el "Nuevo" tensin de entrada, cuando el valor de entrada nueva no ha cambiado en ms de 1 LSB de la tensin ltima muestra. La impedancia de la fuente (RS) en los canales de entrada es 50 . Vea la Seccin 17.0 para ms informacin sobre el examen adquisicin tiempo. 3:On el siguiente ciclo Q4 del reloj del dispositivo. 4:Thtiempo e del perodo de reloj A / D es dependiente de la frecuencia y el dispositivo divisor de reloj TAD.
DS39564C-page290
PIC18FXX2
23,0 DC y caractersticas AC GRFICOS Y TABLAS
Nota: Thgrficos y tablas electrnicas proporcionadas despus de esta nota es un resumen estadstico basado en un nmero limitado de muestras y se proporcionan slo con fines informativos. Las caractersticas de rendimiento que figuran en este documento no se han probado ni garantizado. En algunos grficos o tablas, los datos presentados pueden estar fuera del rango de operacin especificado (por ejemplo, fuera del rango especificado de suministro de energa) y por lo tanto, fuera de la gama justificada.
"Typical"Representa la media de la distribucin en 25C. "Mximo" o "mnimo" representa (media + 3 ) O (media 3 ) respectivamente, En donde yosa desviacin estndar, sobre el rango de temperatura.
Figura 23-1: TPICO IDD vs FOSC SOBRE VDD (HS MODE)

12
Typical:
estadstico decir a 25 C
5.5 V
10Maximo: mean + 3 (-40 C a 125 C)
Mnimo:mean - 3 (-40 C a 125 C)

5.0 V
4.5 V
4.0 V YoDD
(mA)
6 3.5 V
3,0V
2 2.5V
2.0 V 0 4 6 8 1 0 12 1 4 1 6 18 2 0 2 2 24 2 6 F OS C (M H z)
FIGURA 23-2: MXIMO IDD vs FOSC MS DE VDD (HS MODE)

12 5.5 V
10
Typical: estadstico decir a 25 C Maximo: mean + 3 (-40 C a 125 C) Minimo: mean - 3 (-40 C a 125 C)
5.0 V
4.5 V 8 4.0 V
3.5 V YoDD
(mA)
3,0V
2.5 V
2,0V 0 4 6 8 10 1 2 14 1 6 1 8 20 22 2 4 26 F OS C (M H z)
DS39564C pginas 291
PIC18FXX2
Figura 23-3: TPICO IDD vs FOSC SOBRE VDD (SA / PLL MODE)
20
18
Typical: estadstico decir a 25 C Mximo:mean + 3 (-40 C a 125 C) Minimo: mean - 3 (-40 C a 125 C)
5.5V
16
14 5.0V
12 4.5V IDD (mA)
10 4.2V
0 4 5 6 7 8 9 10 FOSC (MHz)
FIGURA 23-4: MXIMO IDD vs FOSC MS DE VDD (SA / PLL MODE)

20
18
5.5V
16
5.0V
14
4.5V
12 IDD (mA) 4.2V 10
0 4 5 6 7 8 9 10 FOSC (MHz)
DS39564C-page292
PIC18FXX2
Figura 23-5: TPICO IDD vs FOSC SOBRE VDD (XT MODE)
2,000
1,800
Typical: estadstico decir a 25 C Maximo: mean + 3 (-40 C a 125 C) Mnimo:mean - 3 (-40 C a 125 C)
50,5 V
1,600 50,0 V 1,400 40,5 V 1,200 40,0 V IDD ( A) (U 1,000 A)

D D Y o
30,5 V 30,0 V 20,5 V
800
600 20,0 V 400
200
0 0,0 0,5 1,0 1,5 2,0 2,5 3,0 3,5 4,0 FOSC (MHz)
FIGURA 23-6: MXIMO IDD vs FOSC MS DE VDD (XT MODE)

2.000 5.5V 1.800
5.0V
1.600 4.5V 1.400 4,0 V 1.200 Identific acinD( A) 3.5V
1.000 3.0V 2.5V 600 2.0V
800
400
200
0 0.0 0,5 1,0 1,5 2,0 2,5 3,0 3,5 4,0 FOSC (MHz)
DS39564C pginas 293
PIC18FXX2
FIGURA 23-7: TPICO IDD vs FOSC SOBRE VDD (en modo LP)
100
Typical:
90Mximo:mean + 3 (-40 C a 125 C)
Minimo: mean - 3 (-40 C a 125 C)

80 5.5V 70 5.0V 60 4.5V YoDD
(uA)
50 4,0 V 40 3.5V 3.0V 30 2.5V 20 2.0V 10
0 20 30 40 50 60 70 80 90 100 FOSC(KHz)
FIGURA 23-8: MXIMO IDD vs FOSC MS DE VDD (en modo LP)

140
120
5.5V
100
5.0V
4.5V 80 YoDD 4,0 V

(uA)
3.5V 60 3.0V 2.5V 40 2.0V
20
0 20 30 40 50 60 70 80 90 100 FOSC (kHz)
DS39564C-page294
PIC18FXX2
Figura 23-9: TPICO IDD vs FOSC SOBRE VDD (CE MODE)
16
14
5.5V
5.0V 12 4.5V 10 IDD (mA) 4.2V
4,0 V 8
30,5 V
4 3.0V 2 2.5V 2.0V 0 4 8 12 16 20 24 28 32 36 40 FOSC (MHz)
FIGURA 23-10: MXIMO IDD vs FOSC MS DE VDD (CE MODE)

16
14
5.5V
5.0V 12 4.5V 10 IDD (mA) 4.2V
4,0 V
3.5V 6
4 3.0V
2 2.5V
20,0 V 0 4 8 12 16 20 24 28 32 36 40 FOSC (MHz)
DS39564C pginas 295
PIC18FXX2
FIGURA 23-11: TPICO Y MXIMA IDD vs VDD (Timer1 como oscilador principal, 32,768 kHz, C1 y C2 pF = 47)
180
160
140
Typical: estadstico decir a 25 C Mximo:mean + 3 (-10 C a 70 C) Mnimo:mean - 3 (-10 C a 70 C)
120
100 (U A) IDD ( A)
PD Y o
80
Mamx(70C) Max (+70 C)
60
Typ (+25 C) Typ (25C)

40
20
0 2,0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 VDD (V)
FIGURA 23-12: PROMEDIO FOSC vs VDD para varios valores de R (RC MODE, C = 20 pF, +25C)
4.500 Funcionamiento por encima de 4 MHz, no se recomienda. 4.000 3.3k 3.500
3.000 5,1 k Freq (kHz) 2.500
2.000
1.500 10k 1.000
500 100k 0 2.0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 Enferm edad venrea
D (V)
DS39564C-page296
PIC18FXX2
2.000
1.800
1.600 3.3k 1.400
1.200 Freq (kHz) 5,1 k 1.000
800
600
10k
400
200 100k 0 2.0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 Enferm edad venrea D(V)
800
700
600
3.3k
500 Freq (MHz) 5,1 k 400
300 10k 200
100 100k 0 2.0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 VDD (V)
DS39564C pginas 297
PIC18FXX2
FIGURA 23-15: IPD vs VDD, -40C a +125C (modo de ahorro, todos los perifricos con discapacidad)
100
Mam (-40 C x+125 a C) 10 Max (+85 C) IPD (uA)
00.1
Typ (+25 C)
0,01 2.0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 VDD (V)
FIGURA 23-16:
90
IBOR vs VDD POR TEMPERATURA (BOR ENABLED, VBOR = 2.00 - 2.16V)
80
70
Dispositivo Device Lugar: Held en

60 de Reset RESET
Mamx (+125 C) Mamx

(125C)
50 Max (+85 C) IDD ( A)
Mamx (85 C)
40
Typ (+25 C) Typ (25C)
30
Disposi Device tivo en en Dormir

20 SLEEP
10
0 2,0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 Enferme dad venrea
D (V)
DS39564C-page298
PIC18FXX2
FIGURA 23-17: TPICO Y MXIMO ITMR1 vs VDD POR TEMPERATURA (-10C a +70C, TIMER1 CON OSCILADOR, XTAL = 32 kHz, C1 y C2 = 47 pF)
14
12
10
Mamx (+70 Max (70C) C)
8 (U A) IPD ( A)
Typ (+25 C) Typ (25C)
PD 6 Y o
0 2,0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 Enferme dad venrea D(V)
FIGURA 23-18: TPICO Y MXIMO IWDT vs VDD POR TEMPERATURA (WDT ENABLED)
70
60
50 Mamx (125C) 40 IPD ( A)
Mamx (+125 C)
Mamx (85 C)
30
Mamx (+85 C)
20 Typ (25C)
10
Typ (+25 C)
0 2,0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 VDD (V)
DS39564C pginas 299
PIC18FXX2
FIGURA 23-19: Tpico, mnimo y mximo WDT PERIODO vs VDD (-40C a +125C)
50
Typical:
45Maximo: mean + 3 (-40 C a 125 C)
Mnimo:mean - 3 (-40 C a 125 C)

40
Mam Max x (125C)

35
(+125 C)
(+85 C)
WDT Perodo (ms) 30
Mam MAX x (85C)
25
Typ Typ (+25 (25C) C)

20
15
Men Min (-40 C) (-40C)

10
0 2.0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 VDD (V)
FIGURA 23-20:
90
IlvD vs VDD POR TEMPERATURA (LVD HABILITADA, VLVD = 4.5 - 4.78V)
80
Mamx (+125 C) Mamx

(125C) 70
60
Max (+125 Mamx C) (125C)

50 YoDD ( A)
40
Typ (+25 C) Typ (25C)
30
Typ (+25 Typ (25C) C)
20 LVDIF estado es desconocid o
LVDIF puede borrar firmware
10 LVDIF es fijado por hardware 0
2.0 2,5 3,0 3,5 4,0 4,5 5,0 5,5
DS39564C-page300
VDD (V)
PIC18FXX2
FIGURA 23-21: Tpico, mnimo y mximo VOH vs IOH (VDD = 5 V, -40C a +125C)
5,5
5.0
4,5
4.0
Mam Mhac x ha Typ (+25 C) Typ (25C)
3,5
VOH (V)
3,0
2,5
Men Min
2,0
1,5
1,0
0,5
0,0 0 5 10 15 20 25 IOH (-mA)
FIGURA 23-22: Tpico, mnimo y mximo VOH vs IOH (VDD = 3 V, -40C a +125C)
3,0
2,5
2,0
Mamx Mha
cha VOH (V) 1,5
Typ (+25 Typ (25C) C)
1,0
Men Min
0,5
0,0 0 5 10 15 20 25 IOH (-mA)
DS39564C pginas 301
PIC18FXX2
FIGURA 23-23: TPICO Y MXIMO VOLUMEN vs IOL (VDD = 5 V, -40C a +125C)
1,8
1,6
1,4
1,2
VOL (V)
1,0
Mamx Max
0,8
0,6
0,4
TypTyp (25C) (+25 C)
0,2
0,0 0 5 10 15 20 25 YoOL (MA)
FIGURA 23-24: TPICO Y MXIMO VOLUMEN vs IOL (VDD = 3 V, -40C a +125C)

2,5
2,0
1,5 VOL (V) 1,0
Mamx Max
Typ (+25 C) Typ (25C)

0,5
0,0 0 5 10 15 20 25 YoOL (-mA)
DS39564C-page302
PIC18FXX2
FIGURA 23-25: MNIMA Y MXIMA VIN vs VDD (INPUT ST, -40C a +125C)
4.0
3,5
VIH Max
3,0
2,5 VIH Min VIN (V) 2,0 VIL mx 1,5
1,0 VIL Min 0,5
0,0 2,0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 VDD (V)
FIGURA 23-26: MNIMA Y MXIMA VIN vs VDD (TTL ENTRADA, -40C a +125C)
1,6
1,4
VTH (Max)
1,2 VTH (Min) 1,0
VIN (V)
0,8
0,6
0,4
0,2
0,0 2,0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 VDD (V)
DS39564C pginas 303
PIC18FXX2
FIGURA 23-27: MNIMA Y MXIMA VIN vs VDD (INPUT I2C, -40C a +125C)
3,5 VIH Max 3,0
2,5
2,0 VIN (V)
VILmax VIH Min
1,5
1,0 VIL Min 0,5
0,0 2,0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 VDD (V)
FIGURA 23-28: A / D NO LINEALIDAD vs VREFH (VDD = VREFH, -40C a +125C)

4
30.5
-40 C -40C
DNo linealidad ifferential o Integral (LSB) 3
+25 C 25C
20.5
+85 C 85C
2
10.5
00.5
125 125C C
0 2 2,5 3 3,5 4 4,5 5 5,5 VDD y VREFH (V)
DS39564C-page304
PIC18FXX2
FIGURA 23-29: A / D NO LINEALIDAD vs VREFH (VDD = 5 V, -40C a +125C)
3
2,5
DNonlinearilty ifferential o Integral (LSB)
1,5
Mamx (-40 125C)+125 Max (-40C a C a C)

1
Typ (+25 Typ (25C) C)
0,5
0 2 2,5 3 3,5 4 4,5 5 5,5 VREFH (V)
DS39564C pginas 305
PIC18FXX2
NOTAS:
DS39564C-page306
PIC18FXX2
240.0 Informacin sobre el embalaje
24.1 Paquete de Informacin de marcado
28-Lead SPDIP
XXXXXXXXXXXXXXXXX XXXXXXXXXXXXXXXXX YYWWNNN
Ejemplo
PYoC18F242-I/SP
e3
0610017
28-SOIC plomo
XXXXXXXXXXXXXXXXXXXX XXXXXXXXXXXXXXXXXXXX XXXXXXXXXXXXXXXXXXXX YYWWNNN
Ejemplo
PIC18F242-E/SO e3 0610017
40-Lead PDIP
XXXXXXXXXXXXXXXXXX XXXXXXXXXXXXXXXXXX XXXXXXXXXXXXXXXXXX YYWWNNN
Ejemplo
PIC18F442-I / P
e3
0610017
Leyenda: XX ... X informacin especfica del cliente Y el cdigo Ao (ltimo dgito del ao calendario) YCdigo de ao y (2 ltimos dgitos del ao calendario) Cdigo WW Week (semana del 01 de enero es la semana 01 ") Cdigo alfanumrico NNN trazabilidad e3 Pb-libre designacin JEDEC para Matte Estao (Sn) *Thipaquete s es Pb-libre. El Pb-libre designacin JEDEC ( e3 ) Californian se encuentra en el embalaje exterior para este paquete. Nota: En el caso de que el nmero completo Microchip parte no se pueden marcar en una lnea, se trasladar a la siguiente lnea, lo que limita el nmero de caracteres disponibles para informacin especfica del cliente.
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PIC18FXX2
PackagMarcado e Informacin (Continuacin)
44-Lead TQFP
Examplio
XXXXXXXXXX XXXXXXXX XXXXXXXXXX YYWWNNN
PIC18F452 -E/ PT e3 0610017
44-Lead PLCC
Examplio
XXXXXXXXXX XXXXXXXX XXXXXXXXXX YYWWNNN
PIC18F442 -I / L e3 0610017
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PIC18FXX2
24.2 Detalles del paquete
The secciones siguientes proporcionan los detalles tcnicos de los paquetes.
28-Lead dual de plstico delgado en lnea (SP) - 300 Cuerpo mil (PDIP)
Nota: For los dibujos de paquetes ms recientes, consulte la Especificacin de embalaje Microchip ubicada en http://www.microchip.com/packaging
E1
2 n1
E A2
L a
cL eBB p La1 B1
Unidads Number de pins Ppicazn Ap para plano de asiento MoEspesor del paquete LDED Base sobre el plano de asientos Shoulder al ancho de los hombros del paquete LDED MoAncho OveraLongitud ll Tip para plano de asiento Pastod Espesor Upper Ancho plomo Lower Ancho plomo OveraEspacio entre hileras ll Mold Proyecto Top Angle DLmites IMENSIN n p L a A2 A1 E E1 D L c B1 B eB Michigan N
PULGADA S* NOM 28 .100 .150 .130 .310 .285 1,365 .130 .012 0.05 3 .019 .350
MILMETROSS Massachu settsX Michi ganN NOM 28 2,54 .160 .135 .325 .295 1,385 .135 .015 .065 .022 .430 3,56 3,18 0,38 7,62 6,99 34,16 3,18 0,20 1,02 0,41 8,13 7,87 7,24 34,67 3,30 0,29 1,33 0,48 8,89 8,26 7,49 35,18 3,43 0,38 1,65 0,56 10,92 15 15 3,81 3,30 4,06 3,43 Massachu settsX
.140 .125 .015 .300 .275 1,345 .125 .008 .040 .016 .320
5 10 15 5 10 Mold Proyecto ngulo inferior 5 10 15 5 10 *Controlling Parmetro FirmarCaractersticas ificant Notas: DIMENSIN D y E1 no incluyen flash molde o protuberancias. Flash de molde o salientes no deber exceder .010 "(0,254 mm) por lado. JEDEC equivalente: MO-095 Dibujarcin N C04-070
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PIC18FXX2
28-Lead Plstica de contorno pequeo (SO) - Wide Body, 300 mil (SOIC)
E E1 p
B 2 n1
45
c A A2 Unidades Lmites de dimensiones n p L A1 PULGAD AS* NOM 28 0.05 0 0.09 9 0.09 1 0.00 8 0.40 7 0.29 5 0.70 4 0.02 0 0.03 3 4 MILLIMETERS NOM 28 1,27 2.36 2,50 2.24 2.31 0.10 0,20 10.01 10,34 7,32 7,49 17,65 17,87 0.25 0,50 0,41 0,84 0 4 0.23 0,28 0.36 0.42 0 12 0 12
Massac husetts Nmero de pins X Ppicazn Altura total La 0.09 0.10 2,64 3 4 MoEspesor del paquete LDED A2 0.08 0.09 2,39 8 4 StandofF A1 0.00 0.01 0,30 4 2 Ancho total E 0.39 0.42 10.67 4 0 Ancho del paquete moldeado 0.28 0.29 7,59 E1 8 9 Longitud total D 0.69 0.71 18.08 5 2 Chafln Distancia h 0.01 0.02 0,74 0 9 Foot Longitud L 0.01 0.05 1,27 6 0 0 8 Foot Top Angle 8 c Plomo Espesor 0.00 0.01 0.01 0,33 9 1 3 Pastod Ancho B 0.01 0.01 0.02 0,51 4 0 7 12 0 15 Mold Proyecto Top Angle 15 Proyecto de Mold ngulo inferior 0 12 15 15 *El control de los parmetros SCaractersticas ignificant Notas: Dimensiones D y E1 no incluyen flash molde o protuberancias. Flash de molde o salientes no deber exceder .010 "(0,254 mm) por lado. JEDEC equivalente: MS-013 Dibujo N C04-052
MIN
Massach usettsX
MEN
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PIC18FXX2
40-Lead Plastic Dual In-line (P) - 600 Cuerpo mil (PDIP)
E1
2 n1 E A A2 cL eBB p Unidades Lmites de di Nmero de pins me Pitch nsi n n p Ap para un paquete plano de asiento moldeado A2 Espesor Base al plano de asiento A1 SHoulder al ancho de los hombros E moldeado paquete Ancho E1 Longitud total D Tip a plano de asiento L Plomo B1 c Grosor Ancho Alto Plomo HeloEl plomo wer Ancho B Espacio entre hileras general eB Mold Proyecto Top Angle YoNCHE S* NOM 40 0.10 0 MILLIMETERS NOM 40 2.54 La1 B1
Mich igan N
Mass achu setts X
MIN
MassachusettsX
0.16 0.17 0.19 4.06 4,45 4,83 0 5 0 3,56 3,81 4,06 0.14 0.15 0.16 0,38 0 0 0 15,11 15,24 15.88 0.01 13.46 13,84 14,22 5 0.60 0.62 51.94 52,26 52,45 0.59 0 5 3.05 3.30 3,43 5 0.54 0.56 0,20 0.29 0,38 0.53 5 0 0,76 1.27 1,78 0 2,058 20.06 0,36 0.46 0,56 2,045 5 0.13 15,75 16.51 17.27 0.12 0 0.13 0 5 5 10 15 0.01 Proyecto de Mold ngulo inferior 0.00 2 0.01 5 10 15 8 5 0.05 *El control de los 0.03 0.07 0 parmetros 0 0 0.01 SCaractersticas 0.01 8 0.02 ignificant 4 2 0.65 Notas: 0.62 0 0.68 0 0 10 5 15 10 5 15 Dimensiones D y E1 no incluyen flash molde o protuberancias. Flash de molde o salientes no deber exceder .010 "(0,254 mm) por lado. JEDEC equivalente: MO-011 Dibujo N C04-016
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PIC18FXX2
44-Lead plstica delgada cudruple Flatpack (PT) 10x10x1 mm cuerpo, 1.0/0.10 mm Forma de entrega (TQFP)
E E1 #conduce n1 = p
D1 D
2 1 B n CH x 45 L a c
La1 A2 LF Naciones Unidassu DLmites IMENSIN n p n1 L a La2 La1 L F YoNCHE S NOM 44 .031 11 .043 .039 .004 .024 .039 REF. MILMETROS* Massach usettsX Michi gan N Massach 44 usettsX 0.80 11 1.10 1.20 1.00 1.05 0.10 0.15 0.60 0.75 1,00 REF. NOM
Number de pins Ploch Pins por cada cara OveraAltura ll Molded Espesor del paquete StandofF Foot Longitud Footprint (referencia)
Michigan N
.039 .037 .002 .018
.047 .041 .006 .030
1.00 0.95 0.05 0.45
Foot ngulo 0 3.5 7 0 3.5 7 OveraAncho ll E .463 .472 .482 11.75 12.00 12.25 OveraLongitud ll D .463 .472 .482 11.75 12.00 12.25 Molded Ancho del paquete E1 .390 .394 .398 9.90 10.00 10.10 Molded Longitud de Empaque D1 .390 .394 .398 9.90 10.00 10.10 c Pastod Espesor .004 .006 .008 0.09 0.15 0.20 Pastod Ancho B .012 .015 .017 0.30 0.38 0.44 PChafln de esquina en una CH .025 .035 .045 0.64 0.89 1.14 Mold Proyecto de Top Angle 5 10 15 5 10 15 Mold Proyecto de ngulo inferior 5 10 15 5 10 15 *Controlling Parmetro Notas: DIMENSIONES D y E1 no incluyen flash molde o protuberancias. El moho flash o salientes no exceder de 0,010 "(0,254 mm) por lado REF:. Dimensin de referencia, por lo general sin tolerancia, con fines informativos solamente. See ASME Y14.5M JedeC equivalente: MS-026 Revolucinzada 07/22/05 Dibujarcin N C04076
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PIC18FXX2
44-Lead plstico portador de chip con plomo (L) - Square (PLCC)
E E1 #conduce = n1
D D1
n12 CH2 x 45 CH1 x 45 La3 La2 Un 35 c E2 D2 Unidades DimenLmites sin n p YoNCHE S* NOM MILLIMETERS Michiga NOM nN 44 1,27 11 4,19 4,39 3,68 3,87 0.51 0,71 0.61 0,74 1.02 1,14 0,00 0,13 17.40 17,53 17.40 17,53 16,51 16,59 16,51 16,59 14.99 15,75 14.99 15,75 0,20 0,27 0,66 0,74 0,33 0,51 0 5 0 5 B1 BA1 p
Massach usettsX Nmero de pins 44 Pitch 0.05 0 11 Pins por cada cara n1 Altura total La 0.16 0.17 0.18 4.57 5 3 0 MoEspesor del paquete LDED A2 .145 .153 0.16 4.06 0 Standoff A1 0.02 .028 0.03 0.89 0 5 Side un chafln Altura A3 0.02 0.02 0.03 0.86 4 9 4 Chafln de esquina 1 CH1 0.04 0.04 0.05 1.27 0 5 0 Chafln de esquina (otros) CH2 0.00 0.00 0.01 0,25 0 5 0 Ancho total E 0.68 0.69 0.69 17.65 5 0 5 OveraLongitud ll D 0.68 0.69 0.69 17.65 5 0 5 MoAncho del paquete LDED E1 0.65 0.65 0.65 16,66 0 3 6 MoLongitud de Empaque LDED D1 0.65 0.65 0.65 16,66 0 3 6 FootprAncho int 0.59 0.62 0.63 16,00 E2 0 0 0 FootprLongitud int D2 0.59 0.62 0.63 16,00 0 0 0 c Pastod Espesor 0.00 0.01 0.01 0.33 8 1 3 Ancho de plomo superior B1 0.02 0.02 0.03 0,81 6 9 2 Helower Ancho plomo B 0.01 0.02 0.02 0.53 3 0 0 5 1 10 Mold Proyecto Top Angle 10 Mold Proyecto ngulo inferior 0 5 10 10 *El control de los parmetros Caracterstica significativa Notas: Dimensiones D y E1 no incluyen flash molde o protuberancias. Flash de molde o salientes no deber exceder .010 "(0,254 mm) por lado. JEDEC equivalente: MO-047 Dibujo N C04-048
MEN
Massac husetts X
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PIC18FXX2
NOTAS:
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PIC18FXX2
APNDICE A: REVISIONES HISTORIAL DE APNDICE B: DISPOSITIVO DE DIFERENCIAS
Thdiferencias entre los dispositivos electrnicos que figuran en esta hoja de datos se muestran en la Tabla B-1.
Revisin A (junio de 2001)

OHoja de datos riginal para la familia PIC18FXX2.
Revisin B (agosto de 2002)

This de revisin incluye la DC y AC Caractersticas Grficos y cuadros. Las especificaciones elctricas en la Seccin 22.0 se han actualizado y se han realizado pequeas correcciones al texto de hoja de datos.
Revisin C (octubre de 2006)

Packagindiagramas actualizado. g
TABLE B-1: DIFERENCIAS DE DISPOSITIVOS

Featura Programa Memoria (Kbytes) Memoria de datos (bytes) A / D Canales Puerto Paralelo Esclavo (PSP) PackagTipos de correos PIC18F242 16 768 5 No 28-pin DIP 28Pines SOIC PIC18F252 32 1536 5 No 28-Pin DIP 28-pin SOIC PIC18F442 16 768 8 Voso tross 40-Pin DIP 44-pin PLCC 44-pin TQFP PIC18F452 32 1536 8 Yes 40-Pin DIP 44Pines PLCC 44Pines TQFP
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PIC18FXX2
APNDICE C: CONSIDERACIONES DE CONVERSIN
This apndice discute las consideraciones para convertir a las versiones anteriores de un dispositivo a los que aparecen en esta hoja de datos. Normalmente, estos cambios se deben a las diferencias en la tecnologa de proceso utilizado. Un ejemplo de este tipo de conversin es de un PIC16C74A a un PIC16C74B. No aplicable
APNDICE D: MIGRACIN DE BASE A LOS DISPOSITIVOS MEJORADOS

En esta seccin se describe cmo migrar desde un dispositivo de lnea de base (es decir, PIC16C5X) a un dispositivo mejorado MCU (es decir, PIC18FXXX). Thsiguiente direccin son la lista de modificaciones sobre el PIC16C5X familia de microcontroladores: Actualmente no disponible
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PIC18FXX2
APNDICE E: MIGRACIN DE MEDIO ALCANCE A LOS DISPOSITIVOS MEJORADOS
Una discusin detallada de las diferencias entre los dispositivos de gama media MCU (es decir, PIC16CXXX) y los dispositivos mejorada (es decir, PIC18FXXX) se proporciona en AN716, "Migracin de diseos de PIC16C74A/74B a PIC18F442". Los cambios discutido, mientras que este dispositivo especfico, son generalmente aplicables a todas intermedio a migraciones del dispositivo mejorada. ThiNota s La aplicacin est disponible como nmero Literatura DS00716.
APNDICE F: MIGRACIN DE GAMA ALTA A LOS DISPOSITIVOS MEJORADOS

Una discusin detallada de la va de migracin y diferencias entre los dispositivos de gama alta MCU (es decir, PIC17CXXX) y los dispositivos mejorada (es decir, PIC18FXXX) se proporciona en AN726, "PIC17CXXX a PIC18FXXX migracin". Esta nota de aplicacin est disponible en Literatura Nmero DS00726.
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PIC18FXX2
NOTAS:
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PIC18FXX2
NDICE
La
A / D ............................................... .................................... 181 A / D Converter Flag (bit ADIF) ................................. 183 A /D interrupcin Converter, Configuracin ....................... 184 AcquisitioRequisitos n ........................................ 184 ADCON0 Registro ................................................ .... 181 ADCON1 Registro ................................................ .... 181 ADRESH Registro ................................................ .... 181 ADRESH / ADRESL Registros .................................. 183 ADRESL Register ................................................ .... 181 Analog pines del puerto ............................................... . 99,100 Analog pines del puerto, configuracin .................................. 186 Asociard registros ............................................... 188 CONFIGURACg del mdulo ............................................ 184 Conversion del reloj (TAD) ........................................... 186 ConversioEstado n (GO / DONE Bit) .......................... 183 Conversins ................................................. ............ 187 Caractersticas Convertidor ........................................ 287 Ecuaciones Tiempo de adquisicin de ............................................... 185 Minimum Tiempo de carga .................................. 185 Ejemplos Calculating el mnimo requerido Tiempo de adquisicin de ...................................... 185 Resultado Registros ................................................ ....... 187 Disparo de Eventos Especiales (CCP) ............................ 120,188 TAD en funcin Frecuencias de funcionamiento del dispositivo
.................... 186
ADDLW ................................................. ........................... 217 ADDWF ................................................. ........................... 217 ADDWFC ................................................. ........................ 218 ADRESH Registro ................................................ ............ 181 ADRESH / ADRESL Registros ........................................... 183 ADRESL Register ................................................ ............ 181 De analgico a Digital Converter. Ver A / D ANDLW ................................................. ........................... 218 ANDWF ................................................. ........................... 219 Ensamblador MPASM Ensamblador ................................................ .. 253
B
Baud Generador de velocidad ............................................... ........ 151 BC ................................................. ................................... 219 BCF ................................................. ................................. 220 Flag BF Estado ............................................... .................. 155
Nosotrose del Disparador CCP2 .......................................... 188 ndices absolutos mximos ............................................. 259 AC (Timing) Caractersticas ............................................. 269 Load Condiciones para la sincronizacin de dispositivos Especificacins ................................................. .. 270 Simbologa de parmetros ............................................. 269 Temperaturaey Especificaciones Voltaje - AC ......... 270 Timing Condiciones ................................................ .... 270 Flag ACKSTAT Estado ............................................... ...... 155 ADCON0 Registro ................................................ ............ 181 GO / DONE Bit ................................................ ........... 183 ADCON1 Registro ................................................ ............ 181 2006 Microchip Technology Inc.
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PIC18FXX2
Block Diagramas Convertidor A / D .............................................. ............ 183 Analog Modelo de entrada ............................................... ... 184 Baud Generador de velocidad .............................................. 151 Capture Modo de operacin ......................................... 119 Compare Modo de funcionamiento ....................................... 120 Helow Voltaje Deteccin Fuente de referencia externa ............................. 190 Internal Fuente de referencia ............................... 190 MSSP I2C Modo ................................................ ......... 134 MSSP (SPI Mode) ............................................. ...... 125 El Chi-p Restaurar Circuito ............................................... . 25 Puerto Paralelo Esclavo (PORTD y PORTE) ............... 100 PIC18F2X2 ................................................. ................. 8 PIC18F4X2 ................................................. ................. 9 PLL ................................................. ........................... 19 PORTC (Anulacin de salida de periferia) ........................ 93 PORTD (I / O Mode) ........................................... ......... 95 PORTE (I / O Mode) ........................................... ......... 97 PWM Funcionamiento (simplificado) .................................... 122 RA3: RA0 y RA5 pines del puerto ..................................... 87 RA4/T0CKI Pin .............................................. ............ 88 RA6 Pin ................................................ ..................... 88 RB2: RB0 pines del puerto ............................................... ..... 91 RB3 Pin ................................................ ..................... 91 RB7: RB4 pines del puerto ............................................... ..... 90 Table Lea Operacin ............................................... 55 Table Escriba Operacin ............................................... . 56 Table Graba en la memoria flash del Programa ................. 61 Timer0 en el modo de 16-bit ............................................ .. 104 Timer0 en modo 8-bit ............................................ .... 104 Tiempor1 ................................................. .................... 108 Timer1 (16-bit R / W Mode) ....................................... 108 Tiempor2 ................................................. .................... 112 Tiempor3 ................................................. .................... 114 Timer3 (16-bit R / W Mode) ....................................... 114 USART Recepcin asincrnica .................................... 174 Asncrona Transmisin ................................... 172 Watchdog Temporizador ................................................ ...... 204 BN ................................................. ................................... 220 BNC ................................................. ................................ 221 BNN ................................................. ................................ 221 BNOV ................................................. .............................. 222 BNZ ................................................. ................................. 222 DS39564C-page320 BOR. Vase Brown-out reset BOV ................................................. ................................ 225 BRA ................................................. ................................ 223 BRG. Ver generador de velocidad de transmisin Brown-out Reset (BOR) ........................................... .......... 26 BSF ................................................. ................................. 223 BTFSC ................................................. ............................ 224 BTFSS ................................................. ............................ 224 BTG ................................................. ................................ 225 Bus de colisin Durante una condicin de parada .......................... 163 BZ ................................................. ................................... 226
PIC18FXX2
C
CTODO ................................................. ............................... 226 Capture (CCP Module) ............................................. ........ 119 Asociard registros ............................................... 121 CCP Configuracin de las clavijas ............................................. 119 CCPR1H: Registros CCPR1L ................................... 119 Interrupcin Software ................................................ ..... 119 Timer1/Timer3ModSeleccin e ................................ 119 Capture / Compare / PWM (CCP) ........................................ 117 Capture Mode. Ver captura CCP1 ................................................. ....................... 118 CCPR1H Registro ............................................ 118 CCPR1L Register ............................................ 118 CCP2 ................................................. ....................... 118 CCPR2H Registro ............................................ 118 CCPR2L Register ............................................ 118 Compare Mode. Ver Comparar INTERACCIOn de dos mdulos CCP ............................. 118 PWM Mode. Ver PWM Tiempor Recursos ................................................ ...... 118 ClockinEsquema g / ciclo de instruccin .................................... 39 CLRF ................................................. ............................... 227 CLRWDT ................................................. ......................... 227 BacalaoEjemplos E 16 x 16 Firmado Multiply rutina ................................. 72 16 x 16 Rutina Multiplicar sin signo ............................. 72 8 x 8 Firmado Multiply rutina ..................................... 71 8 x 8 Rutina Multiplicar sin signo ................................. 71 Changing Entre prescalers captura ................... 119 Data EEPROM Read ............................................... .. 67 Datuna rutina EEPROM Actualizar ................................ 68 Data EEPROM Escribir ............................................... ... 67 Borrado de un programa de flash Row Memoria .................. 60 Fast Register Stack ............................................... ..... 39 How para borrar RAM (Banco1) Utilizar Indirect Direccionamiento ............................................ 50 Inicializacinzing PORTA ................................................ ...... 87 Inicializacinzing PORTB ................................................ ...... 90 Inicializacinzing PORTC ................................................ ...... 93 Inicializacinzing PORTD ................................................ ...... 95 Inicializacinzing PORTE ................................................ ...... 97 Loading el SSPBUF (SSPSR) Registro ................. 128 Reading una palabra de memoria de programa Flash ................ 59 Saving STATUS, WREG y BSR 2006 Microchip Technology Inc. Registros en la memoria RAM ............................................... 85 Writing de memoria de programa Flash ..................... 62-63 Bacalaoe Proteccin ................................................ ............... 195 COMF ................................................. .............................. 228 Compare (CCP Module) ............................................. ...... 120 Asociard registros ............................................... 121 CCP Configuracin de las clavijas ............................................. 120 CCPR1 Registro ................................................ ....... 120 Interrupcin Software ................................................ ..... 120 Special disparador de eventos ........................ 109,115,120,188 Timer1/Timer3ModSeleccin e ................................ 120 Configuration Bits ................................................ ............. 195 Context ahorro durante interrupciones ....................................... 85 ConversioConsideraciones n .............................................. 314 CPFSEQ ................................................. ......................... 228 CPFSGT ................................................. .......................... 229 CPFSLT ................................................. .......................... 229
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D
Datuna memoria EEPROM Asociard Registra ................................................ . 69 EEADR Registro ................................................ ........ 65 EECON1 Registro ................................................ ...... 65 EECON2 Registro ................................................ ...... 65 Open Durante Cdigo de Proteccin ................................. 68 Protection Contra espurias Escribir ............................. 68 Reading ................................................. .................... 67 Ucantar ................................................. ......................... 68 WVerifique rito ................................................ ................ 68 Writing ................................................. ....................... 67 Memoria de datos ................................................ ..................... 42 GeneraPropsito l Registra ....................................... 42 Mamp para PIC18F242/442 ............................................ 43 Mamp para PIC18F252/452 ............................................ 44 SpeciaFuncin l Registros ........................................ 42 DAW ................................................. ............................... 230 DC y AC Caractersticas Graphs y tablas ............................................... ... 289 DC Caractersticas ................................................ 261 ....,265 DCFSNZ ................................................. ......................... 231 DECF ................................................. .............................. 230 DECFSZ ................................................. ......................... 231 Development Apoyo ................................................ ...... 253 DeLas diferencias vice ................................................ ........... 313 Devicio general ................................................ .................. 7 Caractersticas ................................................. ...................... 7 Directivat Direccionamiento ................................................ ............... 51 Ejemplo ................................................. .................... 49 WVerifique rito ................................................ ........ 63
G
GLlamar eneral Apoyo Direccin ......................................... 148 GOTO ................................................. ............................. 232
E
Caractersticas elctricas ................................................ .. 259 Errata ................................................. .................................. 5
F
AbetoInstrucciones MWare ................................................ ....... 211 FloridaASH memoria del programa ............................................... .... 55 Asociard Registra ................................................ . 63 Control Registra ................................................ ....... 56 Eras Secuencia ................................................ ........ 60 Borrado ................................................. ...................... 60 Open Durante Cdigo de Proteccin ................................. 63 Reading ................................................. .................... 59 TABLAT Registro ................................................ ....... 58 TPuntero capaz ................................................ ............. 58 Boundaries Sobre la base de la Operacin ........................ 58 TLmites capaces Pointer .......................................... 58 Table Lee y Escribe Tabla .................................. 55 Block Diagramas Lee de la memoria de programa Flash ....... 59 Writing a ................................................ .................... 61 Protection Contra espurias Escribe ................... 63 UnexpecteTerminacin d .................................... 63 DS39564C-page322 2006 Microchip Technology Inc.
PIC18FXX2
Yo
I /O Ports ................................................ ............................. 87 I2C (mdulo MSSP) Pulse ACK ................................................ ................ 139 Lectura / Escriturae informacin de bit (R / W Bit) ....................... 139 I2C (SSP Module) Pulse ACK ................................................ ................ 138 I2C Recepcin modo maestro ............................................. 155 I2C Modo Reloj estiramiento ................................................ ....... 144 I2C Modo (MSSP Module) ............................................ .... 134 Registros ................................................. ................. 134 I2Mdulo C Pulse ACK ................................................ ........ 138,139 AGRADECIMIENTOSTiming e Secuencia ............................... 158 Baud Generador de velocidad ............................................... 151 Bus Collision Repitend condicin de arranque ............................ 162 ESTRELLAT Estado ............................................. 160 Reloj Arbitraje ................................................ ....... 152 Efecto de un RESET .............................................. ...... 159 GeneraLlamar l Direccin de Apoyo ................................. 148 Modo Maestro ................................................ ............ 149 Open ................................................. ........ 150 Repitend Comience a contar Condicin ................. 154 Master Modo condicin de arranque ............................... 153 Transmisin Modo Maestro ...................................... 155 Multi-Master Comunicacin, colisin de autobuses unArbitraje d ................................................ .. 159 Multi-Master Modo ................................................ ... 159 Open ................................................. ................ 138 Lectura / Escriturae informacin de bit (R / W bits) ............... 138,139 Serial Clock (RC3/SCK/SCL) ................................... 139 Slave Mode ................................................ .............. 138 Adresinag ................................................. ...... 138 Recepcin ................................................. ........ 139 Transmisin ................................................. ... 139 Eslavoe Timing Mode (10-bit Recepcin, SEN = 0) .............................................. ............ 142 Eslavoe Timing Mode (10-bit Recepcin, SEN = 1) .............................................. ............ 147 Eslavoe Timing Mode (10-bit) Transmisin ................ 143 Eslavoe Timing Mode (7 bits Recepcin, SEN = 0) .............................................. ............ 140 Eslavoe Timing Mode (7 bits Recepcin, SEN = 1) .............................................. ............ 146 Eslavoe Timing Mode (7 bits de transmisin) .................. 141 SLEEP Operacin ................................................ ..... 2006 Microchip Technology Inc. 159 STOP Timing Estado ........................................... 158 ICEPIC en circuito emulador ............................................. . 254 YoD Ubicaciones ................................................ ............. 195,210 INCF ................................................. ................................ 232 INCFSZ ................................................. ........................... 233 En circuit depurador ................................................ .......... 210 In-Circuit Serial Programming (ICSP) ...................... 195,210 Indirect Direccionamiento ................................................ ............ 51 INDF y FSR Registros ........................................... 50 Indirect Direccionamiento Operacin ............................................ 51 Indirect Archivo Operando ............................................... ........... 42 INFSNZ ................................................. ........................... 233 Instruction Ciclo ................................................ ................. 39 Instruction Flow / Pipelining .............................................. ... 40 Instruction Formato ................................................ ............ 213
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Instruction Ajuste ................................................ .................. 211 ADDLW ................................................. ................... 217 ADDWF ................................................. ................... 217 ADDWFC ................................................. ................ 218 ANDLW ................................................. ................... 218 ANDWF ................................................. ................... 219 BC ................................................. ........................... 219 BCF ................................................. ........................ 220 BN ................................................. ........................... 220 BNC ................................................. ........................ 221 BNN ................................................. ........................ 221 BNOV ................................................. ..................... 222 BNZ ................................................. ........................ 222 BOV ................................................. ........................ 225 BRA ................................................. ........................ 223 BSF ................................................. ......................... 223 BTFSC ................................................. .................... 224 BTFSS ................................................. .................... 224 BTG ................................................. ........................ 225 BZ ................................................. ........................... 226 CTODO ................................................. ....................... 226 CLRF ................................................. ...................... 227 CLRWDT ................................................. ................ 227 COMF ................................................. ..................... 228 CPFSEQ ................................................. ................. 228 CPFSGT ................................................. ................. 229 CPFSLT ................................................. .................. 229 DAW ................................................. ....................... 230 DCFSNZ ................................................. ................. 231 DECF ................................................. ...................... 230 DECFSZ ................................................. ................. 231 GOTO ................................................. ..................... 232 INCF ................................................. ....................... 232 INCFSZ ................................................. ................... 233 INFSNZ ................................................. ................... 233 IORLW ................................................. .................... 234 IORWF ................................................. .................... 234 LFSR ................................................. ...................... 235 MOVF ................................................. ..................... 235 MOVFF ................................................. ................... 236 MOVLB ................................................. ................... 236 MOVLW ................................................. .................. 237 MOVWF ................................................. .................. 237 MULLW ................................................. ................... 238 MULWF ................................................. ................... 238 NFEAG ................................................. ...................... 239 NOP ................................................. ........................ 239 POP ................................................. ........................ 240 PUSH ................................................. ...................... 240 RCALL ................................................. .................... 241 RESET ................................................. .................... 241 RETFIE ................................................. ................... 242 RETLW ................................................. ................... 242 REEncienda ................................................. ................. 243 RLCF ................................................. ...................... 243 RLNCF ................................................. .................... 244 RRCF ................................................. ...................... 244 RRNCF ................................................. ................... 245 SETF ................................................. ...................... 245 DORMIR ................................................. .................... 246 SUBFWB ................................................. ................ 246 SUBLW ................................................. ................... 247 DS39564C-page324 SUBWF ................................................. ................... 247 SUBWFB ................................................. ................ 248 Swapf ................................................. ................... 248
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TBLRD ................................................. .................... 249 TBLWT ................................................. .................... 250 TSTFSZ ................................................. ................... 251 XORLW ................................................. ................... 251 XORWF ................................................. ................... 252 Tabla Resumen ................................................ ........ 214 Instruccins en la memoria de programa ........................................ 40 Two-Word Instrucciones .............................................. . 41 ENT interrupcin (RB0/INT). Ver fuentes de interrupcin INTCON Registrarse RBit BIF ................................................ ...................... 90 INTCON registros ................................................ ....... 75-77 Inter-Integred Circuito. Ver I2C Interrupt Fuentes ................................................ .............. 195 A /D conversin completa ........................................ 184 Capture Completo (CCP) ......................................... 119 Compare completo (CCP) ....................................... 120 INT0 ................................................. .......................... 85 Interrupt-on-Change (RB7: RB4) ............................... 90 PORTB, Interrupcin-on-Change .................................... 85 RB0/INT Pin, Externo .............................................. .. 85 TMR0 ................................................. ........................ 85 TMR0 Overflow ................................................ ........ 105 TMR1 Desbordamiento ................................................ 107,109 TMR2 a PR2 Partido .............................................. ... 112 TMR2 a PR2 Partido (PWM) ............................ 111,122 TMR3 desbordamiento ................................................ 113,115 USART recepcin / transmisin completa ........................ 165 Interrupts ................................................. ........................... 73 Logic ................................................. .......................... 74 Interrupciones, Los bits de habilitacin CCP1 Active (Bit CCP1IE) ...................................... 119 Interrupts, bits de la bandera A / D Converter Flag (bit ADIF) .................................. 183 CCP1 Bandera (Bit CCP1IF) .......................................... 119 CCP1IF Flag (Bit CCP1IF) ....................................... 120 Interrupt-on-Change (RB7: RB4) Bandera (Bit RBIF) .............................................. ............. 90 IORLW ................................................. ............................ 234 IORWF ................................................. ............................ 234 IPR Registra ................................................ ............... 82-83 Helow Tensin Detectar ............................................... ........... 189 Caractersticas Convertidor ......................................... 267 Efectos de un RESET .............................................. .... 193 Open ................................................. ................ 192 CurrenConsumo t ....................................... 193 Duanillo SLEEP ................................................ .. 193 ReferencTensin e Punto de ajuste ............................ 193 Typical Aplicacin ................................................ ... 189 LVD. Ver Detect Baja Tensin. ......................................... 189
K
KEELOQ Herramientas de Evaluacin y Programacin ................... 256
L
LFSR ................................................. ............................... 235 Lookup Tablas Calculard GOTO ................................................ ....... 41 Table Lee, Escribe en la tabla ......................................... 41 2006 Microchip Technology Inc. DS39564C pginas 325
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M
Maestro SSP (MSSP) Descripcin general del mdulo ........................... 125 Maestro Synchronous Serial Port (MSSP). Ver MSSP. Maestro Synchronous Serial Port. Ver MSSP Memory Organizacin Memoria de datos ................................................ ............. 42 Programa Memoria ................................................ ....... 35 Requisitos de memoria de programacin .............................. 268 Migration desde el inicio a dispositivos mejorados ................ 314 Migration de gama alta a dispositivos mejorados ............... 315 Migration de medio rango de dispositivos mejorados ............ 315 MOVF ................................................. ............................. 235 MOVFF ................................................. ........................... 236 MOVLB ................................................. ........................... 236 MOVLW ................................................. .......................... 237 MOVWF ................................................. .......................... 237 MPLAB C17 y C18 MPLAB compiladores C ..................... 253 MPLAB ICD depurador en circuito ..................................... 255 MPLAB ICE de alto rendimiento universal en circuito Emulator con MPLAB IDE ....................................... 254 MPLAB Integrado de Desarrollo Environment Software ............................................. 253 Objeto MPLINK vinculador / MPLIB Bibliotecario de objetos ............... 254 MSSP ................................................. .............................. 125 Control Registros (general) ...................................... 125 Enabling SPI I / O ............................................. ......... 129 Open ................................................. ................ 128 TConexin RUEBAS ................................................ .. 129 Mdulo MSSP SPI modo Maestro ............................................... ...... 130 SPI Master. / Slave Conexin ................................. 129 SPI modo esclavo ............................................... ........ 131 MULLW ................................................. ........................... 238 MULWF ................................................. ........................... 238 Oscillator, Timer1 .............................................. 107,109,115 Oscillator, timer3 ............................................... .............. 113 Oscillator, WDT ............................................... ................. 203
N
NFEAG ................................................. .............................. 239 NOP ................................................. ................................ 239
O
OpcodDescripciones de campo e ............................................... 212 OPTION_REG Registrarse Bit PSA ................................................ .................... 105 T0CBit S ................................................ .................. 105 T0PS2: T0PS0 Bits .............................................. ..... 105 T0SE Bit ................................................ ................... 105 Oscillator Configuracin ................................................ ...... 17 CE ................................................. ............................. 17 ECIO ................................................. ......................... 17 HS ................................................. ............................. 17 HS + PLL ............................................... .................... 17 LP ................................................. ............................. 17 RC ................................................. ............................. 17 RCIO ................................................. ......................... 17 XT ................................................. ............................. 17 Oscillator Seleccin ................................................ .......... 195 DS39564C-page326 2006 Microchip Technology Inc.
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P
Packaging ................................................. ....................... 305 Detalles ................................................. ..................... 307 EstropearInformacin rey ................................................ . 305 Puerto Paralelo Esclavo PORTD ................................................. ................... 100 Puerto Paralelo Esclavo (PSP) ........................................... 95,100 Asociard registros ............................................... 101 RE0/RD/AN5 Pin ............................................ .... 99,100 RE1/WR/AN6 Pin ............................................ ... 99,100 RE2/CS/AN7 Pin ............................................ .... 99,100 Seleccione (Bit PSPMODE) ...................................... 95,100 PIC18F2x2 Pin Funciones MCLR / VPP ................................................. ................. 10 OSC1/CLKI ............................................... ................. 10 OSC2/CLKO/RA6 ............................................. ......... 10 RA0/AN0 ............................................... ..................... 10 RA1/AN1 ............................................... ..................... 10 RA2/AN2/VREF- ............................................ .............. 10 RA3/AN3/VREF + ............................................. ............ 10 RA4/T0CKI ............................................... .................. 10 RA5/AN4/SS/LVDIN ........................................... ........ 10 RB0/INT0 ............................................... .................... 11 RB1/INT1 ............................................... .................... 11 RB2/INT2 ............................................... .................... 11 RB3/CCP2 ............................................... .................. 11 RB4 ................................................. ........................... 11 RB5/PGM ............................................... .................... 11 RB6/PGC ............................................... .................... 11 RB7/PGD ............................................... .................... 11 RC0/T1OSO/T1CKI ................................................. .. 12 RC1/T1OSI/CCP2 ................................................. ..... 12 RC2/CCP1 ................................................. ................ 12 RC3 /SCK / SCL ............................................... ............ 12 RC4 /SDI / SDA ............................................... ............. 12 RC5 /SDO ................................................. .................. 12 RC6/TX/CK ................................................. ............... 12 RC7 / RX / DT ............................................... ................. 12 VDD ................................................. ............................ 12 VSS ................................................. ............................ 12 PIC18F4x2 Pin Funciones MCLR / VPP ................................................. ................. 13 OSC1/CLKI ............................................... ................. 13 OSC2/CLKO ............................................... ............... 13 RA0/AN0 ............................................... ..................... 13 RA1/AN1 ............................................... ..................... 13 RA2/AN2/VREF- ............................................ .............. 13 RA3/AN3/VREF + ............................................. ............ 13 RA4/T0CKI ............................................... .................. 13 RA5/AN4/SS/LVDIN ........................................... ........ 2006 Microchip Technology Inc. 13 RB0/INT ............................................... ...................... 14 RB1 ................................................. ........................... 14 RB2 ................................................. ........................... 14 RB3 ................................................. ........................... 14 RB4 ................................................. ........................... 14 RB5/PGM ............................................... .................... 14 RB6/PGC ............................................... .................... 14 RB7/PGD ............................................... .................... 14 RC0/T1OSO/T1CKI ................................................. .. 15 RC1/T1OSI/CCP2 ................................................. ..... 15 RC2/CCP1 ................................................. ................ 15 RC3 /SCK / SCL ............................................... ............ 15 RC4 /SDI / SDA ............................................... ............. 15 RC5 /SDO ................................................. .................. 15 RC6/TX/CK ................................................. ............... 15
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RC7 / RX / DT ............................................... ................. 15 RD0 /PSP0 ................................................. ................ 16 RD1 /PSP1 ................................................. ................ 16 RD2 /PSP2 ................................................. ................ 16 RD3 /PSP3 ................................................. ................ 16 RD4 /PSP4 ................................................. ................ 16 RD5 /PSP5 ................................................. ................ 16 RD6 /PSP6 ................................................. ................ 16 RD7 /PSP7 ................................................. ................ 16 RE0/RD/AN5 ............................................. ................. 16 RE1/WR/AN6 ............................................. ................ 16 RE2/CS/AN7 ............................................. ................. 16 VDD ................................................. ........................... 16 VSS ................................................. ........................... 16 PIC18FXX2 Voltaje-Frecuencia Grfico (Industrial) ............................................... ................. 260 PIC18LFXX2 Voltaje-Frecuencia Grfico (Industrial) ............................................... ................. 260 PICDEM 1 PICmicro Bajo Costo Demonstration Consejo ............................................... 255 PICDEM 17 Demonstration Board ................................... 256 PICDEM 2 PIC16CXX Bajo Costo Demonstration Consejo ............................................... 255 PICDEM 3 PIC16CXXX Bajo Costo Demonstration Consejo ............................................... 256 Entrada PICSTART Plus Nivel de Desarrollo Programador ................................................. ............ 255 PIE Registros ................................................ ................ 80-81 Pinout I / O Descripciones PIC18F2X2 ................................................. ............... 10 PIR Registra ................................................ ................ 78-79 PLL Time Lock-out ............................................. ................ 26 Pointer, FSR ............................................... ....................... 50 POP ................................................. ................................ 240 POR. Ver Power-on reset PORTA Asociard Registra ................................................ . 89 LATUn registro ................................................ ........... 87 PORTA Registro ................................................ ........ 87 TRISUn registro ................................................ .......... 87 PORTB Asociard Registra ................................................ . 92 LATB Registro ................................................ ........... 90 PORTB Registro ................................................ ........ 90 RB0/INT Pin, Externo .............................................. .. 85 RB7: RB4 de interrupcin en-Change Flag (Bit RBIF) .......... 90 TRISB Registro ................................................ .......... 90 PORTC Asociard Registra ................................................ . 94 LATC Registro ................................................ ........... 93 PORTC Registro ................................................ ........ 93 RC3 /SCK / SCL Pin .............................................. ..... 139 RC7 / RX / DT Pin .............................................. .......... 168 TRISC Registro ................................................ ... 93,165 PORTD Asociard Registra ................................................ . 96 LATD Registro ................................................ ........... 95 Puerto Paralelo Esclavo (PSP) Funcin ............................ 95 PORTD Registro ................................................ ........ 95 DS39564C-page328 TRISD Registro ................................................ .......... 95
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PORTE Analog pines del puerto ............................................... . 99,100 Asociard Registra ................................................ . 99 LATE Registro ................................................ ............ 97 PORTE Registro ................................................ ........ 97 PSP Mode Select (Bit PSPMODE) .................... 95,100 RE0/RD/AN5 Pin ............................................ .... 99,100 RE1/WR/AN6 Pin ............................................ ... 99,100 RE2/CS/AN7 Pin ............................................ .... 99,100 TRISE Registro ................................................ .......... 97 Postscaler, WDT Asignacin (PSA Bit) ............................................. .. 105 RataE Seleccione (T0PS2: T0PS0 Bits) ............................. 105 Switching Entre Timer0 y WDT ...................... 105 PoderDesplegable Modo. Ver DORMIR Poder-On reset (POR) ............................................ .......... 26 Oscillator Start-up Timer (OST) ................................. 26 Power-up Timer (PWRT) ........................................... . 26 Pre-escalador, Capture ............................................... ............ 119 Pre-escalador, Timer0 ............................................... .............. 105 Asignacin (PSA Bit) ............................................. .. 105 RataE Seleccione (T0PS2: T0PS0 Bits) ............................. 105 Switching Entre Timer0 y WDT ...................... 105 Pre-escalador, Timer2 ............................................... .............. 122 MATE PRO II Programador universal de dispositivos ................... 255 Producto Sistema de Identificacin ........................................... 327 Program Contador Ordenador personalL Register ................................................ .............. 39 PCLATH Registro ................................................ ....... 39 PCLATU Registro ................................................ ....... 39 Programa Memoria Interrupt Vector ................................................ .......... 35 Mampy Stack para PIC18F442/242 ............................ 36 Mampy Stack para PIC18F452/252 ............................ 36 RESET Vector ................................................ ............ 35 Program Verificacin y Proteccin de cdigo ....................... 207 Asociard registros ............................................... 207 Programacin, Instrucciones de dispositivos ................................... 211 PSP.See puerto esclavo paralelo. Pulse modulacin de ancho. Ver PWM (CCP Module). PUSH ................................................. .............................. 240 PWM (CCP Module) ............................................. ............ 122 Asociard registros ............................................... 123 CCPR1H: Registros CCPR1L ................................... 122 Duty Ciclo ................................................ ................ 122 EJEMPLOSFrecuencias E / Resoluciones ........................... 123 Perodo ................................................. ...................... 122 Configuracin para el funcionamiento PWM 2006 Microchip Technology Inc. ........................................ 123 TMR2 a PR2 Partido ......................................... 111,122
Q
Reloj Q ................................................ ............................ 122
R
RAM. Ver memoria de datos RC Oscilador ................................................ ...................... 18 RCTODO ................................................. ............................. 241 RCSTUn Registro Bit SPEN ................................................ .................. 165 Register Archivo ................................................ ....................... 42
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Registres ADCON0 (Control A / D 0) ......................................... 181 ADCON1 (Control A / D 1) ......................................... 182 CCP1CON y CCP2CON (Capture / Compare / PWMControle) ................... 117 CONFIG1H (Configuracin 1 Alto) .......................... 196 CONFIG2H (High configuracin 2) .......................... 197 CONFIG2L (configuracin 2 Bajo) ........................... 197 CONFIG3H (Configuracin 3 alto) .......................... 198 CONFIG4L (Configuracin 4 Bajo) ........................... 198 CONFIG5H (High Configuracin 5) .......................... 199 CONFIG5L (Configuracin 5 Bajo) ........................... 199 CONFIG6H (High configuracin 6) .......................... 200 CONFIG6L (Configuracin 6 Bajo) ........................... 200 CONFIG7H (Configuracin 7 Alta) .......................... 201 CONFIG7L (Configuracin 7 Bajo) ........................... 201 Devid1 (Dispositivo ID Register 1) ............................... 202 Devid2 (Dispositivo ID Register 2) ............................... 202 EECON1 (datos EEPROM Control 1) .................... 57,66 File Resumen ................................................ ........ 46-48 INTCON (Control de Interrupcin) ........................................ 75 INTCON2 (Interrupt Control 2) ................................... 76 INTCON3 (Interrupcin de control 3) ................................... 77 Derechos de propiedad intelectual1 (Prioridad Peripheral Interrupt 1) ......................... 82 Derechos de propiedad intelectual2 (Peripheral Interrupt Prioridad 2) ......................... 83 LVDCON (LVD Control) ........................................... 191 OSCCON (Control del oscilador) .................................... 21 PIE1 (Peripheral Interrupt Enable 1) .......................... 80 PIE2 (Peripheral Interrupt Enable 2) .......................... 81 PIR1 (Peripheral Interrupt Request 1) ....................... 78 PIR2 (Solicitud de interrupcin perifrica 2) ....................... 79 RCON (Registro de control) ........................................... 84 RCON (Control de RESET) ............................................ 53 RCSTA ..................... (recepcin de estado y control) 167 SSPCON1 (MSSP Control 1) I2C Modo ................................................ ......... 136 Modo SPI ................................................ ......... 127 SSPCON2 (MSSP Control 2) I2C Modo ................................................ ......... 137 SSPSTAT (Estado MSSP) I2C Modo ................................................ ......... 135 Modo SPI ................................................ ......... 126 ESTADO ................................................. .................... 52 STKPTR (Stack Pointer) ............................................ 38 T0CON (Timer0 Control) ......................................... 103 T1CON (Timer 1 Control) ........................................ 107 T2CON (Temporizador 2 Control) ........................................ 111 T3CON (timer3 Control) ......................................... 113 TRISE ................................................. ....................... 98 TXSTA (transmisin de control y estado) ..................... 166 WDTCON (Control Watchdog Timer) ...................... 203 RESET ................................................. ............... 25,195,241 MarrnSalida de reset (BOR) ........................................... 195 Cambiar MCLR (durante el sueo) .................................... DS39564C-page330 25 MCLR Reset (Operacin Normal) .............................. 25 Oscillator Start-up Timer (OST) ............................... 195 Power-on Reset (POR) ....................................... 25,195 Power-up Timer (PWRT) ......................................... 195 Programable Brown-out Reset (BOR) .................... 25 RInstruccin ESET ................................................ ..... 25 Pila Reposicin Total ............................................... .......... 25 Stack Desbordamiento Cambiar .............................................. 25 Watchdog Timer (WDT) Reset .................................. 25
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RETFIE ................................................. ........................... 242 RETLW ................................................. ............................ 242 REEncienda ................................................. ......................... 243 ReVisin Historia ................................................ ............... 313 RLCF ................................................. ............................... 243 RLNCF ................................................. ............................ 244 RRCF ................................................. .............................. 244 RRNCF ................................................. ............................ 245 I2C Modo. Ver I2C Modo SPI ................................................ ................. 125 SPI Mode. Ver SPI SSPBUF Registro ................................................ .... 130 SSPSR Registro ................................................ ...... 130 TMR2 salidas por cambio de reloj ............................ 111,112 Flag SSPOV Estado ............................................... ........... 155 SSPSTAT Registrarse R /Bit W ................................................ ............. 138,139 Los bits de estado Significance, y las condiciones de iniciacin for RCON Registro ............................................. 27 SUBFWB ................................................. ......................... 246 SUBLW ................................................. ........................... 247 SUBWF ................................................. ........................... 247 SUBWFB ................................................. ......................... 248 Swapf ................................................. ........................... 248
S
SCI. Ver USART SCK ................................................. ................................. 125 SDI ................................................. .................................. 125 SDO ................................................. ................................ 125 Reloj Serial, SCK .............................................. ............... 125 Serial Interfaz de Comunicacin. Ver USART SeDatos RIAL, SDI ............................................. .............. 125 SeDatos rial Out, SDO ............................................. .......... 125 Serial Peripheral Interface. Ver SPI SETF ................................................. ............................... 245 Eslavoynchronization e Seleccione S ........................................... 131 Eslavoe Seleccione, SS .............................................. ................ 125 DORMIR ................................................. .............. 195,205,246 Software Simulator (MPLAB SIM) .................................... 254 Special Disparador de eventos. Ver Comparar Special Caractersticas de la CPU ............................................ 195 Configuration Registros ................................... 196-201 SpeciaFuncin l Registra ............................................... . 42 Mapa ................................................. ........................... 45 SPI Modo Maestro ................................................ ............ 130 Reloj Serial ................................................ .............. 125 SeDatos Rial en ............................................... ............ 125 Serial Data Out ............................................... ......... 125 Eslavoe Seleccione ................................................ ............. 125 Reloj SPI ................................................ ................. 130 Modo SPI ................................................ ................. 125 SPI Master / Slave Conexin .......................................... 129 Mdulo SPI Asociard registros ............................................... 133 Bus Modo de compatibilidad ........................................... 133 Efectos de un RESET .............................................. .... 133 Master /Conexin Slave ......................................... 129 Slave Mode ................................................ .............. 131 Eslavoe Seleccione Sincronizacin .................................. 131 Tiempo Synch Slave ............................................... .. 131 DORMIR Operacin ................................................ ..... 133 SS ................................................. ................................... 125 SSP 2006 Microchip Technology Inc.
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T
TABLAT Registro ................................................ ............... 58 Table las operaciones de puntero (tabla) ........................................ 58 TBLPTR Registro ................................................ ............... 58 TBLRD ................................................. ............................ 249 TBLWT ................................................. ............................ 250 Time-ouSecuencia t ................................................ ........... 26 Time-out en diversas situaciones ................................... 27 Tiempor0 ................................................. ............................. 103 16-biTimer t Modo Lee y Escribe ...................... 105 Asociard registros ............................................... 105 Clock Source Edge Select (Bit T0SE) ..................... 105 Clock de seleccin de fuente (Bit T0CS) ............................... 105 Open ................................................. ................ 105 Overflow interrupcin ................................................ .... 105 Prescaler. Ver preescalador, Timer0 Tiempor1 ................................................. ............................. 107 16-bit modo lectura / escritura ........................................... 109 Asociard registros ............................................... 110 Open ................................................. ................ 108 Oscillator ................................................. .......... 107,109 OInterrupcin verflow ............................................. 107,109 Special Event Trigger (CCP) ............................ 109,120 TMR1H Registro ................................................ ...... 107 TMR1L Registro ................................................ ....... 107 Tiempor2 ................................................. ............................. 111 Asociard registros ............................................... 112 Open ................................................. ................ 111 MensajesCaler. Ver postscaler, Timer2 PR2 Registro ................................................ 111 ....,122 Prescaler. Ver preescalador, Timer2 SSP Shift reloj ............................................... 0.111,112 TMR2 Registro ................................................ ......... 111 TMR2 a PR2 interrupcin del partido ................... 111,112,122 Tiempor3 ................................................. ............................. 113 Asociard registros ............................................... 115 Open ................................................. ................ 114 Oscillator ................................................. .......... 113,115 OInterrupcin verflow ............................................. 113,115 Special Event Trigger (CCP) ................................... 115 TMR3H Registro ................................................ ...... 113 TMR3L Registro ................................................ ....... 113 Timing Diagramas Bus Collision TReconocer y ransmit ..................... 159 Conversin A / D .............................................. .......... 287 AGRADECIMIENTOSSecuencia e .......................................... 158 Baud Generador de velocidad de reloj de Arbitraje ............ 152 BRG Cambiar Debido a SDA arbitraje durante La condicin de arranque ............................................. 161 Brown-out Reset (BOR) ........................................... 274 Bus Collision DS39564C-page332 Comience condicin (SDA solamente) .............................. 160 Bus de colisin Durante una repetida La condicin de arranque (caso 1) .............................. 162 Bus de colisin Durante una repetida La condicin de arranque (caso 2) .............................. 162 Bus de colisin Durante una condicin de arranque (SCL = 0) .............................................. ........... 161 Bus de colisin Durante una condicin de parada (Case 1) ............................................... ............ 163 Bus de colisin Durante una condicin de parada (Case 2) ............................................... ............ 163 Captura / Comparacin / PWM (CCP1 y CCP2) ............ 276 CLKO y E / S ............................................. ............. 272 Sincronizacin del reloj ............................................. 145
PIC18FXX2
Ejemplo SPI modo Maestro (CKE = 0) ..................... 278 Ejemplo SPI modo Maestro (CKE = 1) ..................... 279 EJEMPLOSe SPI en modo Esclavo (CKE = 0) ....................... 280 EJEMPLOSe SPI en modo Esclavo (CKE = 1) ....................... 281 Reloj externo (todos los modos excepto PLL) .................... 271 Primer Tiempo Bit START ............................................ 153 I2C-Bus de datos ............................................... ............. 282 I2Bus C START / STOP Bits ...................................... 282 I2C Modo Maestro (Recepcin, 7-bit de direcciones) ........... 157 I2C Modo Maestro (Transmisin, 7 o la direccin de 10-bit) ......................................... 156 I2C Esclavo modo de intervalo (10-bit Recepcin, SEN = 0) .............................................. ............ 142 I2C Esclavo modo de intervalo (10-bit) Transmisin ......... 143 I2C Esclavo modo de intervalo (de 7 bits Recepcin, SEN = 0) .............................................. ............ 140 I2C Esclavo modo de intervalo (de 7 bits Recepcin, SEN = 1) .............................................. .... 146,147 I2C Esclavo modo de intervalo (7 bits de transmisin) ........... 141 Helow Tensin Detectar ............................................... ... 192 Datos maestros SSP I2C Bus ........................................ 284 Maestro SSP I2C Bus START / STOP Bits .................. 284 Puerto Paralelo Esclavo (PIC18F4X2) .............................. 277 Puerto Paralelo Esclavo (Leer) ........................................ 101 Puerto Paralelo Esclavo (Write) ........................................ 100 Salida PWM ................................................ ............. 122 REPEAt la condicin de arranque ......................................... 154 RESET, Watchdog Timer (WDT), Oscilador Start-up Timer (OST) y Power-up Timer (PWRT) ................................. 273 Sincronizacin de esclavo .............................................. 131 Esclavor Modo de llamada general Direccin de secuencia (7 o 10-bit de modo de direccin) .............................. 148 Tiempo de subida lenta (MCLR atado a VDD) ......................... 33 SPI Mode (Modo Maestro) ......................................... 130 SPI Mode (Modo esclavo con CKE = 0) ..................... 132 SPI Mode (Modo esclavo con CKE = 1) ..................... 132 StoCondicin p recibir o transmitir en modo .............. 158 Time-ouSecuencia en t POR w / PLL activado (MCLR atado a VDD) ........................................... 33 Time-out Secuencia de Encendido (MCLR no est atado a VDD) Californiase 1 ................................................ ................ 32 2006 Microchip Technology Inc. Californiase 2 ................................................ ................ 32 Time-out Secuencia de Encendido (MCLR atado a VDD) ........................................... 32 Timer0 y Timer1 reloj externo ........................... 275 Timing para la transicin entre Timer1 y OSC1 (HS con PLL) .......................................... 23 Transition Entre Timer1 y OSC1 (HS, XT, LP) ........................................... ............ 22 Transition Entre Timer1 y OSC1 (RC, CE) ............................................... ............. 23 Transition de OSC1 a Timer1 oscilador ................ 22 USART Transmisin asncrona maestro ........... 173 Transmisin asncrona USART Maestro (Back to Back) ............................................. ..... 173 USARRecepcin T asncrono ............................ 175 USART sincrnico Receive (Master / Slave) ......... 286 USART sncrono Recepcin (Master Mode, SREN) ...................................... 178 USART Transmisin sncrona ......................... 177 USART Synchronous Transmission (Master / Slave) ............................................. ..... 286
DS39564C pginas 333
PIC18FXX2
USART Synchronous Transmission (A travs de TXEN) .............................................. 177 Washingtonke-up de su sueo a travs de interrupcin .......................... 206 Timing Diagramas Requisitos Maestro SSP I2C Bus START / STOP Bits .................. 284 Timing Requisitos Conversin A / D .............................................. .......... 288 Captura / Comparacin / PWM(CCP1 y CCP2) ............ 276 CLKO y E / S ............................................. ............. 273 EJEMPLOSe SPI Mode (Modo Maestro, CKE = 0) .......... 278 EJEMPLOSe SPI Mode (Modo Maestro, CKE = 1) .......... 279 Ejemplo SPI Mode (Modo Slave, CKE = 0) ............ 280 Ejemplo SPI en modo Esclavo (CKE = 1) ....................... 281 Reloj externo ................................................ .......... 271 I2C bus de datos (modo esclavo) ..................................... 283 Datos maestros SSP I2C Bus ........................................ 285 Puerto Paralelo Esclavo (PIC18F4X2) ............................. 277 RESET, contador de tiempo del perro guardin, el oscilador de puesta en marcha Tiempor, Power-up Timer y Brown-ouRequisitos camisetas Cambiar ....................... 274 Timer0 y Timer1 reloj externo .......................... 275 USART sncrono Recibir ................................. 286 USARTransmisin sncrona T ........................ 286 Timing Especificaciones PLL Reloj ................................................ ................ 272 TRISRegistrarse E Bit PSPMODE ................................................ ..... 95,100 TSTFSZ ................................................. .......................... 251 Dos Word instrucciones EJEMPLOSCasos e ................................................ .......... 41 TXSTA Registrarse Bit BRGH ................................................ ................. 168 ................. 168 Muestreo ................................................. ......... 168 Enable Serial Port (SPEN Bit) ................................. 165 Synchronous modo maestro ...................................... 176 Asociard registro, recepcin ..................... 178 Asociard registros, transmisin ....................... 176 Recepcin ................................................. ....... 178 Transmisin ................................................. .. 176 Synchronous Modo esclavo ........................................ 179 Asociard registros, recepcin ........................ 180 Asociard registros, transmisin ....................... 179 Recepcin ................................................. ....... 180 Transmisin ................................................. .. 179
U
Universal sncrona Asncrono Recibirr transmisor. Ver USART USART ................................................. ............................ 165 Modo asncrono ................................................ 172 Asociard registros, recepcin ........................ 175 Asociard registros, transmisin ....................... 173 Rereceptor ................................................. ......... 174 Transmitter ................................................. ...... 172 Baud Tipo de Generador (BRG) ................................... 168 Asociard registros ....................................... 168 Baud Error Rate, Clculo ........................... 168 Baud Formula de .......................................... 168 Velocidad de transferencia para el modo asncrono (BRGH = 0) .............................................. 170 Velocidad de transferencia para el modo asncrono (BRGH = 1) .............................................. 171 Velocidad de transferencia para el modo sncrono ................. 169 High Velocidad de transmisin Select (Bit BRGH) DS39564C-page334 2006 Microchip Technology Inc.
PIC18FXX2
W
Washingtonke-up de SLEEP ............................................. . 195,205 Usng Alarmas ................................................ ........ 205 Watchdog Timer (WDT) ........................................... 195,203 Asociard registros ............................................... 204 Control Registro ................................................ ....... 203 Postscaler ................................................. ....... 203,204 PROGRAMACINConsideraciones g .................................. 203 RC Oscilador ................................................ ............ 203 Time-ouPerodo t ................................................ ....... 203 OMAL ................................................. ............................. 153 OMAL Indicador de estado ............................................ 153,155,158 WWW, On-Line Support ............................................. .......... 5
X
XORLW ................................................. ........................... 251 XORWF ................................................. .......................... 252
DS39564C pginas 335
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NOTAS:
DS39564C-page336
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EL SITIO WEB MICROCHIP
Microchip ofrece soporte en lnea a travs de nuestro sitio WEB en www.microchip.com. Este sitio web se utiliza como un medio para hacer que los archivos e informacin fcilmente disponibles para los clientes. Accesible a travs de su navegador de Internet favorito, el sitio web contiene la siguiente informacin: Soporte de producto - Hojas de datos y erratas, notas de aplicaciones y programas de ejemplo, recursos de diseo, guas del usuario y los documentos de soporte de hardware, las ltimas versiones de software y software de archivado General Soporte Tcnico - Preguntas ms frecuentes (FAQ), las solicitudes de apoyo tcnico, grupos de discusin en lnea, consultor Microchip Lista de Miembros programa Empresas de Microchip - Selector de productos y guas de pedidos, las ltimas notas de prensa Microchip, listado de seminarios y eventos, listas de ventas de Microchip oficinas, distribuidores y representantes de fbrica
ATENCIN CLIENTE
AL
Los usuarios de los productos de Microchip pueden recibir ayuda a travs de varios canales: Distribuidor o Representante Oficina de ventas local Field Application Engineer (FAE) Asistencia tcnica Desarrollo de Sistemas de Informacin de la Lnea Los clientes deben comunicarse con su ingeniero de aplicacin de distribuidor, representante o campo (FAE) para la ayuda. Oficinas de ventas locales tambin estn disponibles para ayudar a los clientes. Una lista de oficinas de venta y las ubicaciones se incluye en el reverso de este documento. Technical apoyo est disponible a travs del sitio web en: http://support.microchip.com
CAMBIO DE CLIENTE NOTIFICACIN DE SERVICIO
DE
Microchip servicio al cliente de notificacin ayuda a mantener a los clientes actuales de los productos de Microchip. Los suscriptores recibirn notificacin por correo electrnico cada vez que haya cambios, actualizaciones, revisiones o erratas relacionadas con una familia de productos especificados o herramienta de desarrollo de inters. To registro, acceda al sitio web de Microchip en www.microchip.com, Haga clic en Notificacin al cliente Cambiar y siga las instrucciones de registro.
DS39564C pginas 337
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LECTOR RESPUESTA DE
Yot es nuestra intencin ofrecerle la mejor documentacin posible para asegurar el uso exitoso de su Microchip producto. Si desea enviar sus comentarios sobre la organizacin, la claridad, la temtica y las formas en que nuestra documentacin un mejor servicio, por favor enve sus comentarios al Director de Publicaciones tcnico al (480) 7924150. Motivose incluir la siguiente informacin, y utilizar este esquema para proporcionarnos sus comentarios sobre este documento. A:Technical Gerente de Publicaciones RE: Solicitud de Informacin De: Nombre Empresa Direccin Ciudad / Estado / Cdigo postal / Pas Telfono: () Aplicacin (opcional): Would Quieres una respuesta? S No Disposi PIC18FXX2 tivo: Preguntas: 1. Cules son las mejores caractersticas de este documento? Literature Nmero: DS39564C FAX: (_) TotaPginas de l Sent
2. Cmo este documento satisfacer sus necesidades de hardware y desarrollo de software?
3. Se encuentra la organizacin de este documento fcil de seguir? Si no, por qu?
4. Qu adiciones al documento crees que mejorar la estructura y el tema?
5. Qu cancelacin del documento podra hacerse sin afectar la utilidad general?
6. Hay alguna informacin incorrecta o engaosa (qu y dnde)?
7. Cmo mejorara usted este documento?
PIC18FXX2
Informacin Anticipada sobre
2006 Microchip
DS39564C-page 328 Technology Inc.
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PIC18FXX2 PRODUCTO SISTEMA DE IDENTIFICACIN
Torden o u obtener informacin, por ejemplo, en materia de precios o de entrega, consulte a la fbrica o la oficina de ventas de la lista.
PART NO. Dispos itivo
X / XX XXX Temperaturae Alcanc e Package Paptte rn
Ejemplos: un) PIC18LF452 - I / P 301 = temp Industrial, paquete PDIP, adultos lmites VDD, patrn QTP # 301.. b) PIC18LF242 -. I / SO = temp Industrial, SOIPaquete C, adultos lmites VDD. c) PIC18F442 - E / P = temperatura extendido,. PDIPaquete P, normal lmites. VDD
Device PIC18FXX2(1), PIC18FXX2T(2); Rango VDD 4.2V a 5.5V PIC18LFXX2(1), PIC18LFXX2T(2); Rango VDD de 2.5V a 5.5V Temperatura Alcance Paquete Yo = -40C a +85C (Industrial) E = 40C a +125C (Extended) PT SO SP P L = = = = = TQFP (Thin Flatpack Quad) SOIC DIP plstico Flaco PDIP PLCC
Noe 1: F
= Standard Rango de LF = tensin WidRango de voltaje e = yon cinta y carrete SOIC, TQFP PLCCY paquetes solamente.
2:T
Tamborileon QTP, SQTP, cdigo o Requerimientos Especiales (Blank otra manera)
DS39564C pginas 329
Mundialmente-VENTAS Y SERVICIO E
AMERICAS
Corporate Oficina 2355 West Chandler Boulevard. Velero, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 TeSoporte chnical: http://support.microchip.co m Nosotrosb Direccin: www.microchip.com Atlantun Alpharetta, GA Tel: 770-640-0034 Fax: 770-640-0307 Boston Nosotrosstboroug h, MA Tel.: 774760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Farmington Hills, MI Tel: 248-538-2250 Fax: 248-538-2260 Kokomo Kokomo, IN Tel: 765-864-8360 Fax: 765-864-8387 Helos Angeles Mission Viejo, CA Tel.: 949-4629523 Fax: 949-462-9608 Santuna Clara Santun Clara, CA Tel.: 408-9616444 Fax: 408-961-6445 Torona Mississauga, Ontario, Canad Tel: 905-673-0699 Fax: 905-673-6509
ASIA / PACFICO
Asia Pacfico Oficina Suites 3707-14, Piso 37 Torre 6, El Portal de Habour City, Kowloon Hong Kong Tel: 852-2401-1200 Fax: 852-2401-3431 Australia - Sydney Tel: 61-2-9868-6733 Fax: 61-2-9868-6755 Mentna - Beijing Tel: 86-10-8528-2100 Fax: 86-10-8528-2104 Mentna - Chengdu Tel: 86-28-8665-5511 Fax: 86-28-8665-7889 Mentna - Fuzhou Tel: 86-591-8750-3506 Fax: 86-591-8750-3521 Mentna - Hong Kong SAR Tel: 852-2401-1200 Fax: 852-2401-3431 Mentna - Qingdao Tel: 86-532-8502-7355 Fax: 86-532-8502-7205 Mentna - Shanghai Tel: 86-21-5407-5533 Fax: 86-21-5407-5066 Mentna - Shenyang Tel: 86-24-2334-2829 Fax: 86-24-2334-2393 China - Shenzhen Tel: 86-755-8203-2660 Fax: 86-755-8203-1760 Mentna - Shunde Tel: 86-757-2839-5507 Fax: 86-757-2839-5571 Mentna - Wuhan Tel: 86-27-5980-5300 Fax: 86-27-5980-5118 China - Xian Tel: 86-29-8833-7250 Fax: 86-29-8833-7256
ASIA / PACFICO
India - Bangalore Tel: 91-80-4182-8400 Fax: 91-80-4182-8422 India - Nueva Delhi Tel: 91-11-4160-8631 Fax: 91-11-4160-8632 India - Pune Tel: 91-20-2566-1512 Fax: 91-20-2566-1513 Japan - Yokohama Tel: 81-45-471 - 6166 Fax: 81-45-471-6122 Korea - Gumi Tel: 82-54-473-4301 Fax: 82-54-473-4302 Korea - Sel Tel: 82-2-554-7200 Fax: 82-2-558-5932 o 82-2-558-5934 Malasia - Penang Tel: 60-4-646-8870 Fax: 60-4-646-5086 Filipinas - Manila Tel: 63-2-634-9065 Fax: 63-2-634-9069 Singapur Tel: 65-6334-8870 Fax: 65-6334-8850 Taiwan - Hsin Chu Tel: 886-3-572-9526 Fax: 886-3-572-6459 Taiwan - Kaohsiung Tel: 886-7-536-4818 Fax: 886-7-536-4803 Taiwan - Taipi Tel: 886-2-2500-6610 Fax: 886-2-2508-0102 Thailand - Bangkok Tel: 66-2-694-1351 Fax: 66-2-694-1350
EUROPA
Austria - Wels Tel: 43-7242-2244-3910 Fax: 43-7242-2244-393 Denmark - Copenhague Tel: 45-4450-2828 Fax: 45-4485-2829 Francoe - Pars Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemny - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Italy - Miln Tel: 39-0331-742611 Fax: 39-0331-466781 Nordestetherlands - Drunen Tel: 31-416-690399 Fax: 31-416-690340 Spain - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 UK - Wokingham Tel: 44-118-921-5869 Fax: 44-118-921-5820
08.29/ 06
DS39564C-page 330

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PIC18FXX2 Hoja de datos

High-Performance, flash mejorado Microcontroladores de 10 bits A / D

2006 Microchip Technology Inc.

2006 Microchip Technology Inc.

2006 Microchip Technology Inc.

Dispositi vo PIC18F242 PIC18F252 PIC18F442 PIC18F452

PorCaractersticas ipheral (continuacin):

SpeCaractersticas sociales: Microcontroladores

2006 Microchip Technology Inc.

RB0/INT0 RB1/INT1 RB2/INT2 RB3/CCP2 *

1 33 2 32 3 31 4 30 5PIC18F442 6 28 7PIC18F452 8 26 9 25 1024 11 23

* Es el pin RB3 alternativo para la multiplexacin pin CCP2.

2006 Microchip Technology Inc.

Nota: Pin compatible con 40-pin dispositivos PIC16C7X.

* Es el pin RB3 alternativo para la multiplexacin pin CCP2.

2006 Microchip Technology Inc.

2006 Microchip Technology Inc.

La mayora actual Hoja de Datos

Cliente Sistema Notificacin

2006 Microchip Technology Inc.

2006 Microchip Technology Inc.

TABLE 1-1: Caractersticas del aparato

2006 Microchip Technology Inc.

Datun pestillo DatunRAM

Address Latch Direccin Latch ProgramMemoria (Up a 2 Mbytes) De retencin de datos

RA0/AN0 RA1/AN1 RA2/AN2/VREF RA3/AN3/VREF + RA4/T0CKI RA5/AN4/SS/LVDIN RA6

inc / lgica Correos RTuber culosis

Instruccin Registro Instrucci n Decodifica r y Control

RB1/INT1 RB2/ INT2 RB3/CCP2(1) RB4 RB5/ PGM RB6/PCG RB7/PGD 8

PORTC RC0/T1OSO/T1CKI RC1/T1OSI/CCP2(1) RC2/CCP1 RC3/SCK/SCL RC4/SDI/SDA RC5/SDO RC6/TX/CK RC7/RX/DT

Precision Voltaje Referencia MCLR VDD, VSS

Timer0 Timer1 Timer2

Maestro sncrono Serial Port

2006 Microchip Technology Inc.

888 inc / dec lgica

Datun pestillo DatunRAM (hasta 4K alcance de la direccin) Address Latch

RA0/ AN0 RA1/ AN1 RA2/ AN2/VREFRA3/AN3/VREF + RA4/T0CKI RA5/AN4/SS/LVDI N RA6

Ad Plantillass Latch ProgramMemoria (Up a 2 Mbytes) De retencin de datos

PCU PCH PCL PrOGRAMA Contador

PORTB 4 RB0/INT0 RB1/INT1 RB2/ INT2

12 FSR0 FSR1 FSR2

RB4 RB5/PGM RB7/PGD

POTc RC0/T1OSO/T1CKY o RC1/T1OSI/CCP2(1

8 PRODH Prdl 8 x 8 Multiply 8 BIT OP 8 WREG 8 8 ALU <8> 8 PORTE 8 PORTD

RC2/CCP1 RC3/SCK/SCL RC4/SDI/SDA RC5/SDO RC6/TX/CK RC7/RX/DT

Precision Voltaje Referencia MCLR VDD, VSS

RE0/AN5/RD RE1/AN6/WR RE2/AN7/CS

Timer0 Timer1 Timer2

Mamster sncrono Serial puerto

Anunciodres sable USART

Parallel Puerto Esclavo

2006 Microchip Technology Inc.

2006 Microchip Technology Inc.

OSC2/CLKO/RA6 OSC2 CLKO

Yo/ O Yo/ Oh I Yo/ Oh I Yo/ Oh I Y o Yo/ Oh I Y o

2006 Microchip Technology Inc.

2006 Microchip Technology Inc.

2006 Microchip Technology Inc.

OSC2/CLKO/RA6 OSC2 CLKO

2006 Microchip Technology Inc.

2006 Microchip Technology Inc.

2006 Microchip Technology Inc.

RD0/PSP0 RD1/PSP1 RD2/PSP2 RD3/PSP3 RD4/PSP4 RD5/PSP5 RD6/PSP6 RD7/PSP7