C.P.E.

Lyon

Electronique Tlcommunications Informatique (E.T.I.) Anne 3 Post Bac

EL 3- 2 : PORTES LOGIQUES DE BASE Objectifs : Ce T.P. permettra dtudier le fonctionnement interne des portes logiques de base en technologie TTL et en technologie C-MOS. Il permettra galement de comprendre comment ont t dfinies les principales caractristiques lectriques fournies dans les documentations techniques des constructeurs. Le simulateur PSPICE sera utilis comme moyen dinvestigation afin daccder aux tensions et aux courants dans le montage en dehors de toute influence des appareils de mesure.

Le transistor multi-metteurs en entre de la porte logique est ralis partir deux transistors Q1 et Q2 dont les bases et les collecteurs sont relis ensembles. 1.1. Etude du fonctionnement interne de la porte NAND

Le comportement de la porte NAND dpend des tats logiques des entres A et B. Prparation : 1. Rappel sur le rgime de fonctionnement dun transistor bipolaire type NPN : Le rgime de fonctionnement dun transistor bipolaire type NPN dpend de ltat de ses jonctions Base-Emetteur (B-E) et Base-Collecteur (B-C). Rappeler ltat de ces jonctions dans les quatre cas suivants : rgime bloqu du transistor, rgime actif normal, rgime satur, rgime actif inverse. 2. Table de vrit de la fonction NAND : Ecrire la table de vrit de la fonction NAND selon les tats logiques des entres A et B. Pour chacune des lignes de la table, prciser le rgime de fonctionnement des transistors Q3, Q4 et Q5, ainsi que ltat de diode D1. 3. Simulation PSPICE : Dfinir les valeurs de tension imposer aux sources de tension VA et VB ainsi que la directive de simulation permettant dtudier ltat des jonctions des transistors laide du simulateur PSPICE. 1.2. Fonction de transfert de la porte NAND

1.

PORTE NAND TTL

Le schma de la porte NAND en technologie TTL standard sortie TOTEM-POLE est prsent la figure EL 3- 2. 1.

La fonction de transfert de la porte NAND dcrit la variation de la tension de sortie en fonction de la variation de la tension applique sur une de ses entres, lautre entre tant positionne de manire ne pas intervenir sur le rsultat. Par rapport lentre A, elle est dfinie par lexpression : V(S) = f (V(A)). Dans cette partie, lallure de la fonction de transfert de la porte NAND sera mise en regard des caractristiques en tension donnes par le constructeur.

figure EL 3- 2. 1

Prparation : 1. Etats des entres : A partir de la table de vrit de la fonction NAND, dfinir ltat logique et la valeur de la tension appliquer sur lentre B pour que ltat logique de sortie de la porte NAND ne dpende que de ltat logique appliqu sur lentre A.

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2.

Caractristiques en tension de la porte NAND standard 7400 : Relever dans la documentation technique de la porte NAND standard 7400, les valeurs de ses caractristiques en tension, VILmax , VIHmin , VOLmax , VOHmin , prciser le cas chant les conditions dvaluation. Fonction de transfert et caractristiques en tension de la porte NAND : Placer les caractristiques en tension de la porte NAND sur un diagramme ayant comme axe des abscisses, la tension dentre, et comme axe des ordonnes, la tension de sortie. Matrialiser les zones correspondant aux tats logiques stables de la porte NAND. Placer sur ce diagramme lallure de la caractristique de transfert V(S) = f (V(A)). Simulation PSPICE : Dfinir la directive de simulation et les signaux visualiser pour tracer la caractristique de transfert laide du simulateur PSPICE.

3.

LINVERSEUR TTL 3 ETATS tudi est obtenu partir de la porte NAND prcdente, selon le schma de la figure EL 3- 2. 2 : lentre A de la porte NAND est garde comme entre de lINVERSEUR, lentre B devient entre de validation ,nomme E et permet de commander ltat HAUTE-IMPEDANCE, une diode D2 est ajoute pour mettre la sortie de la porte logique ltat HAUTE IMPEDANCE quand lentre E est active. Prparation : 1. Lentre E est place ltat HAUT : Prciser ltat de diode D2 et donner le rgime de fonctionnement des transistors Q3, Q4 et Q5 en fonction de ltat de lentre A. 2. Lentre E est place ltat BAS : Prciser ltat de diode D2 et donner le rgime de fonctionnement des transistors Q3, Q4 et Q5 en fonction de ltat de lentre A. 3. Ecrire la table de vrit de la fonction selon les niveaux logiques des entres E et A.

4.

2.

INVERSEUR TTL 3 ETATS

Selon ltat logique appliqu sur son entre de validation ,la sortie dun INVERSEUR 3 ETATS se comporte soit comme la sortie dun INVERSEUR, soit elle se trouve ltat HAUTE IMPEDANCE.

3.

INVERSEUR CMOS

LINVERSEUR CMOS est constitu de deux transistors MOS complmentaires : un transistor PMOS et un transistor NMOS. Le schma de lINVERSEUR CMOS est prsent la figure EL 3- 2. 3.

figure EL 3- 2. 3 figure EL 3- 2. 2
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Lobjectif sera dtudier la fonction de transfert de lINVERSEUR CMOS.

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Prparation : 1. Ecrire la table de vrit de la fonction INVERSEUR selon ltat de lentre IN. 2. Relever dans la documentation technique de lINVERSEUR CMOS 4069, ses caractristiques en tension, VILmax , VIHmin , VOLmax , VOHmin , prciser le cas 3. chant les conditions dvaluation. Placer ces caractristiques sur un diagramme ayant comme axe des abscisses, la tension dentre, et comme axe des ordonnes, la tension de sortie. Matrialiser les zones correspondant aux tats logiques stables de lINVERSEUR. Placer sur ce diagramme la caractristique de transfert V(OUT) = f (V(IN)). Dfinir la directive de simulation et les signaux visualiser pour tracer la caractristique de transfert laide du simulateur PSPICE.

4.

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