PONTIFICIA UNIVERSIDAD CATLICA MADRE Y MAESTRA FACULTAD DE CIENCIAS DE LA INGENIERA DEPARTAMENTO DE INGENIERIA ELECTRONICA Y ELECTROMECANICA

Reporte #5: 5ta Practica: Circuitos MSI Presentado a: Profesor: Aurelio Almonte Presentado Por: Cesar Alfredo Gmez: 2011-0152 Co-Participantes: Jos Bencosme: 2011-0448

Asignatura: Laboratorio de ITE-222 ST-ITE-222-T-001

Fecha de Entrega: 18-3-2013

Introduccin:

Objetivos
-Conocer algunos C.I. de mediana escala de integracin como comparadores, decodificadores, multiplexores, demultiplexores y sumadores. -Introducirse en el concepto de expandir o conectar en escala estos C.I. -Solucionar problemas lgicos utilizando estos C.I.

Materiales
Programa de diseo electrnico Computadora

Marco Terico:

Circuitos MSI
La fabricacin de circuitos integrados se clasifica de acuerdo al nmero de dispositivos semiconductores que se introducen en la pastilla. En este sentido se tienen las siguientes clasificaciones:

SSI (Small Scale Integration) pequea escala de integracin: inferior a 12 MSI (Medium Scale Integration) mediana escala: 12 a 99 LSI (Large Scale Integration) gran escala : 100 a 9999 VLSI (Very Large Scale Integration) muy gran escala : 10 000 a 99 999 ULSI (Ultra Large Scale Integration) ultra gran escala: igual o superior a 100000.

-Decodificadores: Uno de los decodificadores ms populares es el BCD a 7 segmentos. Este cuenta con 4 entradas para valores BCD y 7 salidas para manejar una pantalla de cristal lquido o de LEDs. Cuando es de LEDs pueden tener dos configuraciones: nodo comn (CA) o ctodo comn (CC).
V1 5V +V a f g e d c
abcdefg.

V2 5V +V a

b
Gnd

f DISP1 e d

b
V+

c
abcdefg.

DISP2

En el caso de la pantalla ctodo comn, el comn se conecta a tierra mientras para la otra pantalla el comn se conecta a Vcc. Para la configuracin CC el decodificador tiene sus salidas activas altas y para el CA son activas bajas.

Tabla para ctodo comn D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 a 1 0 1 1 0 1 0 1 1 1 x x x x x x b 1 1 1 1 1 0 0 1 1 1 x x x x x x c 1 1 0 1 1 1 1 1 1 1 x x x x x x d 1 0 1 1 0 1 1 0 1 0 x x x x x x e 1 0 1 0 0 0 1 0 1 0 x x x x x x

U5A
V+

Tabla para nodo comn f 1 0 0 0 1 1 1 0 1 1 x x x x x x g 0 0 1 1 1 1 1 0 1 1 x x x x x x D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 a 0 1 0 0 1 0 1 0 0 0 x x x x x x b 0 0 0 0 0 1 1 0 0 0 x x x x x x c 0 0 1 0 0 0 0 0 0 0 x x x x x x d 0 1 0 0 1 0 0 1 0 1 x x x x x x e 0 1 0 1 1 1 0 1 0 1 x x x x x x f 0 1 1 1 0 0 0 1 0 0 x x x x x x g 1 1 0 0 0 0 0 1 0 0 x x x x x x

KPD1 9
4321

DISP1 U2 74LS47
abcdefg.

A3 A2 A1 A0

V2 5V +V

g f e d c b a

D3 LED0 D2 LED0

D6 LED0 LED0 D4 LED0 D5

D7 LED0 D1 LED0

test RBI RBO

A3 A2 A1 A0 B3 B2 B1 B0

U1 74F85 74LS85

IA<B IA=B IA>B A<B A=B A>B

Gnd

U4A

DISP2 U3 74LS48
abcdefg.

A3 A2 A1 A0

g f e d c b a

LED0 D12

LED0 D8 LED0 D10 D13 LED0

test RBI RBO

LED0 D11 LED0 D14

LED0 D9

Decodificadores nodo comn y ctodo comn

-Multiplexores: Multiplexar se entiende como tomar datos de diferentes fuentes y enviarlos por un solo medio. Un multiplexor recibe datos en sus mltiples entradas y las dirige a una salida. Este concepto en MSI se describe como un selector de datos con entradas enviadas a la salida mediante n selectores. Algunos C. I. tienen habilitadores que llevan la salida a un nivel fijo sin importar el dato de entrada seleccionado o que ponen la salida en alta impedancia. El que se muestra a continuacin tiene tres selectores: S2, S1 y S0; 8 entradas de datos I7 hasta I0; un habilitador E (enable) y dos salidas Y y YN (salidas complementarias ). Al lado del C. I. se encuentra la tabla de verdad.

74LS151
I7 I6 I5 I4 I3 I2 I1 I0 E S2 S1 S0 Y YN

0
4321

El multiplexor 74LS251 tiene como nica diferencia que el habilitador E (enable) se cambia a OE (output enable) que pone las salidas Y y YN en estado de alta impedancia (HZ), que es un estado en que las salidas no esta dando ningn nivel lgico, ni 0 ni 1.

5 74LS251

8
4321

4321 4321

I7 I6 I5 I4 I3 I2 I1 I0

S2 S1 S0 OE Y Y

Los multiplexores CMOS 4019 4519 tienen selectores separados para las entradas A y B cada una de 4 bits. La tabla muestra la diferencia entre ellos: cuando los dos selectores estn activos el 4019 hace un OR con las entradas y el 4519 hace un XNOR.

8
4321

2
4321 A3 A2 A1 A0 B3 B2 B1 B0 SA SB

A 4019
Q3 Q2 Q1 Q0 4321 4321

9
4321 A3 A2 A1 A0 B3 B2 B1 B0 SA SB

4519
Q3 Q2 Q1 Q0

4321

-De multiplexores: Este dispositivo dirige un dato a una de las salidas controladas por N selectores. Es usual que venga con habilitadores activo bajo, activo alto y de alta impedancia entre otras seales de control. La siguiente figura muestra un demultiplexor de tres selectores A2, A1 y A0 capaces de activar una de las 8 salidas negadas Q0 a Q7. Si los selectores tienen el valor binario B activan la salida correspondiente con ecuacin . Las salidas normalmente estn altas, solo son cero cuando E3=1, E2=0 y E1=0. Cualquiera de las entradas E se puede usar para la entrada de datos del demultiplexor, como las salida Q estn negadas E3 se invierte mientras E2 y E1 al entrar invertidas salen normales.

L0 L1 L2 L3 L4 L5 L6 L7 3
4321

74LS138
A2 A1 A0 E3 E2 E1 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

El uso ms comn de estos dispositivos es activando una de las salidas con los N selectores y las entradas E como habilitadores. Con este uso se definen mejor como decodificadores. La siguiente figura muestra la expansin de dos 74138 para que activen una de 16 salidas con 4 selectores siendo el selector que corresponde a A3 la entrada E2 del que tiene las salidas de menos peso Q0 a Q7, y la entrada E3 para las salidas que se corresponden con Q8 a Q15.

L0 L1 L2 L3 L4 L5 L6 L7 8
4321

74LS138
A2 A1 A0 E3 E2 E1 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

+V

L8 L9 L10L11L12L13L14 L15 74LS138

A2 A1 A0 E3 E2 E1 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

-Comparadores: Los comparadores de magnitud actan de forma similar a como una persona mira dos nmeros de la misma cantidad de cifras. Primero las cifras ms significativas de cada nmero y en caso de que sean iguales, busca en orden descendente hasta la cifra menos significativa de los dos valores. El comparador empieza comparando A3 y B3 si una es alta y la otra baja, el puede determinar que A > B que A < B sin necesidad de verificar sus otras entradas; pero si son iguales, compara A2 y B2 con el poder de determinar si uno es mayor o menor que el otro.

6
4321

6
4321 A3 A2 A1 A0 B3 B2 B1 B0

4585

+V

OA>B OA=B OA<B

IA>B IA=B IA<B

En el siguiente circuito se muestra la conexin en cascada de dos comparadores de 4 bits que funcionan como uno de 8 bits. El comparador identificado como U0 recibe los bits menos significativos mientras U1 tiene los ms significativos.

A7-A4 A3-A0 B
4321

B7-B4 B3-B0 9
4321

8
4321

A
4321 A3 A2 A1 A0 B3 B2 B1 B0

+V U0 74LS85

IA<B IA=B IA>B A<B A=B A>B

A3 A2 A1 A0 B3 B2 B1 B0

U1 74LS85

IA<B IA=B IA>B A<B A=B A>B

-Sumadores: Internamente, un sumador utiliza 4 sumadores completos. Los sumando A1 y B1 pueden tener un acarreo externo de entrada C0 (Cin). Los sumandos A4 y B4 generan el acarreo de salida C4 (Cout). El circuito es solo para prueba, para usarlo como sumador se fija la entrada Cin a cero.
0
4321

0
4321 A4 A3 A2 A1 B4 B3 B2 B1

74LS83
4321 s4 s3 s2 s1

Cin Cout

El siguiente muestra la conexin en cascada de tres sumadores para expandir el rango de 4 a 12 bits.

KPD1 F
4321

KPD2 KPD3 F
4321

KPD4 KPD5 KPD6 F

4321

DISP4 DISP1 DISP2 DISP3

F
4321

F
4321

F
4321

A4 A3 A2 A1 B4 B3 B2 B1

U1 74LS283
s4 s3 s2 s1

4321

4321

4321

4321

Cin Cout

A4 A3 A2 A1 B4 B3 B2 B1

U2 74LS283
s4 s3 s2 s1

Cin Cout

A4 A3 A2 A1 B4 B3 B2 B1

U3 74LS283
s4 s3 s2 s1

Cin Cout

-Procedimientos y Desarrollo:

Procedimiento
1- Disear un sumador BCD completo, con acarreo de entrada y de salida.
KPD1 7
4321

KPD2 3
4321

DISP2 DISP1

4321

4321

A4 A3 A2 A1 B4 B3 B2 B1

U2 74LS83
s4 s3 s2 s1 A4 A3 A2 A1 B4 B3 B2 B1

U1 74LS83
s4 s3 s2 s1

Cin Cout

V1 5V +V U4 74F85 74LS85

V2 5V +V

Cin Cout

U3B

A3 A2 A1 A0 B3 B2 B1 B0

IA<B IA=B IA>B A<B A=B A>B

U3A

2- Armar en un multiplexor el circuito correspondiente a la ecuacin : __ C B A X X= AB+AC 0 0 0 1 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1

V1 5V +V

L1 KPD1 2 U2 74LS251
4321

I7 I6 I5 I4 I3 I2 I1 I0

S2 S1 S0 OE Y Y

3- Probar y conectar en cascada sumadores de 4 bits.

KPD1 KPD2 KPD3 F
4321

KPD4 KPD5 KPD6 F

4321

DISP4 DISP1 DISP2 DISP3

F
4321

F
4321

F
4321

F
4321

A4 A3 A2 A1 B4 B3 B2 B1

U1 74LS283
s4 s3 s2 s1

4321

4321

4321

4321

Cin Cout

A4 A3 A2 A1 B4 B3 B2 B1

U2 74LS283
s4 s3 s2 s1

Cin Cout

A4 A3 A2 A1 B4 B3 B2 B1

U3 74LS283
s4 s3 s2 s1

Cin Cout

4- Probar y expandir los comparadores de magnitud que se encuentran en el programa de diseo y explicar el valor jerrquico de cada una de las entradas de los comparadores despus de la expansin.
KPD3 KPD4 KPD1 1
43 21

KPD6 KPD2 KPD5 2

4 32 1

0
43 21

0
43 21

0
4321

0
4 32 1

V1 5V +V U1 74LS85 74LS85

L1 L2 L3

A3 A2 A1 A0 B3 B2 B1 B0

IA<B IA=B IA>B A<B A=B A>B

A3 A2 A1 A0 B3 B2 B1 B0

U2 74LS85 74LS85

IA<B IA=B IA>B A<B A=B A>B

A3 A2 A1 A0 B3 B2 B1 B0

U3 74LS85 74LS85

IA<B IA=B IA>B A<B A=B A>B

En la expansin anterior, el primer comparador recibe el valor de los datos A y B mas significativos; donde A3 y B3 del primer comparador reciben los dos bits ms significativos para los datos A y B. El tercer comparador recibe el dato menos significativo de los datos A y B, donde A0 y B0 reciben los dos bits menos significativos de los datos A y B. Clasificando los comparadores en orden jerrquico, el primero es el comparador que recibe los datos ms significativos de A y B, el tercer comparador recibe los datos menos significativos de A y B.

5- Armar los decodificadores BCD a 7 segmentos para pantalla nodo comn y ctodo comn. Explicar que pasa si estos decodificadores no se usan con la pantalla adecuada. Mostrar un circuito de conexin real, incluyendo resistencias, de cada decodificador. Si estos decodificadores no son utilizados con la pantalla adecuada, entonces la pantalla que se utiliza no va a funcionar correctamente, ya que va a encender los leds los los segmentos que en realidad no se desean encender. Ej: si se utiliza una pantalla de nodo comn con un decodificador que sea para ctodo comn, entonces los segmentos para pantalla de nodo comn necesitan en la entrada un 0 lgico para que el led pueda conducir, pero como el decodificar va a dar in 1 lgico en el segmento que se desea encender, entonces el segmento no encender.

KPD1 9
4321

U5A
V+

DISP1 U2 74LS47
abcdefg.

A3 A2 A1 A0

V2 5V +V

g f e d c b a

D3 LED0 D2 LED0

D6 LED0 LED0 D4 LED0 D5

D7 LED0 D1 LED0

test RBI RBO

A3 A2 A1 A0 B3 B2 B1 B0

U1 74F85 74LS85

IA<B IA=B IA>B A<B A=B A>B

Gnd

U4A

DISP2 U3 74LS48
abcdefg.

A3 A2 A1 A0

g f e d c b a

LED0 D12

LED0 D8 LED0 D10 D13 LED0

test RBI RBO

LED0 D11 LED0 D14

LED0 D9

6- Probar tres multiplexores y explique la naturaleza y la funcin de cada una de sus seales de entrada y salida. Expandir el multiplexor probado al doble de su capacidad utilizando otros multiplexores o C.I. reales que aparezcan en el programa de diseo.
KPD2 1
4321

KPD1 0
4321

V10 5V V11 0V U3 74LS298

DISP3

DISP1 DISP2 L1 L2

I0d I0c I0b I0a I1d I1c I1b I1a

S CP Qd Qc Qb Qa

4321

4321

4321

V1 0V

S I1a I0a I1b I0b I1c I0c I1d I0d OE

U9 74LS258 U2A
Ya Yb Yc Yd

U2B U2C U2D

S I1a I0a I1b I0b I1c I0c I1d I0d E

U11 74LS157
Ya Yb Yc Yd

V2 5V V3 5V V5 0V V4 5V

0V V6 0V V8 0V V7 0V V9

74LS251

I0 I1 I2 I3 I4 I5 I6 I7 OE S0 S1 S2 Y Y

U1

KPD4 2
4321

KPD3 1
4321

KPD2 2
4321

KPD1 3
4321

DISP1

V1 0V

S I1a I0a I1b I0b I1c I0c I1d I0d E

U1 74LS157
Ya Yb Yc Yd

V2 0V

4321

S I1a I0a I1b I0b I1c I0c I1d I0d E

U2 74LS157
Ya Yb Yc Yd

S I1a I0a I1b I0b I1c I0c I1d I0d E

U3 74LS157
Ya Yb Yc Yd

KPD4 KPD3 KPD2 KPD1 0

4321

V1 5V V2 0V U1 4019
Q3 Q2 Q1 Q0

DISP1

0
4321

2
4321

0
4321

4321

V3 5V V4 5V

A3 A2 A1 A0 B3 B2 B1 B0 SA SB

A3 A2 A1 A0 B3 B2 B1 B0 SA SB

U2 4019
Q3 Q2 Q1 Q0

A3 A2 A1 A0 B3 B2 B1 B0 SA SB

U3 4019
Q3 Q2 Q1 Q0

KPD4 0
4321

KPD3 0
4321

KPD2 0
4321

KPD1 2
4321

V1 0V

V2 5V

V3 V4 0V 0V

DISP1

I0d I0c I0b I0a I1d I1c I1b I1a

U1 74LS298

4321

S CP Qd Qc Qb Qa

I0d I0c I0b I0a I1d I1c I1b I1a

U2 74LS298

I0d I0c I0b I0a I1d I1c I1b I1a

U3 74LS298

S CP Qd Qc Qb Qa

S CP Qd Qc Qb Qa

Multiplexor 74298: este multiplexor es un selector con capacidad para dos datos de 4 bits cada uno. Dependiendo el dato que se seleccione con el selector S, ser el dato obtener en la salida. Aunque el dato saliente se elija con el selector S, la salida no tendr un resultado hasta que el selector CP acciones y desaccione, es decir, hasta que el selector CP emita un pulso completo, la salida no obtendr su resultado.

Multiplexor 74157: este tipo de multiplexor es un selector con capacidad para recibir dos datos de 4 bits cada uno. El dato que se obtenga en la salida va a depender de dato que se seleccione mediante la entrada S. este multiplexor cuenta con un habilitador adicional.

Multiplexor 74251: este cuenta con 8 entradas y cada una de estas recibe un dato y dependiendo de cual de estas entradas sea seleccionada mediante la combinacin de las entradas S2, S1 y S0, es que este va a mandar a la salida el dato que entra por la entrada seleccionada. Este

multiplexor tambin cuenta con un habilitador, una salida normal y una salida negada.

7- Probar un demultiplexor de tres selectores. Convertir este en uno de 4 selectores. Expandir un demultiplexor de 4 selectores a uno de 5.
KPD1 8
4321

L1 L2 L3 L4 L5 L6 L7 L8 U1 74F138 74LS138
A2 A1 A0 E3 E2 E1 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

V1 5V V2 0V V3 0V

KPD1 0
4321 5V

L9 L10L11L12L13L14 L15L16 L1 L2 L3 L4 L5 L6 L7 L8

V4 +V U1 74F138 74LS138
A2 A1 A0 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

V1 0V

E3 E2 E1

U3 74F138 74LS138
A2 A1 A0 E3 E2 E1 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

KPD2 KPD1 0
4321 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

L1 L2 L3 L4 L5 L6 L7 L8 L9L10L11L12L13L14L15L16L17L18L19L20L21L22L23L24L25L26L27L28L29L30L31 L32 U1 74LS154

2
4321

E1 E0 A3 A2 A1 A0

U3A U2 74LS154 V1 0V
E1 E0 A3 A2 A1 A0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

Conclusin y anlisis de los resultados:

Bibliografia: