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SISTEMAS DIGITALES II
INFORME DE LABORATORIO 2
[Escriba el nombre del autor] 04/03/2013

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INFORME N 2
1. OBJETIVO.Esta prctica tiene como objetivo el verificar el funcionamiento de un contador que es implementado utilizando Flip Flops JK. 2. MARCO TEORICO.Generalidades Siendo los Flip-Flop las unidades bsicas de todos los sistemas secuenciales, existen cuatro tipos: el RS, el JK, el T y el D. Y los ltimos tres se implementan del primero pudindose con posterioridad con cualquiera de los resultados confeccionar quienquiera de los restantes. Todos pueden ser de dos tipos, a saber: Flip-Flop activado por nivel (FF-AN) o bien Flip-Flop maestro-esclavo (FF-ME). El primero recibe su nombre por actuar meramente con los "niveles" de amplitud 0-1, en cambio el segundo son dos FF-AN combinados de tal manera que uno "hace caso" al otro. Un circuito flip-flop puede mantener un estado binario indefinidamente (Siempre y cuando se le este suministrando potencia al circuito) hasta que se cambie por una seal de entrada para cambiar estados. La principal diferencia entre varios tipos de flip-flops es el numero de entradas que poseen y la manera en la cual las entradas afecten el estado binario. Circuito bsico de un flip-flop Se menciono que un circuito flip-flop puede estar formado por dos compuertas NAND o dos compuertas NOR. Estas construcciones se muestran en los diagramas lgicos de las figuras. Cada circuito forma un flip-flop bsico del cual se pueden construir uno mas complicado. La conexin de acoplamiento intercruzado de la salida de una compuerta a la entrada de la otra constituye un camino de retroalimentacin. Por esta razn, loscircuitos se clasifican como circuitos secuenciales asincrnicos. Cada flip-flop tiene dos salidas, Q y Q y dos entradas S (set) y R (reset). Este tipo de flip-flop se llama Flip-Flop RS acoplado directamente o bloqueador SR (SR latch). Las letras R y S son las iniciales de los nombres en ingls de las entradas (reset, set). Flip-Flop JK Un flip-flop JK es un refinamiento del flip-flop SR en el sentido que la condicin indeterminada del tipo SR se define en el tipo JK. Las entradas J y K se comportan como las entradas S y R para iniciar y reinicia el flip-flop, respectivamente. Cuando las entradas J y K son ambas iguales a 1, una transicin de reloj alterna las salidas del flip-flop a su estado complementario. Su unidad bsica se dibuja a continuacin que, como acta por "niveles" de amplitud (0-1) recibe el nombre de Flip-Flop JK activado por nivel (FF-JK-AN). Cuando no se especifica este detalle es del tipo Flip-Flop JK maestro-esclavo (FF-JK-ME). Su ecuacin y tabla de funcionamiento son

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Q = J q* + K* q

Se da detalle de su confeccin lgica a partir del FF-RS-AN.

y si simplificamos por ejemplo usando Veich-Karnaugh

R=Kq S = J q* resulta el circuito

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Flip-flop JK Un flip-flop JK es un refinamiento del flip-flop RS ya que el estado independiente del termino RS se define en el tipo JK. Las entradas J y K se comportan como las entradas R y S para poner a uno o cero (set o reset) al flip-flop (ntese que en el flip-flop JK la entrada J se usa para la entrada de puesta a uno y la letra K para la entrada de puesta a cero). Cuando ambas entradas se aplican a J y K simultneamente, el flip-flop cambia a su estado de complemento, esto es, si Q=1 cambia a Q=0 y viceversa. Un flip-flop sincronizado se muestra en la figura anterior. La salida Q se aplica con K y CP a una compuerta AND de tal manera que el flip-flop se ponga a cero (clear) durante un pulso de reloj solamente si Q fue 1 previamente. De manera similar la salida Q se aplica a J y CP a una compuerta AND de tal manera que el flip-flop se ponga a uno con un pulso de reloj, solamente si Q fue 1 previamente. Flip-flop JK temporizado Como se muestra en la tabla caracterstica de la figura, el flip-flop JK se comporta como un flip-flop RS excepto cuando J y K sean ambos 1. Cuando J y K sean 1, el pulso de reloj se transmite a travs de una compuerta AND solamente; aquella cuya entrada se conecta a la salida del flip-flop la cual es al presente igual a 1. As, si Q=1, la salida de la compuerta AND superior se convertir en 1 una vez que se aplique un pulso de reloj y el flip-flop se ponga a cero. Si Q=1 la salida de la compuerta AND se convierte en 1 y el flip-flop se pone a uno. En cualquier caso, el estado de salida del flip-flop se complementa. Las entradas en el smbolo grfico para el flip-flop JK deben marcarse con una J (debajo de Q) y K (debajo de Q). La ecuacin caracterstica se da en la figura y se deduce del mapa de la tabla caracterstica. Ntese que debido a la conexin de retroalimentacin del flip-flop JK, la seal CP que permanece en 1 (mientras que J=K=1) causar transiciones repetidas y continuas de las salidas despus que las salidas hayan sido completadas. Para evitar esta operacin indeseable, los pulsos de reloj deben de tener un tiempo de duracin que es menor que la demora de propagacin a travs del flip-flop. Esta es una restriccin, ya que la operacin del circuito depende del ancho de los pulsos. Por esta razn los flip-flops JK nunca se construyen como se muestra en la figura. La restriccin del ancho del pulso puede ser eliminada con un maestro esclavo o una construccin activada por flanco de la manera discutida en la siguiente seccin. El mismo razonamiento se aplica al flip-flop T presentado a continuacin.

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3. DESARROLLO DEL LABORATORIO.3.1. CIRCUITOS IMPLEMENTADOS: CONTADOR DIVISOR ASNCRONO DE DOS BITS

CONTADOR DIVISOR SNCRONO DE TRES BITS

CONTADOR DE DECADAS ASNCRONO

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3.2. TABLAS: CONTADOR DIVISOR ASNCRONO DE DOS BITS CLK Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Q0 0 0 1 1 Q1 0 1 0 1 BINARIO 0 1 2 3

CONTADOR DIVISOR SNCRONO DE TRES BITS CLK Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Q0 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 Q2 0 1 0 1 0 1 0 1 BINARIO 0 1 2 3 4 5 6 7

CONTADOR DE DECADAS ASNCRONO CLK Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Flanco de bajada Q0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q2 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q3 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 BINARIO 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

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3.3. CALCULOS: R1= 1k R2= 22k C=

10nF

Este tipo de funcionamiento se caracteriza por una salida con forma de onda cuadrada (o rectangular) continua de ancho predefinido por el diseador del circuito. El esquema de conexin es el que se muestra. La seal de salida tiene un nivel alto por un tiempo t1 y un nivel bajo por un tiempo t2. La duracin de estos tiempos dependen de los valores de R1, R2 y C, segn las frmulas siguientes: ( ) ( ( y ( ) La frecuencia con que la seal de salida oscila est dada por la frmula: ) )

( el perodo es simplemente:

Si se requiere una seal cuadrada donde el ciclo de trabajo D sea del 50%, es decir que el tiempo t1 sea igual al tiempo t2, es necesario aadir un diodo en paralelo con R2 segn se muestra en la figura. Ya que, segn las frmulas, para hacer sera necesario que R1 fuera cero, lo cual en la prctica no funcionara. CORRECCIN: Para realizar un ciclo de trabajo igual al 50% se necesita colocar el resistor R1 entre la fuente de alimentacin y la terminal 7; desde la terminal 7 hacia el condensador se coloca un diodo con el nodo apuntando hacia el condensador, despus de esto se coloca un diodo con el ctodo del lado del condensador seguido del resistor R2 y este conjunto de

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diodo y resistor en paralelo con el primer diodo, adems de esto los valores de los resistores R1 y R2 tienen que ser de la misma magnitud.

4. CONCLUSIONES.Se logr identificar la funcionalidad de un flip flop JK con flacos de bajada. Con la ayuda del DATA SHEET se arm los circuitos pedidos por el docente de laboratorio. Calibrar con suma precisin el RELOJ ya que con este integrado se podr identificar precisamente los cambios de los circuitos armados.