Disciplina ELE0605

Controladores Lgicos Programveis (CLP) Notas de Aula

Prof. Dr. Cludio R.M. Silva Departamento de Engenharia Eltrica Centro de Tecnologia - UFRN Aula 04
Verso: 0.7

Tpicos:
Mais Lgicas Complexas (cont.); Exerccios; Concluses.

Como Implementar uma Lgica S-R usando LADDER?

Lgica Combinacional x Lgica Seqncial

Lgica Combinacional
As sadas dependem apenas das entradas em um dado instante de tempo.

Lgica Seqncial
As sadas dependem das entradas e dos estados internos em um dado instante de tempo.

LC

LS
Estado Interno Lgica Seqncial

Lgica Combinacional

Latches
Circuito lgico especial capaz de manter um nvel lgico em sua sada sem qualquer interveno externa (i.e., sem a dependncia da presena de valores em suas entradas).

Latches
Devido a sua independncia das entradas, um latch pode servir para armazenar (registrar ou memorizar) um bit lgico. Assim, um conjunto de n latches pode constituir um registrador de n bits. Os dois estados do latch so chamados de:
set: aquele que o terminal chamado Q est em 1 reset: aquele que o terminal chamado Q est em 0 (este estado tambm chamado de clear) O estado de Q sempre complementar ao estado de Q

Para armazenar um bit lgico em um latch basta fazer com que a sua sada Q assuma o valor deste bit lgico; Quando a conexo removida o latch permanece no estado ajustado.

O Latch RS com portas NAND

(*)

S R
SET CLEAR

Q
No Muda

Lgica Negativa:

S R

Q Q

1 1 1 0 0 1 0 0

SETA em S=0 e R=1 RESETA em S=1 e R=0

0 1
Invlida**
(*) CLEAR ou RESET

Simbolo do Latch

Latches Alternativos
SET Q S Q

Q CLEAR

S R
Lembre-se de DeMorgan: A.B=A + B A+B=A .B

Q
No Muda
Lgica Negativa:

1 1 1 0 0 1 0 0

0 1
Invlida*

SETA em S=0 e R=1 RESETA em S=1 e R=0

* Produz Q = Q !

Latches Alternativos (Cont.)

SET Q SET S Q

RESET

Q CLEAR

Lgica Positiva:

SET

RESET

SETA em S=1 e R=0 RESETA em S=0 e R=1

0 0 1 1

0 1 0 1

No Muda

0 1
Invlida*
* Produz Q = Q !

O Latch RS com portas NOR

Lgica Positiva:

SETA em S=1 e R=0 RESETA em S=0 e R=1

Os Flip-flops
So latches especiais que so gatilhados por uma entrada especial denominada de clock. Esta entrada pode habilitar ou desabilitar a leitura das entradas sncronas na subida ou na descida dos pulsos de clock.
Exemplos

S Clock R

Q Q

S R

Q Enable Q Latch

S R

Q Q

Flip-flop

Latch

Flip-flops x Latches
Latches
Sensveis ao nvel de um sinal de controle; Mais rpidos; Permitem agrupamentos no to confiveis.

Flip-flops
Sensveis s subidas ou descidade de um sinal de clock; Mais lentos; Permitem agrupamentos mais confiveis.

Gatlhos

UFRN - CT - DEE - Curso ELE 427 Semestre 2005-1

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Flip-Flops RS Detalhamento do Clock

Detecta Subida

Detecta Descida

O Flip-flop JK

UFRN - CT - DEE - Curso ELE 427 Semestre 2005-1

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Flip-flop D

UFRN - CT - DEE - Curso ELE 427 Semestre 2005-1

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Flip-Flop T (JK tipo T)

A partir de um flip-flop JK, podemos construir um outro tipo particular de flip-flop atravs da unio de suas entradas J e K (ilustrada abaixo), obtendo um flip-flop tipo T.

CK
0

T
X 0

Q
Qa Qa Qa

Clock

E agora? J d para fazer?

Analisando ...
Assuma que:
Q = CR1 Qa = CR2

Considere que:
R + Qa = Q = CR1 = R + CR2 S + Q = Qa = CR2

Logo temos que:

CR1 = R + CR2 CR2 = S + CR1