Vous êtes sur la page 1sur 32

Chapitre

Design de circuits combinatoires


On verra dans ce chapitre comment faire le design de fonctions logiques combinatoires. tudiera leur comportement dynamique, ainsi que les strat On e egies pour optimiser la ` la n vitesse. On verra aussi comment dimensionner les circuits pour optimiser le d elai. A du chapitre, on verra une m ethode pour simplier le design de la topologie des fonctions, la m ethode du parcours dEuler. La gure 5.1 montre les deux types principaux de circuits logiques : combinatoires, ` la sortie d ` la sortie d ou epend seulement des entr ees ; et s equentiels, ou epend des entr ees actuelles et des entr ees pr ec edentes. Un circuit s equentiel a une composante m emoire pour emmagasiner la sortie pr ec edente.

In

Circuit logique combinatoire

In Out

Circuit logique combinatoire

Out

Etats a) Logique combinatoire b) Logique s equentielle

Figure 5.1 Classication des circuits logiques

Il existe plusieurs styles dimplantation des circuits combinatoires. Comme linverseur, tre utilis valuer la la supercie, le d elai, l energie et la puissance peuvent tous e es pour e performance dun circuit. Selon lapplication, certains crit` eres sont plus importants que dautres. 1

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES Il existe deux m ethodes pour faire la conception de circuits combinatoires : ` tout moment, la sortie de chaque porte est branch ` VDD ou GND a ` 1. Statique : A ee a travers un chemin de faible r esistance. 2. Dynamique : La valeur de la fonction logique est stock ee temporairement sur un condensateur. Il existe plus dune fac on dimplanter chaque m ethode.

5.1

CMOS complementaire

Cette m ethode de design est la m ethode la plus populaire ; cest une lapplication ` plusieurs entr de linverseur CMOS a ees. Lavantage principal de cette m ethode est la robustesse (peu sensible au bruit), tout en ayant une bonne performance et une faible consommation de puissance, avec aucune dissipation de puissance statique. Une porte logique en CMOS compl ementaire est une combinaison de deux r eseaux ` VDD (PUN : pull-up network) lorsque de transistors : un r eseau qui branche la sortie a ` la masse (PDN : pull-down quun 1 est demand e et un r eseau qui branche la sortie a network) lorsquun 0 est demand e. La gure 5.2 montre le sch ema g en eral dun circuit compl ementaire.
VDD In1 In2 InN F (In1 , In2 , In3 , , InN ) In1 In2 InN

. . .

PUN

PMOS seulement

. . .

PDN

NMOS seulement

Figure 5.2 Logique compl ementaire

Le PDN est constitu e seulement de NMOS, tandis que le PUN est constitu e seulement de PMOS. Les r eseaux PUN et PDN sont mutuellement exclusifs : il y a seulement un des deux r eseaux qui conduit en r egime permanent.

Gabriel Cormier

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

5.1.1

Construction du PDN et PUN

` suivre lors de la construction des r Il y a quelques r` egles g en erales a eseaux PDN et PUN : tre mod 1. Un transistor peut e elis e comme un interrupteur : un NMOS est ON lorsque lentr ee est 1, et OFF quand lentr ee est 0 ; un PMOS est ON lorsque lentr ee est 0, et OFF quand lentr ee est 1. ` la masse qu` 2. Un NMOS est un meilleur pour brancher une sortie a a VDD , comme le montre la gure 5.3. Dans le premier cas, si lentr ee est 1, le condensateur (la sortie)
VDD Vin = 1 D S Vout : 0 VDD Vtn Vin = 1 CL S D CL Vout : VDD 0

Figure 5.3 NMOS comme porte logique tre peut seulement se charger jusqu` a VDD Vtn (et leet du substrat ne peut pas e ` GND, le condensateur peut n eglig e). Par contre, si la source du NMOS est branch ee a se d echarger compl` etement lorsque lentr ee est 1. Le r eseau PDN sera donc constitu e seulement de NMOS. ` VDD , comme le montre la gure 5.4. 3. Un PMOS est meilleur pour brancher la sortie a Dans le premier cas, si lentr ee est 0, la sortie peut se charger compl` etement jusqu` a
VDD Vin = 0 S D Vout : 0 VDD Vin = 0 CL D S CL Vout : VDD |Vtp |

Figure 5.4 PMOS comme porte logique ` Vtp . Le VDD , tandis que dans le deuxi` eme cas, la sortie peut seulement se d echarger a r eseau PUN sera donc constitu e seulement de PMOS. 4. On peut cr eer quelques r` egles pour la construction des portes logiques. Des NMOS en ` la fonction AND (ET). Des NMOS en parall` ` s erie correspondent a ele correspondent a ` la gure 5.5. la fonction OR (OU). Ces combinaisons sont montr ees a Gabriel Cormier 3 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

A A B B X Y X Y

Y = X si A B

Y = X si A + B

Figure 5.5 Porte logique NMOS ` la fonction NOR (NON-OU), tandis que des 5. Des PMOS en s erie correspondent a ` la fonction NAND (NON-ET), comme a ` la gure PMOS en parall` ele correspondent a 5.6.
A A B B X Y X Y

Y = X si A + B

Y = X si A B

Figure 5.6 Porte logique PMOS 6. En logique compl ementaire, le PUN est le compl ement du PDN (on peut le d emontrer ` laide du th a eor` eme de DeMorgan). De fac on pratique, une combinaison parall` ele de ` une combinaison s transistors dans le PDN correspond a erie des transistors dans le PUN, et vice-versa. 7. En logique compl ementaire, la porte logique est naturellement inversante : la porte est une combinaison de NAND, NOR, et XNOR. Pour r ealiser les fonctions logiques ` la sortie. non invers ees, il faut rajouter un inverseur a `N 8. Le nombre de transistors n ecessaire pour r ealiser une fonction logique est 2N , ou est le nombre dentr ees.

Gabriel Cormier

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

Exemple 1 ` 2 entr On va faire le design dune porte NAND a ees. La fonction F = A B. Selon les r` egles pr ec edentes, le r eseau PDN est compos e de 2 NMOS en s erie, et donc le r eseau PUN est compos e de 2 PMOS en parall` ele. La gure 5.7 montre le circuit correspondant.
VDD A B OU T A B

Figure 5.7 Porte logique PMOS

` VDD ou GND, selon les entr On peut v erier que la sortie est toujours branch ee a ees, mais jamais aux deux en m eme temps.

Pour faire le design dune porte quelconque, on suit les proc edures suivantes : 1. Sassurer que la fonction est inversante (le tout est NOT), et la simplier. 2. Construire le PDN (a) Si on a un +, les transistors sont en parall` ele, (b) Si on a un , les transistors sont en s erie 3. Construire le PUN (a) Si des transistors sont en parall` ele dans le PDN, ils sont en s erie dans le PUN (b) Si des transistors sont en s erie dans le PDN, ils sont en parall` ele dans le PUN Exemple 2 Construire le circuit pour implanter la fonction F = D + A (B + C ).

La fonction est inversante, donc on na pas besoin de la modier. On ne peut pas simplier la fonction.

Gabriel Cormier

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

On commence donc en cr eant le r eseau PDN. Il faut commencer au plus creux dans l equation. Dans ce cas-ci, puisquon a B + C , il faut placer ces transistors en parall` ele. Ensuite, parce A multiplie (B + C ), il faut le placer en s erie avec cette combinaison. Et ` la combinaison A (B + C ), il faut placer D en derni` erement, puisque D est additionn ea ` la gure 5.8. parall` ele avec A (B + C ). Le r esultat est montr ea

A D B C

Figure 5.8 R eseau PDN

On peut ensuite cr eer le PUN. Les transistors en s erie sont maintenant en parall` ele, et ` la gure 5.9. vice-versa, comme a
VDD B A D B C D A C

Figure 5.9 Construction du r eseau PUN

` la gure 5.10. Le r esultat nal est montr ea

5.1.2

es statiques des portes complementaires Propriet CMOS

Les portes compl ementaires CMOS poss` edent toutes les m emes propri et es statiques ` VDD , avec VOH = VDD et que les inverseurs CMOS. La sortie varie au maximum, de 0 a Gabriel Cormier 6 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

VDD B A C

D F A D B C

Figure 5.10 Circuit nal pour la fonction F VOL = GN D . Il ny a pas de consommation statique de puissance, puisque le PUN et le ` la sortie ne d PDN sont mutuellement exclusifs. Les niveaux logiques a ependent pas des dimensions des transistors, et on appelle ceci la ratioless logic. Il ny a pas de courant qui ` lentr circule a ee de la porte. Plusieurs autres param` etres d ependent de la combinaison des entr ees, notamment le d elai. De plus, le d elai d epend de la taille des transistors.

5.1.3

Calcul du delai

Pour faire le calcul du d elai des portes logiques, on utilise le mod` ele dinterrupteur des MOSFET. Les PMOS et NMOS sont remplac es par des interrupteurs ayant une r esistance innie lorsquil sont OFF et une r esistance nie lorsquils sont ON. Ceci implique que le d elai d epend de la combinaison des entr ees. On utilise la m ethode dElmore pour calculer le d elai. quivalent dune porte NAND et une porte NOR. Les La gure 5.11 montre le mod` ele e capacitances internes Cint sont montr ees, parce quelles vont aecter le d elai. On verra que le d elai est fonction non seulement des entr ees actuelles, mais aussi des entr ees pr ec edentes,

Gabriel Cormier

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

` cause des capacitances internes. a


VDD Rp A Rp B F Rn B F Rn A Cint Rn Rn CL CL Rp Cint Rp VDD

NAND2

NOR2

Figure 5.11 Mod` ele utilis e pour le d elai dune porte NAND et une porte NOR ` 2 entr rents : Si on prend lexemple de la porte NAND2 (NAND a ees), il a trois d elais die ` A et B sont 0. On un cas si A et B sont 1 (la sortie est 0), un cas si A ou B est 0, et le cas ou suppose que les NMOS ont une r esistance Rn et les PMOS ont une r esistance Rp . ` Pour le cas A = B = 1, on a deux NMOS en s erie, et la sortie fait une transition de haut a bas. Le d elai est : (5.1) tp = 0.69Rn (2CL + Cint ) en utilisant la m ethode dElmore. Le noeud interne a donc un impact sur le d elai. Pour le cas A = 1 et B = 0 (ou A = 0 et B = 1), il y a un PMOS qui est ON. La sortie fera ` haut, et le d une transition bas a elai est : tp = 0.69Rp CL (5.2)

Et nalement, pour le cas A = B = 1, on a deux PMOS qui sont ON en m eme temps, et le d elai est donc : Rp tp = 0.69 CL (5.3) 2 puisquon a deux transistors en parall` ele (donc la moiti e de la r esistance).

Gabriel Cormier

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

rents pour la porte NAND. De plus, ces d On a donc 3 d elais die elais peuvent varier ` 2.5V (si un peu selon l etat du noeud interne. Par exemple, si le noeud interne est charg ea ` VDD ), il faudra d A = 0 et B = 1, le noeud interne est branch ea echarger ce noeud avant de d echarger la sortie, et donc le d elai est un peu plus long. ` 2 La gure 5.12 montre le r esultat de la simulation du d elai dune porte NAND a rents, selon lentr entr ees. On obtient 6 d elais die ee pr ec edente et lentr ee actuelle. Le d elai le plus petit est obtenu lorsque les deux PMOS sont activ es en m eme temps.
3 A=B=10 2 A = 1, B = 1 0 A = 1 0, B = 1 0 0 20 40 60 80 100 120 140 160 180 200 Temps (ps) Entr ee A=B=10 A = 1, B = 1 0 1 A = 1, B = 0 1 A=B=01 A = 1 0, B = 1 A = 0 1, B = 1 D elai (ps) 26 48 50 60 68 68

Tension (V)

` 2 entr Figure 5.12 Simulation du d elai dune porte NAND a ees

La transition la plus lente a lieu lorsque B = 1 et A fait la transition 0 1. Dans ce ` VDD , et il faut d cas-ci, la capacitance interne Cint est charg ee a echarger ce noeud avant de d echarger la capacitance de sortie CL .

5.1.4

Dimensionnement des portes

` De fac on g en erale, les portes logiques sont conc ues pour avoir un d elai semblable a celui de linverseur. Pour satisfaire ce crit` ere, il faut bien dimensionner les transistors des portes logiques. Pour dimensionner les transistors, on doit consid erer la fac on avec laquelle ils sont branch es. On compare avec un inverseur dont le PMOS est de dimension 2 et le NMOS ` ceux de est de dimension 1. Pour sassurer que les d elais de la porte sont semblables a quivalent a ` un NMOS de dimension 1, et linverseur, il faut que le pire cas des NMOS soit e quivalent a ` un PMOS de dimension 2. On compare avec que le pire cas des PMOS soit e quivalente. linverseur en termes de r esistance e

Gabriel Cormier

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

` 2 entr La gure 5.13 montre un exemple de dimensionnement dune porte NAND a ees. Le pire cas, en termes de r esistance, a lieu lorsque des transistors sont en s erie. Pour les NMOS, on a un maximum de 2 transistors en s erie, et donc on va faire les NMOS 2 fois plus gros (pour quils aient chacun la moiti e de la r esistance).
VDD Rp A Rp

2
F CL

Rn B

2
Cint

Rn A

` 2 entr Figure 5.13 Dimensionnement dune porte NAND a ees

Pour les PMOS, le pire cas a lieu lorsquun seul transistor est activ e. On peut donc laisser les PMOS de dimension 2 pour comparer avec linverseur. Si on fait la m eme analyse avec la porte NOR2 de la gure 5.11, on obtient que les PMOS seront de dimension 4, et les NMOS de dimension 1. tre un peu plus dicile. Le pire cas a quand Pour des portes complexes, lanalyse peut e m eme lieu lorsquon a un maximum de transistors en s erie.

5.2

Eet de lentrance

Bien que le CMOS compl ementaire soit tr` es robuste et quil repr esente une m ethode simple pour faire le design de portes logiques, il y a deux probl` emes majeurs avec cette approche si lentrance augmente (le nombre dentr ees). En premier, le nombre de transistors ` N entr n ecessaire pour impl ementer une fonction a ees est 2N . Ceci peut causer des portes qui ont des larges supercies.

Gabriel Cormier

10

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

Le deuxi` eme probl` eme est le d elai : le d elai augmente de fac on quadratique par rapport au nombre dentr ees. La gure 5.14 montre un exemple du d elai dune porte NAND en fonction de lentrance. Pour une porte NAND, les NMOS sont en s erie, et donc le d elai tpHL lev ` des portes ayant 4 entr est plus e e. De fac on pratique, on devrait se limiter a ees.

1,000 Temps (ps) 800 600 400 200 0 2 3 4 5 6 7 8 9 10 Entrance 11 12 13 tpLH 14 15 16 tpHL tp

Figure 5.14 Simulation du d elai dune porte NAND en fonction de lentrance

5.3

Techniques de design

Pour am eliorer la performance des circuits combinatoires, il existe plusieurs m ethodes. ` la structure physique du circuit, comme le dimensionCertaines techniques sont reli ees a ` lorganisation logique du circuit : organisation nement, tandis que dautres sont reli ees a des entr ees, structures logiques alternatives, utilisation de portes de transfert.

Dimensionnement des transistors ` une entrance e lev Pour r eduire le d elai du a ee, on peut augmenter la taille des transistors. Ceci r eduit la r esistance des transistors en s erie, et donc va r eduire la constante de temps. lev Cependant, les capacitances parasites seront plus e ees, ce qui va aecter le d elai et la capacitance dentr ee de la porte suivante. Il faut donc faire attention de ne pas surdimensionner les transistors.

Gabriel Cormier

11

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

Dimensionnement progressif ` il y a plusieurs transistors en s Pour des portes ou erie, on peut modier les dimensions des transistors de fac on progressive, plut ot que de fac on uniforme. En eet, les transistors ` terre (pour des NMOS) doivent d le plus pr` es de la mise a eplacer plus de charge ; on va donc les faire plus gros. Les transistors pr` es de la sortie ont seulement besoin de d eplacer tre de taille minimale. la charge de la capacitance de sortie, et ils peuvent donc e On peut r eduire le d elai denviron 20% en utilisant cette technique. Cependant, les ` mesure que la technologie diminue. Il peut aussi e tre b en eces diminuent au fur et a dicile dimplanter cette m ethode de fac on pratique.

Concept du chemin critique ` une porte logique ne sont pas n Les entr ees a ecessairement toutes de m eme importance : ` die rents temps (par exemple, a ` cause de d certaines entr ees peuvent arriver a elais de ` arriver a ` propagation non uniformes). Une entr ee est dite critique si elle est la derni` ere a ` travers la porte par ce signal critique est appel une porte logique. Le chemin a e le chemin critique. tre plac Les entr ees critiques devraient e ees le plus pr` es possible de la sortie. La gure 5.15 montre leet de lordre des transistors sur le d elai. Dans la gure 5.15 a), le d elai est fonction du temps n ecessaire pour d echarger C1 , C2 et CL , puisquon ne peut pas les d echarger avant que lentr ee In1 arrive. Par contre, dans la gure 5.15 b), le d elai est seulement fonction du temps n ecessaire pour d echarger CL , puisque C1 et C2 sont d ej` a d echarg es.
F CL charg e 1 In2 1 In1 01 C1 charg e In3 1 C2 charg e F CL charg e

In3

In1 01 In2 1

C2 d echarg e

C1 d echarg e

a) Chemin critique mal plac e

b) Chemin critique bien plac e

Figure 5.15 Inuence de lordre des transistors sur le d elai

Gabriel Cormier

12

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

Organisation des transistors Lordre dans lequel les transistors sont plac es va inuencer le d elai. La capacitance CL de sortie est compos ee des capacitances parasites des drains des NMOS et PMOS qui sont ` la sortie. Cest CL qui a le plus dimpact sur le d branch es directement a elai, et donc il est important de r eduire au maximum la capacitance de sortie. Il faut donc avoir le moins de ` la sortie. transistors possibles qui sont branch es a

Structures logiques alternatives Si des circuits ont plus de 4 entr ees, on peut essayer de r eorganiser la logique pour avoir ` 4 entr plusieurs circuits a ees ou moins. La gure 5.16 montre un exemple de r eorganisation `6 logique. Puisque le d elai a une d ependance quadratique sur lentrance, la porte NOR a ` 3 entr `2 entr ees est lente. Un circuit avec 2 portes NOR a ees suivi dune porte NAND a entr ees est plus rapide.

Figure 5.16 R eorganisation de la logique dune circuit

Utilisation de portes de transfert On peut aussi acc el erer un circuit si on utilise des portes de transfert pour isoler lentrance de la sortance. On utilise des inverseurs progressivement plus gros pour acc el erer t ` la gure le circuit, de la m eme fac on que ce qui a e e vu au chapitre pr ec edent, comme a 5.17.

CL

CL

Figure 5.17 Utilisation des portes de transfert pour r eduire le d elai

Gabriel Cormier

13

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

5.4

Eort logique

` une charge, comment faire pour minimiSi on a plusieurs portes branch ees ensemble a ser le d elai ? Quelle dimension doit-on donner au portes pour obtenir un d elai minimum ? On a d ej` a r esolu ce probl` eme pour une cha ne dinverseurs. On va donc g en eraliser cette m ethode pour des portes complexes quon appelle la m ethode de leort logique 1 . On modie l equation du d elai dun inverseur obtenue au chapitre pr ec edent, tp = tp 0 1 + ` une forme plus g a en erale, tp = tp0 p + gf (5.5) f Cext = tp 0 1 + Cg (5.4)

` tp0 repr ou esente quand m eme le d elai intrins` eque de linverseur, et f est la sortance eective (le rapport entre la capacitance de sortie et la capacitance dentr ee). On appelle lectrique de la porte. La variable p repr aussi f leort e esente le rapport entre le d elai de la porte et le d elai dun inverseur sans charge ; p est fonction de la topologie de la porte. Le rents types de portes. tableau 5.1 montre les d elais intrins` eques p pour die Tableau 5.1 D elai intrins` eque p pour quelques types de portes Type de porte p Inverseur 1 ` n entr NAND a ees n ` n entr NOR a ees n Multiplexeur n 2n XOR, XNOR n2n1 Le param` etre g est leort logique, et repr esente le fait quune porte logique complexe doit travailler plus fort pour produire la m eme r eponse. Cest une mesure de combien de ` capacitance dentr ee la porte aura de plus que linverseur pour obtenir le m eme courant a rentes portes logiques. la sortie. Le tableau 5.2 montre les valeurs de g pour die La gure 5.18 montre comment leort logique est calcul e. On commence avec un inverseur dont le PMOS est 2 fois plus gros que le NMOS. Ensuite, il faut dimensionner la porte (selon la m ethode de la section 5.1.4). Dans le cas de la porte NAND2, tous les transistors ont une dimension de 2. La somme des capacitances pour lentr ee A (et lentr ee B) est 4 fois la taille dun NMOS de dimension 1. La somme des capacitances de linverseur est 3 fois la taille dun NMOS de dimension 1. Leort logique est le rapport entre les deux, soit 4CN MOS / 3CN MOS = 4/ 3.
1. De Sutherland, Sproul et Harris, en 1999

Gabriel Cormier

14

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES Tableau 5.2 Eort logique g pour quelques types de portes, si le rapport PMOS-NMOS dun inverseur est 2 Type de porte Inverseur NAND NOR Multiplexeur XOR 1 1 Nombre dentr ees 2 3 n 4/ 3 5/ 3 2 4
VDD VDD A

5/ 3 7/ 3 2 12

(n + 2)/ 3 (2n + 1)/ 3 2

VDD

2
OU T

4 4
OU T

2
OU T B

2 2

g =1 Inverseur

g = 4/ 3 NAND2

g = 5/ 3 NOR2

Figure 5.18 Eort logique dune porte NAND2 et NOR2 La m eme proc edure est utilis ee pour la porte NOR2 : les capacitances dentr ee (pour les 2 entr ees) sont 5CN MOS , ce qui donne g = 5/ 3. Pour des portes complexes non sym etriques, rent pour chaque entr il est possible que leort logique soit die ee. lectrique et leort logique est appel Le produit de leort e e leort de porte, h (h = f g ). tre e crit comme suit : Le d elai dun circuit complexe compos e de portes logiques peut e
N N

tp =
j =1

tp,j = tp0
j =1

p+

gj fj

(5.6)

Pour minimiser le d elai, on applique la m ethode du chapitre pr ec edent, cest-` a-dire quil gal a ` z faut trouver N d eriv ees partielles et mettre e ero. On obtient comme r esultat : f1 g1 = f2 g2 = = fN gN tage fournisse le m Il faut donc que chaque e eme eort de porte. Gabriel Cormier 15 GELE5340 (5.7)

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

Leort logique le long dun parcours du circuit complexe est le produit des eorts logiques des portes :
N

G=
1

gi

(5.8)

lectrique de parcours, F , Et de fac on semblable, on peut d enir un eort e F= CL C = L Cin Cg,1 (5.9)

lectriques de chaque porte, il faut introduire Pour faire le lien entre F et les eorts e un autre param` etre dans les calculs. Puisque les sorties des portes sont possiblement ` lentr branch ees a ee de plusieurs autres portes, la capacitance de sortie de la porte est plus lev e ee. On d enit donc un nouveau terme, leort de branchement : b= Csur le parcours + Chors du parcours Csur le parcours (5.10)

Leort de branchement repr esente le rapport entre les capacitances sur le parcours et les capacitances hors du parcours. Leort de branchement du parcours, B, est :
N

B=
1

bi

(5.11)

lectrique de parcours peut maintenant e tre reli ` leort e lectrique de chaque Leort e ea porte et leort de branchement de chaque porte :
N

F=
1

fi 1 = bi B

fi
1

(5.12)

Finalement, on peut d enir un eort de parcours, H ,


N N

H=
1

hi =
1

fi gi = BFG

(5.13)

En appliquant la m eme analyse que la cha ne dinverseurs, on trouve que leort de porte qui minimise le d elai est : N h= H (5.14) et le d elai minimum du parcours est : D = tp 0 Gabriel Cormier
N

pj +
j =1

N H

(5.15) GELE5340

16

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

tage, on peut calculer la dimension des transistors de Avec leort de porte de chaque e ` me porte est : chaque porte. La dimension de la i e si = g1 s1 gi
i 1 1

fj bj

(5.16)

` typiquement s1 = 1. Le premier e tage est souvent de dimension 1. ou ` laide de la La proc edure g en erale pour r esoudre des probl` emes de dimensionnement a m ethode de leort logique est : 1. Calculer leort logique G du parcours. 2. Calculer les eorts de branchement des portes bi et leort de branchement du parcours B. lectrique du parcours F . 3. Calculer leort e tage hi . 4. D eterminer leort de chaque e tage fi . 5. Calculer la sortance de chaque e tage si . 6. Calculer la dimension de chaque e Exemple 3 Dimensionner les portes de la gure 5.19 pour minimiser le d elai.
1 b c 5Cin

Figure 5.19 Parcours critique dun circuit logique

Selon le tableau 5.2, g1 = 1, g2 = 5/ 3, g3 = 5/ 3 et g4 = 1. On calcule ensuite leort logique du parcours :


N

G=
1

gi = (1)(5/ 3)(5/ 3)(1) =

25 9

` Pour ce circuit, il ny a pas de branchement : chaque sortie est seulement branch ee a une entr ee, donc b1 = b2 = b3 = b4 = 1, ce qui donne B = 1. lectrique du parcours est : Leort e F= Gabriel Cormier CL 5 = =5 Cin,1 1 17 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

et on peut maintenant calculer leort du parcours : H = BFG = (1)(5)(25/ 9) = Leort de porte est : h= lectrique de chaque porte est : et leort e f1 = h = 1.93 g1 f2 = h = 1.16 g2 f3 = h = 1.16 g3 f4 = h = 1.93 g4 125 = 13.9 9

H = 1.93

Et nalement, on peut calculer les dimensions : s2 = f1 g1 = 1.16 g2 s3 = f1 f2 g1 = 1.34 g3 s4 = f1 f2 f3 g1 = 2.60 g4

puisque s1 = 1, et bi = 1.

5.5

Logique proportionnee

La logique proportionn ee est une m ethode de design utilis ee pour r eduire le nombre de transistors n ecessaires pour implanter une fonction logique. Cependant, la r eduction du nombre de transistors implique une r eduction de la performance et une augmentation de la dissipation de puissance. Il y a trois techniques pour r ealiser la logique proportionn ee. Les trois techniques ` la gure 5.20. remplacent le PUN par une charge, comme a Si on prend le cas dune charge r esistive, on voit quon a besoin de N transistors pour r ealiser la fonction, au lieu de 2N dans le cas du CMOS compl ementaire. La sortie haute gale a ` VDD , puisque le r sera e eseau PDN sera d esactiv e si la sortie est 1. Cependant, la gale a ` GND, puisquun courant circule toujours dans la r sortie basse ne sera pas e esistance. On obtient : RP DN VOL = V (5.17) RP DN + RL DD ` VDD . La r eponse de la porte nest pas sym etrique, puisque la tension ne varie pas de GND a De plus, il y a consommation statique de puissance lorsque la sortie est 0. Le d elai tpLH est donn e par : tpLH = 0.69RL CL (5.18) Pour r eduire le d elai, il faudrait r eduire RL . Cependant, ceci va augmenter la tension VOL et r eduire la robustesse de la porte. Gabriel Cormier 18 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

VDD

VDD

VDD

Charge r esistive F In1 In2 InN

Charge NMOS

VT < 0

Charge PMOS F F In1 In2 InN

. . .

PDN

In1 In2 InN

. . .

PDN

. . .

PDN

a) Charge r esistive

b) Charge NMOS

c) Pseudo-NMOS

Figure 5.20 Trois m ethodes de design en logique proportionn ee

5.5.1

Pseudo-NMOS

` la gure 5.20 c) pour On va prendre lexemple dun inverseur pseudo-NMOS (comme a montrer leet de la taille du PMOS sur la performance. La gure 5.21 montre la courbe entr ee-sortie de linverseur pseudo-NMOS. La caract eristique de la courbe change selon le rapport W /L du PMOS. Les transistors ayant W /L < 1 sont cr ees en augmentant la longueur du transistor.
2.5 2 Vout (V) 1.5 1 0.5 0 W = 0.25 Lp 0 0.2 0.4 0.6 0.8 1 1 .2 Vin W = 0 .5 Lp

W =4 Lp W =2 Lp W =1 Lp

1.4 (V)

1.6

1.8

2.2

2.4

Figure 5.21 Courbe VTC du pseudo-NMOS en fonction de la taille du PMOS

Gabriel Cormier

19

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

Le tableau 5.3 montre la variation de la performance dun inverseur pseudo-NMOS selon la taille du PMOS. On voit bien quun plus gros transistor am eliore le d elai, mais quil augmente la consommation statique de puissance et r eduit la marge de bruit basse. Il ` faire si on utilise un inverseur pseudo-NMOS. Cette analyse est y a donc un compromis a ` toutes les portes logiques r applicable a ealis ees en pseudo-NMOS. Tableau 5.3 Performance dun inverseur pseudo-NMOS selon la taille du PMOS Dimension 4 2 1 0.5 0.25 VOL 0.826V 0.318V 0.143V 0.071V 0.035V Consommation Statique tpLH 600W 15.5ps 331W 48ps 177W 105ps 84W 230ps 40W 490ps

5.5.2

DCVSL

Une technique utilis ee pour am eliorer la performance du pseudo-NMOS est la technique du DCVSL (dierential cascode voltage swing logic), la logique de commutation cascode rentielle. Dans ce cas-ci, on utilise deux r tant le die eseaux PDN, le deuxi` eme r eseau e ` GND a ` la fois), comme a ` compl ement du premier (un seul r eseau permet un chemin a la gure 5.22. On impl emente alors la fonction logique voulue et son compl ement. Ceci ` la sortie de GND a ` VDD . permet dobtenir une variation a
VDD VDD

M1

M2

F In1 In1 InN InN . . . . . .

PDN

PDN

Figure 5.22 Principe du DCVSL

Gabriel Cormier

20

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

Comme exemple de fonctionnement, on suppose que le circuit de la gure 5.22 est ` l initialement a etat F = 1 (et donc F = 0). On suppose que la combinaison dentr ees fait en sorte que le r eseau PDN1 conduit, et donc que le r eseau PDN2 ne conduit pas. Le PDN1 va faire chuter la tension au noeud F . Lorsque la tension aura susamment chut e, le PMOS M2 sera activ e, ce qui fera monter la tension au noeud F . Lorsque la tension au noeud lev F est susamment e ee, le transistor M2 s eteint, et le r eseau PDN1 peut d echarger F ` GND. compl` etement a Le d elai du circuit DCVSL d epend quand m eme de la taille des PMOS, de la m eme fac on que le pseudo-NMOS. Cependant, il ny a pas de consommation statique de puissance, mais le circuit est plus complexe. Ce type de logique permet de g en erer un signal et son compl ement en m eme temps, limine les erreurs dues aux d rents des signaux en logique standard. Par ce qui e elais die contre, ce type de circuit produit souvent beaucoup de routage suppl ementaire, ce qui complique limplantation.

5.6

Logique passante

` une sortie En logique passante, on utilise un transistor pour passer (ou non) une entr ee a ` la grille dun transistor, mais peut e tre a ` la (ou non). Lentr ee nest pas n ecessairement a source ou au drain. On utilise g en eralement un NMOS plut ot quun PMOS, parce quun NMOS est plus rapide. La gure 5.23 montre une porte AND r ealis ee en logique passante, construite seulement avec de NMOS. Dans cette porte, lorsque B = 1, le NMOS du haut est activ e, et alors F = A. ` 0. Lorsque B = 0, le NMOS du bas est activ e, et la sortie se d echarge a
B

A B F

Figure 5.23 Porte AND en logique passante Cette structure ne n ecessite que 4 transistors (incluant linverseur pour inverser B), Gabriel Cormier 21 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

` 6 transistors pour la logique compl comparativement a ementaire. Parce quil y a moins de transistors, il y a moins de capacitance, ce qui r eduit le d elai. Cependant, parce quon utilise seulement des NMOS, la sortie qui repr esente 1 nest pas VDD , mais plut ot VDD Vtn ` la section 5.1.1). De plus, la situation est pire encore puisque la source (comme on a vu a du NMOS nest pas branch ee au substrat, et donc Vtn augmente. ` un inverseur On prend lexemple dun NMOS en logique passante qui sert dentr ee a ` la gure 5.24. Le noeud x peut seulement standard (en CMOS compl ementaire), comme a se charger jusqu` a VDD Vtn . Le noeud va initialement se charger rapidement, mais ensuite ` atteindre sa valeur nale. prend longtemps a
3 In Tension (V) 2 x In

VDD

Out

1 Out 0 0 200 400 600 800 1,000

Temps (ps)

Figure 5.24 R eponse transitoire dun NMOS passant

On ne peut donc pas utiliser plusieurs transistors passant en s erie : une sortie haute serait d etect ee comme un 0 apr` es seulement quelques portes. La sortie dun transistor passant ne doit pas alimenter la grille dun autre transistor passant. Pour r egler les probl` emes du transistor passant, on peut rajouter un PMOS en parall` ele ` faire passer correctement un signal a ` VDD a ` la sortie. La gure 5.25 avec le NMOS : il sert a montre le circuit et le symbole dune porte de transmission.
B B F F

B a) Circuit

B b) Symbole

Figure 5.25 a) Circuit et b) symbole dune porte de transmission Gabriel Cormier 22 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

quivalente de la porte Un avantage dune porte de transmission est que la r esistance e est presque constante, peu importe lentr ee. La gure 5.26 montre une simulation de la ` la sortie. r esistance dune porte de transmission pour une transition bas-` a-haut a
30 25 R esistance (k) 20 15 10 5 0 Rn

Rp

Rn ||Rp

0.2

0.4

0.6

0.8

1.2 Vout

1.4 (V)

1.6

1.8

2.2

2.4

Figure 5.26 R esistance dune porte de transmission Les portes de transmission permettent de r eduire le nombre de transistors n ecessaires ` 2 entr pour implanter plusieurs fonctions logiques. Par exemple, une porte XOR a ees ` r ealis ee avec des portes de transmission ne n ecessite que 6 transistors, comparativement a 12 en CMOS compl ementaire.

5.7

Logique dynamique

` chaque point dans le temps (sauf pendant la commuDans des circuits statiques, a ` GND ou VDD par un chemin de r tation), la sortie est branch ee a esistance faible. Les circuits dynamiques fonctionnent en stockant temporairement la valeur des signaux sur la ` haute imp capacitance de noeuds a edance.

5.7.1

Fonctionnement des portes dynamiques

Les circuits dynamiques utilisent le m eme r eseau PDN que le CMOS compl ementaire, mais nutilisent aucun r eseau PUN. On utilise une horloge pour faire le contr ole du circuit. On ajoute alors un NMOS et un PMOS qui sont contr ol es par lhorloge. Le fonctionnement tapes : pr valuation. du circuit se fait en deux e echarge et e Gabriel Cormier 23 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

La gure 5.27 montre le sch ema g en eral dune porte dynamique. Deux transistors ont t e e ajout es, contr ol es par lhorloge. Le PMOS est plac e entre le PDN et VDD , tandis que le NMOS est plac e entre le PDN et GND. Le PMOS est utilis e pendant la phase de pr echarge : ` VDD ; le NMOS Me nest pas activ on charge le condensateur de sortie a e. Pendant la phase d evaluation, le PMOS est d esactiv e. Si la combinaison dentr ees fait en sorte que le PDN ` 0V. Sinon, la sortie demeure haute. conduit, alors la sortie est d echarg ee a
VDD Mp F In1 In2 InN CL . . . PDN

CLK

CLK

Me

Figure 5.27 Sch ema g en eral dun circuit dynamique

tre charg ` Lorsque la sortie dune porte dynamique est d echarg ee, elle ne peut pas e ee a ` la porte ne peuvent faire nouveau avant la prochaine phase de pr echarge. Les entr ees a tre dans un e tat de haute quau plus une transition pendant l evaluation. La sortie peut e imp edance pendant et apr` es l evaluation (si le PDN nest pas activ e) ; l etat est stock e sur la capacitance de sortie CL . Les portes dynamiques ont plusieurs propri et es : ee seulement par le PDN. On a donc N + 2 transis La fonction logique est implant ` N entr ` 2N pour le CMOS tors au total, pour une porte a ees, comparativement a compl ementaire. ` VDD ). La sortie a quand m eme une variation maximale (de GND a ` la sortie ne d La logique est non-proportionn ee : le niveau de tension a epend pas des dimensions des transistors. La commutation est plus rapide. La capacitance de sortie est plus faible parce quil ny a pas de PUN ; la capacitance dentr ee est plus faible parce quil y seulement le PDN. Il ny a pas de courant de court-circuit, donc la totalit e du courant du PDN sert ` d a echarger la capacitance CL . lev La dissipation totale de puissance est habituellement plus e ee que le CMOS statique. Il ny a pas de consommation statique de puissance, puisque lhorloge Gabriel Cormier 24 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

` terre de VDD . Cependant, il y a une probabilit permet disoler la mise a e de transition lev ` chaque phase, ce qui augmente la plus e ee, puisquon charge toujours le PMOS a consommation dynamique de puissance. De plus, il faut tenir compte de la charge sur lhorloge. La marge de bruit est faible : le PDN fonctionne aussit ot que les NMOS sont activ es. Lajout dune horloge complique le circuit.

5.7.2

Desavantages des portes dynamiques

Bien que les portes dynamiques peuvent pr esenter plusieurs avantages par rapport aux ` consid circuits statiques, il y a quand m eme plusieurs choses a erer avant de les utiliser dans un design.

Fuite de charge Un premier probl` eme rencontr e avec lutilisation de circuits dynamiques est la fuite de ` charge. Les diodes parasites et le courant sous-seuil produisent un courant tr` es faible qui, a la longue, va d echarger le condensateur CL . Il y a donc une fr equence dhorloge minimale ` respecter. Typiquement, cette fr a equence minimale est de lordre du kHz. La gure 5.28 montre les quatre sources principales de fuite de charge. Les sources 1 et 2 sont la diode parasite du drain du NMOS et le courant sous-seuil du NMOS. La charge stock ee sur CL va se d echarger lentement par ces deux m ethodes, ce qui va r eduire la tension au noeud VOut .
VDD { CLK Mp z F A y CLK Me x CL 3 Tension (V) 2 1 0 0 2 4 6 10 12 14 16 18 20 Temps (ms) 8 Tension (V) 3 2 1 0 0 2 4 6 8 10 12 14 16 18 20 CLK

Fuite

Figure 5.28 Fuite de charge dun circuit dynamique Gabriel Cormier 25 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

Il faut noter que le PMOS va contribuer un peu de courant de fuite pour maintenir la ` VDD . La diode parasite et la conduction sous-seuil du PMOS vont, jusqu` tension a a un cer` la charge sur CL . La tension sur le condensateur va e ventuellement tain point, contribuer a ` une valeur entre GN D et VDD , d se stabiliser a etermin ee par le rapport des r esistances tre en dessous du seuil de entre le PDN et le PMOS de pr echarge. Cette tension peut e d etection de l etage suivant : si la tension chute au-dessous de 1.25V, un 0 sera d etect e au lieu dun 1. La fuite a lieu lorsque le PMOS de pr echarge est d esactiv e pendant l evaluation, et que ` ce probl` le PDN est d esactiv e aussi. Une solution a eme est davoir un transistor qui permet tre haute. On ajoute alors un r de maintenir le niveau haut si la sortie doit e etablisseur de ` la gure 5.29. niveau, comme a
VDD R etablisseur de niveau CLK Mp Out A CL

CLK

Me

Figure 5.29 R etablisseur de niveau Lutilisation dun inverseur permet d eliminer le probl` eme de consommation statique tre de grande taille : il de puissance dans le r etablisseur de niveau. Le PMOS ne doit pas e tre 0. Ce faut que le r eseau PDN soit assez fort pour d echarger CL lorsque la sortie doit e ` la porte : 3 transistors r etablisseur de niveau rajoute quand m eme un peu de complexit ea et les ls pour les connexions.

Partage de charge Le partage de charges est un eet qui se produit plus rapidement que la fuite de charge. rentes capacitances parasites des NMOS, La charge stock ee sur CL se r epartit entre les die ce qui r eduit la tension aux bornes de CL . Une fois la charge r epartie, la sortie est quand ` la fuite de charge, ce qui va r ` la sortie. m eme susceptible a eduire encore plus la tension a Gabriel Cormier 26 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

La gure 5.30 montre un exemple de partage de charge. Lorsque lentr ee A fait une ` 1, la charge r transition de 0 a epartie sur CL se redistribue sur CL et Ca .
VDD Mp Vout Tension (V) 2 Va Vout A a B=0 Ca CL 3 A

CLK

CLK

Me

Cb

50

100 150 200 Temps (ps)

250

300

Figure 5.30 Exemple de partage de charge

La charge totale ne doit pas changer. Initialement, la charge sur CL est Qt = CL VDD . Lorsque la tension est la m eme sur les deux capacitances, la charge totale sera CL Vf + Ca Vf . On obtient donc que CL Vf = V (5.19) Ca + CL DD lev Cependant, si la tension Va devient trop e ee, le NMOS Ma sera d esactiv e (VGS sera tre ignor plus petit que Vtn ). Leet du substrat ne peut pas non plus e e, puisque la source ` GND. La condition limite a lieu lorsque : du NMOS nest pas a Ca Vtn = CL VDD Vtn (5.20)

` la sortie est obtenue en calculant la charge perdue Si ce cas se produit, la tension nale a sur le condensateur Ca . La charge nale sur Ca est Ca (VDD Vtn ), et la charge nale sur CL est CL Vf . On obtient alors, (C Ca )VDD + Ca Vtn Vf = L (5.21) CL ` Pour r egler le probl` eme de partage de charges, on peut pr echarger les noeuds internes a VDD en utilisant un transistor aliment e par lhorloge. Cependant, ceci rajoute beaucoup de connexions pour des portes logiques complexes. La fonction logique sera aussi plus lente pour g en erer un z ero : il faudra d echarger toutes les capacitances. Gabriel Cormier 27 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

Autres d esavantages Il existe dautres d esavantages des circuits dynamiques, dont le plus important est le ` certains noeuds de monter plus haut que couplage capacitif. Le couplage capacitif permet a lev la tension dalimentation. Si la tension devient trop e ee, les diodes parasites, qui sont ` conduire et d normalement polaris ees en inverse, peuvent commencer a etruire le signal stock e. Lhorloge est un cas sp ecial de couplage capacitif.

5.7.3

Portes dynamiques en cascade

Autre que les eets de d egradation du signal, il y a un autre d esavantage majeur des circuits dynamiques : la dicult e de les mettre en cascade. On verra quil faut sassurer que les entr ees soient toutes 0 pendant la phase de pr echarge, et que seules les transitions 0 1 sont permises pendant la phase d evaluation. ` la gure 5.31, ou ` 2 inverseurs Un exemple de portes dynamiques en cascade est montr ea dynamiques sont plac es en cascade. Pendant la p eriode de pr echarge, les noeuds Out1 et ` VDD . Lentr ` 1. Lorsque lhorloge Out2 sont charg es a ee In fait ensuite une transition de 0 a ` 1, le NMOS du premier inverse est activ fait la transition de 0 a e et va d echarger la sortie Out1 . Cependant, le NMOS du deuxi` eme inverseur est activ e lui aussi au d ebut de la p eriode d evaluation, parce que le premier inverseur na pas encore d echarg e Out1 . Il y ` a donc une chute de tension a la sortie Out2 , alors que selon la logique du circuit, cette tre haute. La sortie Out2 sera donc a ` une tension interm sortie devrait e ediaire, qui risque de causer une erreur dans le circuit.
VDD Mp Out1 VDD Mp Out2 In Out1 CLK Me CLK Me V CLK

CLK

CLK

In

Vtn V t

Out2

Figure 5.31 Probl` eme de portes dynamiques en cascade

Gabriel Cormier

28

GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

` chaque PDN sont 0 pendant la phase de pr Pour sassurer que les entr ees a echarge, on ` la sortie de chaque porte dynamique, comme a ` la gure ajoute un inverseur statique a ` la 5.32. On appelle ce type de circuit un circuit domino, puisque lentr ee doit se propager a sortie en faisant d echarger les sorties interm ediaires. On peut aussi se servir de linverseur statique pour combattre les eets de la fuite de charge.
VDD Mp Inverseur statique CLK Out1 In1 In2 In3 PDN In4 In5 PDN VDD Mp Inverseur statique Out2

CLK

CLK

Me

CLK

Me

Figure 5.32 Logique domino CMOS

tre assez longue pour permettre a ` tous les e tages de se La phase d evaluation doit e d echarger, ce qui va aecter la fr equence maximale dop eration. Les m emes contraintes de ` ce type de circuit. fuite de charge et partage de charges sappliquent a

5.8

Topologie des circuits : Parcours dEuler

On verra dans cette section une m ethode pour simplier la topologie de portes logiques complexes, soit la technique du parcours dEuler. Bien que lexp erience est le meilleur atout pour faire la topologie des circuits, la m ethode du parcours dEuler donne un bon point de d epart. Cette m ethode utilise des sch emas squelettis es. Ce sont des diagrammes sans dimensions qui permettent de rapidement faire un croquis de la topologie du circuit, sans tenir compte des petits d etails de fabrication. Ils permettent didentier les transistors, les entr ees, les sorties et lalimentation. La gure 5.33 montre deux exemples de sch emas squelettis es, soit un inverseur et une porte NAND2. On essaie, autant que possible, dutiliser les m emes couleurs que celles de l editeur de topologie. Gabriel Cormier 29 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

VDD VDD Out Out In Inverseur A B

GND

GND

NAND2

Figure 5.33 Exemples de sch ema squelettis e Avant de d eterminer le parcours dEuler, il faut construire un graphe logique. Cest une repr esentation des parcours utilis es par les signaux. Chaque noeud du graphe repr esente ` deux (ou plus) transistors sont branch un noeud dans le circuit ou es ensemble, ou une ` GND ou VDD . On relie les noeuds par une courbe, et chaque courbe repr connexion a esente un transistor. On construit un graphe pour le PUN et un graphe pour le PDN. ` la gure 5.34 pour la fonction logique Un exemple de graphe logique est montr ea X = C (A + B). Le graphe logique est construit en deux parties : le graphe du PDN est construit de fac on verticale, tandis que le graphe du PUN est horizontal.
VDD X B j A X i VDD C C

X = C (A + B) C i A B

GND

Figure 5.34 Exemple de graphe logique dun circuit

Les deux graphes (PUN et PDN) sont construits de sorte que les courbes (qui repr esentent Gabriel Cormier 30 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

les transistors) sont communs aux deux graphes. Par exemple, la courbe qui repr esente le transistor A dans le PUN croise la courbe qui repr esente le transistor A dans le PDN. Une fois le graphe logique construit, il faut d enir un parcours qui permet de passer tre le m sur chaque courbe une seule fois et visiter chaque noeud. Le parcours doit e eme dans le graphe logique du PUN et celui du PDN. Si un tel parcours existe, on appelle ce parcours le parcours dEuler. Avec un parcours dEuler, on a seulement besoin dune bande de diusion pour cr eer les NMOS et les PMOS. ` la gure 5.35. Le Un parcours dEuler pour le circuit de la gure 5.34 est montr ea parcours est A B C . Il est possible davoir plus dun parcours pour une fonction logique donn ee.
X X

VDD

VDD

GND

GND

Figure 5.35 Exemple de parcours dEuler

tapes : On peut ensuite cr eer la topologie du circuit, en suivant quelques e 1. Placer deux bandes horizontales de m etal 1, une pour VDD et une pour GND. 2. Ajouter une bande horizontale de diusion pour le PDN et une bande horizontale de diusion pour le PUN. 3. Placer les bandes verticales de polysilicium pour chaque entr ee. 4. Compl eter le diagramme en eectuant les connexions selon le parcours dEuler, en ` droite. travaillant de gauche a La gure 5.36 montre le diagramme squelettique compl et e pour le circuit de la gure 5.34. Il faut suivre le parcours dEuler tout en eectuant les connexions appropri es. Dans ` ` travers le transistor ce cas-ci, on commence avec le noeud i . A partir du noeud i , on passe a ` GND. On place donc une connexion a ` GND. De GND, on passe a ` travers A pour arriver a ` nouveau au noeud i . Il faut donc ajouter une connexion le transistor B pour se rendre a Gabriel Cormier 31 GELE5340

CHAPITRE 5. DESIGN DE CIRCUITS COMBINATOIRES

` notre point de d de ce point a epart, puisque cest le m eme noeud i . Et de ce point, on se ` la sortie X a ` travers le transistor C , ce qui compl` rend a ete le parcours pour le PDN. La proc edure est la m eme pour le PUN.
X

VDD j

VDD X

B GND

i A B C

GND

` partir du parcours dEuler Figure 5.36 Sch ema squelettis e construit a

Gabriel Cormier

32

GELE5340