Transferencia de Datos

Codificacin. El sistema de codificacin de siete bits ASCII es el sistema de codificacin ms difundido para PC y comunicacin de datos. Las letras, los nmeros y los caracteres especiales se designan colectivamente caracteres alfanumricos, los cuales se decodifican como entrada en una configuracin bits para que la computadora pueda interpretarlos, los caracteres se decodifican a la salida, para que nosotros podamos interpretarlos. El cdigo ASCII de siete bits puede representarse hasta 128 caracteres. Unicode un sistema de codificacin uniforme de 16 bits. El cdigo de 16 bits del Unicode tendr claves para el alfabeto de la mayora de los idiomas, el Unicode requiere ms memoria que las claves tradicionales de 8 bits. Unidad central de procesamiento. Posee tres elementos: la memoria de acceso aleatorio, la unidad de control y la unidad aritmtica lgica. RAM Proporciona al procesador almacenamiento temporal para programas y datos. Todos los programas y datos deben transferirse a RAM, desde un dispositivo de entrada o desde un almacenamiento secundario antes de que puedan ejecutarse los datos; en cuanto termina la ejecucin de un programa, el espacio de almacenamiento que este ocupaba se le asigna a otro que hubiera estado esperando a ejecutarse. En una computadora no sucede nada realmente hasta que las instrucciones y los datos pasan de la RAM al procesador. Los diseadores de computadoras usan la memoria cache para incrementar su rendimiento, el cual se refiere a la velocidad a la que un sistema de computacin puede realizar un trabajo.

Unidad de control Es el ncleo del procesador, la unidad de control y la aritmtica lgica son las dos secciones fundamentales del procesador. La unidad de control tiene tres funciones bsicas: 1. Leer e interpretar las instrucciones de los programas. 2. Dirigir la operacin de los componentes internos al procesador. 3. Controlar el flujo de E/S de programas y datos en RAM. Los programas deben cargarse primero en RAM la primera instruccin de una secuencia pasa de la RAM a la unidad de control, donde el decodificador la decodifica e interpreta, la unidad de control dirige a otros componentes del procesador para que lleven a cabo las operaciones necesarias para ejecutar las instrucciones. Registro de instrucciones, contiene la configuracin que identifican a la instruccin que en ese momento se ejecuta. Otros, llamados registros de propsito general, almacenaran datos que necesitan procesamiento inmediato. Los registros

tambin almacenan informacin de estado. Los registros facilitan la transferencia de datos e instrucciones entre RAM y la unidad de control y la unidad aritmtica lgica. Funciones de las E/S Un mdulo de E/S (Por ejemplo un controlador de disco) puede intercambiar datos directamente con el procesador. Igual que el procesador puede iniciar una lectura o escritura en memoria especificando la direccin de una posicin concreta de la misma, el procesador tambin puede leer o escribir datos de (o en) un mdulo de E/S determinado. Buses Un bus es un cambio de comunicacin entre dos o ms dispositivos. Una caracterstica clave de un bus es que se trata de un medio de transmisin

compartido. Al bus se conectan varios dispositivos, y cualquier seal trasmitida por uno de esos dispositivos est disponible para q los otros dispositivos conectados al bus puedan acceder a ella. Si dos dispositivos transmiten durante el mismo periodo de tiempo, sus seales pueden solaparse y distorsionarse.

Consiguientemente solo un dispositivo puede transmitir con xito en un momento dado. Usualmente, un bus est constituido por varios caminos de comunicacin o lneas. Cada lnea es capaz de transmitir seales binarias representadas por 1 y por 0. En un intervalo de tiempo, se puede transmitir una secuencia de dgitos binarios a travs de una nica lnea. Se pueden utilizar varias lneas del bus para transmitir dgitos binarios simultneamente (en paralelo). Por ejemplo, un dato de 8 bits puede transmitirse mediante 8 lneas del bus. Estructura del Bus El bus de sistema est constituido, usualmente, por entre cincuenta y cien lneas. A cada lnea se le asigna un significado o una funcin particular. Aunque existen diseos de buces muy diversos, en todos ellos las lneas se pueden clasificar en dos grupos funcionales (Figura 3.16): lneas de datos de direcciones y de control.

Las lneas de datos proporcionan un camino para transmitir datos ntrelos mdulos del sistema. El conjunto constituido por estas lneas se denomina bus de datos. El bus de datos pude incluir entre 32 y cientos de lneas, cuyo nmero se

conoce como anchura del bus de datos. Puesto que cada lnea solo puede transportar un bit cada vez, el nmero de lneas determina cuantos bits se pueden transferir al mismo tiempo. Un ejemplo es q si el bus de datos tiene una anchura de 8 bits, y las instrucciones son de 16 bits, entonces el procesador debe acceder al mdulo de memoria dos veces por cada ciclo de instruccin. Las lneas de direccin se utilizan para designar la fuente o el destino del dato situado en el bus de datos. Las lneas de control se utilizan para controlar el acceso y el uso de las lineas de datos y de direcciones. Algunas lneas de control tpicas son: Escritura en Memoria: hace que el dato del bus se escriba en la posicin direccionada. Lectura en Memoria: hace que el dato de la posicin direccionada se situ en el bus. Escritura en E/S: hace que el dato del bus se transfiera a travs del puerto de E/S direccionado. Lectura de E/S: hace que el dato del puerto de E/S direccionado se situ en el bus. Transferencia reconocida: indica que el dato se ha aceptado o se ha situado en el bus. Peticin del bus: indica que un mdulo necesita disponer del control del bus. Cesin del bus: indica que se cede el control del bus a un mdulo que lo haba solicitado. Peticin de interrupcin: indica si hay una interrupcin pendiente. Interrupcin reconocida: seala que la interrupcin pendiente se ha aceptado. Reloj: se utiliza para sincronizar las operaciones. Inicio: pone los mdulos conectados en su estado inicial.

Temporizacin El trmino temporizacin hace referencia a la forma en la que se coordinan los eventos en el bus, con la temporizacin sncrona, la presencia de un evento en el bus est determinada por una seal de reloj. El reloj es una lnea del bus a travs de la que se transmite una secuencia de 1s y 0s a intervalos regulares de igual duracin. El ciclo de reloj o de bus es el intervalo mnimo en el que la seal toma los dos valores posibles y define la unidad de medida del tiempo dentro del bus (time slot). Todos los eventos empiezan al principio del ciclo de bus. Con temporizacin asncrona, la presencia de un evento en el bus es consecuencia y depende de que se produzca un evento previo. La temporizacin sncrona es ms fcil de implementar y comprobar. Sin

embargo, la temporizacin sncrona es menos flexible debido a que todos los dispositivos conectados al bus deben operar a la misma frecuencia de reloj y, por tanto, no siempre se aprovecharn sus posibilidades La temporizacin asncrona permite que una mezcla de dispositivos rpidos y lentos, construidos con distintas tecnologas, comparta un mismo bus.

Temporizacin sncrona

Temporizacin asncrona

Tipos de transferencia de datos Un bus permite varios tipos de transferencias de datos.Todos los buses permiten transferencias de lectura y escritura Transferencias de lectura: esclavo maestro Transferencias de escritura: maestro esclavo

En el caso de un bus multiplexado, primero se especifica la direccin y luego se transmite el dato. Las lecturas implican esperar la respuesta del esclavo. Tanto en lecturas como en escrituras pueden aparecer retardos adicionales si es necesario tomar el control del bus dos veces por medio de un procedimiento de arbitraje

Un bus permite varios tipos de transferencias de datos.Todos los buses permiten transferencias de lectura y escritura Transferencias de lectura: esclavo maestro Transferencias de escritura: maestro esclavo

En el caso de lneas dedicadas, la direccin se sita en el bus de direcciones y se mantiene ah mientras que el dato se ubica en el bus de datos En una escritura, el maestro pone el dato tan pronto se estabiliza la direccin y el esclavo ha podido reconocerla. En una lectura, el esclavo pone el dato tan pronto como haya reconocido la direccin y disponga del mismo. Algunos buses permiten operaciones combinadas. Una lectura-modificacinescritura es una lectura seguida inmediatamente de una escritura en la misma direccin. La direccin se proporciona una sola vez al comienzo de la operacin La operacin se considera indivisible para evitar el acceso al dato por parte de otros maestros del bus (proteccin de memoria compartida)

Algunos buses permiten operaciones combinadas.Una lectura-despus-deescritura consiste en una escritura seguida de una lectura en la misma direccin Tambin es una operacin indivisible La lectura puede tener el propsito de comprobar el resultado

Algunos buses permiten transferencias de bloques de datos. Hay un ciclo de direccin y luego varios ciclos de datos. El primer dato se transmite a/desde la direccin especificada, mientras

que el resto de datos se transfieren a/desde las direcciones siguientes

PCI en sistemas monoprocesador Un dispositivo integra el controlador de memoria y el adaptador al bus PCI.

Proporciona el acoplamiento al procesador (buffer temporal). Asla la capacidad de E/S del procesador de la velocidad real del bus, lo que posibilita transmitir datos a alta velocidad.

Se pueden conectar una o varias configuraciones PCI al bus del sistema por medio de adaptadores. Al bus del sistema slo se conectan las unidades procesador/cach, la memoria principal y los adaptadores. Los adaptadores mantienen la independencia procesador-PCI.

rdenes del bus PCI La actividad del bus consiste en transferencias entre dispositivos conectados al bus. El dispositivo que inicia la transferencia es el maestro. Cuando el maestro adquiere el control del bus determina el tipo de transferencia que se realizar (lneas C/BE) Los tipos de rdenes son: Reconocimiento de interrupcin: Orden de lectura generada por el controlador de interrupciones del bus. Las lneas de direccin no se utilizan para direccionar el dispositivo. Las lneas de byte activo (byte enable) indican el tamao del identificador de interrupcin a devolver. Ciclo especial: se utiliza para iniciar la difusin de un mensaje a uno o ms destinatarios. Ciclo de direccin dual: el maestro utiliza esta orden para indicar que la transferencia utiliza direcciones de 64 bits. Lectura de E/S y Escritura de E/S. Se utilizan para intercambiar datos entre el maestro y

un controlador de E/S. Cada dispositivo de E/S tiene su propio espacio de direcciones Las lneas de direcciones y se utilizan especificar para los indicar datos un a

dispositivo

concreto

para

transferir a/desde ese dispositivo. Los tipos de rdenes son: Lectura de memoria: Se utiliza para especificar la transferencia de una secuencia de datos desde memoria durante uno o ms ciclos de reloj.

Si el controlador de memoria utiliza el protocolo PCI para las transferencias entre la cach y la memoria principal, la transferencia se realizar en trminos de lneas de cach.

Hay tres rdenes de lectura de memoria distintas:

Escritura en memoria: Se usa para transferir datos a memoria durante uno o ms ciclos del bus. Hay dos rdenes de escritura en memoria distintas Escritura en memoria Escritura e invalidacin de memoria Transfiere datos e indica que al menos se ha escrito una lnea de cach Permite el funcionamiento de una cach write back (postescritura).

Lectura de configuracin y Escritura de configuracin Permiten que el maestro lea y actualice los parmetros de configuracin de un dispositivo conectado al bus Cada dispositivo puede disponer de hasta 256 registros internos permitan configurarlo que

Transferencias de datos en el bus PCI Toda transferencia de datos en un bus PCI es una transaccin nica que consta de una fase de direccionamiento y una o ms fases de datos. Como ejemplo veremos la temporizacin de una operacin de lectura tpica (la de escritura es anloga) Los dispositivos conectados al bus interpretan las lneas en los flancos de subida de la seal de reloj (comienzo del ciclo) Todos los eventos se sincronizan en los flancos de bajada de la seal de reloj (punto medio del ciclo). Transferencias de datos en el bus PCI

a- Una vez que el maestro del bus tiene el control del mismo transaccin Sita la direccin de inicio en AD y la orden de lectura en C/BE

inicia la

Activa la seal FRAME, la cual debe permanecer activa hasta que el maestro est listo para terminar la ltima fase de datos

b- Al comienzo del segundo ciclo de reloj, el dispositivo del reconocer su direccin en las lneas AD

que se lee

c- El dispositivo de lectura activa DEVSEL para indicar que reconoce su direccin (se mantendr activa durante toda la transmisin) mientras que el maestro deja libre AD En todas las lneas que pueden ser activadas por ms de un dispositivo se necesita un ciclo de cambio para que la liberacin se complete El maestro cambia las lneas C/BE para indicar cules

de las lneas AD se utilizarn para transferir el dato El maestro activa IRDY indicando que est listo para recibir el primer dato d- El dispositivo de lectura responde Sita el dato solicitado en las lneas AD Activa TRDY para indicar que hay un dato vlido en el bus

e- El maestro lee el dato al comienzo del cuarto ciclo de reloj y cambia las lneas de habilitacin de byte segn se necesite para la prxima lectura. f- En este ejemplo, el dispositivo de lectura necesita algn tiempo para preparar el segundo bloque de datos. Desactiva TRDY para indicar que no transmitir el prximo ciclo El maestro, en consecuencia, no lee las lneas de datos al comienzo del quinto ciclo de reloj y no cambia la seal de habilitacin de byte El nuevo bloque de datos se leer al comienzo del sexto ciclo

g- Durante el sexto ciclo de reloj, el dispositivo de lectura sita el tercer bloque de datos en el bus, pero el maestro no est preparado para leerlo

El maestro desactiva IRDY El dispositivo de lectura mantiene el dato en el bus durante un ciclo extra

h- El maestro sabe que el tercer bloque de datos es el ltimo, Desactiva FRAME para indicarle al dispositivo de lectura que ste es el ltimo dato a transferir Activa IRDY para indica que est listo para completar la transferencia

i- El maestro desactiva IRDY y el dispositivo de lectura desactiva TRDY y DEVSEL: el bus vuelve a estar libre.

Diagrama de Transferencia de Datos.