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Printed by Jouve, 75001 PARIS (FR)

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111111|11L111
(11) EP 2 276 173 A2
(12) DEMANDE DE BREVET EUROPEEN
(43) Date de publication:
19.01.2011 Bulletin 2011/03
(21) Numro de dpt: 10165936.5
(22) Date de dpt: 15.06.2010
(51) Int Cl.:
H03K 17/16
(2006.01)
H03K 17/0812
(2006.01)
(84) Etats contractants dsigns:
AL AT BE BG CH CY CZ DE DK EE ES FI FR GB
GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO
PL PT RO SE SI SK SM TR
Etats dextension dsigns:
BA ME RS
(30) Priorit: 07.07.2009 FR 0954681
(71) Demandeur: Schneider Toshiba Inverter Europe
SAS
27120 Pacy sur Eure (FR)
(72) Inventeur: Grbovic, Petar
27120 Pacy sur Eure (FR)
(74) Mandataire: Bi, Nicolas et al
Schneider Electric Industries SAS
Service Proprit Industrielle
35 rue Joseph Monier - CS 30323
92506 Rueil-Malmaison Cedex (FR)
(54) Dispositif de commande dun transistor de puissance
(57) Linvention concerne un dispositif de commande
de grille dun transistor de type JFET comportant une
grille, un drain et une source, ledit dispositif comportant :
- un circuit de gnration de tension (11) comportant une
sortie (out2) connecte la grille (G) du transistor, ledit
circuit tant destin gnrer en sortie une tension grille-
source de rfrence (V
REF
) en suivant une rampe de
tension prdtermine,
- un circuit de limitation de tension (12) destin limiter
la tension grille-source de rfrence (V
REF
) une valeur
maximale (V
GS_max
) prdtermine lorsque la tension
grille-source (V
GS
) aux bornes du transistor JFET a at-
teint ladite valeur maximale.
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Description
[0001] La prsente invention se rapporte un dispositif de commande dun transistor de puissance, plus particuli-
rement dun transistor effet de champ jonction de type JFET (Junction Field Effect Transistor). Le transistor JFET
sera par exemple ralis dans un matriau grande nergie de bande interdite tel que le carbure de silicium ou le nitrure
de gallium. Ce type de transistor peut notamment tre employ dans un onduleur modulation de largeur dimpulsion
(MLI ou PWM pour Pulse Width Modulation en anglais).
[0002] De nombreuses publications ont t rdiges au sujet de la commande de transistors, notamment de type
IGBT (Insulated Gate Bipolar Transistor).
[0003] Dans la commande dun transistor, le problme principal rsoudre est de pouvoir contrler la vitesse de
commutation du transistor. Pour cela, il faut pouvoir contrler indpendamment lune de lautre la variation du courant
en fonction du temps (di/dt) et la variation de la tension en fonction du temps (dV/dt). Lors de la mise en conduction du
transistor, le but est par exemple de rduire le di/dt et daugmenter le dV/dt. Cependant, la plupart du temps, les
commandes connues ne sont pas satisfaisantes.
[0004] La publication intitule "An IGBT Gate Driver for Feed-Forward control Turnon Losses and Reverse Recovery
Current" de Petar J. Grbovic - IEEE Transactions on Power Electronics, vol 23, N2, March 2008, page 643 dcrit un
dispositif de commande satisfaisant pour un transistor de type IGBT. Ce type de dispositif permet notamment de limiter
les pertes lors de la mise en conduction du transistor. La rsistance de grille est choisie pour raliser un compromis
entre les pertes en commutation du transistor, lamplitude du courant de conduction inverse de la diode de roue libre
associe au transistor et les interfrences lectromagntiques gnres. Cependant, ce dispositif reste inadapt la
commande dun transistor de type JFET. En effet, dans un JFET, lintervalle de tension entre la tension minimale de
mise en conduction et la tension maximale supportable par le transistor est trs rduit. De cette manire, le transistor
JFET requiert un dispositif de commande trs prcis dans lequel les performances en commutation doivent tre opti-
mises. En optimisant les performances lors de la mise en conduction du transistor, il est ainsi possible de rduire les
pertes en commutation ainsi que les interfrences lectromagntiques.
[0005] Le but de linvention est de proposer un dispositif de commande dun transistor de type JFET ayant des
performances optimises en vue de rduire les pertes en commutation et les interfrences lectromagntique lors de
la mise en conduction du transistor.
[0006] Ce but est atteint par un dispositif de commande de grille dun transistor de type JFET comportant une grille,
un drain et une source, ledit dispositif tant caractris en ce quil comporte :
- un circuit de gnration de tension comportant une sortie connecte la grille du transistor, ledit circuit tant destin
gnrer en sortie une tension grille-source de rfrence en suivant une rampe de tension prdtermine,
- un circuit de limitation de tension destin limiter la tension grille-source de rfrence une valeur maximale
prdtermine lorsque la tension grille-source aux bornes du transistor JFET a atteint ladite valeur maximale.
[0007] Selon une particularit de linvention, le circuit de limitation comporte une entre sur laquelle est applique la
tension aux bornes dun condensateur et une sortie sur laquelle est gnre la tension grille-source de rfrence.
[0008] Selon une autre particularit, le circuit de limitation comporte un transistor bipolaire et des moyens de compa-
raison entre la tension grille-source du transistor JFET et la valeur maximale prdtermine.
[0009] Selon une autre particularit, le circuit de limitation comporte une diode et en ce que la valeur maximale est
dtermine par la somme de la tension seuil de conduction du transistor bipolaire et de la tension seuil de conduction
de la diode.
[0010] Selon une autre particularit, le circuit de gnration de tension comporte une rsistance, une inductance et
un condensateur relis en srie, formant un circuit RLC connect entre la sortie dun circuit dentre et la source du
transistor JFET et une diode de clampage monte en parallle du condensateur du circuit RLC entre une entre du
circuit de limitation et la source du transistor JFET.
[0011] Selon une autre particularit, le circuit de gnration de tension comporte deux transistors bipolaires en srie
dont les deux bases sont relies entre elles et connectes la sortie du circuit de limitation.
[0012] Selon une autre particularit, le premier transistor bipolaire du circuit de gnration de tension est de type PNP
et le second transistor est de type NPN, les bornes metteur des transistors tant connectes entre elles.
[0013] Selon une autre particularit, le dispositif de commande comporte un circuit dentre destin gnrer en
sortie un signal de commande du transistor JFET.
[0014] Selon une autre particularit, le dispositif comporte une rsistance de grille connecte entre la grille du transistor
et la sortie du circuit de gnration de tension.
[0015] Selon une autre particularit, le dispositif comporte une diode et un condensateur monts en srie entre une
premire entre du circuit de limitation et la masse et une diode de stabilisation monte en parallle du condensateur.
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[0016] Linvention concerne galement un convertisseur de puissance comportant un tage onduleur comportant
plusieurs transistors de type JFET, chaque transistor JFET tant command grce un dispositif de commande tel que
dfini ci-dessus.
[0017] Linvention peut sappliquer la commande dun transistor JFET de type normalement ouvert ("normally OFF")
ou de type normalement ferm ("normally ON").
[0018] Le dispositif de commande de linvention permet de contrler indpendamment la variation de courant en
fonction du temps qui traverse le transistor et donc les interfrences lectromagntiques gnres par cette variation,
ainsi que la variation de tension entre le drain et la source du transistor, et donc les pertes en commutation.
[0019] Dautres caractristiques et avantages vont apparatre dans la description dtaille qui suit en se rfrant
un mode de ralisation donn titre dexemple et reprsent par les dessins annexs sur lesquels :
- la figure 1 reprsente le dispositif de linvention destin la commande dun transistor de type JFET,
- la figure 2 montre lvolution des diffrents paramtres intensit et tension dans le dispositif de commande reprsent
en figure 1,
- la figure 3 reprsente plus particulirement le circuit de limitation de tension utilis dans le dispositif de commande
de linvention,
- la figure 4 reprsente une variante de ralisation du dispositif de linvention,
- la figure 5 montre les courbes dvolution de la tension dalimentation et du courant dans le dispositif reprsent
en figure 4.
[0020] Le dispositif de linvention sapplique la commande dun transistor de type JFET (Junction Field Effect Tran-
sistor).
[0021] Un transistor JFET est un interrupteur lectronique de puissance connu qui comporte une grille de commande
(G) dont la fonction est dautoriser ou non le passage dun courant entre un drain (D) et une source (S). Un tel transistor
est de type normalement ferm (ou "Normally ON") si la tension V
GS
entre la grille et la source est proche de zro. Cela
signifie que le chemin drain-source est passant ou conducteur en labsence de tension de commande V
GS
. Inversement
un transistor JFET est de type normalement ouvert (ou "Normally OFF") si le chemin drain-source nest pas conducteur
en labsence de tension V
GS
entre grille et source.
[0022] Selon linvention, le transistor JFET command sera prfrentiellement fabriqu dans un matriau grande
nergie de bande interdite ("Wide Gap Band Material"), par exemple en Carbure de Silicium ou Nitrure de Gallium, afin
de prsenter une faible rsistance ltat passant (R
DSon
), donc de gnrer des pertes limites, et de supporter des
tensions importantes (suprieures 600 V).
[0023] Un transistor JFET normalement ferm ncessite lapplication dune tension V
GS
entre grille et source qui soit
ngative pour tre command louverture. Cette tension est typiquement comprise entre -5 Volts et -15 Volts.
[0024] Un transistor JFET normalement ouvert ncessite lapplication dune tension V
GS
entre grille et source qui soit
positive pour tre command la fermeture. Cette tension positive est typiquement comprise entre +1 Volt et +3 Volts.
[0025] Les transistors JFETs peuvent tre employs dans des applications de commutation allant de quelques kilohertz
quelques centaines de kilohertz, tels que des applications de type conversion de puissance tel que variation de vitesse,
alimentation dcoupage, ou alimentation sans interruption (UPS pour "Uninterruptible Power Supply").
[0026] Dans la suite de la description, le dispositif de linvention est dcrit pour la commande dun transistor JFET de
type normalement ouvert. Bien entendu, le dispositif de commande de linvention est tout fait adapt pour la commande
dun transistor JFET de type normalement ferm.
[0027] Le dispositif de commande de linvention comporte notamment un circuit dentre 10, un circuit de gnration
de tension 11, un circuit de limitation de tension 12 et une rsistance de grille R
G
.
[0028] Le circuit dentre 10 est destin gnrer un signal de commande sur la grille du transistor JFET. Il comporte
une diode D et deux interrupteurs S1, S2 en srie. La sortie du circuit dentre 10 est connecte au point situ entre les
deux interrupteurs. Le circuit dentre 10 est destin gnrer une tension dentre dalimentation V
GG
pouvant prendre
une valeur positive dsigne V
CC
, par exemple gale +5V pour commander la mise en conduction du JFET et une
valeur ngative dsigne V
EE
, allant par de -15V -20V, pour commander lextinction du transistor JFET.
[0029] Le circuit de gnration de tension 11 est connect la sortie du circuit dentre 10 et est destin gnrer
une tension grille-source de rfrence V
REF
, dsigne ci-aprs tension de rfrence V
REF
, selon une rampe de tension
prdtermine. La pente de la rampe de tension de rfrence V
REF
est approximativement constante.
[0030] Le circuit de gnration de tension 11 comporte notamment un circuit RLC passif et une diode de clampage
D
Z
. La rsistance R, linductance L et le condensateur C du circuit RLC sont connectes en srie entre la sortie du circuit
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dentre 10 et la source S du transistor JFET command. La diode de clampage D
Z
est pour sa part connecte en
parallle du condensateur C du circuit RLC. Le point de connexion situ entre linductance L et le condensateur C est
connect une premire entre (in1) du circuit de limitation de tension 12. Le circuit de gnration de tension 11
comporte par ailleurs deux transistors Q1, Q2 bipolaires en srie. Le transistor Q1 est de type NPN et a son collecteur
(C) connect la tension positive Vcc. Le transistor Q2 est de type PNP dont lmetteur (E) est connect lmetteur
(E) du transistor Q1 et le collecteur (C) est reli la tension ngative V
EE
. Les bases (B) des deux transistors Q1, Q2
sont relies entre elles, un point de connexion reli aux deux bases des transistors Q1, Q2 tant connect la sortie
(out1) du circuit de limitation de tension 12.
[0031] Le circuit de limitation de tension 12 reprsent en figure 3 comporte pour sa part des rsistances R1, R2, R3,
des diodes D1 et D2, un condensateur C3 et un transistor Q3 bipolaire de type NPN. La premire entre (in1) du circuit
de limitation de tension 12 est ainsi connecte directement la sortie (out1) du circuit de limitation via la rsistance R1.
Une seconde entre (in2) du circuit de limitation est relie la tension dalimentation positive V
CC
et connecte la
sortie (out1) du circuit de limitation via la rsistance R2. Le condensateur C3 et la rsistance R3 sont connects en srie
entre une troisime entre (in3) et une borne de commun (com) du circuit de limitation 12. La troisime entre (in3) du
circuit de limitation 12 est connecte la grille G du transistor JFET tandis que la borne de commun (com) est relie
la source S du transistor JFET. La diode D1 est connecte entre la sortie (out1) du circuit de limitation 12 et le collecteur
C du transistor Q3, tandis que lmetteur du transistor Q3 est reli au commun (com). La diode D2 est pour sa part
connecte entre la base du transistor Q3 et le point de connexion situ entre la rsistance R3 et le condensateur C3
en srie.
[0032] De cette manire, la tension V
C
aux bornes du condensateur C sapplique entre la premire entre (in1) du
circuit de limitation 12 et la borne de commun (com) qui est connecte la source S du JFET. Par ailleurs la tension
grille-source V
GS
du transistor JFET sapplique entre la troisime entre (in3) et la borne de commun (com) du circuit
de limitation 12.
[0033] La sortie (out2) du circuit de gnration de tension est connecte via la rsistance de grille R
G
la grille du
transistor JFET command. La tension de rfrence V
REF
dlivre par le circuit de gnration de tension 11 sapplique
entre la sortie out2 du circuit de gnration de tension 11 et la source S du transistor JFET.
[0034] Le principe de linvention est doptimiser la mise en conduction du transistor JFET. Afin dacclrer la mise en
conduction du transistor JFET, il est ncessaire de disposer dun courant de grille i
G
suffisamment important. Cependant,
les pertes en conduction et les interfrences lectromagntiques doivent rester limites.
[0035] La squence de mise en conduction peut se dcouper en quatre phases distinctes dtailles ci-dessous en
rfrence la figure 2 :
Phase 1
[0036] Un signal de fermeture du transistor JFET est envoy au dispositif de commande entranant la fermeture de
linterrupteur S2 et le chargement du circuit RLC via la diode D. Aprs la fermeture de linterrupteur S2, la tension V
C
aux bornes du condensateur C augmente de la valeur ngative dalimentation V
EE
vers zro. La tension de rfrence
V
REF
augmente suivant la rampe prdtermine de pente dV
REF
/dt, entranant galement avec un lger retard, selon
la mme pente, laugmentation de la tension grille-source V
GS
aux bornes du transistor JFET command. Durant cette
premire phase, la tension grille-source V
GS
est infrieure la valeur seuil V
GS_th
de mise en conduction du JFET. Par
consquent le courant de drain i
D
est nul.
Phase 2
[0037] La tension grille-source V
GS
atteint la valeur seuil V
GS_th
de mise en conduction du JFET. Le courant de drain
i
D
commence donc traverser le JFET entre le drain D et la source S. Comme la tension grille-source V
GS
continue
daugmenter, le courant de drain i
D
augmente galement selon la pente daugmentation de la tension grille-source V
GS
et les caractristiques du transistor JFET. Par consquent, la variation du courant de drain i
D
est commande par la
variation de la tension grille-source V
GS
et donc par la tension de rfrence V
REF
.
Phase 3
[0038] Le courant de drain i
D
atteint la valeur du courant de charge i
LO
et la tension drain-source V
DS
commence
diminuer. La diminution de la tension drain-source V
DS
est lie laugmentation importante du courant de grille i
G
. Cette
diminution de la tension drain-source V
DS
trouve son origine dans leffet Miller du transistor JFET. Sur le plateau de
Miller, comme le transistor est en rgion active, la tension grille-source V
GS
est constante ce qui entrane le maintien
ltat constant du courant de drain i
D
la valeur du courant de charge I
LO
. Comme la tension de rfrence V
REF
continue
daugmenter pour atteindre la tension positive V
CC
, le courant i
G
inject sur la grille G du transistor JFET augmente
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galement. En effet, la diffrence entre la tension de rfrence V
REF
et la tension grille-source V
GS
correspond la
tension V
G
aux bornes de la rsistance de grille R
G
. Ainsi plus la diffrence entre la tension de rfrence V
REF
et la
tension grille-source V
GS
est importante, plus le courant inject i
G
sur la grille G du transistor JFET est important. De
plus, si la rsistance de grille R
G
a une valeur particulirement faible, le courant de grille i
G
augmente de manire
significative. En considrant que la rsistance de grille R
G
prsente une valeur faible, par exemple de quelques Ohms,
le courant de grille i
G
peut donc tre fort et plus le courant de grille i
G
est fort, plus la dcroissance de la tension drain-
source V
DS
est rapide. Ainsi la drive en tension est limite et les pertes en commutation lors de la mise en conduction
du transistor JFET sont rduites.
Phase 4
[0039] Une fois que la tension drain-source V
DS
approche zro, la tension grille-source V
GS
poursuit son augmentation
en suivant la progression de la tension de rfrence V
REF
. Cependant, lorsque la tension grille-source V
GS
atteint la
valeur maximale V
GS_max
, la tension grille-source V
GS
doit tre limite afin de ne pas dtriorer le composant. Pour cela
la tension de rfrence V
REF
est rduite la valeur maximale V
GS_max
de manire plafonner la tension grille-source
la valeur maximale V
GS_max
.
[0040] Lnergie dissipe lors de la mise en conduction du transistor sexprime par la relation suivante :
[0041] A partir de cette formule, on constate que les pertes en commutation dpendent de la variation de la tension
grille-source V
GS
au cours du temps et de lamplitude du courant de grille i
G
.
[0042] Lors de la phase de fonctionnement n4, la tension de rfrence V
REF
est limite la valeur maximale V
GS_max
grce au circuit de limitation 12 reprsente en figure 3. Lorsque la tension grille-source V
GS
qui sapplique entre la
troisime entre (in3) et la borne de commun (com) du circuit de limitation est infrieure la somme de la tension seuil
V
BE
de conduction du transistor Q3 et de la tension seuil V
D2
de conduction de la diode D2 du circuit de limitation 12,
le transistor Q3 est alors bloqu et la tension V
C
aux bornes du condensateur C est transfr directement la sortie
(out1) du circuit de limitation 12. Lorsque la tension grille-source V
GS
devient suprieure la somme des tensions seuil
de conduction du transistor Q3 et de la diode D2, le transistor Q3 commence conduire ce qui a pour effet de limiter
la tension applique sur la sortie (out1) du circuit de limitation 12. Comme la tension applique sur la sortie (out1) est
la tension de rfrence V
REF
, la tension grille-source V
GS
sera automatiquement limite. Comme V
GS_max
V
BE
+ V
D2
et en considrant que la tension seuil V
BE
de conduction du transistor Q3 est de 0,7V et que la tension seuil V
D2
de
conduction de la diode D2 est de 0,7V, la tension grille-source maximale V
GS_max
vaut 1,4V. Dans le circuit de limitation
12 reprsent en figure 3, la rsistance R3 et le condensateur C3 forment un filtre passe-bas qui est employ pour filtrer
le bruit haute frquence sur la tension grille-source V
GS
et permettent de limiter linstabilit de la rgulation sur la
tension grille-source maximale V
GS_max
. La rsistance R2 est employe comme une rsistance de polarisation du
transistor Q3 une fois que la commutation du transistor JFET est termine.
[0043] La figure 4 montre une variante de ralisation au dispositif de la figure 1. Comme mentionn prcdemment,
la tension grille-source V
GS
doit tre lgrement positive pour commander la mise en conduction du transistor JFET.
Pour cela, il est ncessaire de disposer dune tension dalimentation positive dsigne ci-dessus V
CC
. La variante de
la figure 4 consiste supprimer la partie positive de la tension dalimentation et gnrer cette tension dalimentation
positive directement dans le dispositif de commande ce qui permet de rduire la complexit du systme dalimentation
du dispositif de commande. Pour cela le dispositif de commande comporte une diode D
B
, appel diode de renforcement
("boost diode"), un condensateur C
B
, appel condensateur de renforcement ("boost capacitor") et une diode D
S
. La
diode D
B
et le condensateur C
B
sont monts en srie entre la premire entre in1 du circuit de limitation 12 et la masse.
La diode D
S
est monte en parallle du condensateur C
B
.
[0044] En rfrence la figure 5, linstant to, un signal de fermeture du transistor JFET est envoy au dispositif de
commande entranant la fermeture de linterrupteur S2 et lapparition de la tension de commande de grille V
GG.
Le
condensateur C se charge de sorte que sa tension V
C
augmente de la tension dalimentation ngative V
EE
vers la
tension dalimentation positive V
CC
en passant par zro. A linstant t1, la tension aux bornes du condensateur C atteint
la valeur V
CC
et la diode D
B
commence conduire le courant. Lnergie alors emmagasine dans linductance L, fonctiou
du courant maximal I
M
, peut alors tre libre dans le condensateur C
B
. La quantit dnergie libre dans le condensateur
C
B
est toujours identique quel que soit linstant o le transistor JFET est mis en conduction. Cette nergie permet donc
de couvrir la partie positive de lalimentation du dispositif de commande et donc de maintenir une tension V
CC
. La tension
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maximale est stabilise grce la diode Zener D
S
. A linstant t2, le courant traversant linductance devient nul et reste
zro car la diode D est bloquante. Le condensateur C reste charg la tension positive V
CC
.
Revendications
1. Dispositif de commande de grille dun transistor de type JFET comportant une grille, un drain et une source, ledit
dispositif tant caractris en ce quil comporte :
- un circuit de gnration de tension (11) comportant une sortie (out2) connecte la grille (G) du transistor,
ledit circuit tant destin gnrer en sortie une tension grille-source de rfrence (V
REF
) en suivant une rampe
de tension prdtermine,
- un circuit de limitation de tension (12) destin limiter la tension grille-source de rfrence (V
REF
) une valeur
maximale (V
GS_max
) prdtermine lorsque la tension grille-source (V
GS
) aux bornes du transistor JFET a atteint
ladite valeur maximale.
2. Dispositif selon la revendication 1, caractris en ce que le circuit de limitation comporte une entre (in1) sur
laquelle est applique la tension aux bornes dun condensateur (C) et une sortie destine gnrer la tension grille-
source de rfrence (V
REF
).
3. Dispositif selon la revendication 1 ou 2, caractris en ce que le circuit de limitation (12) comporte un transistor
bipolaire (Q3) et des moyens de comparaison entre la tension grille-source (V
GS
) du transistor JFET et la valeur
maximale (V
GS_max
) prdtermine.
4. Dispositif selon la revendication 3, caractris en ce que le circuit de limitation (12) comporte une diode (D2) et
en ce que la valeur maximale est dtermine par la somme de la tension seuil (V
BE
) de conduction du transistor
bipolaire (Q3) et de la tension seuil (V
D2
) de conduction de la diode (D2).
5. Dispositif selon lune des revendications 1 4, caractris en ce que le circuit de gnration de tension (11)
comporte une rsistance (R), une inductance (L) et un condensateur (C) relis en srie, formant un circuit RLC
connect entre la sortie dun circuit dentre (10) et la source du transistor JFET et une diode de clampage (D
Z
)
monte en parallle du condensateur (C) du circuit RLC entre une entre (in1) du circuit de limitation (12) et la
source du transistor JFET.
6. Dispositif selon la revendication 5, caractris en ce que le circuit de gnration de tension (11) comporte deux
transistors bipolaires (Q1, Q2) en srie dont les deux bases sont relies entre elles et connectes la sortie (out1)
du circuit de limitation (12).
7. Dispositif selon la revendication 6, caractris en ce que le premier transistor bipolaire (Q1) est de type PNP et
le second transistor (Q2) est de type NPN, les bornes metteur des transistors tant connectes entre elles.
8. Dispositif selon la revendication 1, caractris en ce quil comporte un circuit dentre (10) destin gnrer en
sortie un signal de commande du transistor JFET.
9. Dispositif selon lune des revendications 1 8, caractris en ce quil comporte une rsistance de grille (R
G
)
connecte entre la grille (G) du transistor et la sortie (out2) du circuit de gnration de tension (11).
10. Dispositif selon la revendication 1, caractris en ce quil comporte une diode (D
B
) et un condensateur (C
B
) monts
en srie entre une premire entre (in1) du circuit de limitation (12) et la masse et une diode de stabilisation monte
en parallle du condensateur (C
B
).
11. Convertisseur de puissance comprenant un tage onduleur comportant plusieurs transistors de type JFET, carac-
tris en ce que chaque transistor JFET est command grce un dispositif de commande tel que dfini dans
lune des revendications prcdentes.
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RFRENCES CITES DANS LA DESCRIPTION
Cette liste de rfrences cites par le demandeur vise uniquement aider le lecteur et ne fait pas partie du document
de brevet europen. Mme si le plus grand soin a t accord sa conception, des erreurs ou des omissions ne
peuvent tre exclues et lOEB dcline toute responsabilit cet gard.
Littrature non-brevet cite dans la description
Petar J. Grbovic. An IGBT Gate Driver for Feed-For-
ward control Turnon Losses and Reverse Recovery
Current. IEEE Transactions on Power Electronics,
Mars 2008, vol. 23 (2), 643 [0004]