Problemas de Electrnica Digital

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Problemas adicionales
P1. Supngase ideal el interruptor de la figura 1. En t = 0, el interruptor se encuentra abierto y C cargado; en t = t1, se cierra el interruptor y posteriormente en t = t2, una vez que se ha descargado C, se abre de nuevo el interruptor. Dibuje las tensiones Vc y Vo y determine bajo qu condiciones los tiempos, desde que se acta sobre el interruptor hasta que el inversor conmuta, son del mismo orden de magnitud. Si el interruptor tiene rebotes y la duracin de stos es inferior a 1 ms, elija un valor de R y C para que dichos rebotes no afecten a la salida del inversor. Tenga en cuenta la restriccin obtenida en el apartado anterior. DATOS: VT = 1,5 V, VT+ = 3,0 V, VDD = 4,5 V. Supuesto que el interruptor se conecta directamente a una entrada digital, describa en VHDL el circuito digital que elimine los rebotes en el mismo.
+VDD 4.7K R Vo C 74HC14

Figura 1.

P2. Implemente un contador sncrono mdulo 100 que cuente en BCD. Se dispone de contadores binarios de 4 bits sncronos 74HC163 y de puertas lgicas NAND de 2 entradas. Dibuje el esquema completo del circuito diseado, realizando las conexiones necesarias entre los circuitos integrados. Razone el funcionamiento del circuito.
CLR

74HC163

LOAD A

CLK CLR LD ENP ENT A B C D

QA QB QC QD RCO

Entradas B de datos

C D

CLK ENP ENT QA QB

Salidas

Figura 2.a

QC QD RCO
12 Clear Load 13 14 15 0 Cuenta 1 2 Inhibicin

Figura 2.b. Cronograma de un 74HC163.

P3. El estado (ON/OFF) de 5 LED (L1, L2. L3, L4, L5) se gobierna mediante un circuito digital sncrono. El ctodo de los LED est conectado a tierra. El circuito de control tiene dos entradas: una de reloj CLK y otra de borrado asncrono RST. Si RST = H, los LED permanecen en OFF. Si RST = L, los LED recorren los estados que a continuacin se enumeran, avanzando de un estado a otro en cada flanco de reloj: - Todos los LED apagados, - L1 ON, el resto OFF,

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L1 y L2 ON, el resto OFF, En cada estado se enciende un LED ms que en el anterior, hasta que todos los LED lucen y completado el ciclo, se reinicia la secuencia. Describa en VHDL de la forma ms completa posible, el circuito de control del estado de los LED. El circuito digital constar de un contador ascendente mdulo 6 y las salidas Li se decodificarn a partir del estado del contador. Modifique el circuito para que cuando todos los LEDs lucen, el estado siguiente sea que se apague L5 y as sucesivamente hasta que se vuelvan a apagar todos los LEDs. Repitindose este ciclo de encendido-apagado.

P4. Describa en VHDL una implementacin secuencial del problema 2.6 de conteo de votos. La seal RDY permanece activa durante un ciclo de reloj. Los votos a contabilizar permanecen estables en la entrada DIN mientras la seal RDY permanece activa.

RDY DIN(9:1)

RDY DIN(9:1) SSEG 7

RST CLK

RST CLK PLD

CC

P5. La figura 5.1 muestra el esquema general de un sistema que controla la potencia del fuego de una cocina elctrica. El sistema dispone de 10 niveles de potencia, que varan desde apagado (consigna 0) hasta mxima potencia (consigna 9). El nivel de potencia (consigna) se representa en el visualizador de 7 segmentos. Las entradas UP y DOWN seleccionan el nivel de potencia. Son entradas sncronas que se activan durante un ciclo de reloj. El control es de tipo PWM (Pulse Width Modulation). En este tipo de control, la graduacin de potencia se consigue manteniendo el sistema alimentado (PWM a nivel alto) durante un porcentaje mayor o menor de tiempo en funcin de la consigna, tal y como se muestra en la figura 5.2. La seal RST acta de forma asncrona. Describa en VHDL el circuito digital sncrono a implementar en el PLD para que el sistema de la figura 5.1 funcione correctamente. Realice una descripcin a nivel RTL. Explique la descripcin realizada.
UP DOWN UP DOWN SSEG 7

CC

CLK RST

CLK RST PWM PLD

Sistema de potencia 220V AC

RL

Figura 5.1. Esquema general del sistema.

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CLK Tiempo PWM para consigna 0 PWM para consigna 1 PWM para consigna 2 ... PWM para consigna 8 PWM para consigna 9 8 0 1 2 3 4 5 6 7 8 0 1

Figura 5.2. Seal PWM para diferentes consignas de potencia.

P6. La figura 6.1 muestra el cronograma de funcionamiento de un conversor A/D de 8 bits con salida serie DOUT. La conversin comienza cuando la entrada de ste CNVST pasa a nivel alto, momento en el cual la salida EOC pasa a nivel bajo. Transcurrido un tiempo tconv desde que la seal CNVST pasa de nuevo a valor bajo se activa la salida EOC indicando que la conversin ha finalizado. La entrada de control SCLK permite leer el dato una vez convertido, obteniendo en cada flanco descendente de dicha seal un nuevo bit por la salida serie del conversor DOUT. Una vez que se ha obtenido el ltimo bit, la seal SCLK debe permanecer a nivel bajo. El control del conversor se realizar mediante un PLD. La figura 6.2 muestra la interconexin entre el PLD y el conversor A/D. Describa en VHDL el circuito digital sncrono a implementar en el PLD para que el conjunto funcione correctamente. El circuito tendr las siguientes caractersticas: La seal de puesta a cero RST es asncrona y activa en alto. La seal de START marca el comienzo del proceso de conversin. Es sncrona y dura un ciclo de reloj. El resultado de la conversin se mostrar en paralelo en la salida DATO y se activar la salida DV para indicar que el dato es vlido. El periodo de la seal de reloj del PLD es mayor que la anchura de pulso mnima de las entradas CNVST y SCLK del conversor.
CNVST

SCLK

tconv
EOC

DOUT

D7 D6 MSB

D5

D4

D3

D2

D1

D0 LSB

Figura 6.1. Cronograma de control del conversor.

PLD CLK RST START CNVST SK SI EOC 8 DATO DV A/D CNVST SCLK DOUT EOC

VIN

Entrada Analgica

Figura 6.2. Esquema de conexiones.

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P7. Describa en VHDL de la forma ms completa posible (y explicando la descripcin realizada) el circuito transmisor serie de datos de 8 bits de la figura. El circuito tiene las siguientes caractersticas: Es sncrono y la seal de puesta a cero RST es asncrona y activa en alto. Cuando se activa (valor alto) la seal de entrada ENVIA, la palabra de 8 bits presente en la entrada DATO se enva va serie por la salida TxD empaquetada con un bit de comienzo (nivel bajo), un bit de paridad P y un bit de paro (nivel alto), tal y como se muestra en el cronograma. Cada bit se transfiere de forma sncrona con CLK y se mantiene en la lnea de salida TxD un ciclo de reloj. El circuito funciona con PARIDAD PAR, es decir, la palabra binaria enviada (D0..D7) completada con su bit de paridad P posee un nmero par de unos. La salida RDY se pone en bajo mientras se realiza la comunicacin. La seal ENVIA permanece activa durante un ciclo de reloj. La palabra a enviar permanece estable en la entrada DATO mientras la seal ENVIA permanece activa.

ENVIA
8

DATO RST CLK

TxD RDY

CLK TxD
D0 D1 D2 D3 D4 D5 D6 D7 P

Start Bit

Stop Bit