Dispositivos de lgica programable

SISTEMAS ELECTRNICOS DIGITALES 2o Curso Ingeniera Tcnica Industrial Especialidad en Electrnica Industrial

Dr. Jos Luis Rossell

ndice

Conceptos generales Dispositivos programables Tipos de dispositivos programables

PROMs FPLAs PALs FPGAs

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Jose Luis Rossell. Grupo de Tecnologa Electrnica, Universitat Illes Balears

Idioma Programa de alto nivel (Algoritmo) Maquinas secuenciales Puertas lgicas

Especificacin Comportamiento
Transferencia entre registros (RTL)

FLUJO DE DISEO
SNTESIS LGICA AUTOMTICA

Lgica IMPLEMENTACIN LGICA Circuitos Dispositivo programable Layout

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Transistores

Rectngulos

PLDs

Conceptos generales

Cada circuito integrado contiene un determinado nmero de elementos lgicos Para cada tipo de aplicacin el esquema de interconexiones es fija Posibles implementaciones de una aplicacin

En un circuito especfico (ASIC) En un circuito de propsito general (programable)

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Fundamento
Cualquier funcin lgica puede expresarse como suma de productos
F=m1+m2+m3+ =xyz+ zyz+xyz

La funcin se realiza en dos niveles

1er nivel 2o nivel Producto Suma

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Esquema de conexiones

Conexin entre lneas mediante un dispositivo programable

A s B

A s=0 B A s=1 B
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Este elemento conector puede ser un fusible (si la programacin de cada interconexin es permanente) o un transistor MOS de doble puerta si queremos que adems de programable sea reconfigurable

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Modelo de estructura AND

1 Pull - up s ~ 1 x1 s x2 xn-1 xn

x1 x2 x3 xn-1 xn

x1

x2

x3

xn-1

xn

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Modelo de estructura OR
Pull - down ~ 0 0 s x1 s x2 xn-1 xn

x1 x2 x3 xn-1 xn

x1

x2

x3

xn-1

xn

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Matriz programamable AND-OR Permite realizar cuatro funciones logicas de n entradas.

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Ejemplo de programacin
Ejemplo sencillo: Full adder s=xyz+xyz +xyz+xyz c=xyz+xyz +xyz+xyz
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Dispositivos programables

Tecnologa basada en fusibles

Programable una sola vez No-Voltil Reconfigurable Voltil Reconfigurable No-Voltil 11

Tecnologa basada en SRAM

Tecnologa EPROM y EEPROM

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Tecnologa basada en fusibles

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Tecnologa EPROM y EEPROM

Transistor MOS
xido de puerta Fuente n+ Substrato tipo P Puerta Drenador n+ xido de campo (SiO 2) p+ stopper

Transistor n-MOS

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Tecnologa CMOS

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Concepto de Tensin umbral (VTH)

Puerta VGS Fuente Lineas de Campo Elctrico VDS Drenador

n+

n+

Substrat tipus p p-

Zona de vaciamiento (ausencia de agujeros)

Canal de conduccin (electrones acumulados)

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Curvas caractersticas del transistor n-MOS

VDS = VGS-VT VGS = 5V 2 ID (mA) Lineal Saturacin VGS = 4V VGS = 3V VGS = 2V VGS = 1V 4.0 5.0 0.020 ID 0.010 Corriente sub-umbral 0.0

0.0

1.0

2.0 3.0 VDS (V)

1.0 2.0 VT VGS (V)

3.0

(a) I D en funcin de V DS

(b) ID en funcin de VGS (para VDS = 5V) .

Transistor n-MOS W = 100m, L = 20m

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Transistor MOS de doble puerta

Puerta otante Fuente Puerta Drenador G D

n+ Substrato

n+

Smbolo

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Programacin del transistor de doble puerta

20 V 0V 5V 5 V 10 V S 20 V S 0V S 5V

Programacin por avalancha

Los electrones quedan atrapados en la puerta otante

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El valor efectivo de la tensin umbral aumenta debido al apantallamiento de los electrones atrapados en la puerta flotante

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Desplazamiento de VTH
0.020 ID 0.010 0.0 V

5
GS

10 (V)

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Flash EEPROM
Puerta de control Puerta flotante xido de tunneling n+ Drenador Borrado n+ Fuente Programacin Substrato P

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Cross-sections of NVM cells

Flash

Courtesy Intel
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EPROM
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Puertas distribuidas (esquema fsico)

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Tipos de dispositivos programables

PROM: Matriz OR programable y AND no programable FPLA: Matriz AND y OR programables PAL: Matriz AND programable y OR no programable
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PROM
Matriz OR programable y AND no programable

Ms rpidas si se comparan con otros tipos de lgica Ideales si hemos de implementar funciones que usan todos los mintrminos
Codificadores, Look-up tables

Para n entradas tenemos 2n puertas AND

Bastante extensas para n grande

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PROMs

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Esquema bsico de una PROM

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Problema 1:

Implementar en las siguientes funciones:

f1=AB+BC f2=(A+B+C)(A+B) f3=A+BC

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Problema 2:

Implementar un conversor de binario a cdigo gray

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FPLA
Matriz OR y AND programables

Ms pequeas y flexibles que las PROM Cualquier trmino producto puede ser programado (no slo mintrminos) Ms lentas al tener una etapa ms para ser programada
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Problema: Voto mayoritario

Programa la PLA de forma que proporcione el sentido del voto mayoritario de un total de cinco electores (cada voto consiste en un s o un no).

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Polaridad de salida programable

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Extensin de la PLAs

Circuitos basados en la estructura ANDOR modificada de forma que:

Permiten terminales bidireccionales Permiten la utilitzacin de variables intermedias

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Pines bidireccionales y lneas de realimentacin

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Ejemplo: Funcin paridad de 9 bits

F = x0 x1 x2 x3 x4 x5 x6 x7 x8 Implementacin a 2 niveles : 256 mintrminos Implementacin multinivel y0 = x0 x1 x2 y1 = x3 x4 x5 y2 = x6 x7 x8 F = y0 y1 y2

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x0 x1 x2 x3 x4 x5 x6 x7

F y2 y1 y0
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x8

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PAL
Matriz AND programable y OR no programable

Compromiso entre las FPLA y PROMs (ms rpidas que las FPLA y no tan grandes como las PROMs) Los trminos productos comunes a varias funciones tienen que ser implementados por duplicado
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PAL comercial: PAL16L8

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Problema: Programacin de un comparador de 4 bits

Programar una PAL16L8 de forma que compare dos nmeros de cuatro bits. El sistema ha de producir tres salidas (X,Y,Z), donde X=1 slo cuando A=B, Y=1 slo cuando A>B y Z=1 slo cuando A<B. Solucin: X=E3 E2E1E0 Y=a3b3+E3a2b2+E3E2a1b1+E3E2 E1a0 b0 Z= a3b3+E3a2b2+E3E2a1b1+E3E2E1a0 b0 Donde Ei evalua si los bits ai y bi son iguales o no. Ei= aibi+ aibi

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Implementacin del comparador E E E E

a3
3 2 1 0

b3 a2 b2 a1 b1 a0 b0

(sin usar) E3 E2 E1 E0 X(A=B) Y(A>B) Z(A<B)

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PAL16R8. Salida con resgistros

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PLDs Complejas

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Estructura de las macro celdas

Introduccin de mdulos secuenciales en las macro-celdas

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Diagrama de bloc

Macrocell

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Programacin registro universal de 8 bits en EP224

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Esquema por macro-celda

.

Load SL P3 Q2

SR Q4

Mem S1 Q3

S0

out Q3

S0 S1

} }

P0 - P7

Q0 - Q7

0 1 x x x x x x

x x 0 1 x x x x

x x x x 0 1 x x

x x x x x x 0 1

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

Q3
D Q
C

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Programacin salida Q3
S0 S1

P0 - P7

}
Q0 - Q7 S0S1P3 S0S1Q2 S0S1Q4 S0S1Q3
D Q
C

Q3

P3

Q2 Q4

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Arquitectura Classic de Altera

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Configuraciones
Modo 0: Registro controlado por el reloj global. La salida se controla por la lgica del trmino producto

Modo 1: La salida se encuentra permanentemente habilitada. El reloj se controla por la lgica del trmino producto

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Integrados Classic de Altera

EP610 EPLD 300 puertas equiv. 2 Clks indep 16 macro-celdas tpd = 10ns freq = 100 MHz

EP910 EPLD 450 puertas equiv. 2 Clks indep 24 macro-celdas tpd = 12ns freq = 76.9 MHz

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EP1810 EPLD 900 puertas equiv. 4 Clks indep 48 macro-celdas tpd = 20ns freq = 50 MHz

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Evolucin de las PLAs: Las FPGAs

Contenido de las FPGAs:

Matriz de celdas regularmente dispuestas sobre silicio cuya funcionalidad es progamable (las llamamos CLB) Coleccin de celdas programables de entrada-salida dispuestas perimetralmente y que deonomnamos IOB Coleccin de bloques de interconexin que, bajo programacin permiten conectar CLBs e IOBs entre s

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(CLBs)

(IOBs) 53

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Lneas de interconexin IOBs

CLBs
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Logica Programable

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Tipos de tecnologa usada

Tecnologa SRAM PLICE (Fusibles) EPROM EEPROM Voltil S No No No Re-Prog S No S S

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FPGAs comerciales

Altera (MAX, FLEX, ACEX, Cyclone, APEX,.) Xilinx (XC2000, XC8100, ) Actel (ACT 1-4, 3200DX, 1200XL,) Cross Point (CP20) Concurrent Logic (CLi6000) Quick Logic (pASIC) Intel (iFX780) AMD (MACH1,2,3,4,5) ATMEL (ATV) Pilkingston (Serie TS) Zycad Gatefield (Serie GF)
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Ejemplo de FPGA comercial, Famlia MAX5000 (Multiple Array Matrix )de Altera

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Arquitectura del los bloques bsicos (LAB)

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Estructura de macro-cel.la

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Componentes de expansin y control I/O

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Logica Programable

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Logica Programable

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PCBs genricas de desarrollo

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