Codificadores Un codificador tiene 2n o menos lneas de entrada y n lneas de salida.

Por ejemplo, en una de las entradas se puede ingresar un dgito decimal u octal y generarse un cdigo de salida en BCD o binario. La funcin de los codificadores es inversa a la de los decodificadores. Los codificadores se utilizan tambin para codificar smbolos diferentes y caracteres alfabticos. Codificador Binario El codificador binario tiene 2n entradas y n salidas. Slo, una sola de las entradas puede estar activada. La salida suministra el valor binario correspondiente a la entrada activada. Este tipo de decodificador opera en forma contraria a los decodificadores de 2 a 4, 3 a 8, estudiados antes. Codificador de 8 a 3. El codificador 8 a 3 tiene 8 entradas (I0 a I7), una para cada uno de los ocho dgitos y 3 salidas que conforman el nmero binario equivalente (A0 a A2). La figura 3.5.1. muestra en el diagrama de bloques del decodificador.

Figura 3.5.1. Codificador de 8 a 3 La tabla de verdad se muestra en la tabla 3.5.1. Entradas Salidas I0 I1 I2 I3 I4 I5 I6 I7 A 2 A 1 A 0 100000000 0 0 010000000 0 1 001000000 1 0 000100000 1 1 000010001 0 0 000001001 0 1 000000101 1 0 000000011 1 1 Tabla 3.5.1. Tabla de verdad de codificador de 8 a 3.

En la tabla de verdad, A0 tiene un 1 lgico para la columnas de entrada con subndice impar. La salida A1 es 1 en la columnas I2, I3, I6 e I7 y la salida A2 es 1 en la columnas I4, I5, I6 e I7. Las expresiones lgicas son las siguientes: A0 = I1 + I3 + I5 + I7 A1 = I2 + I3 + I6 + I7 A2 = I4 + I5 + I6 + I7 Por ejemplo, s est activada la entrada 3, la salida es 011. El circuito se construye con compuertas OR y se muestra en la figura 3.5.2.

Figura 3.5.2. Circuito lgico del decodificador 8 a 3. Codificador sin prioridad Los circuitos codificadores pueden ser diseados con prioridad o sin ella. En los codificadores sin prioridad con entradas activas altas, la activacin de ms de una entrada simultneamente con valor 1, genera un cdigo errneo en la salida, de acuerdo al nmero de entradas excitadas con el respectivo valor. La solucin de este conveniente se logra empleando codificadores de prioridad. Codificador de prioridad Los codificadores de prioridad seleccionan la entrada de mayor prioridad cuando se presentan varias entradas activas simultneamente. En la tabla 3.5.2. se muestra la lgica de entrada y de salida de un decodificador. Entradas Salidas I0 I1 I2 I3 I4 I5 I6 I7 A 2 A 1 A 0 XXXXXXX0 0 0 0 XXXXXX0 1 0 0 1 XXXXX0 1 1 0 1 0 XXXX0 1 1 1 0 1 1 XXX0 1 1 1 1 1 0 0 XX0 1 1 1 1 1 1 0 1 X0 1 1 1 1 1 1 1 1 0

011111111 1 1 Tabla 3.5.2. Tabla de verdad del Codificador de Prioridad. El decodificador se encuentra comercialmente tal como se encuentra dispuesto en la figura 3.5.3. La diferencia radica en unas entradas de habilitacin adicionales que activan las entradas las salidas a unos valores predefinidos.

Figura 3.5.3. Diagrama de Bloques del codificador de Prioridad. Codificador Decimal - BCD El codificador decimal a BCD posee diez entradas, correspondientes cada una a un dgito decimal y cuatro salidas en cdigo BCD (8421). El diagrama de bloques de la figura 3.5.4 muestra la disposicin de entradas y salidas del decodificador.

Figura 3.5.4. Diagrama de Bloques del codificador Decimal a BCD. En la tabla 3.5.3. se encuentra el cdigo BCD correspondiente a cada dgito decimal. Dgito Decimal 0 1 2 3 BCD A3 A2 A1 A0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1

4 5 6 7 8 9

0 0 0 0 1 1

1 1 1 1 0 0

0 0 1 1 0 0

0 1 0 1 0 1

Tabla 3.5.3. Cdigo Decimal BCD. El bit A3 es el ms significativo del cdigo BCD y es 1 para los decimales 8 9. La expresin para este bit en funcin de los dgitos decimales se escribe: A3 = 8+9 Por tanto las funciones siguientes corresponden a: A2 = 4+5+6+7 A1 = 2+3+6+7 A0 = 1+3+5+7+9. Ahora configurando el anlisis en un circuito combinacional, se obtiene el siguiente circuito sin necesidad de una entrada para el bit 0.

Figura 3.5.5. Circuito lgico del codificador BCD a Decimal Aplicaciones Los codificadores encuentran mayor aplicacin en los dispositivos de entrada y salida. La seal de entrada es introducida de una forma comprensible para el usuario y la "traduccin" la realiza el codificador a un cdigo comprensible para el equipo. En un teclado, cuando se pulsa la tecla correspondiente a un dgito, esta entrada se codifica en cdigo BCD. La siguiente animacin muestra la aplicacin anterior por medio de una interactividad con los pulsadores.

Animacin Teclado

Multiplexores y Demultiplexores Multiplexar es transmitir datos de una de n fuentes a la salida del circuito combinacional. El demultiplexor desempea la funcin contraria. Multiplexores (MUX) Un multiplexor es un circuito combinacional que selecciona una de n lneas de entrada y transmite su informacin binaria a la salida. La seleccin de la entrada es controlada por un conjunto de lneas de seleccin. La relacin de lneas de entrada y lneas de seleccin est dada por la expresin 2n, donde n corresponde al nmero de lneas de seleccin y 2n al nmero de lneas de entrada. Multiplexor de 2 entradas El multiplexor se caracteriza por tener dos lneas de entrada, una lnea de seleccin y una de salida. El smbolo lgico de un multiplexor de dos entradas se muestra en la Interactividad 03.06.01.

Interactividad 03.06.01. Multiplexor de 2 entradas En el multiplexor, las entradas son I0 e I1 y la seleccin viene dada por el valor de la entrada S. El valor de la salida Y depende de los valores lgicos ingresados en los cuadros de texto para las variables I0, I1 y S. Por ejemplo, s I0=0, I1=1 y S=0, entonces Y=I0=0. La tabla de verdad se muestra en la tabla 3.6.1. SY 0 I0 1 I1 Tabla 3.6.1. Tabla de verdad de un multiplexor de dos entradas

El circuito lgico se muestra en la figura 3.6.1.

Figura 3.6.1. Multiplexor 2 a 1 Multiplexor de 4 entradas El multiplexor de 4 entradas es un multiplexor de 4 lneas a 1. La figura 3.6.2. muestra el diagrama de bloques del multiplexor. Las entradas son I0, I1, I2 e I3 y la seleccin viene dada por las entradas S0 y S1. El valor de la salida Y depende de los valores lgicos presentes en las entradas de datos y la seleccin.

Figura 3.6.2. Multiplexor 4 a 1 La tabla de verdad se muestra en la tabla 3.6.2. Por ejemplo, s I0=1, I1=1, I2=0, I3=1 y S1=1, S0=0 entonces Y=I2=0. Entrada de Seleccin de datos Entrada Seleccionada S1 S0 Y 0 0 I0 0 1 I1 1 0 I2 1 1 I3 Tabla 3.6.2. Tabla de verdad de un multiplexor de cuatro entradas. El problema consiste en definir un conjunto de expresiones para construir el circuito lgico. La ecuacin en cada fila, se obtiene a partir del dato de entrada y la entrada de seleccin de datos:

La salida es Y= I0, s S1=0 y S0=0. Entonces Y = I0S1S0. La salida es Y= I1, s S1=0 y S0=1. Entonces Y = I1S1S0. La salida es Y= I2, s S1=1 y S0=0. Entonces Y = I2S1S0. La salida es Y= I3, s S1=1 y S0=1. Entonces Y = I3S1S0. Sumando lgicamente las ecuaciones anteriores: Y = I0S1S0 + I1S1S0 + I2S1S0 + I3S1S0 En consecuencia, el circuito asociado se implementa en la figura 3.6.3.

Figura 3.6.3. Circuito Lgico de un multiplexor 4 a 1 Demultiplexores (Distribuidores de datos) Un demultiplexor es un circuito combinacional que recibe informacin en una sola lnea y la transmite a una de 2n lneas posibles de salida. La seleccin de una lnea de salida especifica se controla por medio de los valores de los bits de n lneas de seleccin. La operacin es contraria al multiplexor. La figura 3.6.4. muestra el diagrama de bloques del demultiplexor.

Figura 3.6.4. Diagrama de Bloques del Demultiplexor.

La figura 3.6.5. muestra un demultiplexor de 1 a 4 lneas. Las lneas de seleccin de datos activan una compuerta cada vez y los datos de la entrada pueden pasar por la compuerta hasta la salida de datos determinada. La entrada de datos se encuentra en comn a todas las AND.

Figura 3.6.5. Circuito Lgico de un Demultiplexor de 1 a 4 lneas. El decodificador de la figura 3.6.6. funciona como un demultiplexor si la lnea E se toma como lnea de entrada de datos y las lneas I0 e I1 como lneas de seleccin. Observe que la variable de entrada E tiene un camino a todas las salidas, pero la informacin de entrada se dirige solamente a una de las lneas de salida de acuerdo al valor binario de las dos lneas de seleccin I0 e I1. Por ejemplo si la seleccin de las lneas I0I1 = 10 la salida Y2 tendr el mismo valor que la entrada E, mientras que las otras salidas se mantienen en nivel bajo.

Figura 3.6.6. Circuito Lgico de un Decodificador/Demultiplexor. En consecuencia, como las operaciones decodificador y demultiplexor se obtienen del mismo circuito, un decodificador con una entrada de activacin se denomina decodificador/demultiplexor; siendo la entrada de activacin la que hace al circuito un demultiplexor. La tabla de verdad se muestra en la tabla 3.6.3. E I0 I1 Y0 Y1 Y2 Y3 1 XX1 1 1 1 0000 1 1 1 0011 0 1 1 0101 1 0 1 0111 1 1 0 Tabla 3.6.3. Tabla de verdad de un decodificador/demultiplexor

Cerrojos y Flip-Flops En los captulos anteriores se realiz el anlisis y sntesis de los sistemas lgicos combinacionales, en los cuales no se tuvo en cuenta la variable tiempo. En los sistemas secuenciales la variable tiempo juega un papel importante debido a que el estado de las salidas depende del estado actual de las variables de sistema. Adicionalmente los sistemas secuenciales tienen la caracterstica de almacenar o retener informacin, lo cual los convierte en sistemas muy verstiles en electrnica digital. En este captulo se tratarn conceptos fundamentales sobre la composicin y funcionamiento de los dispositivos bsicos empleados en lgica secuencial y algunas aplicaciones particulares.

Definicin de Lgica Secuencial En la lgica secuencial a diferencia de la lgica combinatoria se hace uso de un elemento bsico llamado flip-flop. El flip-flop es un elemento de memoria que almacena un bit de informacin. Algunos textos usan este nombre para referirse a los cerrojos, pero en la mayora de las publicaciones se hace la diferencia entre flip-flop y latch. Este ltimo trmino es el que traducimos como cerrojo. Los circuitos lgicos secuenciales se dividen bsicamente en dos grupos: Los circuitos asincrnicos y los circuitos sincrnicos. Los primeros pueden cambiar los estados de sus salidas como resultado del cambio de los estados de las entradas, mientras que los circuitos sincrnicos pueden cambiar el estado de sus salidas en instantes de tiempo discretos bajo el control de una seal de reloj. En la animacin 5.1.1. se observa la diferencia entre estos dos tipos de sistemas secuenciales

Cerrojos con Compuertas Los cerrojos son dispositivos que tienen la capacidad de almacenar un bit de informacin, as que estos solo pueden estar en dos estados (1 o 0 lgico). Los cerrojos son dispositivos asincrnicos, debido a que sus salidas cambian en funcin de las entradas, de forma directamente dependiente del estado de las entradas, en un instante de tiempo cualquiera. Existen varios tipos de cerrojos y variaciones de estos que permiten realizar funciones especficas, dependiendo de la aplicacin. A continuacin veremos algunos de ellos. Cerrojo S-R (Set-Reset) Este cerrojo se compone de dos compuertas NOR (ver figura 5.2.1). La operacin de este circuito puede entenderse mediante el anlisis del estado de las terminales para los posibles valores de las entradas R y S.

Figura 5.2.1. Cerrojo S-R Generalmente este cerrojo se representa de una forma mas simplificada. (ver figura 5.2.2).

Figura 5.2.2. Forma simplificada del cerrojo S-R Para entender el funcionamiento de este dispositivo, analizaremos los estados de las salidas para cada uno de los casos que se puedan presentar a las entradas de este circuito (ver figura 5.2.1):

R=0 y S=0: Asumiendo que Q=0, la salida de la compuerta B es 1, as que la entrada de la compuerta A es tambin 1, que a su vez obliga a que la salida de la compuerta A sea 0, lo cual concuerda con la suposicin inicial del estado de la salida Q. Ahora suponiendo que Q=1, la salida de la compuerta B es 0, al igual que la entrada de la compuerta A, concluyendo que Q=1. En estas condiciones se deduce que el estado previo de las salidas Q y Q' no se ve alterado cuando R=0 y S=0. R=0 y S=1: Suponiendo que Q=0, entonces Q'=1. Las entradas a la compuerta B son S=1 y Q=0, luego la salida de esta compuerta es Q'=0, entonces Q=1. Tenga presente que las conexiones cruzadas garantizan que las salidas sean siempre complementarias. Si inicialmente se asume Q=1, las entradas de la compuerta B son ahora S=1 y Q=1, lo que implica que la salida de esta compuerta es Q'=0 o Q=1. Si se observan los resultados del anlisis, siempre que R=0 y S=1, la salida Q=1, es decir, que esta combinacin de seales de entrada sirve para fijar (set) la salida de la terminal Q al nivel lgico 1.

R=1 y S=0: supongamos nuevamente que Q=0, lo cual hace Q'=1. Entonces las entradas de la compuerta A son R=1, Q'=1, lo que ocasiona que la salida de esta sea Q=0. Es decir, el circuito lgico conserva la salida en Q restaurada (reset) a 0. Si suponemos inicialmente Q=1, o Q'=0. Entonces las entradas de la compuerta A se son R=1 y Q'=0, lo que origina que la entrada a la compuerta A sea Q=0. En este caso, dado que la salida en la terminal Q estaba en 1 lgico, la accin de R=1 y S=0 es restaurar (reset) su valor a 0.

En resumen, podemos decir que esta combinacin de seales de entrada sirve siempre para restaurar (reset) la salida de la terminal Q al nivel lgico de 0. S=1 y R=1: la aplicacin del anlisis anterior muestra que en estas condiciones, ambas compuertas intentan generar un mismo nivel lgico, lo cual hace indeterminado el estado de las salidas (ver Leccin 3: Estado Metaestable). Lo que hace que la salida sea indeterminada, es lo que ocurre cuando se suprimen las entradas. Si se suprime S antes que R, el cerrojo se restaura. Si R se suprime antes que S, el cerrojo se fija. En consecuencia, en el cerrojo S-R esta condicin de las entradas no se permite; sin embargo, como se explicar ms adelante, algunas modificaciones en este circuito pueden eliminar la ambigedad. El funcionamiento descrito de este circuito puede resumirse en los estados que se indican en la tabla 5.2.1. Si Ri Qi+1 0 0 Qi 01 0 10 1 11 Tabla 5.2.1. Estados lgicos del Cerrojo S-R El subndice i significa el i-simo instante en el que se alimentan las entradas S y R, donde Qi indica el i-simo instante y Qi+1 indica el siguiente estado de la salida despus de cambiar las entradas. En la interactividad 5.2.1 se muestra un cerrojo R-S, en el cual se pueden introducir los valores de las entradas y verificar su funcionamiento. En las entradas se deben ingresar solo valores lgicos.

Interactividad 5.2.1. Estados lgicos del Cerrojo S-R Cerrojo S'- R' Este cerrojo es otra versin del cerrojo S-R y se compone de dos compuertas NAND como se muestra en la figura 5.2.3. Su funcionamiento es similar al cerrojo S-R, y se puede hacer un anlisis similar al que se hizo anteriormente para llegar a los estados que se resumen en la tabla 5.2.2. Este cerrojo tambin se conoce con el nombre de cerrojo SR con entrada activa en bajo.

Figura 5.2.3. Cerrojo S'-R' Al igual que el cerrojo S-R, este tambin tiene su representacin simplificada (ver figura 5.2.4).

Figura 5.2.4. Representacin simplificada de cerrojo S'-R' Observe el comportamiento de este cerrojo comparado con el anterior. Las salidas son similares, pero en este la indeterminacin ocurre cuando S=0 y R=0, y no cuando S=1 y R=1, como en el cerrojo S-R. (ver la tabla 5.2.2 y comparar con la tabla 5.2.1). Si Ri Qi+1 00 01 0 10 1 1 1 Qi Tabla 5.2.2. Estados lgicos del Cerrojo S'-R' Cerrojo S-R con habilitacin Este tipo de cerrojo es una variacin del cerrojo S'-R', con dos compuertas NAND adicionales a las entradas (ver figura 5.2.5), permite crear una nueva entrada, la cul acta como habilitador (enable), para permitir que las entradas S y R, acten sobre cerrojo.

Figura 5.2.5. Cerrojo S-R con habilitacin En la siguiente tabla se resumen los estados de las salidas de este cerrojo para las posibles entradas.

Si Ri E Qi+1 0 0 1 Qi 01 10 10 11 11 1X X 0 Qi Tabla 5.2.3. Estados lgicos del Cerrojo S-R con habilitacin Como se observa, el funcionamiento es similar al cerrojo S'-R', solo que en este caso se agreg otra entrada para habilitar la operacin del circuito como cerrojo. Circuito Integrado cerrojo S-R El circuito integrado TTL ref. 74LS279 contiene cuatro cerrojos. En este integrado dos de los cerrojos tienen una entrada doble para S'. Existe otro circuito integrado CMOS ref. 4043 que tiene igualmente cuatro cerrojos. La configuracin de pines de estos dos circuitos integrados se muestra en la figura 5.2.6

Figura 5.2.6. Configuracin de pines CI-74LS279 y CI-4043 Cerrojo D con habilitacin Este tipo de cerrojo es similar al anterior, tiene una entrada habilitadora, pero adicionalmente tiene un inversor entre las terminales S y R, como se observa en la figura 5.2.7.

Figura 5.2.7. Cerrojo D La entrada D va directamente a la entrada S del cerrojo y su complemento a la entrada R. Este cerrojo recibe su nombre por la habilidad que tiene para transmitir datos a otro cerrojo, o simplemente memorizarlos. Adems este cerrojo tiene una caracterstica

particular diferente a los anteriores, que consiste en que en nign momento de presentan estados indeterminados a las salidas. La razn por la cual se elimina la indeterminacin es debido a la presencia del inversor. En la figura 5.2.8 se observa el smbolo que se utiliza para representar este cerrojo.

Figura 5.2.8. Cerrojo D Los estados de este cerrojo se muestran en la tabla 5.2.4. D E Qi+1 0 0 Qi 010 1 0 Qi 111 Tabla 5.2.4. Estados lgicos del Cerrojo D Circuito Integrado cerrojo D El circuito integrado TTL ref. 74LS75 contiene cuatro cerrojos tipo D. Existe otro circuito integrado CMOS ref. 4042 que tiene igualmente cuatro cerrojos tipo D. La configuracin de pines de estos dos circuitos integrados se muestra en la figura 5.2.9.

Figura 5.2.9. Configuracin de pines CI-74LS75 y CI-4042

Estado Metaestable Se define como estado metaestable aquel que ocurre cuando se presentan condiciones invlidas en los cerrojos, por ejemplo el cerrojo S-R de la leccin anterior tiene un estado metaestable cuando las entradas son: S=1 y R=1. En esta condicin las salidas

intentan generar un mismo estado lgico (0), lo cual constituye una indeterminacin, porque no se cumple que Q y Q' sean estados complementarios. Cuando se pone a 0 cualquiera de las entradas (S o R), el cerrojo vuelve a una condicin vlida, sin embargo si las entradas se ponen a 0 de forma simultanea el cerrojo entra en un estado indeterminado, en el cual se presentan oscilaciones a la salida. Cuando el cerrojo entra en este estado se dice que el cerrojo se encuentra en estado metaestable. En la interatividad 5.3.1 se indica lo que ocurre cuando se presenta esta condicin para el cerrojo S-R. Haga click sobre el botn "simular", para ver las seales de salida del cerrojo.

Animacin 5.3.1. Estado Metaestable para el cerrojo S-R

Interruptor Sin Rebote En los interruptores normales es imposible obtener una transicin de tensin libre de ruido y sin variaciones, debido a las oscilaciones que se presentan al hacer contacto los terminales del interruptor, formando de esta manera un rebote en la seal aplicada. En este fenmeno la seal de salida del interruptor oscila varias veces antes de llegar a un estado estable. Estas oscilaciones duran unos pocos milisegundos, sin embargo, en algunas aplicaciones es inaceptable que se presenten estas condiciones y en especial en los circuitos digitales. En la interactividad 5.4.1, se muestra un circuito para ver el rebote en un interrutor, haga click sobre el interruptor y sostngalo para observar la seal de salida Vo.

Interactividad 5.4.1. Conmutacin en un interruptor comn Para evitar las oscilaciones durante el cierre de un interruptor se puede emplear un cerrojo S'-R' en la configuracin que se muestra en la figura 5.4.2. y analice la forma en que funciona.

Figura 5.4.2. Conmutacin un interruptor sin rebote Inicialmente suponga que el interruptor se encuentra en reposo en la posicin (1) lo que implica que la terminal R del cerrojo se encuentra en 0V o 0 lgico, es decir R=0 y por lo tanto Q=0. Cuando el interruptor se mueve a la posicin (2) la terminal R del cerrojo se cambia a 5V o 1 lgico, luego R=1 y Q=1 despus de unos nanosegundos, los cuales corresponden al tiempo de transicin de las compuertas del cerrojo. Inevitablemente la conexin mecnica del interruptor en la posicin (2) oscilar, pero cuando esto ocurre las entradas R y S del cerrojo permanecen en 1 lgico, lo cual hace que el estado actual permanezca inalterado, es decir, en 1 lgico. De la misma manera cuando se pasa de la posicin (2) a la (1), ocurre el rebote se sostiene el ltimo estado, quedando en 0 lgico. Ejercicio propuesto: Definir la configuracin del mismo eliminador de rebote utilizando un cerrojo S-R.

Flip-Flops A diferencia de los cerrojos los flip-flops son dispositivos sincrnicos y el estado de sus salidas es controlado en instantes de tiempo discretos por una seal de reloj. Al igual que los cerrojos los hay de varios tipos y sus aplicaciones son diversas. Los flip-flops son dispositivos que responden una seal de reloj durante los cambios de 1 a 0 lgico o de 0 a 1 lgico, segn el tipo de flip-flop. Para lograr que los flip-flops respondan al cambio de la seal del reloj es necesario implementar un circuito que detecte el flanco de subida o bajada de la sea de reloj. En la interactividad 5.5.1 se observa uno de estos circuitos, el cul se conoce como flip-flop D maestro/esclavo. Un flip-flop de este tipo contiene dos cerrojos, uno de ellos acta como maestro y el otro como esclavo. Durante la transicin de la seal de reloj de 1 a 0 lgico las entradas se emplean para determinar la salida del maestro. Cuando la seal de reloj pasa de 0 a 1 lgico el estado del maestro se trasmite al esclavo. De esta forma se garantiza que las salidas Q y Q' del flip-flop cambien cada vez que ocurre una transicin de 0 a 1 en la seal de reloj. Haga click sobre la entrada D del cerrojo maestro y observe como se transmite la informacin al cerrojo esclavo y de este a la salida.

Interactividad 5.5.1. Flip-Flop maestro/esclavo Flip-Flop S-R (Set-Reset) Este dispositivo es similar al cerrojo S-R de la leccin anterior, la diferencia radica en la inclusin de una seal de reloj, que acta como seal de confirmacin del paso de los datos hacia el circuito principal, el cul se encarga de memorizar los datos. Su representacin en los sistemas digitales es la que se muestra en la figura 5.5.2. Este tipo de flip-flop no es muy comercial as que no se darn mas detalles sobre este dispositivo en este curso.

Figura 5.5.2. Flip-flop S-R Flip-Flop D (Data)

El flip-flop D es muy similar al cerrojo D, y su diferencia radica en que la seal habilitadora (enable) es reemplazada por el mecanismo del flip-flop maestro/esclavo, el cual actualiza los datos cada vez que la seal de reloj tiene una transicin de 0 a 1 o 1 a 0 dependiendo del tipo de flip-flop. La estructura del flip-flop D y su representacin simplificada se muestran en la figura 5.5.3.

Figura 5.5.3. Flip-flop D La tabla 5.5.1 es la tabla de verdad de este flip-flop, la cual indica que el dado se tranfiere cuando ocurre un pulso de reloj. D CLK Qi+1 0 0 1 1 Tabla 5.5.1. Estados del flip-flop D La forma de operacin de este flip-flop es muy sencilla:

Cuando D=0 y se presenta un cambio de 0 a 1 lgico en la entrada de reloj del flip-flop la salida Q=0. Cuando D=1 y se presenta un cambio de 0 a 1 lgico en la entrada de reloj del flip-flop la salida Q=1.

En otras palabras, el dato en D se transfiere y memoriza en Q cada vez que se presenta una transicin de 0 a 1 lgico en la seal de reloj (CLK); esta condicin se conoce con el nombre de transicin por flanco positivo. La condicin complementaria a la anterior es cuando la transicin es de 1 a 0 lgico, en este caso se dice que la transicin se da por flanco negativo. Este flip-flop se puede utilizar para que la transicin se de por flanco negativo, simplemente basta con poner a la entrada del reloj (CLK) un inversor como en la figura 5.5.4.

Figura 5.5.4. Flip-flop D con inversor en la entrada de reloj Flip-Flop D Preset-Clear

Este flip-flop es similar al flip-flop D, excepto que este tiene dos entradas asincrnicas activadas en bajo llamadas Preset y Clear. Estas entradas como su nombre lo indican sirven respectivamante para poner en 1 y 0 la salida Q del flip-flop independientemente de la seal de reloj. La configuracin de este flip-flop y su representacin abreviada se describen en la figura 5.5.5.

Figura 5.5.5. Flip-flop D Preset-Clear La gran parte de los Circuitos Integrados que contienen flip-flops vienen con entradas asncrnicas de inicializacin y borrado (Preset y Clear), comunmente representados con las abreviaturas PRE y CLR. Flip-Flop J-K Este flip-flop es una versin modificada del flip-flop D, y su aplicacin es muy difundida en el Anlisis y Diseo de Circuitos Secuenciales. El funcionamiento de este dispositivo es similar al flip-flop S-R, excepto que en este no se presentan indeterminaciones cuando sus dos entradas se encuentran en 1 lgico, si no que el flipflop entra en un modo de funcionamiento llamado modo complemento, en el cual, la salida Q cambia a su estado complementario despus de cada pulso de reloj. La configuracin de este flip-flop y su representacin abreviada se muestran en la figura 5.5.6. y en la tabla 5.5.2 se indican los estados de entrada y salida de este flip-flop.

Figura 5.5.6. Representacin del flip-flop J-K Note que las entradas J y K controlan el estado de este flip-flop de la misma manera que en el flip-flop D. Cuando las entradas son J=1 y K=1 no generan un estado indeterminado a la salida, sino que hace que la salida del flip-flop cambie a su estado complementario. J K CLK Qi+1 00 Qi 10 1 01 0 11 Qi' Tabla 5.5.2. Estados del flip-flop J-K Flip-Flop T (Toggle) Este flip-flop recibe su nombre por la funcin que realiza (Toggle) cambiando el estado de la salida por su complemento. Es una modificacin del flip-flop J-K limitndolo a cumplir exclusivamente esta funcin, la cual se logra uniendo las terminales J y K como se muestra en la figura 5.5.7.

Figura 5.5.7. Flip-flop T La tabla de verdad de este flip-flop se limita a las lneas 1 y 4 del flip-flop J-K. T CLK Qi+1 0 Qi 1 Qi'