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Contenido

1. 2. 3. 4. 5. 6. 7. 8. Requerimientos de Software y Hardware Introduccin Documentacin Tcnica Procedimiento de Diseo Ncleos IP de LabVIEW FPGA Completar la Arquitectura del Sistema Conclusin Referencias

1. Requerimientos de Software y Hardware


1. 2. 3. 4. 5. Multisim 12.0 LabVIEW 2011 Mdulo LabVIEW Control Design and Simulation 2011 Mdulo LabVIEW FPGA 2011 CompactRIO (opcional para implementacin de hardware)

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2. Introduccin
Con simulacin a nivel del sistema, usted puede implementar simulacin punto por punto entre dos motores de simulacin distintos: circuitos SPICE analgicos y lgica digital. Esta funcionalidad es exclusiva de Multisim y la plataforma LabVIEW a travs del enfoque llamado co-simulacin. La co-simulacin permite una negociacin nica de paso de tiempo entre dos motores de simulacin para crear una simulacin de lazo cerrado de todo el sistema. El resultado es una evaluacin de un diseo que incluye todas las dinmicas del sistema entre mdulos analgicos y digitales. Multisim, que est optimizado para precisin en circuitos analgicos o seales mixtas, incluye un extenso juego de modelos SPICE predeterminados de fabricantes lderes en semiconductores como Analog Devices, NXP, ON Semiconductor y Texas Instruments. El motor de simulacin de LabVIEW est diseado para el diseo e implementacin efectivos de la lgica de control a travs de una representacin grfica de flujo de datos. Este motor proporciona simulacin de alto nivel optimizada para cdigo digital embebido para sistemas mecnicos.

Figure 1. Co-simulacin con Multisim y LabVIEW En este diseo de referencia, se desarrolla una simulacin de todo el sistema de un circuito de motor de DC con escobillas con puente H y lgica de control de lazo cerrado de modulacin de ancho de pulso (PWM). El motor de DC es diseado y simulado en Multisim junto con los transistores con puente H y controladores. Los sensores de retroalimentacin y codificacin de cuadratura de la velocidad del motor son usados para proporcionar a LabVIEW las seales de retroalimentacin. En LabVIEW, la lgica de control proporcional integral (PI) es realizada de acuerdo a las seales de retroalimentacin desde Multisim y las seales de control PWM son aplicadas nuevamente a las terminales de entrada de Multisim para controlar las compuertas de transistor del puente H. Estos circuitos regulan la cantidad de corriente que est entrando al motor. El diseo lgico es simulado usando bloques de IP de LabVIEW FPGA ejecutndose a 40 MHz. Este tutorial demuestra una simulacin precisa en PC de un prototipo antes de la implementacin del hardware. Regresar al Inicio

3. Documentacin Tcnica
Aprenda sobre estos temas relacionados:

Fundamentos de co-simulacin con LabVIEW y Multisim H-bridge topology Fundamentos del control PID Control de lazo cerrado de motor de DC Fundamentos de PWM

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4. Procedimiento de Diseo

Diseo de Circuitos con Multisim


El primer paso del diseo es desarrollar el circuito analgico en Multisim. El circuito incluye nuevos modelos de componentes de electrnica de potencia aadidos a Multisim 12.0.

Nuevos modelos de transistores MOSFET con la opcin de variar los parmetros del dispositivo Nuevo modelo para la mquina de magneto permanente de DC Nuevos modelos para codificador incremental y convertidor rad/s a rpm

Los circuitos analgicos de Multisim contienen tres diferentes esquemticos de circuito:


El primer circuito est basado en modelos MOSFET de International Rectifier (IRF953 y IRF371) El segundo circuito contiene modelos SPICE para dos controladores de compuertas aadidas (IR2101) para asegurar polarizacin adecuada de los interruptores MOSFET El primer circuito est basado en modelos MOSFET genricos

Figura 2. Esquemtico del Circuito Analgico con Modelos MOSFET de International Rectifier (IR)

Figura 3. Esquemtico del Circuito Analgico con Modelos MOSFET y un Controlador de Compuerta de IR

Con simulacin Multisim, usted puede evaluar partes electrnicas al inicio del flujo del diseo. Los modelos SPICE son modelos precisos proporcionados por los fabricantes de semiconductor y estn basados en el rendimiento de dispositivos reales. Al usar estos modelos, usted puede determinar qu respuesta esperar de un diseo antes de la fabricacin del prototipo. Los modelos de los MOSFETs de International Rectifier permiten la evaluacin del rendimiento real del circuito antes de dejar la etapa de simulacin de PC. Los controladores de compuertas aadidos al segundo circuito mostraron que introdujeron demora de seal insignificante de unos cuantos nanosegundos. Si los MOSFETs que est usando no tienen modelos SPICE proporcionados por el fabricante, la base de datos Multisim incluye modelos genricos para MOSFETs con parmetros que usted puede personalizar de acuerdo a la hoja de especificaciones del componente. El tercer esquemtico en la Figura 4 muestra un circuito basado en estos modelos genricos.

Figura 4. Esquemtico de Circuito Analgico con Modelos MOSFET Genrico

Los conectores HB/SC son definidos como terminales de entrada y salida de co-simulacin LabVIEW. La Tabla 1 es exportada desde la vista de hoja de datos del diseo de Multisim.

Terminal LabVIEW Entrada U1 L1 U2 L2 Salida Velocidad Ideal Corriente A B I

Conexin positiva Conexin negativa U1 L1 U2 L2 Velocidad Ideal Corriente A B I 0 0 0 0 0 0 0 0 0

Modo Entrada Entrada Entrada Entrada Salida Salida Salida Salida Salida

Tipo Voltaje Voltaje Voltaje Voltaje Voltaje Voltaje Voltaje Voltaje Voltaje

Sin Uso Tabla 1. Informacin de la Conexin de la Terminal de Entrada y Salida de Cosimulacin LabVIEW Finalmente, el diseo Multisim es cargado como un bloque de simulacin y diseo de control en LabVIEW. Toda la simulacin del sistema se ejecuta a travs de la interfaz grfica de LabVIEW, donde los recursos de temporizacin son negociados entre LabVIEW y Multisim en segundo plano de manera transparente para el usuario.

Diseo de Control Digital


El diseo Multisim es cargado en LabVIEW como un instrumento virtual (VI) y conectado a diferentes bloques del sistema para construir el sistema completo de retroalimentacin de lazo cerrado. Consulte la pgina principal de recursos tcnicos de LabVIEW para aprender ms sobre los fundamentos de la programacin grfica de LabVIEW y diseo del sistema. El diagrama de bloques de la Figura 5 demuestra las trayectorias de la seal del diseo.

Figura 5. Diagrama del Sistema

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5. Ncleos IP de LabVIEW FPGA


El Mdulo LabVIEW FPGA es ideal para la representacin intuitiva del paralelismo inherente que ofrecen los FPGAs. Adems, ofrece simulacin eficiente del cdigo de hardware de primer nivel del FPGA comparado con compilar la lgica digital de un FPGA, lo cual puede tomar algo de tiempo. En el diseo tradicional de lgica de control, un ingeniero desarrolla cdigo embebido por separado desde circuitos analgicos (que eventualmente necesita para conectarse). Esta falta de coordinacin en el enfoque del diseo puede resultar en lgica embebida que no representa propiamente circuitos analgicos (por ejemplo, el diseo de energa) y se desempea por debajo de las expectativas y las especificaciones. Esto fuerza al algoritmo a cambiar y a recompilar. Cada iteracin de cdigo puede resultar en prdida de tiempo al compilar y desplegar (usted puede perder fcilmente cuatro horas en tan solo la recompilacin). La co-simulacin precisa con el mundo analgico (lo cual es posible con Multisim y LabVIEW) puede proporcionar un entendimiento del rendimiento de todo el sistema antes de generar prototipos/compilar y por lo tanto puede reducir iteraciones del prototipo y ahorrar tiempo y costos. El diseo de control digital de este proyecto incluye cuatro ncleos IP de LabVIEW FPGA como es demostrado a continuacin.

IP de Proporcional-Integral
En este cdigo, los clculos para el valor de salida de control proporcional-integral son realizados de acuerdo a los coeficientes de entrada definidos por el usuario (Kp y KI).

Figure 6. Interfaz y Diagrama de Bloques Proporcional Integral

IP de Codificador de Cuadratura
En este bloque de cdigo, las seales decodificadas indicando la velocidad del motor (A, B e I) son codificadas para recuperar el valor de velocidad actual y proporcionar retroalimentacin al bloque de IP ya sea que la velocidad del motor actual sea mayor o menor que el punto de configuracin deseado. Aprenda ms sobre codificacin de cuadratura.

Figura 7. Interfaz y Diagrama de Bloques de Codificador de Cuadratura

IP del Generador PWM


Este bloque de cdigo recibe entrada de temporizacin del usuario, as como entrada de retroalimentacin del bloque de control PI.

Figura 8. Interfaz y Diagrama de Bloques de Codificador PWM

IP del Controlador con Puente H


Este bloque IP traduce la salida PWM en cuatro seales de control para los interruptores MOSFET para determinar los elementos diagonales que deben ser encendidos y apagados. Tambin recibe entrada desde el usuario sobre el tiempo muerto de conmutacin de los MOSFETs.

Figura 9. Interfaz y Diagrama de Bloques de Codificador con Puente H Regresar al Inicio

6. Completar la Arquitectura del Sistema

Todos estos bloques son colocados en un control y ciclo de simulacin con tamao de paso fijo predeterminado. El sistema puede ejecutarse a 40 MHz (paso de 250 ns) y una GUI es desarrollada para monitorear varias seales del sistema como la corriente y la velocidad del motor.

Figura 10. Este diagrama de bloques de la arquitectura del sistema incluye los diferentes bloques FPGA y el diseo de circuitos de Multisim. Con el modelo de potencia del estado analgico y el diseo del controlador digital, todo el sistema es analizado y optimizado usando co-simulacin. En el entorno de co-simulacin, Multisim y LabVIEW realizan un anlisis no lineal en el dominio del tiempo al mismo tiempo, intercambiando datos al final de cada paso de tiempo. Adems, cuando LabVIEW es configurado para usar un solucionador de tamao de paso variable, Multisim y LabVIEW pueden negociar los futuros pasos de tiempo, lo cual resulta en una simulacin estrechamente integrada y precisa. El resultado es que ambas herramientas pueden forzar requerimientos de precisin que aseguren resultados de simulacin vlidos, an en el caso de relaciones acopladas de ecuacin diferencial que cruzan entre ambos solucionadores. A lo largo del anlisis del sistema, para comprender mejor el comportamiento del sistema de drive de motor de DC con escobillas, durante la co-simulacin son monitoreadas varias seales dentro del cdigo de control FPGA embebido y el modelo de planta analgica. La

habilidad de probar cualquier seal (por ejemplo, corrientes/voltajes dentro del MOSFET/motor o el comportamiento del tiempo muerto del cdigo de control) permite la validacin de la conectividad del sistema y un entendimiento mucho ms profundo del comportamiento del sistema.1

Figura 11. En esta simulacin de 1s del sistema, al establecer la velocidad del motor para detenerse a 1200 rmp, las seales representadas son aquellas en la velocidad establecida (rojo), la velocidad establecida por Multisim (amarillo) y la velocidad actual del motor en el transcurso de la simulacin (blanco).

Figura 12. La interfaz de LabVIEW de la simulacin del sistema muestra la seal detectada en Multisim de la corriente del motor (verde) y la seal de control del FPGA en LabVIEW (azul) en el transcurso de una simulacin de 1s al establecer la velocidad del motor para detenerse a 1200 rpm. Regresar al Inicio

7. Conclusin
Usted puede combinar las habilidades de simulacin de Multisim y LabVIEW para crear una simulacin de PC completa de un sistema electromecnico que tiene modelado de un motor de DC con escobillas y unin de dispositivos de electrnica de potencia, la simulacin analgica del circuito con puente H y la simulacin del bloque de control digital. La simulacin punto por punto valida el rendimiento del sistema en una etapa inicial del diseo para ayudarle a determinar los componentes electrnicos ms adecuados, configuraciones de control PI, modos del drive del puente H y configuraciones de monitoreo del sistema.