1 of 15

Instituto Tecnolgico de Costa Rica Escuela de Ingeniera Electrnica EL 3307 Diseo Lgico

Ejercicios Tema: Circuitos Aritmticos

Recopilacin realizada por:

Ing. Jos Alberto Daz Garca

Diciembre 2008

PROBLEMAS. 395
2 of 15

JJ. Bsicamente, los selectoresde datos son lo mismo que: (a) decodificadores (b) demultiplexores (c) multiplexores (d) codificadores 12. Culesde los cdigos siguientestienen paridad par? (a) 10011000 (b) 01111000 (c) 11111111 (d) 11010101 (e) todos (t) las respuestas (b) y (c)

SECCiN 6.1

Sumadores bsicos 1. Parael sumadorcompleto de la Figura 6.4, determinar el estadolgico (1 o O) a la salida de cadapuerta para las siguientesentradas: {a)A=l,B=l,Cin=l (b)A=O,B=l,Cin=l (c)A=O,B=l,C",=O 2. Culesseranlas entradasque producirian en un sumadorcompleto las siguientessalidas? (a) E = O, C"", = O (b) E = 1, C- = O (c) E = 1, C- = 1 (d) E = O, C""I = 1 3. Determinar las salidasde un surnadorcompleto para cada una de las siguientesentradas: (a) A = 1,B = O,Cn =O (b)A = O,B = O,Cin =1 (a)A=O,B=l,C;n=l (d)A=l,B=l,CIn=l

SECCIN 6.2

Sumadores binanos en paralelo 4. Parael sumadoren paralelo de la Figura 6.76, determinar la suma completa medianteel anlisis del funcionamiento lgico del circuito. Comprobar el resultado sumandomanualmente los dos nmerosde entrada.

FIGURA 6.76
5. Repetir el Problema4 para el circuito y las condicionesde entradade la Figura 6.77.

10

O.

11

ti

11

..

A BC.

A *:<:.

A BC.

"18

A BC.

':"

C.

Ao

C'

1:

ES

E4

E3

E.

FIGURA 6.77

396

FUNCIONES DELA LGICA COMBINACIONAL

3 of 15

6.

Las formas de ondade entradade la Figura 6.78 se aplican a un sumadorde 2 bits. Detenninar, medianteun diagramade tiempo, las seftalescorrespondientes a la suma y a la salida de acarreo, en funcin de las entradas.

FIGURA 6.78
7. Las siguientessecuencias de bits (el bit de la derechaes el primero) se aplican a las entradas de un sumadoren paralelo de 4 bits. Determinar la secuenciade bits resultanteen cadasalida. Al ..42 A) A. B1 B2 B) B4 1001 1110 0000 1011 1111 1100 1010 0010

8. En las pruebasde un sumadorcompleto de 4 bits 74LS83, se observanlos siguientesniveles de tensin en sus pines: I-ALTO, 2-ALTO, 3-ALTO, ~ALTO, 5-BAJO, 6-BAJO, 7-BAJO, 9-ALTO, lO-BAJO, II-ALTO, 12-BAJO, 13-ALTO, 14-ALTO y 15-ALTO. Determinar si el circuito integrado funciona correctamente. SECCIN 6.3 Sumadores de acarreo serie y acarreo anticipado 9. Cada uno de los ocho sumadorescompletos de un sumador de 8 bits con acarreoanticipado presentalos siguientesretardosde propagacin: A a E y COU\:40 ns B a E y C_: 40 ns Cm: 35 ns CiD a Cout: 25 ns Determinar el tiempo total mximo necesariopara sumar dos nmerosde 8 bits. 10. Indicar qu circuiteria adicional es necesariapara convertir en sumador de 4 bits de acarreo anticipado de la Figura 6.18 en un sumadorde 5 bits. SECCIN 6.4 Comparadores 11. Se aplican las formas de onda mostradasen la Figura 6.79 a las entradasdel comparador. Determinar la seftalde salida (A = B).

Ao

j--'---r-l--J--~
'-" L-J
I !I

Al -J
_ 80

~!!

1:

Al

i___l~ I

I I 8I --,!

, !

t ,

I I r--

! I

So BI

FIGURA 6.79

PROBLEMAS
Al final del libro seproporcionanlas respuestas a los problemasmarcados con asterisco. .5.1 Determinelos valoresdecimalesde los siguientes nmerossin signo: a) (0111011110h b) (1011100111)2 c) (3751)8 d) (A25F)16 e) (FOFO)16 .5.2 Determinelos valoresdecimalesde los siguientes nmerosen complemento al:
0)0111011110
4 of 15

b) 1011100111 c) 1111111110

.5.3

ltoa2: lemen encomp nmeros Determine los valores decimales de lossiguientes a) 0111011110 b) 1011100111 c) 1111111110

-5.4

Conviertalos nmerosdecimales73,1906, -95 Y -1630 en nmeroscon signo de 12 bits en las representaciones siguientes: a) Signo y magnitud b) Complemento al
r) rnmn1pmp.ntn ~?

PROBLEMAS
5 of 15

311

5.5

Realice las operaciones siguientesque implican nmerosen complementoa 2 de ocho bits e indique si ocurre desbordamiento aritmtico. Compruebesusrespuestas convirtiendoen representacin decimalsigno y magnitud. 00110110 01110101 + 1.1011110 11011111 + 10111<XX>

+ OI<XX>IOI

- 00101011
5.6

00110110

- 11010110

01110101

11010011
11101100

Pruebe quela operacin XOR esasociativa, lo quesignificaqueXiE9 (YiE9zi) = (Xi E9Yi) E9Zi' que el circuito de la figura 5.5 implementael sumadorcompletoespecificado 5.7 Demuestre figura 5.4a. 5.8 Pruebela validezde la simplereglaparaencontrarel complementoa 2 de un nmeropresentada en la seccin5.3. Recuerde que la regla establece que al revisarun nmerode derecha a izquierda, todoslos Oy el primer 1 secopian;luego todos los bits restantes se complementan. (overjlow) = Cn E9Cn-l para la suma de n5.9 Pruebela validez de la expresinDesbordamiento meroscon signode n bits. En la seccin 5.5.4 establecimos que una seal de acarreo, Ck'a partir de la posicin de bit k - 1 5.10 de un circuito sumador puedegenerarse como Ck= Xk E9Yk E9Sk,donde XkYYk son entradasy Sk es el bit suma.Compruebe la exactitudde estaafirmacin. Considere el circuito de la figura P5.1.Puede usarse estecircuito como una etapa en un sumador .5.11 con acarreoen cascada? Discutalas ventajas y las desventajas. Determineel nmerode compuertas necesarias para implementarun sumadorcon acarreode .5.12 adelantode n bits, si no sesuponen restricciones de cargade entrada. Use compuertas AND, OR y XOR con cualquiernmerode entradas. para implementarun sumadorcon acarreode .5.13 Determine el nmerode compuertasnecesarias adelantode ocho bits, si se suponeque la mxima entrada de carga para las compuertases cuatro. 5.14 En al figura 5.18 se presentla estructurade un sumadorjerrquico con acarreode adelanto. Muestreel circuito completoparaunaversinde cuatrobits de estesumador, construidocon dos bloquesde dosbits. 5.15 Cules la trayectoriade retrasocritico en el multiplicador de la figura 5.32?Culesel retraso a lo largo de estatrayectoriaen trminosdel nmerode compuertas? 5.16 a) Escriba una entidad de VHDL para describir el bloque de circuito de la figura 5.32b. Use las herramientas CAD para sintetizarun circuito a partir del cdigo y compruebesu exactitud funcional. b) Escriba una entidad de VHDL para describir el bloque de circuito de la figura 5.32c. Use las herramientas CAD para sintetizarun circuito a partir del cdigo y compruebesu exactitud funcional. c) Escribauna entidadde VHDL paradescribir el multiplicador de 4 X 4 de la figura 5.32a.Su cdigo debe serjerrquico y usar los subndicesdiseadosen los incisos a) y b). Sinteticeun circuito a partir del cdigo y compruebesu exactitudfuncional. *5.17 Considereel cdigo de VHDL de la figura P5.2. Dada la relacin entre las seales IN y OUT, cules la funcionalidaddel circuito descritopor el cdigo?Comentesi estecdigo constituye o no un buenestilo para la funcionalidadque representa.

312

CAPTULO

REPRESENTACiN DE NMEROS y CIRCUITOS ARITMtTICOS 6 of 15

Xi

P;

'1

Yi

gj

Figura P5.1

Circuitopara el problema5.11 .

5.18

Diseeun circuito que genereel complemento a 9 de un dgito BCD. Note que el complemento a 9 de d es 9 - d. Derive un esquema para realizar la restausandooperando s BCD. Muestreun diagramade bloquesparael circuito restador. Sugerencia: La resta puederealizarsefcilmente si los operandosestnen representacin de complemento a 10 (complemento a la base).En estarepresentacin, el dgito signo esOparaun nmeropositivo y 9 paraun nmeronegativo. Escribacdigo completode VHDL parael circuito que deriv en el problema5.19. Suponga que se quiere determinarcuntosbits en un nmerosin signo de tres bits son iguales a l. Diseeel circuito mssimple que puedarealizaresatarea.

5.19

5.20 .5.21 5.22 5.23 5.24

Repita el problema 5.21paraun nmero sin signode seisbits.

Repitael problema5.21para un nmerosin signo de ocho bits. Muestreuna interpretacingrficade nmerosdecimales de tresdgitos, similar a la figura 5.12. El dgito msa la izquierdaes Opara nmerospositivosy 9 paranegativos. Compruebela validez de la respuesta probandoalgunosejemplosde sumay resta. El sistemanumrico temario tiene tres dgitos: O, 1, y 2. En la figura P5.3 se define un medio sumadortemario. Diseeun circuito que implementeestemedio sumadorusandoseales codificadasen binario, tal que dos bits seusenparacadadgito temario. SeanA = alao. B = blbo y Sum= SISO; note que Cany es slo una sealbinaria. Use la codificacinsiguiente:00 = (0)3' 01 = (1)3 y 10 = (2)3.Minimice el costodel circuito.

5.25

313
7 of 15

LIBRARY ieee; USE ieee.stdJogic_II64.all; ENTITY problemIS

IN Sffi.LOGIC- VECfOR(3 OOWNTO O) ; Output : OUT Sffi.LOGIC- VECfOR(3 OOWNTO O)) ; END problem ;
ARCHITECTURE LogicFuncOF problemIS

PORT ( Input:

BEGIN WITH Input SELECT Output<= "0001" WHEN "0101", "0010" WHEN "OlIO", "0011" WHEN "0111", "0010" WHEN "1001", "0100" WHEN "1010", "OlIO" WHEN "1011", "0011" WHEN "1101", "0110" WHEN "1110", "1001" WHEN "1111", "0000" WHEN arHERS ; END LogicFunc; Figura P5.2 Cdigo para el problema5.17.

Figura P5.3

Medio sumador ternario.

314

CAPTULO 5

REpRESENTACIN DE NMEROS y CIRCUITOS ARlTMtncos

8 of 15

5.26 5.27

Disee un circuito surnadorcompleto temario aplicando el enfoque descrito en el problern~ 5.25. Considerelas restas26 - 27 = 99 y 18 - 34 = 84. Con los conceptos presentados en la seccir

5.3.4, explique cmo puedeninterpretarse estasrespuestas (99 y 84) como los resultados COI signoscorrectosde talesrestas.

9 of 15 SECCiN6-1 6-1. Sume los siguientes nmeros en binario. Compruebe sus respuestas haciendo la suma en decimal. (d) 0.1611 + 0.1111 (a) 1010 + 1011 (e) 10011011 + 10011101 (b) 1111 + 0011 1011.1101 + 11.1 (c)

SECCiN 6-2

6-2. Represente cada uno de los siguientes nmeros decimales con signo en el sistema de complemento a 2. Use un total de ocho bits, incluyendo el bit de signo. (a) +32 (e) +127 (i) -1 (m) +84 (b) -14 (t) -127 (j) -128 (o) +3 (c) +63 (g) +89 (k) + 169 (o) - 3 (d) -104 (h) -55 (1) O (P) -190 6-3. Cada uno de los siguientes nmeros representa un nmero decimal con signo en el sistema de complemento a 2. Determine el valor decimal en cada caso. (Sugerencia: use negacin para convertir nmeros negativos a positivos.) (a) 01101 (c) 01111011 (b) 11101 (d) 10011001

312

C~)plulo6 / Aritmtica dlgital: operaciones y circuitos

10 of 15

(e) (f) O 64. (a)

01111111 (h) 100000o1 100000oo (i) 01100011 11111111 O) 11011001 Qu rango de valores decimales con signo se puede representar 12 bits, incluyendo el bit de signo? (b) Cuntos bits se requeriran para representar nmeros decim: - 32,768 a + 32,767? 6-5. Liste, en orden, todos los nmeros con signo que se pueden represer cinco bits usando el sistema de complemento a 2. 6-6. Represente cada uno de los siguientes valores decimales como un v nario con signo de 8 bits. Luego realice la operacin de negacin t uno. (a) +73 (b) -12 (c) +15 (d) -1 (e) -128 (f) +127 6-7. Cules rango de valores decimales sin signo que se puede represer 10 bits? Cul es el rango de valores decimales con signo usando el nmero de bits?

SECCIONES 6-3 y 6-4 6-8. La razn por la que el mtodo signo-magnitud para representar nme

signo no se usa en la mayora de las computadoras se puede ilustr mente realizando lo siguiente: (a) Se representa +12 en ocho bits usando la forma signo magnitud. (b) Se representa -12 en ocho bits usando la forma signo magnitud. (c) Se suman los dos nmeros binanos y se observa que la suma nc rece en nada a un cero. 6-9. Realice las siguientes operaciones en el sistema de complemento ~ ocho hito; (incluyendo el bit de signo) para cada nmero. Compro respuestasreconvirtiendo el resultado binario a decimal. (a) Sume +9 a +6. (t) Reste +21 de -13 . (b) Sume +14 a -17. (g) Reste +47 de +47. (c) Sume +19 a -24. (h) Reste -36 de -15. (d) Sume -48 a -80. (i) Sume +17 a -17. (e) Reste +16 de +17. (j) Reste -17 de -17. 6-10. Repita el problema 6-9 para los siguientes casos y demuestre que uno ocurre desbordamiento. (a) Sume + 37 a +95. (b) Reste + 37 de -95.
SECCIONES

6-5 y 6-6

8 6-11. Multiplique los siguientes pares de nmeros binarios y compruebe puestas haciendo la multiplicacin en decimal. (a) 111 X 101 (c) 101.101 X 110.010 (b) 1011 X 1011 (d) .1101 X .1011 6-12. Realice las siguientes divisiones. Compruebe sus resultados haciend< 8 sin en decimal. (a) 1100 + 100 (c) 10111 + 100 (b) 111111 + 1001 (d) 10110.1101+ 1.1 SECCIONES 6-7 y 6-8 B 6-13. Sume los siguientes nmeros decimales despus cdigo en BCD. (a) 74 + 23 (d) 385 + 118 (b) 58 + 37 (e) 998 + 003 623 + 599 (c) 147 + 380 (f)

l'roblt'mIN

313
11 of 15

B 6-14. Encuentre la suma de cada uno de los siguientes pares de nmeros hexadecimales. (a) 3E91 + 2F93 (d) 2FFE + 0002 (b) 91B + 6F2 (e) FFF + OFF (c) ABC + DEF (f) D191 + AAAB B 6-15. Realice las siguientes restas de los pares de nmeros hexadecimales. (a) 3E91 - 2F93 (d) 0200 - 0003 (b) 91B - 6F2 (e) FOOO - EFFF (c) 0300 - OOSA (f) 2FOO - 4<XX> 6-16. En el manual del usuario de una microcomputadora pequea se afirma que la computadora tiene localidades de memoria utilizables en las siguientes direcciones hexadecimales: 0200 a 03FF y 4000 a 7FDO.Cules el nmero total de localidades de memoria disponibles? 6-17. (a) Cierta localidad de memoria contiene el dato hexadecimal 77. Si esto representa un nmero sin signo, cul es su valor decimal? (b) Si esto representa un nmero con signo, cul es su valor decimal? (c) Repita los incisos (a) y (b) si el valor del dato es ES. SECCiN6-11 6-18. Convierta el sumador completo de la figura 6-7 usando slo compuertas NAND. 6-19. Escriba la tabla de verdad para un semisumador (entradas A y B; salidas suMA y ACARREO). A partir de la tabla de verdad, disee un circuito lgico que funcione como un semisumador. 6-20. Un sumador completo se puede implementar de diversas formas. En la figura 6-22 se muestra cmo se podra construir a partir de dos semisumadores. Haga una tabla de verdad para esta configuracin y verifique que opere como un sumador completo. SECCiN6-12 6-21. Consulte la figura 6-9. Determine el contenido del registro A despus de la siguiente secuencia de operaciones [AJ = 0000, [0100] -+ [.8), [5] -+ [A], [1011] -+ [.8),[5] -+ [A]. 6-22. Consulte la figura 6-9. Suponga que cada FF tiene tpLH = tpHL = 30 ns y un tiempo de establecimiento de 10 ns, y que cada sumador completo tiene un retardo de 40 ns en la propagacin. Cules el tiempo mnimo permitido entre la TPP del pulso de CARGA y la TPP del pulso de TRANSFERENCIA para una operacin adecuada?
I A

,I
SUMA
MS ACARREO MS ACARREO I I I
:
I

I
I
I

SUMA

I
I

I I I

ACARREO DE I
ENTRADA

I
:

ARREO DE
I
I

L
Sumador completo

SALIDA

FIGURA 6-22

Problema 6-20.

314

f:dptulo 6 I Aritmtica dlgltal: operaciones y circuitos D 6-23. En los circuitos sumadores y restadores analizados en este captulo no deramos la posibilidad de desbordamiento. ~te ocurre cuando los n' sumados o restados producen un resultado que contiene ms bits que la pacidad del acumulador. Por ejemplo, usando registros de cuatro bits, yendo el bit de signo, se pueden almacenar nmeros de + 7 a complemento a 2). Por lo tanto, si el resultado de una suma o resta +7 o -8 se dice que ha ocurrido un desbordamiento. Cuando ste tiene gar, los resultados no son utilizables puesto que no se pueden almacenar forma correcta en el registro acumulador. Para ilustrar lo anterior, sume (0101) y +4 (0100), el resultado es 1001. Este 1001 se interpretara i tamente como un nmero negativo, ya que hay un 1 en la posicin del de signo. En computadoras y calculadoras normalmente hay circuitos que se para detectar una condicin de desbordamiento. Se dispone de varias mas para hacer esta deteccin. Un mtodo que se puede usar para el dor que opera en el sistema de complemento a 2 funciona como sigue: 1. Se examinan los bits de signo de los nmeros que se suman. 2. Se examina el bit de signo del resultado.
12 of 15

3. El desbordamiento ocurre cuando ambosnmerosque se sumansonPOsitivos y el bit de signo del resultado es 1, o cuando ambos nmeros son negativos y el bit de signo del resultado es O. Este mtodo se puede verificar probando varios ejemplos. Los lectores debern probar los siguientes casos para aclarar sus dudas: (1) 5 + 4; (2)-4 + (-6); (3) 3 + 2. Los casos 1 y 2 producirn un desbordamiento y el caso .3 no. As, examinando los bits de signo, se puede disear un circuito lgico que dar como resultado una salida de 1 cuando ocurra la condicin de desbordamiento. Disee este circuito de desborde para el sumador de la figura 6-9. D 6-24. Agregue la circuiteria lgica necesaria a la figura 6-9 para acomodar la trans.ferencia de datos de la memoria al registro A. Los valores de los datos de la memoria debern ingresar al registro A por medio de sus entradas D en la TPP del primer pulso de TRANSFERENCIA; los datos de las salidas de suma de los sumadores completos se cargarn en A en la TPP de la segunda TRANSFERENCIA.En otras palabras, se requiere un pulso de CARGA seguido por dos pulsos de TRANSFERENCIA para realizar la secuencia completa de carga del registro B de la memoria, carga del registro A de la memoria y luego transferir su suma al registro A. (Sugerencia: use un flip-flop X para controlar cul fuente de datos se carga en las entradas D del acumulador.) SECCIN6-13 6-25. Disee un circuito de acarreo anticipado para el sumador de la figura 6-9, el cual genere el acarreo C3 que alimente al sumador completo de la posicin del MSB con base en los valores de Ao, ~, 4" Al, Bt, A2 Y Bz. En otras palabras, derive una expresin para C3 en trminos de ..-40, Bo, G>, Al, Bl1 A2 Y

c.

c,D

Bz. (Sugerencia:inicie escribiendola expresin para Cl en trminos de ..40,

~ y 4,. Luego escriba la expresin para C2 en trminos de Al,

Bt y

C1. Sus-

tituya la expresin para Cl en la expresin para C2.Luego escribala expresin para C3en trminos de A2, Bzy Cz. Sustituya la expresin para C2en la expresinpara C3.Simplifiquela expresinfinal para C3y pngalaen forma de sumade productos.Implementeel circuito.)

('robl("mas

1 315
13 of 15

SECCIN6-14 6-26. Muestre los niveles lgicos en cada entrada y salida de la figura 6-10(a) cuando se suma 3548a 1038, SECCiN6-15 6-27. Con respecto al circuito de la figura 6-13. determine las salidas de la suma en los siguientes casos.
(a) Registro A

= 1110 (-2); SUB = 1, ADD = O RegistroB = 1110(-2); SUB = O,ADD = 1 (c) Repitael inciso (b) ADD = SUB= O. 6-28. Muestrecmo se pueden implementarlas compuertasde la figura 6-13usanD do tres chips 74HCOO. D 6-29. Modifique el circuito de la figura 6-13 de maneraque se use una sola entrada de control x, en lugar de ADD o SUB.El circuito funcionarcomo un sumador cuando X = O,Y como un restadorcuando X = 1. Luego simplifique cada conjunto de compuertas. (Sugerencia: note que ahora cadaconjunto de compuertas estfuncionandocomo un inversorcontrolado.)
Registro B

(b) Registro A

= 0101 (+5). = 1100(-4),

SECCiN6-16 6-30. Suponga las siguientes entradas en la figura 6-14: [AJ = 0101, [.8] = 1001,~ = O. Determine los niveles lgicos en [5], X, [I) Y ACARREO. 6-31. Qu diferencia habra en el sumador BCD de la figura 6-14 si ~ del sumador superior se mantuviera en BAJO mientraS ~ del sumador inferior se usara como la entrada de acarreo?Explique. 6-32. Suponga que el registro A de la figura 6-15 contiene el cdigo BCD para 376 y que el registro B contiene el cdigo BCD para 469. Determine las salidas.

SECCiN6-17 8 6-33. Detennine las salidas F, CN+4y OVR para cada uno de los siguientes conjuntos de entradas aplicadas a un chip 74LS382.
(a) [S]

= 011, [A] = 0110,[8. = 0011,CN= O

(b) [S] = 001, [A] = OlIO, [8. = 0011, CN = 1 (c) [S] = 010, [A] = OlIO, [8. = 0011, CN = 1 D 6-34. Muestre cmo se puede- usar el chip 74HC382 para produdr [F] = [A]. (Sugerencia: recuerde la propiedad especial de una compuerta XOR.) 6-35. Detennine las salidas I de la figura 6-17 para los siguientes conjuntos de entradas.
(a) [S]

~D

= 110,[A] = 10101100, [8. = 00001111 (b) [S] = 100,[A] = 11101110, [8. - 00110010 . 6-36. Agreguela lgica necesaria a la figura 6':'17 para producir una sola salida en ALTO,siempreque el nmero binario en A sea exactamente igual al nmero binario en B. Aplique el cdigo de SELECT de entradasadecuado(se pueden usar tres cdigos).
SECCiN6-19

T 6-37. Considere el circuito de la figura 6-9. Suponga que la salida Al est clavada
en BAJO. Siga la secuencia de operaciones para sumar dos nmeros y determine los resultados que aparecern en el registro A despus del segundo pulso de TRANSFERENCIA en cada uno de los siguientes casos. Note que los nmeros estn en decimal y el primero es el que est cargado en B por el primer pulso de CARGA. (a) 2 + 3 (d) 8 + 3 (b) 3 + 7 (e) 9 + 3 (c) 7 + 3

316

(~aplulo 6 I Aritmtica dlgltal: operaciones y circuitos T 6-38. Un tcnico analiza el circuito sumador-restador de la figura 6-13. Dur: pruebas, encuentra que siempre que se realiza una suma el resultadc una unidad ms de lo esperado, y cuando se realiza una resta el re es una unidad menor a lo esperado. Qu posible error cometi el t4 conectar este circuito? T 6-39. El sumador BCD de la figura 6-14 se prueba y los resultados se reg~ la tabla 6-4. Considere cada una de las siguientes fallas probables e si podra ser la falla real o no. Explique cada respuesta. (a) Las entradas Al y A2 del sumador de correccin estn intemameJ tocircuitadas entre s. (b) Existe una trayectoria abierta de X al sumador de correccin. (c) Las entradas a la compuerta OR superior estn conectadas intern en corto. (d) La salida de la compuerta AND est clavada en BAJO. SECCIN6-20 6-40. Suponga que los conjuntos A y B se han definido en un archivo fuenl y tien'en los siguientes valores: A = [1001],B = [1100).Asimismo,s que C = 1. Determine el valor para el conjunto X en cada una dc guientes expresiones CUPL: (a) X = A #: B (b) X = A & B
(c) (d) (e) (f) X X X X
14 of 15

=A
=A

$B

= A #: C
& C

= !A

(g)X=ASC PREGUNTAS DE EJERCICIO 6-41. Defina cada uno de los siguientes trminos. (a) Sumador completo (t) Acumulador (b) Complemento a 2 (g) Sumador en paralelo (c) Unidad aritmtica-lgica 01) Acarreo anticipado (d) Bit de signo (i) Negacin (e) Desbordamiento (j) Registro B

c,D

APLICACIONESPARAMICROCOMPUTADORA 642. En la ALU comn de un microprocesador, los resultados de cada I aritmtica normalmente (aunque no siempre) se transfieren al registro lador, como en las figuras 6-9, 6-13 y 6-16. En la mayora de las lJ aritmticas-lgicasde microprocesadores, el resultado de cada operac mtica tambin se usa para controlar los estados de varios flip-flops les llamados banderas. Estas banderas las usa el microprocesador est tomando decisiones al ejecutar determinado tipo de rdenes. banderas ms comunes son: S (bandera de signo). Este FF siempre est en el mismo estado qu no del ltimo resultado generado por la ALU.
TABLA 64

317
15 of 15

Z (banden de cero). Esta bandera se establece a 1 cuando el resultado de una operacin de la ALU es exactamente O; de otra forma, se restablece a O. C (banden de acarreo). Este FF siempre est en el mismo estado que el acarreo del MSB de la ALU. Jsando el sumador-restador de la figura 6-13 como la ALU, disee el circuito 6gico mediante el cual se pueden implementar estas banderas. Las salidas le suma y C4 se usarn para controlar a qu estado pasar cada bandera :uando ocurra el pulso de TRANSFERENCIA.Por ejemplo, si la suma es ~xactamenteO (es decir, 0000), la bandera Z se debe establecer mediante la rPP de TRANSFERENCIA; de otra manera, se debe restablecer. \! trabajar con microcomputadoras a menudo es necesario mover nmeros bilarios de un registro de 8 bits a uno de 16 bits. Considere los nmeros )1001001y 10101110, que representan +73 y -82, respectivamente, en el istema de complemento a 2. Determine las representaciones de 16 bits para ~stosnmeros decimales. ::ompare las representaciones de 8 y 16 bits para +73 del problema 6-42. Juego compare las dos representaciones para -82. Existe una regla general lue se puede usar para convertir con facilidad representaciones de 8 bits a 16 Jits. Sabe cul es?Tiene que ver con el bit de signo del nmero de 8 bits.

SECCiN6-10 l. Tres,dos. 2. (a) Sz= O, C3= 1 SECCiN6-12

( c) 1(:KmXX> 126 S. -32768 00 6. (a)

(b) G: - O

1. Uno; cuatro; cuatro.

2. 0100

SECCiN6-14 l. Cincochips. 2. 240ns

3. 1

SECCiN6-15 l. Parasumarel 1 necesario, con el fin de completarla representacin en complementoa 2 del nmeroen el registroB 2. 0010. 3. 1101. 4. Falso,aqu aparece el complementoa l.
SECCiN 6-16 l. Dos sumadores de cuatro bits y lgica de con-ecci6n. 2. La 16gicade correccin detecta una suma mayor que 9 y luego causa que un 0110 se agregue a la suma.

SECCiN6-17 1. F=: 1011;OVR- O;CN+.= O 2. F= 0111; OVR= 1; CN+.= 1 3. F = 1000 4. I = 01101011; CN+.= OVR- O

s. I

- 11111111

6. Ocho

SECCIN 6-20 1. [Q3, Q2, Ql. QoI 2. Field Count - [Q", Q2, Ql, Qo1
3. X = [O, O, O, O]