246 iiSistemasDigitalesII Sesion18

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Sistemas Digitales II
Ing. Vctor Asanza Armijos
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INTRODUCCIN En las MSS las variables de cdigo de Estado Presente estn representadas por las salidas de los flip-flops que son controlados por la seal de Clock. El cambio de estado solo puede ocurrir en el flanco positivo (o negativo) del pulso de Clock. Ya que las MSS son controlados por pulsos de Clock se dice que ellas operan en modo de pulso. Los Circuitos Secuenciales Asincrnicos (o MSA) no usan flip-flops para representar variables de estado. Los cambios de estados no son disparados por pulsos de Clock, sino que dependen de los valores de las seales de entrada en cada instante de tiempo. Para tener una operacin confiable solo una de las entradas debe cambiarse a la vez. Adems, debe haber suficiente tiempo entre los cambios de los valores de entrada para permitir al circuito alcanzar un estado estable. Es decir, no debe producirse ningn cambio en las entradas mientras la MSA esta en transicin de un estado estable al otro. Cuando se cumplen estas condiciones, se dice que una MSA opera en modo fundamental.
Sistemas Digitales II Ing. Vctor Asanza Armijos
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Modelo general del Circuito (mquina) Secuencial Asincrnico
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Y (t) - variable de excitacin (variable de estado siguiente) Y (t + t) - variable de realimentacin (variable de estado presente) Asumimos que los retardos reales de todos los componentes del circuito combinatorial se agrupan en los elementos de retardos que estn indicados en las lneas de realimentacin. Los valores de las variables de Estado Presente (yky1) se cambian por los valores de las variables de Estado Siguiente (YkY1) despus que transcurre el tiempo de retardo. Entonces, las MSA utilizan los retardos reales de los componentes como elementos de la Memoria de Estado.
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ANLISIS DEL COMPORTAMIENTO DE UNA MSA EN MODO FUNDAMENTAL En el siguiente ejemplo:
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Y(t) = y(t + t) - condicin de estado estable Y(t) y(t + t) - condicin de estado de transicin
1. Ecuacin de excitacin. Y = AB + Ay + By
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2. Mapa de excitacin El nmero de columnas en el mapa de excitacin debe ser igual al nmero de combinaciones de variables de entrada y el nmero de filas debe ser igual al nmero de combinaciones de variables de realimentacin (de estado presente).
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Luego de graficar el mapa de excitacin se debe llenar una por una las celdas del mapa basndose en la ecuacin de excitacin y en la condicin que solo una entrada puede ser cambiada a la vez. Comenzamos asumiendo que y = 0, A = 0 y B = 0. Lo que est dentro de las celdas es el estado siguiente Y. Si Y=y decimos que es un estado estable.
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3. Mapa de Estados (Mapa de flujo). Basndose en el mapa de excitacin se grafica el mapa de estados asignando a cada estado estable un nombre.
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* = Estado de transicin
4. Diagrama de Estados Primitivo. Formato : A,B / Y El diagrama de Estados Primitivo describe de manera completa el comportamiento de la MSA, pero contiene Estados redundantes.
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HAZARDS (PULSOS NO DESEADOS) Debido a que las variables de realimentacin (de estado presente) no pueden cambiar en el mismo instante, puesto que los retardos de los circuitos que las generan nunca son iguales, pueden producirse pulsos transitorios indeseables muy cortos que se denominan hazards.
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Existen dos tipos diferentes de Hazards: 1. Hazard Esttico Es un transiente momentneo sencillo en una seal de salida que debi permanecer esttico en respuesta a un cambio en la entrada. Ejemplo:
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Asumamos que X1 = X2 = X3 = 1. En este caso f = 1 tambin porque la seal p es igual a 1.
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Si ahora cambiamos X2 de 1 a 0 aparentemente no debera haber cambio en la seal f, ya que en este caso la seal q cambia a 1. Pero, debido a los retardos reales de las puertas y en especial a la presencia de un inversor adicional, la seal p cambia a 0 antes que la seal q cambie a 1. Por un corto tiempo ambas seales, p y q, se hacen 0 y por tanto la salida f tambin se hace momentneamente 0 y luego vuelve a 1.
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El pulso parsito en la salida f puede ser prevenido de la siguiente manera: La expresin de excitacin para el circuito dado es:
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Con El mapa de excitacin correspondiente:
El Hazard se produce cuando hay una transicin de X1X2 a X2nX3, es decir, cuando desde la condicin de la celda 7, pasamos a la condicin de la celda 5. Puede ser eliminado agregando un trmino ms que sera X1X3 (celdas 7 y 5). Tal que :
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Ahora cuando se produce el cambio en X2 de 1 a 0, la salida f se mantendr igual a 1 gracias al trmino agregado.
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El trmino que agregamos es redundante para generar la expresin f pero es necesario para tener el circuito libre de Hazards Estticos. Un Hazard Esttico potencial existe siempre y cuando hay dos 1s adyacentes que no estn agrupados. La presencia de un Hazard Esttico en una MSA puede causar que el circuito cambie a un estado incorrecto.
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2. Hazard Dinmico Es un transiente mltiple momentneo en una seal de salida que debi haber cambiado solamente una vez en respuesta a un cambio en la entrada.
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Ejemplo
Este circuito tiene cuatro niveles de puertas. La expresin para f sin minimizar es:
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El Hazard Dinmico es causado por la estructura multinivel del circuito. Un circuito que tiene un Hazard Dinmico debe tambin tener un Hazard Esttico en alguna parte. En este circuito podemos observar el Hazard Esttico en la salida b. Es muy difcil detectar los hazards dinmicos y aun ms difcil eliminarlos.
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Diseo de un flip-flop tipo D con Clock de disparo por flanco positivo.
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2. Diagrama de Estados Primitivo. Se debe tener presente que el valor de la entrada D puede pasar a la salida Q solo en el mismo momento cuando CLK cambia de 0 a 1, es decir, con el flanco de subida de CLK.
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3. Mapa de Estados Primitivo.
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4. Tabla de Implicantes y Diagrama de Equivalencia Mxima.
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Hay dos opciones para agrupar los estados:
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5. Diagrama de Estados Reducido.
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6. Asignacin de cdigos de estados.
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No vamos a tener condiciones de carrera crtica, ya que entre los cdigos de estados que estn relacionados entre si, existe distancia unitaria. 7. Mapa de excitacin.
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8. Mapas de variables de estado siguiente.
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9. Mapa de salida Q.
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Diseo de un flip-flop tipo D con Clock de disparo por flanco positivo basado en una celda binaria. 1. En este caso es necesario disear un circuito decodificador que debe manejar nicamente las entradas de la celda binaria de tal manera que sus salidas generen las seales de salida final correspondientes al flip-flop tipo D de disparo por flanco de subida de Clk.
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2. Diagrama de Estados Primitivo.
Formato: Clk D / S R
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3. Mapa de Estados Primitivo.
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4. Tabla de Implicantes y Diagrama de Equivalencia Mxima.
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5. Diagrama de Estados Reducido.
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6. Asignacin de cdigos de estados.
Van a existir condiciones de carrera, puesto que entre los cdigos de los estados T0 y T3 no hay distancia unitaria. Tenemos que asegurarnos que tendremos condiciones de carrera no crtica.
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7. Mapa de excitacin.
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8. Mapas de variables de estado siguiente (o variables de excitacin).
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Ejemplo Disear el circuito Detector de pulsos impares que tiene una entrada w y una salida z. La entrada w recibe los pulsos. Cuando el numero de pulso aplicado es par la salida z = 0. Cuando el numero de pulso aplicado es impar la salida z = 1. La salida z no cambia su ltimo valor hasta que se recibe el siguiente pulso.
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2. Diagrama de Estados Primitivo. Formato: w / z
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3. Mapa de Estados Primitivo. 4. Asignacin de cdigos de estados.
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5. Mapa de excitacin.
Los dos ltimos trminos en cada funcin, se agregan para evitar Hazards Estticos.
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6. Mapa de salida.
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7. Diagramas de Tiempo.
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8. Diagrama Esquemtico.
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Ing. Vctor Asanza Armijos

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Ing. Vctor Asanza Armijos

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Con El mapa de excitacin correspondiente:

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4. Tabla de Implicantes y Diagrama de Equivalencia Mxima.

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5. Diagrama de Estados Reducido.

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2. Diagrama de Estados Primitivo.

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4. Tabla de Implicantes y Diagrama de Equivalencia Mxima.

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6. Asignacin de cdigos de estados.

8. Mapas de variables de estado siguiente (o variables de excitacin).

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2. Diagrama de Estados Primitivo. Formato: w / z

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