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Chapitre 5

Circuits s equentiels
Les circuits s equentiels sont des circuits dont les sorties d ependent des entr ees mais egalement des valeurs ant erieures des sorties. Le temps est donc un param` etre des circuits s equentiels. Ils permettent de stocker une information au cours du temps et sont donc l el ement principal des m emoires. La majorit e des circuits s equentiels sont r ealis es ` a partir de circuits s equentiels appel es bascules. Les bascules (latch) sont des dispositifs permettant de m emoriser un bit.

5.1

La bascule RS

La bascule RS est compos ee de deux portes non-ou. Elle comporte deux entr ees R et S et deux sorties Q0 et Q1. Lentr ee S (pour Set) est utilis ee pour la mise ` a l etat 1, et lentr ee R (pour Reset) pour la mise ` a l etat 0.

Q0 Q1

Ce circuit nest pas un circuit combinatoire puisquil comporte un cycle. Clairement, les valeurs de Q0 et Q1 vont d ependre des valeurs ant erieures de Q0 et Q1. Supposons que le temps de passage dune porte non-ou est , si Q0 et Q1 sont les valeurs des sorties ` a linstant t, on note Q0 et Q1 les valeurs des sorties ` a linstant t + . On a alors l equation suivante : Q0 = S + Q1 et Q1 = R + Q0.

Voici la table de v erit e de ce circuit : 41

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Circuits s equentiels

S 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

R 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

Q0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

Q1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Q0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0

Q1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0

5.1.1

Etats de la bascule RS

Le circuit est dans un etat stable si en laissant inchang ees les entr ees R et S , les sorties restent inchang ees. Lorsquun etat nest pas stable, les valeurs des sorties oscillent au cours du temps. On est donc dans un etat ind esirable puisque le but est de construire un circuit capable de m emoriser une valeur. Examinons les etats que peut prendre la bascule RS en fonction des entr ees R et S . Si R = 0 et S = 1 Voici l evolution du syst` eme au cours du temps : t Q0 Q1 t+ 0 Q0 t + 2 0 1 t + 3 0 1 t + 4 0 1

Conclusion : On est dans un etat stable o` u on m emorise 1 dans Q1 et 0 dans Q0 (Set). 1. Remarquons que Q0 = Q Si R = 1 et S = 0 Voici l evolution du syst` eme au cours du temps : t Q0 Q1 t+ Q1 0 t + 2 1 0 t + 3 1 0 t + 4 1 0

Conclusion : On est dans un etat stable o` u on m emorise 0 dans Q1 et 1 dans Q0 (Reset). 1. Remarquons que Q0 = Q Si R = 0 et S = 0 Voici l evolution du syst` eme au cours du temps : t Q0 Q1 t+ Q1 Q0 t + 2 Q0 Q1 t + 3 Q1 Q0 t + 4 Q0 Q1

Si Q1 = Q2 les valeurs vont osciller, on est dans un etat instable. Par contre, lorsque Q1 = Q0, on est dans un etat stable puisque l evolution est la suivante :

5.1 La bascule RS

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t Q0 Q1

t+ Q0 Q1

t + 2 Q0 Q1

t + 3 Q0 Q1

t + 4 Q0 Q1

Conclusion : on est dans un etat stable ssi Q1 = Q0. Dans ce cas les valeurs de Q1 et Q0 restent inchang es, on est donc dans un etat de m emorisation. Si R = 1 et S = 1 Voici l evolution du syst` eme au cours du temps : t Q0 Q1 t+ 0 0 t + 2 0 0 t + 3 0 0 t + 4 0 0

L etat est donc stable, les sorties sont stabilis ees ` a 0. Toutefois, si on passe maintenant ` a R = S = 0, on obtient un etat instable puisque Q0 = Q1 : t Q0 Q1 t+ 0 0 t + 2 1 1 t + 3 0 0 t + 4 1 1

Cet etat est donc ind esirable, car un comportement normal peut faire basculer le syst` eme dans un etat instable. L etat R = 1 et S = 1 est appel e etat ind eni. Conclusion : on est dans un etat ind eni. On evitera donc soigneusement cet etat.

5.1.2

Bascule RS : le circuit

Dans un fonctionnement normal de la bascule RS, Q0 et Q1 sont compl ementaires. Ainsi, on note Q1 , Q et Q0 , Q. S R Q Q

RS

On consid ere donc le fonctionnement du circuit uniquement pour une sortie Q. S 0 0 1 1 R 0 1 0 1 Q Q 0 1 ind eni

Le fonctionnement de la bascule RS peut etre r esum e comme suit : mettre S ` a 1 (et R ` a 0) met la sortie ` a 1 (set) tandis que mettre R ` a 1 (et S ` a 0) met la sortie ` a 0 (reset). Lorsque les deux entr ees sont ` a 0, la bascule restitue en sortie la derni` ere action m emoris ee sur la sortie (set ou reset).

5.1.3

Bascule RS : un autre circuit

Il est possible de construire une bascule RS en utilisant des portes non-et plut ot que des portes non-ou.

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Il est ` a remarquer que dans ce circuit, l etat interdit est R = S = 1 et l etat de m emorisation est R = S = 0.

5.1.4

Bascule D

Une bonne fa con de r esoudre lambiguit e propre ` a la bascule RS consiste a ` faire en sorte que l etat ind eni ne soit jamais pr esent e` a lentr ee de la bascule. Cest lid ee de la bascule D qui ne dispose que dune seule entr ee : Voici une r ealisation dune bascule D :

, ainsi les valeurs de S et R sont toujours compl On a S = D et R = D ementaires. Son equation est la suivante : Q = D

5.2

Bascules synchrones

Le circuit pr ec edent est dit asynchrone : les sorties evoluent d` es que les entr ees changent. Il ny a pas de contr ole sur les instants o` u entr ees et sorties changent. Ceci est bien s ur probl ematique si les di erentes valeurs dentr ee ne sont pas toutes disponibles en m eme temps. On op` ere alors ` a une synchronisation qui seectue ` a laide dun signal impulsionnel de fr equence xe appel e signal dhorloge. Pour les circuits synchrones, les sorties evoluent seulement au signal de lhorloge.

5.2.1

Horloge

Voici le chronogramme dune horloge, cest ` a dire le graphe de la valeur de sortie de lhorloge en fonction du temps. front montant front descendant

p eriode

5.2 Bascules synchrones

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fr equence =

1 p eriode

On consid` ere un signal passant alternativement et de mani` ere p eriodique dun niveau haut (1) ` un niveau bas (0). On supposera que ce passage est instantan a e (ces passages sont appell es front). De plus, on suppose g en eralement que les temps pass es au niveau haut et au niveau bas sont egaux.

5.2.2

Modes de synchronisation

Il y a deux fa cons de synchroniser une bascule sur une horloge. 5.2.2.1 Bascules d eclench ees sur niveau dhorloge :

Pour ce type de bascules, les entr ees sont prises en compte pendant un niveau x e de lhorloge (CK = 1 ou CK = 0). Si par exemple on choisi un d eclenchement sur niveau haut, les modications des entr ees ne seront prises en compte que pendant les moments o` u CK = 1. Lorsque CK = 0, la bascule nest pas d eclench ee, on dit quelle est verrouill ee . Voici par exemple un circuit de bascule RS synchronis ee sur niveau dhorloge.

Lorsque lhorloge est en etat bas (CK = 0), les signaux S et R sont ` a 0, et les sorties Q et Q restent inchang ees. Au moment o` u CK passe ` a 1, les portes et nont plus deet et donc S = S et R = R. Les entr ees R et S reprennent donc le contr ole du syst` eme. Cette bascule se d eclenche donc sur niveau haut. + CK S R Son equation est la suivante : Q = Q CK 5.2.2.2 Bascules d eclench ees sur front dhorloge :

Pour certaines bascules, ce nest pas la position haute (ou basse) de lhorloge (niveau dhorloge) qui les active mais le passage du niveau bas au niveau haut du signal dhorloge (ou inversement). On parle alors de bascules d eclench es par front dhorloge : sur front montant quand lhorloge est mise de 0 ` a 1. sur front descendant quand lhorloge est mise de 1 ` a 0. Le front active la bascule et les entr ees sont prises en compte, le reste de la p eriode la bascule est verrouill e. Le d eclenchement sur front permet de mieux contr oler linstant des actions. Pour construire de telles bascules, on utilise le retard induit par le passage dun inverseur. 5.2.2.2.1 Circuit d etecteur de front Le montage suivant permet de produire une br` eve sortie a ` 1, pendant le front montant de lhorloge :

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Il permet donc disoler le front montant de lhorloge. Il sut alors dins erer un tel d etecteur de front entre une horloge une bascule sur niveau haut pour obtenir une bascule d eclench ee par le front montant ou le front descendant du signal dhorloge.

5.2.2.2.2 Montage ma tre-esclave Ce montage permet dobtenir un circuit plus stable et insensible aux parasites.

Ma tre D Q bascule D C

Esclave D bascule D C Q

CK

Lentr ee de la bascule Esclave est reli ee ` a la sortie Q de la bascule Ma tre. Toute modication sur la sortie du Ma tre se r epercute sur lEsclave : le Ma tre asservie lEsclave. Tout le fonctionnement de cette bascule se joue sur le fait que que les entr ees des horloges des = C ), et sur le temps de basculement dune porte bascules ma tre et esclave sont invers ees (C non :

5.3 Les di erents types de bascules et leur repr esentation symbolique

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H C

Seuil basculement autre porte Seuil basculement porte non

t1

t2

t3

t4

On voit que C et C ne sont jamais en m eme temps ` a 1, ce qui fait que les bascules Ma tre et Esclave ne sont jamais acives en m eme temps. Ceci permet que la modication de lentr ee D nai aucune incidence sur la sortie Q lors dune phase stable de lhorloge (0 ou 1). Etude du fonctionnement : Examinons le comportement de la bascule : temps avant t1 entre t1 et t2 juste apr` es t2 entre t2 et t3 entre t3 et t4 Ma tre actif inactif inactif inactif inactif Esclave inactif inactif actif actif actif D D D D D D Q D D D D D D D D D D D Q Q Q D D D

apr` e s t4 actif inactif D D D D

Avant t1 : C = 1 et C = 0, donc le ma tre est actif et lesclave est inactif : la donn ee D est transf er ee par le Ma tre sur sa sortie Q . Lesclave est inactif donc la sortie Q reste inchang ee Entre t1 et t2 C = C = 0, les deux bascules sont donc verrouill ees. Linformation presente sur lentr ee D juste avant t1 est pr esente en Q et m emoris ee par la bascule (puisque C est pass e de 1 ` a 0). La sortie Q reste donc inchang ee. Juste apr` es t2 : C = 0 et C = 1 : le Ma tre est inactif et lEsclave devient actif. Linformation sur lentr ee D (donc celle de Q ) passe sur la sortie Q. Le transfert de la donn ee en D vers la sortie Q a bien et e eectu e sur le front de lhorloge (en t2) De linstant t2 ` a t3 : Rien ne change pour Q puisque le maitre est inactif et D nest donc jamais modi e. Entre t3 et t4 : C = C = 0, lEsclave devient inactif et le Ma tre le reste. Les sorties Q et Q sont inchang ees Apr` es linstant t4 : C = 1 et C = 0 : le Ma tre devient actif, lEsclave reste inactif. Lentr ee D est recopi ee sur la sortie Q mais la sortie Q reste identique.

5.3
5.3.1

Les di erents types de bascules et leur repr esentation symbolique


Bascule RS synchrone

Voici la repr esentation symbolique des bascule RS d eclench ees sur niveau dhorloge

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Circuits s equentiels

R CK S RS

Q CK Q

R S

Q Q

RS

La bascule de gauche se d eclenche sur le niveau haut de lhorloge tandis que celle de droite se d eclenche sur le niveau bas.

5.3.2

Bascule D

+ CK D L equation de la bascule D synchronis ee sur niveau haut est la suivante : Q = Q CK Voici la repr esentation symbolique de la bascule D ` a d eclenchement sur niveau haut et niveau bas : D CK D Q Q CK D Q D Q

Voici les repr esentation des Bascules D ` a d eclenchement sur front dhorloge. La bascule de gauche se d eclenche sur front montant (FM) et celle de droite sur front descendant. (FD). D CK Q D CK Q

Pour la bascule ` a d eclenchement sur front montant : CK 0 1 FM FM D Q Q Q 0 1

0 1

En fait, pour les bascules ` a d eclenchement sur front dhorloge, on ne met jamais lhorloge dans la table de v erit e, on donne directement la table indiquant le comportement du circuit pendant le front d eclencheur. La table correcte est donc la suivante D 0 1 Q 0 1

5.3.3

Bascule JK

Voici la repr esentation symbolique de la bascule JK ` a d eclenchement sur niveau dhorloge : J CK K Q J CK K Q

JK

JK

5.4 For cage des bascules

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La bascule de gauche se d eclenche sur front montant et celle de droite sur front descendant. + KQ . L equation de la bascule est la suivante : Q = J Q Voici la table de v erit e: J 0 0 1 1 K 0 1 0 1 Q Q 0 1 Q

5.3.4

La bascule T

La bascule T (pour Toggle) change d etat ` a chaque front montant (ou descendant selon sa conception). Ainsi, lorsque lentr ee T est ` a 1, cela a pour eet de dinverser la valeur de Q (Q est donc linverse de Q). Pour toute les autres congurations Q gardera la m eme conguration. Table de v erit e: T 0 1 Q Q Q

On peut remarquer que, lorsque T=1, la sortie Q est de p eriode 2 fois plus longue que celle de H, en eet, il faut 2 fronts montant de H pour obtenir celui que Q. Cest pour cela que lon lui donne aussi le nom de diviseur de fr equence par 2 Voici les repr esentation des Bascules T ` a d eclenchement sur front dhorloge. La bascule de gauche se d eclenche sur front montant et celle de droite sur front descendant.

T CK

T CK

5.4

For cage des bascules

Sur les bascules (synchrones), il existe g en eralement une ou deux entr ees suppl ementaires PRESET, CLEAR qui ind ependamment de lhorloge PRESET : force la sortie ` a1 CLEAR : force la sortie ` a 0. Ceci est utilis e notamment pour linitialisation de la bascule lors de sa mise sous tension (garantie dun etat initialement stable). Elles agissent sur lesclave des bascules. Par exemple, pour construire une bascule o` u les signaux PRESET et CLEAR sont actifs sur niveau bas, il sut de compl eter la bascule esclave de la fa con suivante :

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Circuits s equentiels

5.5

Les registres

Puisque les bascules permettent la m emorisation de bits, elles sont le composant principal des registres.

5.5.1

Registre el ementaire

Voici par exemple un registre 4 bits. Lentr ee W ordonne l ecriture des entr ees sur les registres, lentr ee R ordonne la lecture des valeurs m emoris ees.

En synchronisme avec le signal d ecriture W le registre m emorise les donn ees pr esentent sur les entr ees E0, E1, E2 et E3. Elles sont conserv ees jusquau prochain signal de commande W. Dans cet exemple les etats m emoris es peuvent etre lus sur les sorties Q0, Q1, Q2 et Q3 en co ncidence avec un signal de validation R. Lorsque ces sorties sont connect ees ` a un bus, les portes ET en co ncidence avec ce signal de lecture sont remplac ees par des portes ` a trois etats comme sur le sch ema ci-dessous.

5.6 Compteurs

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5.5.2

Registre ` a d ecalage

Le registre ` a d ecalage permet de m emoriser un mot binaire donn e en entr ee, ou bien de d ecaler le mot stock e en m emoire. Un registre ` a d ecalage ` a droite peut- etre utilis e comme un diviseur pas 2, alors quun registre ` a d ecalage ` a gauche agit comme un multiplieur par 2.

5.6

Compteurs

Un compteur est un circuit compos e de n bascules. Les valeurs de sorties bn1 , . . . , b0 sont interpr et ees comme un chire binaire. La prochaine sortie correspond ` a (bn1 b0 )2 + i (modulo k ), o` u i et k sont des entiers et k = 2n 1. Le circuit comporte g en eralement des entr ees permettant linitialisation du compteur (R), et linterruption du comptage (CE).

5.6.1

Compteur asynchrone

Un compteur asynchrone est r ealis e en mettant des bascules en cascade. La sortie dune bascule est branch ee sur lhorloge de la bascule suivante.