latch RS com portas NOR. Um latch RS obtido por portas NOR mostrado na figura 1.

. Na figura 2, possvel verificar o comportamento das saidas Q e /Q para diferentes combinaes das entradas R e S. Quando a entrada R est em nivel 0 e a entrada S est em nvel 1, a saida Q assume nivel logico alto e a saida /Q nivel logico baixo (figura 2(a)). Por outro lado, quando a entrada R est em nivel 1 e a entrada S est em nivel 0, a sada Q assume nvel logico baixo e a saida /Q nivel logico alto (figura 2(b)). Nota-se que a entrada S (Set) faz com que a sada Q seja setada, isto , faz com que Q tenha nivel logico alto, enquanto que a entrada R (reset) faz com que a saida Q seja resetada, isto , faz com que Q tenha nivel logico baixo. interessante notar que se ambas as entradas R e S estiverem em nivel logico baixo, a saida Q manter o seu valor anterior (figura 2(c)). Isto sugere que o latch RS capaz de armazenar um bit e , portanto, podem ser vistos como elementos de memorias.. Uma situao inconveniente ocorre quando ambas as entradas R e S assumem nivel logico 1 (figura -2(d)). Nesta situao, tanto a saida Q quanto /Q so foradas a assumirem nivel o mesmo nivel lgico. Como as sadas dos latch devem ser complementares, a condio onde R = 1 e S = 1 consiste em um erro de operao e deve ser evitada.

Latch RS com portas NAND. Um latch RS construido com portas NAND mostrado na figura 3. A descrio do funcionamento deste latch semente ao latch RS com portas NOR descritas anteriomente. As principais diferenas que a saida Q assumi nivel logico alto quanto S = 0 e R = 1 e nivel logico baixo quando S = 1 e R = 0. Se S = 1 e R = 1, a sada Q mantm o seu estado anterior e a condio de erro ocorre quando R = S = 0.

A figura 4 mostra o comportamento das sadas Q e /Q para os valores possvel das entradas R e S. Pode-se adicionar uma entrada de controle no latch da figura 3 com a funo de estabelecer os intantes de tempo no qual as entradas R e S tero efeito sobre a sada Q.

A figura 5 mostra esta nova verso do latch RS com sua respectiva tabela verdade.

Flip-flop tipo D O flip-flop tipo D possui uma entrada de clock e uma entrada de dado (D). O diagrama em bloco do flip-flop tipo D sensvel borda de descida do clock juntamente com sua tabela verdade mostrado na figura 6 .

Conforme indicado nesta figura se o flip-flop for sensvel borda de descida do clock, toda vez que o sinal de clock passar do nivel logico 1 para nvel logico 1, a sada Q ser atualizada. Se a entrada D estiver em nivel 1 no momento em que o sinal de clock transista do nivel logico 0 para 1, a sida Q assumir nivel logico 1. Caso contrrio (se D = 0), a sada Q assumir nivel logico 0. Nota-se que o flip-flop D armazena o valor da entrada D na sada Q , ou seja, o flipflop D se comporta como uma memria de um bit. Os flip-flops D podem ser utilizados para desenvolver registradores (memrias) de vrios bits. Flip-flop JK No flip-flop JK, as entradas J e K exercem a mesma funo que as entradas R e S, respectivamente, do flip-flop RS, ou seja, a entrada J utilizada para setar a sada enquanto que a entrada K tem a funo de ressetar a sada. A importante diferena entre os flip-flops RS e JK que a condio de instabilidade no est presente neste ltimo. Quando ambas as entradas J e K so colocadas em nvel lgico 1, toda vez que houver uma borda (de subida para

os flip-flops sensveis borda de subida e descida para os flip-flops sensveis borda de descida), as sadas do flip-flop ser comutada, isto , Q assumir o valor anterior de /Q e /Q assumir o valor anterior de Q. O diagrama do flip-flop JK mestre escravo mostrado na figura 8.

Flip-flop T O flip-flop T obtido fazendo-se as entradas J e K do flip-flop JK igual a 1. Neste caso, a cada ciclo de clock, as sadas sero comutadas. Na figura 9 mostrado a diagrama em blocos do flipflop T juntamente com sua tabela verdade. A figura 10 mostra dois flip-flop T em cascata. Note que o comportamento conjunto das sadas Q1 e Q0 de um contador de 0 a 3. Logo, uma das principais aplicaes dos flip-flops T na construo de contadores.

Anlise da simulao do latch RS

Conforme ser visto na regio A, quando S = 0 e R = 1, a sada Q assumi nvel lgico 1, conforme previsto na tabela verdade da figura 4. Note que na regio B, as entradas R e R so iguais a 1, e neste caso, ocorre a situao de instabilidade nas sadas, ou seja, nesta situao, ambas sadas so iguais a 1. J na regio C possvel verificar que se C = 0, ento as entradas R e S no influenciam na sada Q.

Anlise da simulao do flip-flop D

Na regio A, quando o sinal de clock passa de nvel baixo para nvel alto, sada Q passa a valer 0, j que D = 0. Neste caso, a informao da entrada D passa armazenada na sada Q. Na regio B, a entrada D igual a 1 quando o sinal de clock esta em nvel lgico alto e, portanto, conforme espervamos, a sada Q passa a ter nvel lgico alto. Anlise da simulao do flip-flop JK

apresenta basicamente o mesmo comportamento de um flip-flop RS, possuindo apenas uma importante diferena: no apresenta instabilidade quando as entradas J e K so colocadas em nvel lgico 1.

De fato, todos os flip-flops so capazes de armazenar informaes de um bit

O problema desta situao que as sadas do flip-flop devem ser complementares