BUS AFDX

Asignatura MXCA

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INTRODUCCIN A LOS BUSES

Un bus se define como un conjunto de lneas compartidas por distintos elementos de un computador, cuya funcin es permitir la comunicacin entre ellos. Los buses conectan: Elementos de la CPU Componentes de la tarjeta Perifricos

Para facilitar la interaccin entre los componentes de diferentes fabricantes los buses se han normalizado, siguen un estndar acordado.

Lneas de bus
Las lneas de bus se componen de: Datos Direcciones Control (arbitraje, errores)

Transferencia de datos
Intercambio de seales de control y datos entre el maestro del bus (el que tiene la prioridad en ese momento) y uno o varios esclavos con el objetivo de transferir informacin.

Arbitraje del bus

El maestro del bus es el componente que toma la iniciativa y dirige la operacin y el esclavo obedece las peticiones del maestro. Normalmente existe ms de un maestro, por lo que es necesario una fase de arbitraje previa a la transferencia para decidir quin es el propietario del bus en cada momento.

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QU ES AFDX?
Antecedentes
Desde el comienzo de los sistemas fly-by-wire, los sistemas de comunicacin electrnica de las aeronaves, la transferencia de datos entre los diferentes subsistemas de abordo es un tema muy importante. Cada vez ms, la fiabilidad, rapidez (real-time) y, sobre todo, la seguridad que ofrece el sistema de transferencia de datos son esenciales en las aeronaves o a rasgos mayores QoS (Quality of Service). La nueva generacin de aeronaves A380, A350, B787, etc. necesita sistemas ms sofisticados: una mejora en el peso de los componentes, ancho de banda disponible, espacio y un coste menor; sin sacrificar el QoS. Antes de la implantacin del A380 los principales protocolos de buses de datos implantados en las aeronaves son ARINC 429, MIL-STD-1553 y ARINC 629 con anchos de banda de 100kbps, 1Mbps y 2Mbps respectivamente. Para la nueva generacin, A380, se desarrolla entonces el AFDX (Avionics Full-Duplex Switched Ethernet), y posteriormente en Airbus 400M, B-787

Definicin
AFDX (Avionics Full Duplex Switched Ethernet) es el standard de comunicacin, define las especificaciones elctricas y de protocolo para el intercambio de datos entre subsistemas avinicos. AFDX es un mtodo de transferencia de datos en seria basado en Ethernet convencional (standard IEEE 802.3). Es mil veces ms rpido que su antecesor, ARINC 429. Para cumplir con los requisitos de ADN (Aircraft Data Network), el AFDX se ampli para asegurar una comportamiento determinista (ya que el Ethernet convencional no lo es) y alta fiabilidad. AFDX permite velocidades de transmisin de 10Mbps o 100Mbps Sus caractersticas principales: Control de trfico se consigue garantizando el ancho de banda de cada canal de comunicacin lgica, Virtual Link (VL). El Control de trfico garantiza un comportamiento determinista. Redundancia: necesaria para mejorar la fiabilidad, se necesitan canales redundantes que transmiten a la vez la informacin.

Estas caractersticas proporcionan un BER<1012 y proporcionan un ancho de banda mayor que100Mbps, necesarios para las nuevas generaciones. 2|Pgina

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Componentes
Subsistemas avinicos (Avionics subsystem): dnde se incluye el ordenador de control de vuelo, el sistema de posicionamiento global, sistema presin, etc. Un Computador de sistema avinico proporciona el entorno computacional a los subsistemas avinicos. Cada computador del sistema avinico contiene un sistema final (End system) incrustado que conecta los subsistemas avinicos a la interconexin AFDX (AFDX iterconnect) Sistema final (End system): proporciona la interfaz entre el subsistema avinico y la interconexin AFDX. Por cada Subsistema Avinico el Sistema final con interfaz tiene que garantizar un intercambio de datos seguro y fiable con otros subsistemas. Esta interfaz presenta una aplicacin (API) para los diferentes subsistemas avinicos, que permite comunicarse entre ellos con un mensaje sencillo. Interconexin AFDX (AFDX Interconnect): Es la conexin Full-Duplex, switched Ethernet que caracteriza el sistema AFDX. Consiste en una red de interruptores (switch) ejerce el control del trfico y filtrado adems hacer llegar cada paquete a su destino. Dos de los Sistemas Finales (End systems) proporcionan la interfaz de a tres subsistemas avinicos y el tercer sistema final establece una interfaz a la aplicacin de salida/puerta (Gateway). ste, a la vez, proporciona un canal de comunicacin entre los subsistemas avinicos y una red IP externa.

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ARQUITECTURA
El AFDX tiene una arquitectura de RED, con dos tipos de dispositivos: Switch (conmutador): controla el trfico (ancho de banda) y el filtrado, y hace llegar cada paquete a su destino (END SYSTEM) END SYSTEM: Accede a los componentes de la red para enviar o recibir datos de sta (a travs de la aplicacin).

Todas las conexiones entre los componentes son full-duplex. Como determina AFDX ests comunicaciones estn basadas en el standard Ethernet (MAC) Cada End System se conecta a dos redes independientes (redundancia). El centro/corazn de la red es el switch (conmutador) que establece la conexin fsica con todos los End Systems conectados a ste switch. La configuracin del switch establece la comunicacin lgica entre los End systems. En la figura podemos ver un ejemplo de la comunicacin entre dos End system: 1. ES1 transmite los mensajes 1,2 y 3 a ES2 usando la tecnologa Virtual Link VL (se ver a continuacin) que se codifica en la direccin MAC de destino. 2. El mensaje de AFDX solo se puede identificar con su fuente UDP y con el nmero del puerto de destino, su fuente IP y direccin de destino o direccin MAC de destino que codifica el VL. 4|Pgina

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End systems and avionics sub-systems

El computador de Sistema avinico se conecta a la red AFDX a travs del Sistema Final (End System). Un sistema avinico es capaz de soportar diferentes subsistemas. Las particiones proporcionan independencia entre los subsistemas avinicos dentro del mismo Sistema avinico. Para conseguirlo se restringe el espacio de direccin de cada porcin y aplicando lmites al tiempo de CPU asignado a cada particin. El objetivo de las particiones es asegurar que un error en un subsistema avinico conectado a una de las particiones no tendr efecto en los dems subsistemas avinicos conectados.

Las aplicaciones avinicas se comunican entre s enviando mensajes utilizando los puertos de comunicacin. (En particular ARINC 653 define dos tipos de puertos, puertos de colas y de muestras) Es necesario que los End system proporcionen la interfaz de comunicacin sostenible para soportar estos puertos. Los End system se identifican con 2 grupos de 8-bits: Identificacin de red e identificacin de equipo.

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Puertos de comunicacin AFDX

Los puertos de comunicacin, forman parte del sistema operativo API, proporcionan un mecanismo programado para la comunicacin (envo y recepcin de mensajes). Como se ha comentado en el apartado anterior, los puertos ofrecen un servicio de puerto de muestreo o colas, basados en ARINC 653. Los puertos de muestreo y colas se diferencian bsicamente en la recepcin. Sampling communication port: tiene almacenaje de bfer para un nico mensaje. Si llega un mensaje nuevo se reescribe encima del que estaba almacenado. El mensaje se puede leer tantas veces como se quiera. Cada puerto tiene un indicador de edad del mensaje (se encuentra en el buffer) para que el subsistema pueda averiguar si ha fallado la transmisin o si el mensaje es repetido. Queue communication port: puede almacenar un nmero determinado de mensajes en una cola. Una vez ledo el primer mensaje de la cola, ste se elimina. Service Acces Port (SAP): Se utilizan en comunicaciones entre componentes AFDX y componentes no-AFDX (Introducido por el standard AFDX)

El port_ID identifica el puerto de comunicacin y el resumen del mensaje.

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VIRTUAL LINK (VL)

Los End systems intercambian tramas a travs de Virtual Links (VL). Los VL establecen comunicacin lgica unidireccional que se comportan como conexiones fsicas. En el AFDX el campo Virtual Link ID de 16bits, se utiliza para encaminar las tramas Ethernet en una red AFDX. A continuacin se muestra una trama Ethernet:

Los LVs permiten definir una red de comunicacin sofisticada a la vez que se asegura una red determinista. Las tramas de Ethernet asociadas con un VL ID determinado tienen que originarse en un nico End system. Los interruptores del ADFX estn configurados para entregar las tramas con el mismo VL ID a un conjunto predeterminado de End Systems.

Cuando la fuente, End System, enva una trama Ethernet con VL ID =100 a la red, Los interruptores de AFDX entregan la trama a los End System de destino predeterminados (2 y 3). Ms de un VL puede originarse en un End system y cada VL puede cargar mensajes desde uno o ms puertos de comunicacin. Itinerario de paquetes:

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Virtual Link Isolation

La conexin entre End systems de 100Mbps puede soportar varios VLs que entregan los 100Mbps de ancho de banda de la conexin fsica. De forma similar a las particiones de los subsistemas avinicos se asla los VL para prevenir que los trficos de los VL interfieran entre s. Para conseguirlo se limita el ratio de transmisin de las tramas Ethernet en un VL y limitando el tamao de las tramas. Parmetros de un VL: Espacio de distribucin de ancho de banda (Dandwidth allocation gap) (BAG): El BAG representa el intervalo mnimo en ms entre las tramas Ethernet transmitidas en un VL. Los Ens Systems controlan el trfico de transmisin para cada VL de acuerdo con el BAG. El switch verifica el BAG (vigila el trfico). Las tramas no tienen por qu ser transmitidas en mltiplos del BAG configurado. Valores permitidos del BAG:

Valor mximo de trama Ethernet (Lmax): La trama Ethernet ms larga que puede transmitirse en un VL. Conjunto con el BAG, el peor caso en consumo de ancho de banda en el AFDX se puede calcular para un VL dado. Las tramas de un VL pueden tener diferentes tamaos. El End system se encarga de mantener la medida de la trama a transmitir respetando Lmax para el VL determinado. Ejemplo de transmisin en un VL:

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Virtual Link Scheduling

Cada puerto de comunicacin AFDX est asociado a un VL. Los mensajes enviados a los puertos de comunicacin se encapsulan mediante UDP, IP o Ethernet. En el caso de transmisiones Ethernet, el Programador de VL es el responsable de programar las transmisiones de todos los VLs originarios del End system. El Programador de VL es responsable de asegurar que cada VL se ajuste al lmite ancho de banda asignado, por lo que debe cumplir el BAG y Lmax de cada VL. Adems debe multiplexar todas las transmisiones del VL y asegurar que el Jitter introducido en la multiplexacin este dentro de los lmites aceptables.

Cada VL es como un flujo de tramas, si tenemos varios VL son varios flujos de tramas y se tienen que multiplexar en un nico flujo. El Jitter se puede introducir cuando un mensaje llega a una cola de VL que no est vaca, de manera similar ocurre en la multiplexacin de las diferentes colas del VL y el proceso de redundancia en el Redundancy Management. Una vez seleccionada la trama de la cola del VL se le asigna un nmero de secuencia, per-VL, y se enva la trama al Redundancy Management para hacer una rplica, si es necesario, y transmitir por el enlace fsico. El nmero de secuencia no se asigna a la trama AFDX antes de la programacin del VL existente debido al mecanismo sub-VL. Si un link virtual tiene ms de un sub-VL el nmero de secuencia no puede ser asignado a la trama ya que realmente est seleccionado por el Programador de VL para ser transmitido. El sub-VL es la manera de regular el flujo de tramas de un VL, hace posible la optimizacin del ancho de banda del VL.

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Redundancy Management (Gestin de redundancia)

Existen dos redes conmutadas independientes en un sistema AFDX. Cada paquete transmitido desde un End system viaja por las dos redes simultneamente, por lo que, en condiciones normales, el End System final recibe dos paquetes iguales. El End system necesita un sistema para identificar estos dos paquetes. En AFDX, todos los paquetes transmitidos por VL estn provistos de un bit de secuencia de nmero de campo. La secuencia se encuentra justo antes del campo FCS de la trama Ethernet. El nmero de secuencia empieza en 0 (Reservado para End System Reset), contina en 255 y vuelve al 1. El nmero de secuencia se basa en el per-VL. En un puerto basado en per-VL o per-red, el End system receptor verifica que los nmeros de secuencia de las tramas sucesivas estn en orden (Integrity Checking). Despus de la verificacin, el End System determina si pasar el paquete o soltarlo (si es una rplica), esto es Redundancy Management.

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Jitter
El Programador de VL es tambin responsable de la multiplexacin de las salidas reguladas en el "Redundancy Management. Las salidas reguladas se consisten en una corriente regulada de tramas Ethernet. La inestabilidad se da cuando los reguladores de salida se combinan con la Multiplexacin en el Programador VL. Las tramas Ethernet que llegan a la entrada del multiplexador al mismo tiempo experimentan un retraso de cola (Jitter).

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MENSAJES
Flujo de mensajes
Cuando una aplicacin enva un mensaje a un puerto de comunicaciones, el End System, la red AFDX y los sistemas finales de destino son configurados para recibir el mensaje en el puerto de recepcin adecuado. En la figura siguiente podemos ver un mensaje M que ha sido enviado por el subsistema de avinica al puerto 1:

El sistema final 1 encapsula el mensaje en una trama Ethernet y enva la trama al AFDX Switched Network en Virtual Link 100. Las tablas de reenvo en los conmutadores de red (network switches) estn configuradas para entregar la trama Ethernet tanto al End System 2 como al End System 3. Estos sistemas finales que reciben la trama Ethernet son capaces de determinar el puerto de destino del mensaje contenido en la trama Ethernet. En la figura mostrada anteriormente, el mensaje es entregado por el End system 2 al puerto 5 y por el End System 3 al puerto 6. La informacin usada por el End System de destino para encontrar el puerto de destino adecuado para el mensaje est contenida en las cabeceras junto a la carga (payload) de Ethernet. En la figura que se muestra a continuacin podemos ver la cabecera que compone el payload de Ethernet:

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Bus AFDX La carga consta de un paquete IP (cabecera y payload), que est formado por un paquete UDP (cabecera y payload) y que contiene el mensaje enviado por el subsistema avinico. El Pad solo es necesario cuando la carga del UDP es ms pequeo de 18 bytes. En la figura mostrada anteriormente solo hace referencia a las cargas UDP que no han estado fragmentadas en mltiples cargas IP. Una funcin importante de las cabeceras IP es proporcionar un control de fragmentacin paquetes grande UDP. La cabecera IP contiene una identificacin del End System de destino y los identificadores de particin si es una direccin multicast. En el ltimo caso, la direccin IP de destino contiene el VL_ID. La cabecera UDP contiene los nmeros de puerto tanto de fuente como de destino. En general, hay suficiente informacin en estas cabeceras para que el End System determine el puerto de destino del mensaje. Del mismo modo, suficiente informacin asociada con el puerto de comunicacin de transmisin AFDX, para que el End System de la fuente cree las cabeceras adecuadas cuando construye la trama Ethernet que contiene el mensaje.

Estructuras del mensaje AFDX

Los subsistemas avinicos son razonablemente libres para escoger la estructura de mensaje que mejor se adecuen a su alicacin. Los mensajes estn contenidos en la carga del UDP. ARINC 664 identifica dos tipos de estructuras de mensajes: Estructura explcita: incluyen informacin de formato que permiten al receptor interpretar correctamente los datos. Estructura implcita: no contienen informacin que ayude al receptor en la interpretacin de los datos. Por lo que son ms eficientes en la utilizacin del ancho de banda de la red. En la estructura de mensajes implcita, las aplicaciones avinicas necesitan una manera de identificar el formato del mensaje de los datos recibidos. Esto se consigue asociando las estructuras implcitas con un puerto de recepcin AFDX. La aplicacin asocia la estructura del mensaje basndose en el nmero del puerto UDP donde se recibe e mensaje.

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Bus AFDX Estructuras de mensaje implcitas Hay un nmero limitado de tipos de datos en la estructura implcita del mensaje (ARINC 664) Signed_32 Integer Signed_64 Integer Float_32 Float_64 Boolean String Opaque Data

El estndar tambin requiere que los tipos de datos primitivos se ajusten a sus lmites naturales. La direccin 0 es considerada el inicio de la carga UDP; todos los ajustes se hacen relativos a la direccin 0. Los primeros 4 bytes de la estructura del mensaje estn reservados. Despus de esto, la estructura bsica del mensaje consiste en una palabra de 4 bytes llamada Functional Status Set, seguida de hasta cuatro sets de datos. La estructura bsica del mensaje se puede repetir un nmero arbitrario de veces para formar la estructura del mensaje. La figura siguiente representa dos estructuras de mensajes:

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Bus AFDX El estado funcional de cada set de datos es codificado en el correspondiente byte del Functional Status. Hay cuatro posibles estados funcionales: No Data Normal Operation Functional Test No Computed Data

Los datos se tienen que agrupar en sets de datos de modo que el Functional Status se aplica a todos los datos en el set de datos.

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PILA DE PROTOCOLOS AFDX

Las capas del protocolo estn divididas en: Servicios de comunicacin AFDX Capa de transporte UDP Servicios de nivel de enlace (virtual link)

Transmisin
El protocolo de transmisin comienza con un mensaje que est siendo enviado a un puerto AFDX. La capa de transporte UDP se ocupa de aadir la cabecera UDP, que incluye los nmeros de puerto UDP de origen y destino. Estos nmeros son, en la mayora de casos, determinados por el sistema de configuracin y fijados para cada puerto de comunicaciones AFDX. Para un puerto SAP, la aplicacin especifica la direccin de destino IP y UDP dinmicamente. La capa de red IP recibe los paquetes UDP y determina si necesitan ser fragmentados. La capa de red IP usa el Lmax adecuado del VL para determinar si la fragmentacin es necesaria. Se aade la cabecera IP y se calcula un checksum para cada fragmento. La capa IP aade las cabeceras de Ethernet y coloca la trama Ethernet en cola sub-VL adecuada. La capa (virtual) de enlace es responsable de programar la trama Ethernet para la transmisin, aadiendo la secuencia de nmeros (per-VL bases) y pasando la trama al Redundancy Managment Unit, donde se copia (si es necesario) y se actualiza la direccin Ethernet de origen con la ID fsica del puerto que transmite la trama.

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Bus AFDX Diagrama de la pila de protocolos de transmisin AFDX.

Recepcin
La recepcin es inversa a la transmisin. El proceso empieza con la recepcin de una trama Ethernet, que se revisa mediante el Frame Check Sequence (FCS). Si no hay error, el FCS es despojado y la trama de AFDX se pasa al Integrity Checking y el Redundancy Managment. Estos pasos se llevan a cabo a nivel de enlace (virtual). Los paquetes IP resultantes se pasan a nivel de red IP. El nivel de red es responsable de revisar el campo checksum de IP y de montar el paquete UDP, si es necesario. El paquete UDP se pasa a la capa de transporte UDP para ser entregado. 17 | P g i n a

Bus AFDX Diagrama de la pila de protocolos de recepcin AFDX.

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