PRACTICA No.

8 CIRCUITOS RESTADORES Y MULTIPLICADORES

MATERIA: DISEO DIGITAL

SEMESTRE FEBRERO-JUNIO DEL 2012

NOMBRE DE LOS ALUMNOS: 1.-__________________________________________________________________ 2.- __________________________________________________________________ 3.- __________________________________________________________________ NOMBRE DEL EQUIPO___________________________

OBJETIVO GENERAL DE LA PRCTICA:

Que el estudiante adquiera las competencias en el diseo de circuitos Aritmeticos restadores (incluyndole el sumador) y multiplicadores que sean capaces de dos operandos de cuatro bits y arrojar un resultado final.

EVALUACION: __________

CATEDRATICO: ING MIGUEL ANGEL PEREZ SOLANO

INSTITUTO TECNOLOGICO DE OAXACA

I.

Objetivos especficos.

Tener claro el concepto de circuitos combinacionales. Entender que es el complemento a 2 de un patrn binario. Comprender como es posible realizar una resta mediante una suma utilizando los complementos a 2. Investigar en la pagina de Texas instruments http://upgrade.kongju.ac.kr/data/ttl/func.html circuitos de glue logic (los clsicos circuitos integrados 74xx) que realizan la funcin lgica de sumadorrestador. Interpretar las formas de onda presentadas a la salida del sumador-restador a la aplicacin de estmulos (0s y 1s) en sus entradas. Saber modelar en VDHL, sumadores-restadores de 4 bits. Sintetizar el archivo de un sumador-restador utilizando XST Webpack de Xilinx). (del ISE

Implementar un sumador-restador, utilizando un FPGA XC3S100E de la familia Spartan 3E de Xilinx con la tarjeta Basys 2.

II. III.

MATERIAL Y SOFTWARE UTILIZADO Tarjeta Basys 2 de Xilinx. ISE Webpack Adept. FUNDAMENTO TEORICO

En circuitos digitales, un sumador/restador es un circuito que es capaz de sumar o substraer nmeros (particularmente en binario). A continuacin se muestra un circuito que suma o resta dependiendo de una seal de control.

CATEDRATICO: ING MIGUEL ANGEL PEREZ SOLANO

INSTITUTO TECNOLOGICO DE OAXACA

Como puede observarse M es una lnea de control, suma cuando es 0 ( F = A + B) y resta cuando es 1 (F= A-B). C es el acarreo de salida y V es una bandera de sobreflujo.

Objetos de datos SIGNAL: Los objetos de datos SIGNAL representan las seales lgicas, o cables en un circuito. Hay tres lugares donde es posible declarar las seales en el cdigo VHDL; en una declaracin de entity, en la seccin declarativa en una architecture y en la seccin declarativa de un package. Una seal debe declararse con un tipo asociado como sigue:

SIGNAL signal_name : type_name:

La variable type_name de SIGNAL determina los valores legales que la seal puede asumir y sus usos licitos en el cdigo de VHDL. Pueden ser; BIT, BIT_VECTOR, STD_LOGIC, STD_LOGIC_VECTOR..etc.

IV.

METODOLOGIA DE LA PREPARACION DE LA PRACTICA

a) Primeramente se armara un circuito restador, pero que tambin suma en funcin del valor de una patilla SoR. Lo anterior es debido a que como se menciona en el fundamento terico, una resta se puede realizar como suma, simplemente complementando a 2 el substraendo.

CATEDRATICO: ING MIGUEL ANGEL PEREZ SOLANO

INSTITUTO TECNOLOGICO DE OAXACA

Creamos un nuevo proyecto en ISE Project Navigator, lo nombramos SumaRestaVHDL, el mdulo principal ser de tipo HDL.

Ajustamos los Project settings para adecuarlo a los parmetros de nuestra Basys2 para su implementacin.

A continuacin,, agregamos un nuevo fuente, ya sea con el botn a la izquierda de la ventana Design o mediante el men que aparece tras hacer clic derecho

CATEDRATICO: ING MIGUEL ANGEL PEREZ SOLANO

INSTITUTO TECNOLOGICO DE OAXACA

sobre el nombre de nuestro proyecto, el mdulo ser de tipo VHDL y por nombre le pondremos SumaResta:

Nuestro sumador/restador tendr operandos de 4 bits, por lo que tendr dos entradas (A y B) de 4 bits y una salida tambin de 4 bits (traducida a una seal sum para el acarreo final)y un cout de 1 bit. A continuacin se muestra la pantalla correspndiente.

Continuemos ahora con el cdigo de nuestro mdulo SumaResta, tenemos que cuando la entrada SoR tenga un valor de 0 a la salida enviaremos el resultado de la suma de las entradas A y B, y cuando valga 1 enviaremos el resultado de la resta A B al puerto RESULTADO. En los lenguajes de programacin de PC podemos ejecutar una u otra porcin de cdigo dependiendo del resultado de la evaluacin de una expresin empleando la sentencia if, en VHDL tambin existe dicha instruccin, y es la utilizamos en este ejercicio.

CATEDRATICO: ING MIGUEL ANGEL PEREZ SOLANO

INSTITUTO TECNOLOGICO DE OAXACA

En el programa pueden verse varios detalles; como la inclusin de la biblioteca STD_LOGIC_UNSIGNED (para valores sin signo, tambin existe la biblioteca STD_LOGIC_SIGNED que utiliza valores con signo), la cual debemos incluir para poder utilizar estos operadores, entonces, incluymosla:

Asi tambin tenemos el uso del objeto de datos signal dentro de la seccin declarativa de la architecture. Dicho objeto define a result como un std_logic de 5 bits en virtud que son los bits que se requieren a la salida proveniente de dos operandos de 4 bits.

Comp puede verse un 0 se concatena (0 & A) con una seal A de 4 bits para dar un resultado de 5 bits (4 para RESULTADO y 1 para cout).

Una vez implementado el diseo, procedemos a realizar su simulacin, para lo cual creamos el TESTENCH correspondiente, archivo que llamaremos TB_SumaResta.

CATEDRATICO: ING MIGUEL ANGEL PEREZ SOLANO

INSTITUTO TECNOLOGICO DE OAXACA

Los resultados se presentan en la siguiente seccion

b) Ahora procederemos a construir el circuito multiplicador

VII.- Resultados y Conclusiones de la Prctica.

CATEDRATICO: ING MIGUEL ANGEL PEREZ SOLANO

INSTITUTO TECNOLOGICO DE OAXACA

Los resultados del testbench muestran como la lnea SoR controla la operacin a ejecutar, apareciendo en el puerto resultado el resultado de la operacin seleccionada.

VI.- Fuentes de informacin (Referencias bibliogrficas y sitios internet)

www.xilinx.com www.ti.com

LIBRO: Fundamentos de lgica digital con diseo VHDL Stephen Brown, Zwonko Vranesivc Mc Graw Hill.

SUERTE MUCHACHOS USTEDES PUEDEN LOGRAR LO QUE SE PROPONEN PRINCIPALMENTE SON JOVENESSolano

VII.- ANEXOS (colocar ac datos que requieran agregar, extra al trabajo)

CATEDRATICO: ING MIGUEL ANGEL PEREZ SOLANO

INSTITUTO TECNOLOGICO DE OAXACA