19/02/2011

OBJETIVOS DE LA CLASE
1
Estudiar la Arquitectura del Modulo ADC

Resaltar las ventajas y limitaciones del Multicanal.

MODULO ADC
3
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Orientar sobre el empleo apropiado de este Mdulo

ING. CRISTIAN CHILON IDRUGO

MODULO ADC
El modulo Conversor Anlogo a Digital tiene 5 canales de entrada para los Chips de 28pins y 8 para los de 40/44 pins. El Valor resultante de la conversin de la medicin del nivel de seal a la entrada es un valor correspondiente a 10 bits. El ADC de los PICMicro posee dos referencias de voltaje para realizar el escalamiento, VREF+ y VREF, permitiendo adecuar el rango de salida de la variable analgica, con el en rango de entrada (span) del ADC. EL span es seleccionado segn las combinaciones de VDD, VSS, RA2 (VREF-) y RA3 (VREF+)

MODULO ADC
Posee 4 registros: A/D Result High Register (ADRESH) A/D Result Low Register (ADRESL) A/D Control Register 0 (ADCON0) A/D Control Register 1 (ADCON1) EL ADCON0 controla la operacin del A/D, mientras que el ADCON1 configura las funciones del puertos/Pins. Los puertos relacionados, pueden ser configurados como Entradas Analgicas o como digital I/O.

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MODULO ADC

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MODULO ADC

MODULO ADC

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MODULO ADC: REGLAS DE OPERACION

CONFIGURAR EL A/D: Pins anlogos/Referencias y digital l/O Seleccionar el canal de entrada (ADCON0) Seleccionar el clock de conversin (ADCON1) Encender el Modulo A/D (ADCON0) Configurar la interrupcin del A/D (no necesario) Borrar el bit ADIF Seleccionar el bit ADIE Seleccionar el PEIE y finalmente el GIE

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MODULO ADC: REGLAS DE OPERACION

CONFIGURAR EL A/D: Esperar el tiempo de Adquisicin Iniciar la Conversin Set GO/DONE bit (ADCON0) Esperar por el termino de la adquisicin Hacer Polling en el bit GO/DONE bit (ADCON0) = 0 O esperar por la interrupcin del A/D
Leer el resultado de la conversin

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MODULO ADC: DIAGRAMA DE BLOQUES MODULO ADC: ADQUISICION

Para obtener la Precisin mxima del A/D, debe generarse las condiciones necesaria para la carga del capacitor del retencin (CHOLD) al nivel de voltaje de la seal. La mxima impedancia recomendada para fuentes anloga es de 2.5 k. El tiempo de adquisicin mnima (TACQ) puede calcularse como:

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En el par ADRESH:ADRESL, borrar el ADIF si es requerido

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MODULO ADC: MODELO ANALOGICO

NOTAS: EL TACQ, no es afectado por las referencias de voltaje El CHOLD, no es descargado luego de cada conversin

MODULO ADC: CLOCK PARA EL A/D

El tiempo por bit de conversin se define como TAD. Una conversin completa a 10 bits requiere un mnimo de 12 TAD. Para el A/D de la gama media estn disponibles 7 opciones de TAD: 2,4,8,16,32, 64 Tosc y el Oscilador RC interno del propio Modulo A/D (2 - 6us). Para una conversin correcta el valor mnimo debe ser: TAD=1,6us.

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MODULO ADC: OPERACIN VS FRECUENCIA

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MODULO ADC: CICLOS DE AQUISICION

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MODULO ADC: JUSTIFICACION DEL RESULTADO

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MODULO ADC: REGISTROS ASOCIADOS

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La justificacin Derecha es conveniente cuando se necesita 10 bits parar el procesamiento, en cambio la justificacin Izquierda conviene para el procesamiento a 8 bits.

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BIBLIOGRAFIA

Fernando E. Valds, Ramn Pallas Areny, FUNDAMENTALS AND APPLICATIONS WITH PIC, Editorial Taylor & Francis Group, 2009 Datasheet PIC16F628A (www.microchip.com , documento: 140044F) 2011
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Ing. Cristian Chiln