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INSTITUTO TECNOLOGICO DE TAPACHULA

ARQUITECTURA DE COMPUTADORAS

ING. ROSEL MUOZ LPEZ

ING. EN SISTEMAS COMPUTACIONALES JOSE ANTONIO VAZQUEZ MORAN

ARQUITECTURA DE CMPUTO

5 SEMESTRE

3 UNIDAD

NOVIEMBRE DEL 2013

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INTRODUCCIN
CHIPSET es conjunto de varios chips ensamblados en la placa madre. Se denominan puente norte y puente sur a los 2 ms importantes. El puente sur suele venir acompaado de otros chips ue reempla!an a placas "enuinas# a este tipo se los denomina $placas onboard$. Estos dos chips son vitales# son parte del sistema elemental de la PC. Su concepto ori"inal es ue el puente norte administre la memoria y el puente sur el bus de datos %!&calos# serial y paralelo'# el puente sur se comunica con el CP( por medio del puente norte. Sus )unciones con el tiempo su)rieron al"unas modi)icaciones ue iremos viendo. En la actualidad el puente norte se encar"a de administrar la memoria y el puerto *+P. Se conecta con el CP( por medio de un bus de datos llamado ,S%,ront Side -us'. Este chipset el encar"ado de mantener la sincroni!aci&n entre los distintos buses del sistema y el ,S-. El puente norte se conecta por medio de otro bus de datos %su nombre depende del )abricante' con el chip denominado puente sur. El puente sur se va a encar"ar de administrar bsicamente a todo el bus de datos restante. Todo el tr)ico entrante y saliente es administrado por este chip. Su )unci&n es al"o bsica# simplemente determina ue placa hace solicitud del bus %por medio de una I./' e in)orma al CP(. 0o solo estn estos 2 1nicos chips# tambi2n se o)recen al"unos chips adicionales ue se encar"an de "estionar otros servicios de la PC# tales como audio# video# controladora I3E# serial# PS42# (S-# entre otros. Estos chips# no son ms ue $placas$# a e5cepci&n ue estn montadas sobre la misma tarjeta madre. Su ventaja es la econom6a y comodidad de tener todo en una sola unidad. Su desventaja es el rendimiento ue no es comparable a los de una placa "enuina. *un ue en la mayor6a de los casos %puertos de peri)2ricos e I3E' no hay di)erencias vs. a una placa PCI# en otros como placas de video la di)erencia puede ser "i"antesca.

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3. SELECCIN DE COMPONENTES PARA ENSAMBRE DE EQUIPO DE CMPUTO.

3.1 CHIPSET.
(n chipset es un conjunto de circuitos inte"rados diseados con base a la ar uitectura de un procesador# permitiendo ue ese tipo de procesadores )uncionen en una placa base. Sirven de puente de comunicaci&n con el resto de componentes de la placa# como son la memoria# las tarjetas de e5pansi&n# los puertos (S-# rat&n# teclado# etc. 7as placas base modernas suelen incluir dos inte"rados# denominados puente norte y puente sur y suelen ser los circuitos inte"rados ms "randes despu2s de la +P( y el microprocesador. 7as 1ltimas placa base carecen de puente norte# ya ue los procesadores de 1ltima "eneraci&n lo llevan inte"rado. El chipset determina muchas de las caracter6sticas de una placa base y por lo "eneral la re)erencia de la misma est relacionada con la del chipset. * di)erencia del micro controlador# el procesador no tiene mayor )uncionalidad sin el soporte de un chipset8 la importancia del mismo ha sido rele"ada a un se"undo plano por las estrate"ias de mar9etin".

FIG.1 Estructura de un Chip set Intel.

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El chipset suele ser el intermediario entre el procesador y el resto de componentes. Estos datos viajan a trav2s del llamado ,S-%,ront:side bus' primero y lue"o lle"an al chip ue los controla. 3e ah6 ue su velocidad sea de considerable importancia. El chipset tiene ue controlar los accesos a memoria# a los buses# las cone5iones de entrada4salida# ser6a la 3;* y todo lo ue pueda estar en la placa. El chipset es el ue da la seal el2ctrica cuando presionas el bot&n de encendido# traslada los datos de la -I<S y sede el control al sistema operativo. Es el sistema central nervioso del ordenador y para muchos es la pie!a ms importante del ordenador. 3.1.1 BREVE HISTORIA DE LOS CHIPSET. 7as primeras placas bases creadas por I-; usaban entre seis y nueve chips para controlar todos las )unciones de la placa base. Todos estos chips eran principalmente )abricados por Intel salvo al"unas e5cepciones. * su ve!# eran necesarios otros pe ueos circuitos l&"icos para conectarlos entre ellos lo ue daba lu"ar a un total de unos cien o ms chips individuales. Esto provocaba ue uedase poco espacio en las placas bases para otras )unciones y ue el precio )uera desorbitante. Podemos ver una tabla de c&mo estaban dividas las tares en los distintos chips8

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FIG.2 T !" #$ #%&%'%() #$ * +$ ' $) ,-%.'$*.

En =>?@ la compa6a Chips and Technolo"ies desarroll& un chipset ue permiti& la uni&n de una "ran parte de las tareas en un s&lo chip. El resto de ellas se reali!aba en otros cuatro chips. 3ejando as6 el resultado )inal en cinco chips. 7os avances se sucedieron con cierta velocidad lle"ando a la incre6ble cantidad de un s&lo chip. Est idea )ue revolucionaria y naturalmente )ue copiada por numerosas compa6as como *cer# Erso# <pti# Suntac# Symphony# (;C y A7SI.

*ctualmente los principales vendedores de chipsets son *li# *;3# 0AI3I*# Intel# Silicon Inte"rated Systems y AI* Technolo"ies# como podemos observar nin"uno de los ue comen!aron. 3urante los primeros aos la inestabilidad del mercado arrastro a muchos )abricantes y dejo a Intel con el lidera!"o. 3.1.2 INTERFACES INTERNAS 7a habilidad de la PC de evolucionar en muchas inter)aces di)erentes permiti& la cone5i&n de muchas clases distintas de componentes y dispositivos peri)2ricos# lo cual )ue clave en su 25ito. En esencia# una PC moderna no es muy di)erente al diseo ori"inal de I-;8 una colecci&n de componentes# internos y e5ternos# interconectados por una serie de avenidas el2ctricas sobre las cuales viajan los

datos completando ciclos de Entrada4Salida. Estas v6as# llamadas buses# conectan los componentes internos y dispositivos e5ternos a la CP( y memoria principal. El bus ms rpido es el ue conecta al procesador y al cach2 principal# y se encuentra dentro de la propia CP(. El si"uiente nivel es el bus del sistema# ue enla!a el procesador con la memoria# tanto con el cach2 secundario como con la memoria principal. El bus del sistema es de @B bits# y# dependiendo del diseo# tiene velocidades desde @@ ;H!# Hasta @CC ;H!. 7a CP( no se comunica directamente con la memoria# sino mediante el chip controlador del sistema %chipset'# ue maneja los buses y puentes entre ellos. 7os procesadores ue utili!an la ar uitectura 3I- %3ual Independent -us'# presente en los diseos del Pentium II en adelante# han reempla!ado el bus 1nico del sistema por dos buses independientes# uno para acceder a la memoria principal y el otro para acceder al cach2 de 0ivel 2. Estos se llaman ,rontside -us y -ac9side -us respectivamente. El concepto clave )ue el de una ar uitectura abierta basada en un simple bus de e5pansi&n ue )acilitaba la cone5i&n sencilla de componentes adicionales y dispositivos. Cerca de dos d2cadas lue"o de su introducci&n# todav6a es posible poner tarjetas anti"uas en una PC moderna. Si bien hubo varios problemas a lo lar"o del camino# los diseos se han vuelto robustos con el tiempo.

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3.1.3 TERMINOLOG/A DE BUSES. (n sistema moderno puede verse conteniendo dos tipos de bus8 un bus de sistema# conectando la CP( a la memoria principal y el cach2 de nivel 2# y una serie de buses de E4S conectando varios dispositivos peri)2ricos con la CP(# ue a su ve! se conectan al bus principal a trav2s de DpuentesE# implementados en el chipset del procesador. En la ar uitectura 3I-# el bus de sistema es reempla!ado por un D,rontside -usE enviando datos 1nicamente entre la CP(# la memoria y peri)2ricos# mientras ue utili!a un D-ac9side busE para conectarse al cach2 de 0ivel 2. El uso de estos buses independientes aumenta el rendimiento# permitiendo a la CP( acceder a los datos de cual uiera de los buses en simultneo y en paralelo. 7a evoluci&n de los buses de sistema sobre ms de una d2cada trajo consi"o una pro)usa terminolo"6a# a veces con)usa# redundante u obsoleta. El bus del

sistema muchas veces se llama Dbus principalE# Dbus del procesadorE o Dbus localE. Terminolo"6as alternativas al bus de E4S son Dbus de e5pansi&nE# Dbus e5ternoE# Dhost busE o Dlocal busE. (n mismo sistema puede utili!ar varios sistemas de buses de E4S en simultneo. 3.1.0 BUS ISA Cuando apareci& en las primeras PCS# el bus IS* de ? bits corr6a a B.FF ;H! de velocidad# la misma velocidad ue el procesador. ,ue mejorado a lo lar"o de los aos# convirti2ndose en IS* %Industry Standard *rchitecture' en =>?2 con el advenimiento de la I-; PC4*T utili!ando el procesador ?C2?@ y un bus de datos de =@ bits. Su velocidad se aument& a @ ;H! y lue"o a ? ;H!. El bus IS* especi)ica una cone5i&n de =@ bits dada por un reloj de ? ;H!# ue parece primitivo comparado con la velocidad de los procesadores actuales. Tiene una velocidad de trans)erencia te&rica de =@ ;-ps. ,uncionalmente 2sta se reduce a ? ;-ps ya ue se necesita un ciclo de bus para direccionamiento y otro para mover los datos de =@ bits. En el mundo real es capa! de alrededor de G ;H! %todav6a su)iciente para varios peri)2ricos'# y debido a la "ran cantidad de tarjetas IS* a1n e5istentes# su presencia continu& hasta el )inal de la d2cada del >C. 7a "u6a de diseo PC>># escrita entre Intel y ;icroso)t# e5i"e cate"&ricamente ue se remuevan los buses IS*# por lo ue su supervivencia es di)6cil. 3.1.5 ESTANDARES POSTERIORES E5isten reas donde una "ran velocidad de trans)erencia es necesaria. Tarjetas de video de alta resoluci&n necesitan enormes cantidades de datos# particularmente para mostrar v6deo en pantalla completa. 7os discos duros modernos y las inter)aces de red son capaces de velocidades mucho ms altas ue las del bus IS*. El primer intento en establecer un nuevo estndar )ue la ;C* %;icron Channel *rchitecture'# introducida por I-;. )ue se"uida rpidamente por EIS* %E5tended IS*'# desarrollada por un consorcio de los principales competidores de I-;. * pesar de ue ambos sistemas operan a velocidades de reloj de =C y ? ;H! respectivamente# ambos son capaces de trans)erencias de H2 bits a unos 2C ;-ps. Como su nombre lo su"iere# un slot EIS* tambi2n acepta una tarjeta IS*#

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mientras ue ;C* no es compatible con IS*. 0in"uno de los sistemas )loreci&# principalmente debido a ue eran demasiado caros para la mayor6a de la "ente# salvo para servidores muy importantes. 3.1.1 LOCAL BUS. 7a placas Intel para ?C2?@ eran capaces de tener slots de e5pansi&n y el procesador corriendo a di)erentes velocidades sobre el mismo bus. Sin embar"o# con la introducci&n del H?@ en =>?F# las placas madre prove6an dos sistemas de bus. *dems del bus Do)icialE %IS*# EIS* o ;C*' hab6a adems un bus de sistema de H2 bits conectando al procesador con la memoria. El aumento de la popularidad de las inter)aces +(I %como IindoJs' y la necesidad de "r)icos raster )ue lo ue ori"inalmente trajo el concepto de bus local. El bus por el ue se conectaban se llam& com1nmente D7ocal -usE debido a su alta velocidad y a ue s&lo )uncionaba para cortas distancias. 7os es)uer!os iniciales para aumentar la velocidad )ueron propietarios. 7os )abricantes inte"raron los controladores "r)icos y de disco duro al bus del sistema. Esto trajo un buen aumento en el rendimiento pero limitaba el potencial de actuali!aci&n del sistema. Como resultado# a principios de la d2cada del >C# un "rupo de )abricantes de chips y tarjetas de video# conocidos como AES* %Aideo Electronics Standards *ssociation'# establecieron un bus estndar de alta velocidad no propietario. Esencialmente# 2ste e5tend6a la electr&nica del bus del sistema de la B?@ para ue incluya dos o tres slots de e5pansiones llamados AES* 7ocal -(S %A7:-us'. El A7:-us )uncion& bien y muchas tarjetas salieron a la venta# normalmente tarjetas "r)icas y controladores I3E. El problema principal del A7:-us era su uni&n dependencia con el procesador. Conectar demasiados dispositivos pod6a inter)erir con el propio procesador. AES* recomendaba ue s&lo se utilicen dos slots a )recuencias de hasta HH ;H! o tres si )ormaban parte de la propia placa. * GC ;H! o ms todos los dispositivos deb6an estar en la placa. El hecho de ue el A7:-us corr6a a la misma )recuencia de la CP( se volvi& un problema al aumentar la velocidad de los procesadores. Cuanto ms rpidos )ueran los peri)2ricos# se volv6an ms caros# debido a las di)icultades asociadas a los componentes de alta velocidad. Es por esto ue hubo di)icultades para implementar el A7:-us en chips B?@ de BC ;H! para arriba# y en los sistemas Pentium de @C o ms ;H!. Este problema cre& las condiciones per)ectas para el advenimiento del PCI de Intel.

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3.1.2 BUS PCI 3PERIPHERAL COMPONENT INTERCONNECT4. ;s all de la necesidad de rendimiento# el PCI buscaba )acilitar las e5pansiones o)reciendo el PnP %Plu" and Play'# lo ue permit6a a la PC ajustarse automticamente a las nuevas tarjetas ue se le conectaban# evitando la necesidad de revisar la con)i"uraci&n de jumpers y niveles de interrupciones. IindoJs >G# lan!ado en el verano de ese ao# prove6a soporte en so)tJare para PnP# y todas las placas nuevas incorporaron -I<S diseados especialmente para trabajar con 2l. Para =>>B# el PCI se estableci& como el estndar dominante de 7ocal bus. ;ientras ue el A7:-us era esencialmente la e5tensi&n del bus ue la CP( utili!aba para acceder a la memoria principal# el PCI era un bus separado y aislado de la CP( pero ue ten6a acceso a la memoria. 3e esta manera# el PCI es ms robusto y tiene mayor rendimiento ue el A7:-us# y a di)erencia de 2ste# ue )ue diseado para )uncionar a la velocidad del bus del sistema# el bus PCI enla!a al sistema a trav2s de circuitos especiales de DpuenteE ue corren a velocidades )ijas# sin importar la velocidad del procesador. El PCI est limitado a cinco conectores# aun ue cada uno puede ser reempla!ado por dos internos de la placa madre. Tambi2n es posible ue un procesador soporte ms de un chip puente. Est mejor especi)icado e el A7:-us y o)rece un "ran n1mero de capacidades adicionales. En particular# soporta tarjetas ue )uncionen a G voltios o H.H voltios. Su implementaci&n ori"inal corr6a a HH ;H!. 7ue"o se elev& a @@ ;H! en la especi)icaci&n 2.=# doblando e)ectivamente la velocidad te&rica de 2@@ ;-ps %HH veces ms rpido ue el bus IS*'. Se puede con)i"urar como un bus de H2 o @B bits# y se pueden utili!ar tarjetas de H2 o @B bits tambi2n. Implementaciones de @B bits )uncionando a @@ ;H! eran raras todav6a en =>>># e incrementaban el ancho de banda te&rico a G2B ;-ps. PCI es adems mucho ms inteli"ente ue IS*# permitiendo compartir interrupciones %I./s'. Esto es importante por ue sistemas con mucho componentes se uedaban rpido sin I./s disponibles. 3esde mediados de =>>G los componentes principales y cr6ticos de la PC se comunicaban entre ellos a trav2s del bus PCI. 7os dispositivos PCI ms comunes eran las tarjetas "r)icas y los controladores de disco# ya sean montados en la propia placa madre o en tarjetas de e5pansi&n. 3.1.5 PCI67

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PCI:K v=.C es un addendum a la especi)icaci&n PCI 7ocal -us desarrollado por I-;# HeJlett:Pac9ard y Compa ue )ue aprobado unnimemente por el PCI SI+ %Peripheral Component Interconnect Special Interest +roup' en =>>>. Totalmente compatible con el estndar PCI# PCI:K es una soluci&n inmediata a los re uerimientos de I4< de aplicaciones de "ran ancho de banda como +i"abit Ethernet# ,ibre Channel# (ltraH SCSI y tarjetas de v6deo de alto rendimiento. El PCI:K no s&lo incrementa la velocidad del bus PCI sino tambi2n el n1mero de slots. Con el diseo actual# los slots PCI corren a HH ;H! con uno corriendo a @@ ;H!. PCI:K duplica el rendimiento actual del PCI estndar# soportando un slot de @B bits a =HH ;H!# con una salida de = +-ps. 7a nueva especi)icaci&n tambi2n tiene un protocolo aumentado para mejorar la e)iciencia de la trans)erencia de datos y simpli)icar los re uerimientos de tiempo el2ctricos# un )actor importante para velocidades de reloj altas. 3.1.8 AGP 3ACCELERATED GRAPHICS PORT4. * pesar de lo rpido y ancho del bus PCI# e5ist6a una tarea ue amena!aba consumir todo su ancho de banda8 los "r)icos. *l principio de la era del bus IS*# los monitores se controlaban por tarjetas simples ;3* %;onochrome 3isplay *dapter' y C+* %Colour +raphics *rray'. (na tarjeta C+* pod6a mostrar cuatro colores %dos bits de datos' a H2C 5 2CC pi5eles de resoluci&n a @C H!# lo ue re uer6a >HF L-ps. (na ima"en K+* con color de =@ bits re uiere =.G ;-ps por cada cuadro# normalmente re)rescada a FG H!. +racias a los adaptadores modernos# no toda esta in)ormaci&n debe ser trans)erida por el bus# pero las tecnolo"6as de im"enes en tres dimensiones crearon nuevos problemas. 7os "r)icos H3 hicieron posible modelar todo tipo de mundos con enorme detalle. El mapeo de te5turas y clculo de objetos escondidos re uiere enormes cantidades de datos# y el adaptador "r)ico necesita tener un rpido acceso a estos datos para evitar la p2rdida de cuadros. En este punto se dieron cuenta ue el pico m5imo de =H2 ;-ps del PCI no soportar6a el trabajo# descontando el hecho de ue por el mismo bus debe correr la in)ormaci&n de los discos duros# tarjetas de sonido y dems peri)2ricos. 7a soluci&n de Intel )ue el desarrollo del *+P como un conector separado ue opera independientemente al bus del procesador. El chipset *+P act1a como intermediario entre el procesador y el cach2 de 0ivel 2# la memoria de sistema# la tarjeta "r)ica y el bus PCI. Esto se llama aceleraci&n /uad Port.

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El *+P opera a la velocidad del bus del procesador# llamado ahora ,rontside bus. * la velocidad de reloj de @@ ;H! esta es el doble de la velocidad de reloj del PCI# con un pico de 2@B;-ps. Para las tarjetas "ra)icas especialmente diseadas para soportarlo# el *+P permite enviar datos durante los ciclos de subida y bajada del reloj# doblando la velocidad a =HH ;H!# con una trans)erencia pico de G2? ;-ps. Esto se conoce como K2. Para mejorar el tiempo ue el *+P mantiene su trans)erencia pico# el bus soporta pipeline# lo cual es otra mejora sobre el PCI. (na tarjeta K2 con pipeline es capa! de sostener una salida del ?C M del pico. *+P tambi2n soporta el encolamiento de hasta H2 comandos a trav2s de un proceso llamado S-* %Side-and *ddressin"'# enviando los comandos mientras se reciben los datos. Esto permite obtener un rendimiento pico sostenido del >G M# se"1n Intel. 7a mejora de cuatro veces del ancho de banda y la naturale!a "r)ica ase"uran ue "randes trans)erencias de "r)icos H3 no enlentecern la acci&n en la pantalla# ni sern interrumpidos por otros dispositivos PCI. Siendo creada principalmente para aumentar el rendimiento H3# *+P provee al"unas otras mejoras diseadas especialmente para esta )unci&n. Con su velocidad de acceso a la memoria incrementada sobre el bus PCI# el *+P utili!a la memoria de sistema como si estuviera en la tarjeta "r)ica. Esto se llama 3I;E %3irect ;emory E5ecute'. (n dispositivo llamado +*.T %+raphics *perture .emappin" Table' maneja las direcciones .*; para ue se puedan distribuir en pe ueos "rupos en toda la memoria del sistema en ve! de ocupar una "ran parte continua# y los presenta a las tarjetas 3I;E como si estuvieran en la memoria de la tarjeta. El uso principal del 3I;E es permitir usar te5turas ms "randes# debido a ue la tarjeta "r)ica puede tener un espacio de memoria mucho mayor donde car"ar los bitmaps utili!ados. El Puerto *+P estuvo inicialmente disponible en sistemas Pentium II basados en el chipset BBC7K. Sin embar"o# a pesar de no tener soporte de Intel %y por lo tanto "racias a los es)uer!os de otros )abricantes de chipsets como AI*'# se encuentra tambi2n en placas para otros tipos de procesadores. El lan!amiento de la versi&n 2.C de la especi)icaci&n *+P# combinada con las e5tensiones *+P Pro# marc& un intento de poner al *+P en el mercado de las estaciones serias de trabajo. El *+P 2.C de)ine un nuevo modo de trans)erencia BK ue permite cuatro trans)erencias de datos por ciclo de reloj en la inter)a! *+P de @@ ;H!. Esto lleva a un ancho de banda m5imo te&rico entre la tarjeta y la memoria de = +-ps. El nuevo modo BK tiene un potencial mucho mayor

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ue la memoria S3.*; de =CC ;H! %?CC ;-ps'# por lo ue el bene)icio completo no se ve sin el uso de memorias de =HH ;H! en adelante. 7a 1ltima versi&n de este bus# basada en la especi)icaci&n *+P H.C# es el *+P ?K# ue dobla el ancho de banda del bus *+P a 2.= +- por se"undo# diseado para bene)iciar las aplicaciones "r)icas en las PCs. *+P Pro es una especi)icaci&n )6sica apuntada a satis)acer las necesidades de )abricantes de tarjetas "r)icas de "ran potencia# ue estn limitados actualmente por la ener"6a m5ima ue puede obtenerse de un slot *+P %unos 2G I'. *+P Pro puede brindar hasta =CC I y utili!a un slot *+P un poco ms lar"o# ue tambi2n acepta tarjetas *+P normales. 3.1.10 PCI6E7PRESS. El bus PCI se ha utili!ado por ms de =C aos y se"uir tendiendo un rol importante en los pr&5imos. Sin embar"o# los procesadores# memorias y dispositivos actuales y del )uturo demandan un ancho de banda mucho mayor ue el ue las especi)icaciones PCI 2.2 o PCI:K pueden brindar# por lo cual se ha trabajado en una nueva "eneraci&n del PCI ue sirva de bus estndar para las pr&5imas "eneraciones de plata)ormas. *dems# los dispositivos peri)2ricos actualmente trabajan a velocidades ue pueden sobrepasar al bus PCI. *l"unos ejemplos son Aideo 3i"ital# H3# Streamin"# +i"abit Ethernet# (S- 2.C# IEEE =H>B# etc. El bus paralelo del PCI actual est lle"ando a los l6mites de su rendimiento en la actualidad# ya ue no es )cil escalar su )recuencia o bajar su voltaje. Todos los acercamientos empujando estos l6mites tienden a aumentar en "ran medida el costo consi"uiendo una "anancia muy baja en el rendimiento. El bus PCI:E5press %tambi2n conocido como H+I< : DThird +eneration Input4<utputE' se convierte en un bus serial# )cilmente escalable y de "ran ancho de banda# ue provee un sJitch interno en el chipset para aislar componentes y cone5iones entre s6. 7as ar uitecturas seriales brindan un mayor ancho de banda por pin ue las ar uitecturas de bus paralelo y permiten establecer redes dedicadas punto a punto entre dispositivos# opuestamente a los buses compartidos de las ar uitecturas de bus paralelo. Esto elimina la necesidad de arbitrar el bus# provee una menor latencia y simpli)ica las implementaciones de cone5i&n en caliente.

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El ancho de banda por cada pin de datos es de 2.G +b4s# con 2.C +b4s e)ectivos %2GC ;-ps' y normalmente se trabajan con pares de cone5iones# una en cada sentido# con 2 pines adicionales de seali!aci&n. El bus puede tener un ran"o de =:H2 cone5iones simultneas. El m5imo ancho de banda# utili!ando los H2 pines es de =2? +bps %=@ +-ps'# por cada cone5i&n# pero al ser un bus serial y tener una abstracci&n de la capa )6sica para las capas superiores# )uturos aumentos en el rendimiento estn previstos sin impactar en el so)tJare. 7as premisas sobre las si"uientes8 ue se trabaj& para crear el PCI:E5press son las

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N *puntar a m1ltiples se"mentos del mercado y aplicaciones emer"entes. Todo tipo de PCs# desde noteboo9s hasta servers y sistemas empotrados. N -ajo costo. Por lo menos similar al del PCI actual. N ;odelo compatible de so)tJare. /ue los sistemas operativos y aplicaciones actuales puedan trabajar con esta tecnolo"6a sin cambios. 3rivers compatibles. N .endimiento. Escalable aumentando la conectores. +ran ancho de banda por cada pin# baja latencia. N ;1ltiples tipos de conectores entre plata)ormas. N Capacidades *van!adas. PoJer ;ana"ement# Calidad de servicio# Cone5i&n en caliente# ;anejo de errores e inte"ridad en los datos. 7as primeras placas PCI:E5press salieron a )inales del 2CCH# conteniendo nuevos conectores para esta tecnolo"6a ue convivirn por un tiempo con el PCI actual# del mismo modo ue sucedi& con el puerto IS* anti"uamente. Eso s6# el PCI:E5press apunta a reempla!ar al *+P inclusive antes ue al propio PCI# puesto ue su especi)icaci&n =.C para una cone5i&n serial aumenta en el doble la velocidad del *+P:?K# y el video es la tecnolo"6a ms sedienta de ancho de banda en la actualidad. 3.1.11 PRIMEROS CHIPSETS. Intel H?@4B?@. )recuencia y

Intel inici& en el mercado de chipsets con sus procesadores H?@ y B?@# debido a dos situaciones8

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=. 7a compa6a Compa diseo un bus EIS* ue comparti& con el objetivo de ue )uese un estndar# sin embar"o no hi!o lo mismo con los chipsets necesarios para su implementaci&n en las placas base. *nte esto Intel decidi& reali!arlos ella misma. Este )ue el comien!o en su e5periencia en la )abricaci&n de chipsets.

2. Intel )abricaba procesadores y ten6a ue esperar unos dos aos a ue los )abricantes de placas bases y chipsets le dieran el hardJare compatible con su producto. Con la )abricaci&n de chipsets eliminaba parte del problema. ,inalmente acabo )abricando las placas bases tambi2n# dado ue la distancia entre un acto y otro no era mucha. *dems esto le permit6a sacar los procesadores al mercado el mismo d6a ue terminaban su )abricaci&n. 7a primera placa base )abricada 6nte"ramente por Intel para los procesadores antes mencionados soportaba el bus EIS*. 3ebido a la )alta de 25ito Intel liber& el bus y los chipsets para el controlador B?@# obteniendo as6 un mejor resultado. 7a serie B2C de chipsets )ueron los primeros en introducir la ar uitectura 0orth4South -rid"e. 7a cual consiste en dividir la implementaci&n del chipset en tres chips8 el norte# el sur y el chip de entrada y salida. El chip norte est situado cerca del procesador y es su ventana al mundo. * trav2s de 2l se conecta con el resto de elementos. Este a su ve! est conectado al *+P# al PCI y a la memoria .*;. Su velocidad es considerablemente alta siendo el 1nico circuito ue )unciona a la m5ima velocidad del bus de la placa base %el bus del procesador'. *un ue actualmente siempre se lleve a cabo con un s&lo chip# anteriormente esta tarea podr6a haber lle"ado a ser reali!ada por tres chips distintos. El chip sur es el ms lento de ambos. Por ello ha sido sencillo mantenerlo siempre en un s&lo chip y conecta con los buses ms lentos como son el PCI y el IS*. Este tambi2n suele tener implementado los controladores *T*4I3E y uno o ms inter)aces de (S-. Con el paso del tiempo se le )ueron implementadas ms )unciones como la C;<S .*; %memoria ue alber"a la -I<S'# )unciones de reloj# incluso las interrupciones y la 3;*. Para reducir los costes de

)abricaci&n# de diseo y conse"uir una mayor )le5ibilidad# este chip se hi!o intercambiable# en al"unos casos# con los distintos chips norte. El chip de entrada4salida es sin duda el ms lento de los tres y las )unciones ue se le adjudican pertenecen a actividades ue no re uieren "ran velocidad como los puertos serie %C<;# de al"unos mandos de jue"o'# los puertos paralelos %de las impresoras'# los controladores de dis uetes y las inter)aces del teclado y el rat&n. <pcionalmente tambi2n pod6an contener la C;<S .*; y los controladores I3E. Este chip a veces no est en la placa debido a ue es posible implementarlo dentro del chip sur# uedando as6 s&lo dos chips en la placa# el norte y el sur.

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3.1.12 CHIPSETS PARA PROCESADORES DE QUINTA GENERACIN 3PENTIUM4. Estos procesadores pertenecieron a la serie BHC y incorporaron el bus PCI hecho por Intel en su versi&n 2.C. *dems al"unos modelos contaban con la incorporaci&n del (S-# el S;; todos y los )inales el *CPI. *s6 Intel contaba con una ventaja desproporcionada# no s&lo conoc6a el procesador y el chipset# sino tambi2n el propio bus. 0in"uno de estos chipsets constaba con el bus *+P puesto ue este )ue desarrollado en =>>F# tambi2n por Intel. Por ello se empe!& a usar en la se5ta "eneraci&n de chipsets. El primer chipset norte de esta serie )ue el BHC7K con el nombre c&di"o ;ercury# este no tuvo mucho 25ito y desapareci& bastante rpido debido a ue s&lo soportaba los primeros procesadores Pentium ue no superaban los @@;HO. El BHC0K aumento la memoria y dispuso la posibilidad de colocar dos procesadores. Su )alta de )racaso se puede deber al soporte del nuevo y mejor Pentium. El tercer procesador el BHC,K )ue al"o ms importante en la carrera de Intel en esta "eneraci&n. El principal motivo se debi& a la incorporaci&n de la memoria E3< .*; ue sustituy& a la anterior ,P;. Sin embar"o su memoria era in)erior ue su antecesor. El BHCHK )ue el mejor y ms caro chipset )abricado por Intel en esta "eneraci&n. 7as principales ventajas )ueron la detecci&n de errores %ECC' y la paridad. *dems de un soporte m5imo de memoria cache y memoria

considerablemente alto %G=2 y G=2'. El rendimiento )ue bastante optimi!ado y era un chip muy caro ue "eneralmente usaban los servidores y aplicaciones cr6ticas debido a su se"uridad y e)iciencia. El BHCAK )ue la versi&n de bajo coste del HK con el valor positivo de ue a"re"o el soporte para la nueva memoria S3.*;. Sin embar"o esto no resulto muy bene)iciario debido a ue s&lo soportaba @B;- de cache y el n1mero de )allos crec6a. *dems no incorpor& nin"1n m2todo de detecci&n de errores lo ue lo dejaba en bastante peor lu"ar ue su antecesor. El BHCTK se esperaba ue )uese un chip mejor ue el HK. Sin embar"o# al i"ual ue Intel no introdujo su soporte para *+P %posiblemente con vistas de mercado a su pr&5ima "eneraci&n de procesadores' tampoco mejor& considerablemente este chip. 7a correcci&n de errores se"u6a brillando por su ausencia y aun ue la capacidad para la memoria )ue aumentada# la cache se"u6a en sus @B;provocando numerosos )allos de solicitud de datos.

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FIG.3 T !" #$ , + ,*$+9'*%, ' #$ ":' ,-%.'$*'.

3.1.13 CHIPSETS PARA PROCESADORES DE SE7TA GENERACIN 3PENTIUM PRO II;III4. 7a di)erencia entre los Pentium Pro4II4III es tan escasa# siendo las mejoras m6nimas revisiones# ue los chipsets de la "eneraci&n )uncionaban bien para

todos sus soc9ets. 0o por ello uer6a decir ue daba i"ual ue soc9et se usase. 7os chipsets diseados para soc9et HFC hab6an sido diseados especialmente para ese soc9et y su optimi!aci&n era mucho mayor ue para cual uiera de sus antecesores. Cabe destacar ue hasta los chipsets para los Pentium III# e5cluyendo a estos# se si"ui& la misma pol6tica de chip norte y chip sur. S$+%$ 000 7os cambios a observar son8 P (n aumento considerable de la cantidad de memoria admitida %entre =+- y B+-# incluso en al"unos casos para la E3<4,P; ?+- con el chipset BGC0K'. P 7a admisi&n "enerali!ada de la S3.*; para los Pentium II4III con al"unas e5cepciones de soporte 1nico a sus antecesoras. P 7a usual utili!aci&n de la memoria ,P; en los Pentium Pro. P 7a prueba de la memoria -E3< en un modelo del Pentium II4III y del Pentium Pro. P 7a aparici&n del *+P y su soporte por la mayor6a de los chipsets %nin"uno de los Pentium Pro posee esta caracter6stica'. P El soporte para al menos 2 procesadores %en al"unos casos hasta B'. *un ue esta tendencia )ue menos se"uida en los procesadores para Pentium III. S$+%$ 500 7a serie ?CC de Intel )ue realmente importante en el mundo de los chipsets debido principalmente a la implementaci&n de la ar uitectura H(-. Pero adems aadi& un "ran n1mero de )uncionalidades a destacar como son el .andom 0umber +enerator %.0+'# el ,irmJare H(- %,IH'# el *+P Inline ;emory ;odule# la incorporaci&n de audio %*CQ>F controller'# la traducci&n del protocolo de memorias .3.*; a S3.*;# la incorporaci&n de una inter)a! ethernet y por 1ltimo y# ui!# ms importante# la incorporaci&n de video. A+<=%*$,*=+ H=! Esta ar uitectura sustituye el chip norte por el ;emory Controller Hub %;CH' y el chip sur por el I4< Controller Hub %ICH'. 7os sistemas ue incluyen "r)icos el ;CH pasa a llamarse +;CH. 7o ue principalmente hace esta ar uitectura es usar un bus e5clusivo para la comunicaci&n entre el ;CH y el ICH ue es dos veces ms rpida ue el PCI. 7as ventajas son8

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P Es ms rpido. P 0o ocupa el bus PCI. *dems el coste de )abricaci&n del bus se ha minimi!ado puesto ue tan necesita ? bits de ancho y s&lo usa =G seales. El motivo por el ue lle"a a ser ms rpido ue el PCI aun as6 es ue es capa! de enviar B trans)erencias por ciclo. Si la velocidad es de @@ ;h! al i"ual ue la del PCI haciendo clculos se ve ue le "ana por el doble. Hay ue tener en cuenta ue con el hub inter)ace el PCI s&lo transmite datos a trav2s del ICH dejando al ;CH conectado al bus del procesador# al *+P y a la memoria. El ICH tambi2n modi)ica su manera de conectarse a la .<; -I<S y a los chips de entrada4salida. (tili!ando tan s&lo B bits para los datos# las direcciones y los comandos# consi"ue )uncionar correctamente con tan s&lo =H seales. 7a velocidad m5ima es baja %=@.@F ;bps' pero ms ue su)iciente para la .<; -I<S y los chips de entrada salida. *+P 25 Intel H3 "raphics y *+P Inline ;emory ;odule Intel dio un "ran paso con la incorporaci&n de soporte de video en sus chipsets. El rendimiento era ms bien bajo pero para el mercado de bajo costo sin "randes aspiraciones era lo ms apropiado. S6 bien ya anteriormente hab6a empe!ado a )abricar no s&lo procesadores sino a aduearse del mercado de los chipsets primero y lue"o de las placas base. *hora hac6a lo mismo con los )abricantes de tarjetas "r)icas. 7os chips norte ue ten6an esta caracter6stica eran denominados +raphic ;emory Controller Hub %+;CH'# mientras ue los ue carec6an de ella eran denominados ;emory Controller Hub %;CH'. *nte su bajo rendimiento# Intel sac& el *+P Inline ;emory ;odule# un componente ue introduc6as en el puerto *+P y mejoraba la velocidad de los "r)icos hasta un HCM. Sin embar"o esto se"u6a siendo ine)iciente al lado de introducir una tarjeta "r)ica en el puerto *+P al"o ue# si bien dejaba sin usar el apartado "r)ico de Intel# pod6a dar ms de un =CCM de rendimiento en contraste. R )#:> N=>!$+ G$)$+ *:+ 3RNG4 *nte la di)icultad de "enerar n1meros realmente aleatorios e imposibles de desci)rar# n1meros necesarios para la encriptaci&n y se"uridad. Intel diseo una )uncionalidad de sus chipsets llamada .andom 0umber +enerator la cual era capa! de "enerar un n1mero aleatorio a partir del ruido t2rmico ue circula por una resistencia.

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F%+>? +$ H=! 3F@H4 Este chip alber"a la -I<S en un dispositivo )lash evitando los problemas de reescritura ue ocurr6a con los anti"uos soportes y en sus entraas tambi2n alber"a el .0+. E*-$+)$* Intel a"re"o un controlador Ethernet con soporte para una velocidad de =C4=CC ;bps y una entrada de l6nea de tel2)ono. C-%.'$* MTH El ;emory Translator Hub era un chipset capa! de traducir el protocolo de las .3.*; al de las S3.*;. Este chipset )ue creado debido a la "ran demanda de memorias de bajo coste ue Chipsets para procesadores de se5ta "eneraci&n %Pentium Pro4II4III' e5ist6a en el mercado. Sin embar"o todas las placas ue lo llevaron estaban claramente diseadas para usar memorias .3.*;.

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FIG.0 EA$>.": #$" B=),%:) >%$)*: C '$,*:+$' #$ ":' ,-%.'$* I)*$".

3.1.10 CHIPSETS PARA PROCESADORES DE SEPTIMA GENERACIN 3PENTIUM 04. Intel control& la venta de los chipsets para sus procesadores# al i"ual ue en las pasadas "eneraciones# debido a ser el primero en ser capa! de )abricarlos. Esta "eneraci&n abarc& el )inal de la serie ?CC y los comien!os de la >CC. 7os

principales cambios son la aparici&n de las memorias 33. y 33.2# la E5treme +raphics *rchitecture# el PCI E5press# el nuevo Hub mejorado llamado 3irect ;edia Inter)aces %3;I'# el Hi"h 3e)inition audio y el soporte para S*T* y S*T* .*I3. Si bien parece ue Intel dio un salto cualitativo en la pasada "eneraci&n# en esta lo percibo ms como un salto cuantitativo. El salto al PCI E5press viene a ser lo mismo pero con ms velocidad# el Hi"h 3e)inition *udio es el audio ya soportado pero de una mejor manera y el 3;I es la si"uiente versi&n de su anterior H(- alcan!ando velocidades de = +bps. 7as caracter6sticas a tener en cuenta ser6an8 M$>:+% DDR C DDR2 ,:) D= " C- ))$". Intel a"re"& el soporte para estas memorias en esta "eneraci&n con capacidad de tamao de entre =+- y ?+- en los modelos ms avan!ados %>FG'. *dems incluyo una caracter6stica de considerable utilidad asociada a ellas ue era el 3ual Channel. Este mecanismo necesita 2 modulos de ram# a ser posible y para mayor compatibilidad# e5actamente i"uales. En los pro"ramas con "ran demanda de memoria puede lle"ar a aumentar el rendimiento en un GM. ED*+$>$ G+ .-%,' A+,-%*$,*=+$. I)*$" continu& en su carrera por incorporar soporte "r)ico H3 en los chipsets. En esta "eneraci&n mejor& considerablemente. *1n as6 se"u6a sin ser e)iciente comparado con las tarjeta "r)icas mediocres. Para lle"ar a este nivel Intel incorpor& las si"uientes tecnolo"6as8

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P .apid Pi5el and Te5el .enderin" En"ine. P Oone .enderin". P 3ynamic Aideo ;emory Technolo"y. P Intelli"ent ;emory ;ana"ment.

En sus 1ltimos chipsets de esta "eneraci&n# la serie >CC# lle"& a soportar casi todo 3irectK > y en el caso de la +;* >GC soportaba H3TA# salida di"ital de TA y ms soporte a 3irectK >. Tambi2n implementaron el soporte hardJare para al"uno de los .*I3 e5istentes en ese momento en el mercado.

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3.1.15 CHIPSETS DE OTROS FABRICANTES PARA PROCESADORES DE SEPTIMA GENERACIN. *un ue Intel dominaba el mercado de los chipsets no )ue el 1nico )abricante. Hubieron otros en)ocados al mercado de bajo coste. S%S C-%.'$*'. Estos chipsets )ueron bastante 1tiles a los ensambladores para o)recer e uipos a un precio reducido ue incorporasen video inte"rado y sonido. En las caracter6sticas no se puede apreciar "ran di)erencia con los chipsets de Intel pero supon"o ue siempre dar6an un menor rendimiento. Entre las caracter6sticas ue se pueden nombrar por ser di)erentes se encuentran8 el soporte para /uad Channel# la mayor aparici&n de las redes +i"abitEthernet# la salida de televisi&n incluida con el video inte"rado# el bus ;ulti<7# un sustitutivo del Hub de Intel ue alcan!a velocidades de = +b y la inclusi&n del soporte para el IEEE=H>B %el cual era claramente superior al (S- y su e5clusi&n se debi& principalmente a las empresas dominantes en el mercado'.

U"% E"$,*+:)%,' C-%.'$*'. (li Electronics %normalmente conocida como *li Corporation and hacer 7aboratories' )ue bastante in)erior a las otras. Su primer modelo de chipset para esta "eneraci&n carec6a de un bus e5terior al PCI para la trans)erencia entre datos del chip norte y el chip sur. Esto era una clara desventaja )rente a sus competidores. 0o tardo en remediarlo# en sus si"uientes versiones sac& al"o parecido ue llam& Hyper Transport# sin embar"o# alcan!ado velocidad de ?CC ;bps se"u6a sin lle"ar a ser un i"ual a los chips de Intel o SiS y la )alta de cone5iones S*T* no )ue al"o ue le ayudar. E5cepto por la ine5istencia de video inte"rado y todo lo comentado anteriormente. En el resto de aspecto no era muy distinta ue sus competidoras.

ATI C-%.'$*'. El )abricante de tarjetas "r)icas tambi2n produjo chipsets para los Pentium B aun ue no tuvo demasiado 25ito. 7a mayor6a de ellos ten6a una velocidad en el bus# el *lin9# de 2@@ ;bps lo ue lo dejaba muy por debajo de la media. 7os 1ltimos chips norte alcan!aron los ?CC ;bps contando con el bus Hyper Transport. Si bien su e5periencia en las

tarjetas "r)icas hi!o ue consi"uiera al"o decente respecto a esto# en uno de los modelos pod6as lle"ar a tener tres pantallas con la ayuda de una tarjeta "r)ica# no )ue su)iciente para entrar en el mercado de una )orma seria.

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VIA C-%.'$*'. Este se puede decir ue )ue el aut2ntico competidor de Intel. El ,S- lle"& a =C@@ ;HO como los de Intel y el resto de componentes eran bastante parecidos. En el campo de las estaciones de trabajo se puede decir ue incluso la super& debido a sus soportes para H2+- de .*; con correcci&n de errores. *dems# la cone5i&n entre los distintos chips se hi!o mediante el (ltra Alin9 ue lle"& a alcan!ar la velocidad de =C@@ ;HO. El diseo de los pin de los chips norte y sur )ue compatible entre ellos# permitiendo a los )abricantes de placas base una mayor )le5ibilidad# con mayor soporte de los chips norte hacia el sur.

3.1.11 CHIPSETS PARA PROCESADORES AMD ATHLONF ATHLON 7P G DURON. En los comien!os *thlon )ue el 1nico ue )brico chipsets para sus procesadores *;3 *thlon y 3uron. ;s adelante el resto de compa6as comen!aron a apoyarla. AMD C-%.'$*'. Soportaban procesadores e uivalentes al Pentium H y al Celeron y sus chipsets )ueron bastante parecidos con el mismo soporte. 7a ar uitectura era tambi2n Chip norte y chip sur# pero sin un bus espec6)ico para ellos. El video inte"rado era ine5istente y la velocidad del *+P lle"& a B5. 3e los chipsets )abricados por *;3 s&lo el F@C# con hasta B+- de .*; y control de errores# es al"o ue mere!ca la pena. Teniendo en cuenta ue no soportaban usb 2.C y las 1ltimas 33.# un comprador de un chipset para un procesador *;3 deber6a diri"irse a los otros )abricantes.

VIA C-%.'$*'. AI* est entre los mayores vendedores de chipsets del mundo. 3e hecho# sus especi)icaciones ro!an# al menos# a las de los

propios )abricantes de los procesadores y en al"unos casos parece ue lo supera para al"unos mercados# como en el caso de *;3. Contando con lo usual en Intel# supera considerablemente a lo o)recido por *;3. Soporte para audio inte"rado# "r)icos# Ethernet =C4=CC# .*I3# memoria 33. y el bus A:7in9 alcan!ado velocidades de hasta los =C@@ ;bps. *dems desarroll& el ,astStream @B ue o)rec6a velocidades en la memoria i"uales a las de un 3ual Channel sin tener ue invertir el coste de tener ambas memorias. ;s adelante# implemento el 3ual Channel incluyendo esa tecnolo"6a. (na de las ventajas ue o)rec6a AI* a los )abricantes de placas base consist6a en ue todos sus chips eran compatibles en la colocaci&n de los pines y la alineaci&n con los anteriores. Esto permit6a una mayor )le5ibilidad a los )abricantes a la hora de la )abricaci&n de los chipsets. *l estar tambi2n el mercado de Intel es bastante probable ue dicha )le5ibilidad permitiese un recorte en los costes considerable.

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S%S C-%.'$*'. 7os primeros modelos para estos procesadores ten6an todo inte"rado en un s&lo chip. Esto realmente no parece muy e)iciente y ui!s lo demuestre el hecho de ue en modelos si"uientes se pasaron a la conocida y aceptada ar uitectura de 0orte y Sur. 7os cambios con respecto a sus buenas competidoras# no son muchos. Inclu6a la mayor parte de lo ue inclu6a AI*. 7o 1nico a di)erenciar es la e5istencia del soporte para IEEE =H>B y su bus HyperStreamin" ue ten6a al"unas t2cnicas interesantes para mejorar el rendimiento como la prioridad al streamin".

U"%. Estos han sido los peores chipsets para *thlon. Principalmente debido a ue usaban el PCI como bus para comunicarse el chip norte y el sur. 7o 1nico ue se puede resaltar de ellos es ue ten6an compatibilidad con la .3.*; y la S3.*;.

NVIDIA )F:+,$ C-%.'$*'. 7a conocida )abricante de tarjetas "r)icas tambi2n se introdujo en el mercado de los chipsets para *thlon. Sus chipsets tuvieron caracter6sticas aadidas ue no pose6an sus competidores# aparte de las usuales. * continuaci&n se pueden observar8

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El bus HypterTransport para la comunicaci&n entre los distintos chipsets ue alcan!& la velocidad de ?CC ;bps. 3ual Channel. Aideo inte"rado con soporte para 2 pantallas. Predicci&n de los datos ue se van a solicitar para reducir la espera por ellos. 7a ar uitectura StreamThru la trans)erencia as6ncrona entre la red y el chipset. Soporte para IEEE =H>B.

7os chips norte ue inte"ran los "r)icos se llaman Inte"rated +raphics Processors%I+Ps'# a uellos ue no lo hacen son denominados System Plat)orm Processors %SPPs' y todos los chips sur son denominados ;edia and Communications Processors %;CP'. 7a me!cla de muchas de las mejoras ue incluyen los procesadores de 0AI3I* los han hecho en sus 1ltimos modelos la mejor o)erta para el poseedor de un *thlon.

ATI R #$:) IGP C-%.'$*'. *TI tambi2n se introdujo en el mercado de los chipsets para *;3. <)rec6a 3ual 3isplay y lo ms interesante ue cabe destacar es ue sus chips norte eran compatibles con otros chips sur del mercado. Permitiendo as6 hacer me!clas pero conectadas a trav2s del bus PCI. 3ebido a su )alta de 25ito# hab6a cosas mucho mejores en el mercado# su )abricaci&n no ha continuado.

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FIG.5 T +A$* M #+$ #$ . + .+:,$' #:+$' AMD A*-":);D=+:).

3.1.12 CHIPSETS DE INTEL PARA ESTACIONES DE TRABAJO. Estos Chipset no contienen "randes di)erencias de los dems de Intel# en el caso de las estaciones de trabajo# estas soportan mucha ms memoria .*; y tienen una correcci&n de errores. *l ser chipsets orientados a estaciones de trabajo# nunca incorporan video inte"rado.

Se puede destacar la e5istencia del Sin"le 3evice 3ata Correction %S33C' ue es capa! de corre"ir cuatro errores por m&dulo de memoria y el soporte de hasta =@+b. de .*;.

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FIG.1 E'*+=,*=+ #$" C-%.'$* . + $'* ,%:)$' #$ *+ ! A: 3P$)*%=> 7$:)4.

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3.1.15 CHIPSETS PARA PROCESADORES AMD ATHLON 10 G SEMPRON. 7os procesadores *;3 *thlon @B y Sempron necesitaban nuevos chipsets no s&lo debido a su carcter de @B bits# sino tambi2n debido a ue el procesador incorporaba en su interior el controlador de memoria. Esto dio lu"ar a ue el chip norte pasase a tener la 1nica )unci&n de conectar el *+P video con el procesador. In)ormaci&n importante de los diseos de diversos )abricantes8 AMD C-%.'$*'. 7a abolici&n de la ar uitectura norte y sur )ue inmediata. Principalmente por ue al tener el controlador de memoria en el procesador ya no se consideraba apropiado llamarlo chip norte. *s6 *;3 lo nombr& *+P +raphics Tunnel chip. * parte de los usuales buses y carecter6sticas de *;3 implement& soporte para PCI:K con un chip dedicado a esto llamado HyperTransport PCI:K tunnel. U"% C-%.'$*'. Contaba con soporte para PCI:E5press =@5 y *+P ?5 a la capacidad de su velocidad. Si conectabas tres tarjetas a los distintos slots# PCI# PCI:E y *+P# pod6as lle"ar a tener seis monitores trabajando al mismo tiempo. El soporte para .*I3 tambi2n e5isti& en estos chipsets# pero# si bien no lo tuvieron los ue eran propiedad de *;3# era de lo ms com1n entre los otros )abricantes. VIA C-%.'$*'. AI* tiene la habilidad para reali!ar operaciones as6ncronas entre el puerto PCI y el *+P# permitiendo reali!ar cambios en las )recuencias sin modi)icar la del bus del procesador y dando lu"ar a una mayor con)ian!a en el overcloc9in". Contando con "r)icos inte"rados# al"o no tan usual# lle"a a soportar la H3TA. NVIDIA C-%.'$*'. Contando con ms de catorce chipsets distintos 0AI3I* obtuvo una "ran e5periencia en este mercado y as6 lo demuestran sus resultados. 7o primero a destacar es ue "ran parte de sus chipsets estaban condensado en un s&lo chip al ue llam& ;edia and Communications processors %;CPs'. El rendimiento no era muy elevado en sus primeras versiones pero con los n,orce H ya soportaba casi todo lo usual en sus competidoras. Cuenta con un )ireJall a nivel de hardJare ue permit6a una se"uridad e5haustiva nada ms arrancar el e uipo y con unas "randes posibilidades de con)i"uraci&n.

3.1.18 CHIPS SUPER I;O. El chip super I4< es el ms alejado del procesador y conectado al bus IS* suele soportar8 la dis uetera# uno o dos puertos serie y un puerto paralelo. Esto ocurri& en los primeros tiempos cuando el Chip Super I4< e5ist6a como un componente separado de la placa. 3ebido a la inte"raci&n intensiva ue se ha lo"rado con el paso del tiempo y sobre todo# debido al 7PC# bus ue sustituir6a al IS*# ha ido desapareciendo poco a poco. S&lo hay ue observar como en los 1ltimos chipsets se ha lo"rado la inte"raci&n de todas las )unciones en un solo chip.

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3.2 APLICACIONES.
Para entender la aplicaci&n de los Chipset# es necesario anali!ar un ejemplo real de una placa base# en ue consiste y su )uncionamiento.

FIG.2 V%'* +$ " #$ =) ." , ! '$ C $'.$,%B%, ,%:)$'.

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E5isten distintos tipos de placas# a u6 se muestra el ejemplo de al"unas de ellas8

FIG.5 V%'* +$ " #$ & +% ' ." , ' ! '$ ,:) ):>!+$'.

Todas las placas madre incluyen un pe ueo blo ue de memoria .<; separada de la memoria principal del sistema. Esta .<; contiene al -I<S %-asic Input4<utput System'. Esto o)rece dos ventajas8 el c&di"o y los datos en el -I<S no necesitan car"arse cada ve! ue se enciende la computadora# y no puede ser corrompido por aplicaciones ue "raban en partes err&neas de la memoria. (n -I<S ,lash puede ser actuali!ado por un pro"rama especial# para ase"urar la compatibilidad con nuevos chips# tarjetas# protocolos o corre"ir errores ue pudieran contener. El -I<S comprende varias rutinas separadas# ue cumplen di)erentes )unciones. 7a primera parte corre apenas se enciende la m uina. Inspecciona la computadora para determinar ue hardJare se halla instalado y lue"o reali!a al"unos test simples para veri)icar ue todo )uncione correctamente# en un proceso llamado P<ST %PoJer:<n Sel) Test'. Si al"uno de los peri)2ricos son Plu" and Play# el -I<S en este punto le asi"na los recursos. Tambi2n brinda una opci&n para entrar al pro"rama de con)i"uraci&n. Esto permite al usuario in)ormar a la PC u2 hardJare se halla instalado y hacer al"unos cambios en la

con)i"uraci&n# aun ue "racias al P<ST esta )unci&n no se utili!a mucho actualmente. Si todos los tests son superados# se intenta iniciar la PC desde el disco duro. (n )allo en este punto har ue se intente la car"a desde el C3:.<;# un dis9ette o al"1n otro dispositivo permitido. En "eneral# el -I<S permite ele"ir sobre cul de varios dispositivos reali!ar la car"a inicial# lo ue permite la convivencia sencilla de varios sistemas operativos en la misma PC. (na ve! ue la m uina car"& el sistema operativo# el -I<S sirve al 3<S presentndole una *PI estandari!ada para trabajar con el hardJare. En las 2pocas anteriores al IindoJs esta era una )unci&n vital# pero desde la aparici&n del Dmodo prote"idoE de H2 bits# ya no se utili!a al -I<S para ello# por lo ue actualmente no es de tanto bene)icio. El -I<S permite tambi2n seleccionar entre una de varias tarjetas "r)icas instaladas como la principal# ya ue al"unos sistemas operativos permiten el uso simultneo de ms de una tarjeta de v6deo. * pesar de ue la inter)a! PCI ha ayudado %permitiendo ue los I./s se compartieran ms )cilmente'# el n1mero de I./s disponibles en la PC permanece como un problema para muchos usuarios. Por esta ra!&n# la mayor6a de los -I<S permiten ue los puertos ue no estn en uso se puedan deshabilitar. Con el crecimiento de las cone5iones a Internet por *3S7# y de los dispositivos por (S- o PS42# en muchos casos e5isten puertos paralelos o seriales en desuso ue consumen interrupciones# y ue pueden ser deshabilitados. (na soluci&n provista por chipsets y sistemas operativos nuevos es el uso de la tecnolo"6a *PIC %*dvanced Pro"rammable Interrupt Controller'# ue permite e5tender los =@ I./s ori"inales hasta 2GG I./s# mediante los cuales se solucionan muchos problemas anti"uos. 3e todos modos# con la aparici&n de tarjetas ue reali!an varias tareas juntas# o de dispositivos SCSI# (S- y ,ireJire el problema de las interrupciones ha ido desapareciendo con el tiempo y ya casi nadie lo su)re. 7as placas madres tambi2n incluyen un blo ue de memoria separada de muy poco consumo de ener"6a llamados chips C;<S .*; %Complementary ;etal <5ide Silicon'# ue se mantienen activos inclusive cuando se apa"a la computadora. Su uso principal es almacenar in)ormaci&n bsica de la con)i"uraci&n de la PC8 el n1mero y de discos duros y )le5ibles# cantidad de memoria# etc. *nti"uamente estos datos se in"resaban manualmente# pero ahora la mayor6a de los -I<S son auto con)i"urables y hacen este trabajo. 7os otros datos importantes a ser "uardados en el C;<S son la )echa y hora# ue

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se actuali!an mediante un .TC %.eal Time Cloc9'. El reloj# la C;<S .*; y la bater6a usualmente se inte"ran en un 1nico chip. 7a PC lee la hora del .TC cuando se inicia# y lue"o la CP( mantiene la hora mediante el reloj del sistema# motivo por el ue a veces la hora no es totalmente e5acta. .einiciando la PC lo"ramos ue se vuelvan a leer los datos del .TC# incrementando la puntualidad. * u6 se muestra una serie de Chipsets de di)erentes marcas y sus respectivos modelos.

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FIG.8 M:#$":' #$ C-%.'$*' #$ #%&$+' ' > +, '.

7os Chipsets de SiS %Silicon Inte"rated Systems'# cuenta con una )orma de trabajar con los distintos procesadores sea Intel y *;3# en la si"uiente ima"en se muestran las caracter6sticas y los dispositivos ue manejan estos chipsets8

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FIG.10 F=),%:) >%$)*: #$" C-%.'$ #$ S%"%,:) I)*$H+ *$# SC'*$>'.

El chipset determina las posibilidades ue o)rece el CP(8 =. Tipo de velocidad de CP( %<vercloc9in"'. 2. Tipo y cantidad de memoria. H. 3ispositivos ue se pueden controlar.

3.3 AMBIENTES DE SERVICIO.

Cuando se habla de ambientes de servicio nos re)erimos a los diversos lu"ares# ubicaciones# instituciones o empresas donde se hace el uso intensivo de los Chipsets en actividades de impacto# en cada una de las antes mencionadas# todo esto no lleva a anali!ar las necesidades de los chipset en cada computadora ue sale al mercado ya sea para uso dom2stico o comercial. (bicamos un conjunto de Chipsets en servidores8

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CONCLUSION
El chipset es el conjunto de circuitos inte"rados diseados con base a la ar uitectura de un procesador %en al"unos casos diseados como parte inte"ral de esa ar uitectura'# permitiendo ue ese tipo de procesadores )uncionen en una placa base. Sirven de puente de comunicaci&n con el resto de componentes de la placa# donde en las placas base modernas suelen incluir dos inte"rados# denominados puente norte y puente sur# y suelen ser los circuitos inte"rados ms "randes despu2s de la +P( y el microprocesador. 7as 1ltimas placa base carecen de Puente 0orte ya ue los procesadores de 1ltima "eneraci&n lo llevan inte"rado. El chipset determina muchas de las caracter6sticas de una placa base y por lo "eneral la re)erencia de la misma est relacionada con la del chipset.