PUCRS Faculdade de Engenharia Eltrica Departamento de Engenharia Eltrica

Eletrnica Digital
Cap. VII
por F.C.C. De Castro
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Captulo VII
Elementos de Memria
1 Introduo
Neste captulo estudaremos dispositivos lgicos com dois estados estveis, o
estado SET e o estado RESET. Por isto, tais dispositivos so denominados
dispositivos biestveis.
Uma vez que estes dispositivos so capazes de reter indefinidamente o seu
estado (SET ou RESET), eles so usados como elementos de armazenamento
de informao. Informalmente, dispositivos biestveis memorizam o seu
estado.
Estudaremos dois tipos de dispositivos biestveis: o latch e o flip-flop. A
diferena entre um latch e um flip-flop a maneira como ocorre a troca de
estado:
Um flip-flop muda seu estado por ao de um pulso de disparo,
denominado de clock. Por este motivo, um flip-flop caracterizado como um
dispositivo biestvel sncrono, porque somente muda de estado em
sincronismo com a ocorrncia do pulso de clock.
Um latch , por sua vez, caracterizado como um dispositivo biestvel
assncrono, porque muda de estado sem necessidade de sincronismo com um
trem de pulsos de controle (pulsos de clock).
2 O latch S-R
A Figura 1 mostra o diagrama lgico de um latch S-R (SET-RESET)
implementado com portas NAND:
Figura 1: Diagrama lgico de um latch S-R implementado com portas NAND.
O latch possui duas entradas , ( SET e RESET ) e duas sadas ( Q e Q). O
valor lgico das sadas Q e Q definem o estado (SET ou RESET) do latch.
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Ao fazermos 0 SET = e 1 RESET = , as sadas resultam nos valores
lgicos 1 Q =
e 0 Q =
. Nesta situao o latch dito estar no estado SET,
conforme mostrado na Figura 2:
Figura 2: Colocando um latch S-R (NAND) no estado SET.
Note que se 1 SET = e 1 RESET = , o latch mantm o estado atual. Por
exemplo, para o latch no estado SET mostrado na Figura 2, o estado no
alterado quando fazemos 1 SET = e 1 RESET = :
Figura 3: Mantendo o estado de um latch S-R (NAND).
Quando 0 Q =
e 1 Q =
, o latch dito estar no estado RESET. Para
resetar o latch da Figura 3 fazemos 1 SET = e 0 RESET = , conforme
mostrado na Figura 4:
Figura 4: Colocando um latch S-R (NAND) no estado RESET.
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Observe que se 0 SET = e 0 RESET = , o latch apresenta em suas sadas
os valores lgicos 1 Q =
e 1 Q =
, conforme mostra a Figura 5. Esta uma
condio invlida, na medida em que as variveis lgicas Q e Q possuem
valores lgicos idnticos e, portanto, incoerentes com a definio destas
variveis luz da lgebra booleana.
Figura 5: Condio invlida em um latch S-R (NAND).
A Figura 6 mostra a Tabela Verdade de um latch S-R (NAND):
Figura 6: Tabela Verdade de um latch S-R (NAND).
As Figuras 7 a 12 mostram as caractersticas de operao um latch S-R
implementado com portas NOR:
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Figura 7: Diagrama lgico de um latch S-R implementado com portas NOR. O
latch possui duas entradas , ( SET e RESET ) e duas sadas ( Q e Q). O
valor lgico das sadas Q e Q definem o estado (SET ou RESET) do latch.
Figura 8: Colocando um latch S-R (NOR) no estado SET.
Figura 9: Mantendo o estado de um latch S-R (NOR).
Figura 10: Colocando um latch S-R (NOR) no estado RESET.
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Figura 11: Condio invlida em um latch S-R (NOR).
Figura 12: Tabela Verdade de um latch S-R (NOR).
Exemplo 1: Determine as formas de onda nas sadas Q e Q de um latch S-R
(NAND) e nas sadas Q e Q de um latch S-R (NOR) quando as formas de
onda de entrada so conforme a figura a seguir.
Figura 13
Soluo:
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Figura 14
Uma aplicao simples de um latch o circuito de debouncing (bouncing
repique ) em chaves comutadoras:
Figura 15: Efeito indesejvel de bouncing em uma chave comutadora.
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Figura 16: Soluo do problema de bouncing em uma chave comutadora
utilizando um latch S-R (NAND).
Figura 17: Note que enquato a chave do circuito de debouncing da Figura 16
encontra-se movimentando-se a meio caminho entre seus dois contatos, o
latch mantm o estado.
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Figura 18: Circuito de debouncing utilizando um latch S-R (NOR).
3 O flip-flop S-R
A Figura 19 mostra o diagrama lgico de um flip-flop S-R (SET-RESET)
implementado com portas NAND:
Figura 19: Diagrama lgico de um flip-flop S-R implementado com portas
NAND. O flip-flop possui trs entradas ( SET , RESET e CLOCK ) e duas
sadas ( Q e Q). O valor lgico das sadas Q e Q definem o estado (SET ou
RESET) do flip-flop. Note que ao da entrada CLOCK habilitar
( 1 CLOCK = ) ou desabilitar ( 0 = CLOCK ) a mudana de estado do flip-flop,
mudana que est ao encargo das entradas SET e RESET .
Figura 20: Tabela Verdade de um flip-flop S-R (NOR).
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Figura 21: Habilitando a mudana de estado de um flip-flop S-R (NOR). Em (a)
o flip-flop encontra-se no estado RESET apesar de 1 SET = porque
0 = CLOCK , desabilitando a mudana de estado. Em (b) 1 CLOCK = ,
habilitando a troca de estado do flip-flop para o estado SET.
Exemplo 2: Determine as formas de onda nas sadas Q e Q do flip-flop S-R
(NAND) mostrado na Figura 19 quando as formas de onda de entrada so
conforme a figura a seguir.
Figura 22
Soluo:
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Figura 23
4 O flip-flop D
A Figura 24 mostra o diagrama lgico de um flip-flop D (Data dados)
implementado com portas NAND:
Figura 24: Diagrama lgico de um flip-flop D implementado com portas NAND.
O flip-flop possui duas entradas ( De CLOCK ) e duas sadas ( Q e Q). A
principal caracterstica funcional de um flip-flop D que o valor lgico da
entrada de dados D transferido para a sada Q toda vez que 1 CLOCK = .
Figura 25: Tabela Verdade de um flip-flop D (NAND).
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Figura 26: Diagrama lgico de um flip-flop D implementado com portas NOR.
Uma das aplicaes de um flip-flop D o armazenamento de palavras
binrias. Por exemplo, a Figura 27 mostra o diagrama de Interligao de uma
porta de sada com o barramento de dados de um sistema microprocessado.
Figura 27: Interligao de uma porta de sada com o barramento de dados de
8 bits de um sistema microprocessado.
Quando o microprocessador recebe uma instruo para enviar uma palavra
binria de 8 bits para a porta em questo, a palavra colocada no barramento
por um breve instante de tempo at a ocorrncia do pulso de clock.
Uma vez ocorrido o clock, a palavra de 8 bits transferida para as sadas
Q dos 8 flip-flops D, ficando ali armazenada at que o perifrico conectado
porta a utilize.
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Note que com este esquema de armazenamento, o barramento no fica
preso ao perifrico conectado porta, no havendo necessidade de parar o
processamento at que o perifrico utilize a palavra de 8 bits a ele destinada.
5 O flip-flop D MS (Master-Slave)
A Figura 28 mostra o diagrama lgico de um flip-flop D MS (master-slave =
mestre-escravo):
Figura 28: Diagrama lgico de um flip-flop D MS implementado com portas
NAND. O flip-flop subdivide-se em uma seo Mestre e em uma seo
Escravo. A seo Mestre um flip-flop D e habilitada pelo sinal
CLOCK . A seo Escravo um flip-flop S-R e habilitada pelo sinal
CLOCK .
A principal caracterstica funcional deste flip-flop D MS que o valor lgico
da entrada de dados D transferido para a sada Q apenas na borda de
descida do pulso de CLOCK , conforme mostra a Figura 29:
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Figura 29: Processo de mudana de estado no flip-flop D MS da Figura 28.
Na Figura 29, quando 1 CLOCK = , a seo Mestre habilitada. Nesta
situao o valor lgico da entrada de dados D transferido para a sada Q

.
A seo Escravo permanece desabilitada porque 0 CLOCK = , o que
mantm inalterado o valor lgico na sada Q.
Quando ocorre a transio 1 CLOCK = 0 = CLOCK , a seo Mestre
desabilitada e as sadas Q

e Q

mantm inalterado seus valores lgicos.

Nesta situao, a seo Escravo transfere os valores lgicos de Q

e Q

respectivamente para Q e Q porque 1 = CLOCK .

Note que havendo uma mudana do valor lgico da entrada de dados D
enquanto 0 = CLOCK nenhuma alterao ocorre porque a seo Mestre
est desabilitada para esta situao.
Portanto, a sada Q (e Q) pode mudar seu valor lgico apenas no
instante de tempo em que ocorre a borda de descida do clock, quando assume
o valor lgico que est aplicado entrada D neste instante. O valor lgico da
entrada D permanece memorizado na sada Q at o instante em que
ocorre a prxima borda de descida do clock.
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Se o inversor for trocado de posio conforme mostra a Figura 30, o flip-flop
mudar de estado na borda de subida do clock:
Figura 30: Diagrama lgico de um flip-flop D MS com mudana de estado na
borda de subida do clock. As entradas CLR (clear limpar) e PR
(preset presetar ) so entradas assncronas que alteram o estado do flip-flop,
independentemente do clock. Quando 0 = PR o flip-flop incondicionalmente
colocado no estado SET ( 1 Q =
e 0 Q =
) e quando 0 = CLR o flip-flop
incondicionalmente colocado no estado RESET (
0 = Q e
1 = Q ).
Figura 31: Smbolo lgico de um flip-flop D MS (a) com mudana de estado na borda
de subida do clock e (b) com mudana de estado na borda de descida do clock.
Figura 32: Tabela Verdade de um flip-flop D MS com mudana de estado na
borda de subida do clock.
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Figura 33: Flip-flops D comuns implementados em CIs TTL.
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Exemplo 3: Determine as formas de onda nas sadas Q e Q do flip-flop D
MS mostrado na Figura 34 a seguir.
Figura 34
Soluo:
Figura 35
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6 O flip-flop D Disparado pela Borda (edge-triggered)
A Figura 36 mostra o diagrama lgico de um flip-flop D edge-triggered
(edge-triggered = disparado pela borda do pulso de clock):
Figura 36: Diagrama lgico de um flip-flop D edge-triggered com mudana de
estado na borda de subida do clock. Para obter a mudana de estado na borda
de descida do clock basta acrescentar um inversor na entrada de clock.
Nota: Nos ltimos anos os flip-flops edge-triggered vem gradativamente
substituindo os flip-flops master-slave.
7 O flip-flop T MS (T t oggle)
Quando ligamos a sada Q de um flip-flop D entrada de dados D
obtemos um flip-flop T (toggle chavear seqencialmente de modo alternado
entre dois estados) , conforme mostrado na Figura 37:
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Figura 37: Diagrama lgico de um flip-flop T. Uma vez que Q recebe o inverso
do valor lgico da entrada de dados D a cada instante em que ocorre a
descida do clock, ento o flip-flop alterna de estado exatamente nestes
instantes conforme mostra a Figura 38.
Figura 38: Formas de onda do flip-flop T mostrado na Figura 37. O atraso de
propagao mostrado originado nas portas NAND. Quando ocorre a descida
do clock de 10, o Mestre desabilitado primeiro, evitando que Q

e Q

mudem seu valor lgico. Alguns nanossegundos aps, as sadas Q e Q

mudam de valor lgico igualando-se respectivamente Q

e Q

. Com isto
Diguala-se ao novo valor de Q, mas o Mestre no muda de estado porque
est desabilitado por 0 = CLOCK . A mudana de estado s ocorrer na
prxima borda de descida do clock.
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Figura 39: Diagrama lgico de um flip-flop T implementado com portas NOR.
8 O flip-flop JK
A Figura 40 mostra o diagrama lgico de um flip-flop JK master-slave (existe
tambm o JK edge-triggered ):
Figura 40: Diagrama lgico, Tabela Verdade e smbolo lgico de um flip-flop JK
MS implementado com portas NAND. Note que a mudana de estado deste
flip-flop JK ocorre na borda de descida do clock.
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Note da Figura 40 que se 0 = = K J ento o Mestre desabilitado, e,
portanto, o Escravo no muda o valor lgico das sadas Q e Q . Portanto o
estado do flip-flop JK fica memorizado para esta situao.
Se K J = ento as sadas Q e Q recebem respectivamente os valores
lgicos das entradas J e K no instante em que ocorre a borda de descida do
clock (comporta-se semelhantemente a um flip-flop D).
Se 1 = = K J ento a sada Q controla a habilitao da porta NAND que
recebe a entrada K e a sada Q controla a habilitao da porta NAND que
recebe a entrada J . Isto faz com que a cada instante em que ocorre a
descida do clock o flip-flop JK alterne de estado exatamente nestes instantes
(comporta-se como um flip-flop T).
As entradas assncronas CLR e PR tm prioridade sobre todas as demais
entradas.
Figura 41: Exemplo de formas de onda para Q e Q obtidas na operao de
um flip-flop JK MS, de acordo com a Tabela Verdade da Figura 40. Note a
prioridade de ao das entradas assncronas CLR e PR . Note tambm que
os valores lgicos de Q e Q so determinados pelos valores das entradas J
e K antes da borda de descida do clock (exceto quando os valores lgicos de
Q e Q so determinados por ao de CLR ou PR ).
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Figura 42: Diagrama lgico de um flip-flop JK MS implementado com portas
NOR.
Figura 43: Exemplo de aplicao divisor de freqncia ( 2 ) usando um
flip-flop JK. Note que o sinal CP tem a metade da freqncia do clock. Note
tambm que o sinal P C
tem a mesma freqncia de CP mas defasado de
180 do mesmo. Se no for necessrio dois sinais defasados 180, elimina-se
uma das portas NAND.
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Figura 44: Exemplo de aplicao divisor de freqncia ( 3 ) usando 3
flip-flops JK. Note que as sadas Q e Q de cada flip-flop so interligadas com
as entradas J e K do flip-flop seguinte, formando um anel fechado. Por
causa disto, a cada borda de descida do clock as sadas Q e Q de cada
flip-flop so transferidas para a sadas do flip-flop seguinte. Note tambm as
sadas dos flip-flops esto defasadas de 120.
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Figura 45: Flip-flops JK comuns implementados em CIs TTL.
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9 Tempos de Comutao
9.1 Atraso de Propagao (Propagation Delay Time)
o intervalo de tempo requerido aps a aplicao de um sinal de entrada
para que ocorra a mudana resultante na sada. Os seguintes atrasos de
propagao so relevantes na operao de um flip-flop:
Figura 46: (a) Atraso de propagao
PLH
t medido a partir da borda de disparo
(triggering edge) do pulso de clock at a transio LOWHIGH na sada Q.
(b) Atraso de propagao
PHL
t medido a partir da borda de disparo do pulso de
clock at a transio HIGH LOW na sada Q.
Figura 47: (a) Atraso de propagao
PLH
t medido a partir do sinal PR at a
transio LOWHIGH na sada Q. (b) Atraso de propagao
PHL
t medido a
partir do sinal CLR at a transio HIGH LOW na sada Q.
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9.2 Setup Time
o mnimo intervalo de tempo em que os sinais aplicados nas entradas
( D, J , K , SET ou RESET ) devem ser mantidos constantes antes da
transio de estado imposta pela borda de disparo (triggering edge) do pulso
de clock para que a transio ocorra de maneira confivel:
Figura 48: Setup Time (
s
t
) para um flip-flop D.
9.3 Hold Time
o mnimo intervalo de tempo em que os sinais aplicados nas entradas
( D, J , K , SET ou RESET ) devem ser mantidos constantes depois da
transio de estado imposta pela borda de disparo (triggering edge) do pulso
de clock para que a transio possa ser completada de maneira confivel:
Figura 49: Hold Time (
h
t
) para um flip-flop D.
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Figura 50: Tempos de Comutao tpicos de um flip-flop D (CI 7474 CMOS
e/ou TTL).