UNIVERSIDAD DE TARAPAC SEDE ESMERALDA IQUIQUE - CHILE

Informe de Laboratorio II: Experiencia N 1 Mdulo de Sistemas Digitales Circuitos Secuenciales

Circuitos Secuenciales

ALUMNO ASIGNATURA DOCENTE FECHA DE ENTREGA

: Mauricio Parada : Laboratorio II : Sr. Carlos Oyarce : 21 de noviembre de 2013

INDICE

ndice:
I. Introduccin Pg.2

II.

Objetivos

Pg.3

III. Marco Terico

Pg.4

IV. Desarrollo de experiencia IV.I Dispositivos y Materiales. IV.I.I Descripcin de Componentes e Instrumentos. IV.II Trabajo Previo IV.III Procedimiento IV.III.I Montaje N 1: Divisor de Frecuencia IV.III.II Montaje N 2: Contador de Dcadas IV.III.III Montaje N 3: Contador Sncrono IV.III.IV Montaje N 4: Mdulos Secuenciales V. Conclusin

Pg.6 Pg.6 Pg.8 Pg.17 Pg.20 Pg.20 Pg.22 Pg.23 Pg.24 Pg.25

VI. Bibliografa

Pg.26

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I.

Introduccin:
Un circuito secuencial es aquel cuya salida, depende no solo de la entrada al circuito en ese instante determinado, sino tambin de la secuencia de entradas a que estuvo sometido. Para la mejor compresin de estos circuitos tambin llamados Flip-Flops (FF), se ha desarrollado este laboratorio, que incluye un completo anlisis de las hojas de datos (datasheet) de los diferentes circuitos integrados y el diseo y construccin de circuitos secuenciales. Un sistema digital est formado por un conjunto de dispositivos destinados a la generacin, transmisin, procesamiento y almacenamiento de seales digitales. El presente informe se basa en una de las dos grandes reas de los sistemas digitales, los sistemas digitales secuenciales, son aquellos que sus salidas dependen del estado de sus entradas y de estados previos, sea posee memoria. Esta clase de sistemas requieren elementos de memoria que almacenan la informacin de la 'historia pasada' del sistema, estos pueden estar entre multivibradores de dos estados sncronos o asncronos, dependiendo si poseen o no una entrada de reloj (clock), lo que es fundamental al ver la respuesta del circuito en la salida del FFs, ya que los tiempos y retardos de propagacin afectan en sta. Debido a esto es que el multivibrador de doble estado sncrono es llamado: Flip-Flops (FFs). Los dos estados estables de los Flip-Flops (FFs), de activacin y desactivacin, se denominan SET y RESET, respectivamente, los cuales se pueden mantener interminablemente, debido a ello es que estos circuitos integrados (CIs) sirven como dispositivos de almacenamiento. Para el desarrollo de esta experiencia se analiz la implementacin de diversos tipos de Flip-Flops (FF), o sistemas secuenciales y su uso en el diseo y construccin de los circuitos, como divisores de frecuencia, contadores de dcadas asncronos ascendente y contadores sncronos (con una secuencia determinada), y registros de desplazamiento.

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II. Objetivos:
Aprender a manipular Flip - Flops como base para el diseo de circuitos secuenciales simples. Interpretar los datos relevantes de las hojas de datos de diferentes circuitos integrados para su correcto funcionamiento. Implementar circuitos secuenciales mediante el uso circuitos integrados, tales como: contadores y registros de desplazamiento.

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III. Marco Terico:

Para introducir a los conceptos a desarrollar en cada montaje, se define flip-flop el cual es el nombre comn que se le da a los dispositivos de dos estados, que sirven como memoria bsica para las operaciones de lgica secuencial. Los flip-flop son ampliamente usados para el almacenamiento y transferencia de datos digitales y se usan normalmente en unidades llamadas "registros", para el almacenamiento de datos numricos binarios. Montaje N 1: Divisor de Frecuencia: Para lograr realizar este montaje fue necesario tener en cuenta los siguientes conceptos breves: Flip-Flop J-K: El "flip-flop" J-K, es el ms verstil de los flip-flops bsicos. Tiene el carcter de seguimiento de entrada del flip-flop D sincronizado, pero tiene dos entradas, denominadas tradicionalmente J y K. Seal de Reloj: Una seal de reloj oscila entre estado alto o bajo, y grficamente toma la forma de una onda cuadrada, sta es usada para coordinar las acciones de dos o ms circuitos. Disparo por Flanco: significa que el cambio de estado a la salida del flip-flop se producir por una transicin de (1 a 0) o (0 a 1) de la entrada, o sea, no se dispara con un nivel constante de entrada sino con transiciones de un nivel a otro. Basculacin: se llama basculacin a cada cambio de estado que produce el flip-flop cuando entra un impulso de reloj. Entre algunas aplicaciones de los Flip-Flops se encuentra la reduccin o divisin de frecuencia de una seal peridica. Cuando se aplica un tren de impulsos a la entrada de reloj de un flip-flop J-K en modo de basculacin (J = K = 1), la salida Q de la seal cuadrada tiene una frecuencia igual a la mitad de la seal de reloj, debido a esto, se puede utilizar un solo flip-flop como divisor por 2, este cambia de estado en cada flanco de disparo del impulso de reloj, en este caso se utiliz dos flip-flops para hacer una divisin de 22 = 4 para reducir la frecuencia a la cuarta parte. Montaje N 2: Contador de Dcadas La siguiente experiencia muestra un contador de dcadas asncrono ascendente, se tuvo presente los siguientes conceptos breves: Asncrono: se refiere a que no tiene ninguna relacin temporal fija. Contador asncrono: es aquel en que los flip-flops del contador no cambian al mismo tiempo dado que no comparten el mismo impulso de reloj. Es uno de los ms utilizados, est construido a base de 4 flip-flops JK y una puerta NAND la cual pone en 0 los flip-flops al llegar la cuenta mxima (1010). Como se sabe un contador de 4 bits, llega a una cuenta mxima binaria de 1111 que equivale a 16 en decimal, por lo que la puerta NAND debe activarse inmediatamente despus de la cuenta 1001 o 9 en decimal para que el contador sea mod-10.

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Entonces, como la cuenta inmediatamente despus de 1001 es 1010, entonces se conectan las entradas de la puerta NAND a las salidas de FF2 y FF4 que al mandar los unos a las entradas de la NAND, la activan enviando un pulso a las entradas de reinicio (borrado o CLR) de los flip-flops colocndolos en cero y reinicializando la cuenta. Montaje N 3: Contador Sncrono: El trmino sncrono se refiere a los eventos que tienen una relacin temporal fija entre s. Con respecto al funcionamiento del contador, sncrono significa que todos los flip-flops del contador reciben en el mismo tiempo la seal de reloj. Se necesitaron dos flip-flops tipo D para la realizacin de este montaje. Montaje N 4: Mdulos Secuenciales: Es un circuito digital que acepta datos binarios de una fuente de entrada y luego los desplaza, un bit a la vez, a travs de una cadena de flip-flops. Este sistema secuencial es muy utilizado en los sistemas digitales. Un ejemplo de esto se ve en las calculadoras comunes. Un mtodo de identificar los registros de desplazamiento es por la forma en que se introducen y leen los datos en la unidad de almacenamiento. Existen cuatro categoras de registro de desplazamiento: 1. 2. 3. 4. Entrada serie/Salida serie. Entrada serie/Salida paralelo. Entrada paralelo/Salida serie. Entrada paralelo/Salida paralelo.

Para el siguiente montaje se utilizaron los siguientes CI: *74LS165, *74LS193; de los cuales se puede observar sus hoja de datos y caractersticas en la descripcin de componentes e instrumentos antes mencionada * 7. 74LS193 * 9. 74LS165

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IV. Desarrollo de la Experiencia: IV.I Dispositivos y Materiales: Componentes e Instrumentos

Nmero Equipo

Marca

Modelo

Imagen

Osciloscopio Digital

14

Tektronix

TDS1012B

Generador de Seales

88

GWinstek

GFG8216A

Multmetro Digital

82

GW

GDM8145

Fuente de Poder DC

08

GWinstek

GPS-3303

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SN74LS109 1 (FF JK)

s/n

SN74LS74 2 (FF D)

s/n

SN74LS193

s/n

SN74LS164

s/n

SN74LS165

s/n

10

Resistencia 220 [] (rojo, rojo, caf, dorado)

s/n

11

Placa de Pruebas

s/n

1 2

(FF D): Flip Flop tipo D. (FF JK): Flip Flop tipo JK.

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IV.I.I Descripcin de Componentes e Instrumentos: 1.

Osciloscopio Digital: Caractersticas: Anchos de banda de 100 MHz. 2 Canales. Frecuencia de muestreo 1.0 GS / s en tiempo real. Pantalla LCD a color o monocromtica. Almacenamiento de datos extrable a travs del panel frontal Puerto USB Conectividad PC. FFT estndar en todos los modelos. 11 medidas automticas. Interfaz de usuario en mltiples idiomas y ayuda contextual. Impresin directa, compatibles a travs del puerto de dispositivo USB.

2.

Generador de Seales: Caractersticas: Rango de frecuencia: 0,3 Hz ~ 3 MHz. Formas de onda: Sinusoidal, Tringulo, Cuadrado, Rampa, TTL y CMOS. Control de tensin de frecuencia Funcin externa (VCF). Control de ciclo de trabajo con capacidad de inversin de la seal. Variable de control DC Offset.

3.

Multmetro Digital: Caractersticas: 6 Funciones de AC / DC voltaje, AC / DC, Resistencia y prueba de diodo. Largo 0.5 "Pantalla LED rojo. Alta Resolucin 10V, 10 nA y 10M. Todas las Gamas de sobre corriente. 0,03% Precisin DCV. 20A Gama de alta corriente. 1200V Gama Alta Tensin. AC o AC + DC RMS.

4.

Fuente de Poder DC: Caractersticas: Salida de DC independiente triple. Cuatro Pantallas LED de 3 dgitos cada uno, seleccionables para mostrar dos conjuntos de voltaje y corriente de salida de forma simultnea. Auto de la serie, en paralelo y Seguimiento de la Operacin. Voltaje constante y operacin actual constante. Bajo rizado y ruido. Sobrecarga y Proteccin contra inversin de polaridad. Seleccionable para carga continua / dinmica. La velocidad de rotacin del ventilador es controlada por la temperatura del disipador de calor Fuente de alimentacin: 100/120/220 Vac 10% 240 Vac 10% -6%, 50/60 Hz Contenido del suministro: Manual de instrucciones, cable de alimentacin, cables de prueba - Series GTL. Dimensiones y peso: 255 mm (W) x 145 mm (H) x 265 mm (D), 7 kg.

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5.

Flip Flop SN74LS109: Es un Flip Flop tipo JK con flanco de subida positivo. El SN74LS109 consiste en dos relojes de transicin completamente independientes, es decir, la operacin del temporizador es independientes tanto la de subida como la de bajada de la seal de reloj. El diseo de este circuito integrado permite el funcionamiento como Flip Flop tipo D, simplemente conectado las entradas J y K juntas.

Fig. 5.1 Diagrama Lgico

Fig.5.2 Smbolo Lgico

Fig. 5.3 Tabla de Verdad MODO DE OPERACIN Set Reset (Limpiar)

1

Fig. 5.4 Rango de Operacin Garantizados SALIDAS K X X X h h l l Q H L H H q q L Q L

TA SIMBOLO VCC PARAMETRO Suministro de Voltaje Rango de T ambiente de funcionamiento Corriente Salida - ALTA Corriente Entrada - BAJA Voltaje Entrada - ALTO Voltaje Entrada - BAJO Voltaje Salida ALTO Voltaje Salida BAJO Mxima Frecuencia de Reloj MN. 4.75 TIP. 5.0 MX. 5.25 UNIDAD V

ENTRADAS D S L H L H H H H D C H L L H H H H J X X X h l h l

25

70

C mA mA V V V V

H H L q q H
IOH IOL VIH V VOH VOL Fmx.(AC)

2.0 2.7 -

3.5 0.35

- 0.4 8.0 0.8 0.5

Indeterminado

Load 1 (Set) Hold (Mantiene) Toggle (Conmuta) Load 0 (Reset)

1Ambas

salidas sern altas mientras que las entradas son D y C D son altas bajas, pero los estados son impredecibles si S simultneamente. H, h = Nivel Alto de Voltaje. L, l = Nivel Bajo de Voltaje X = Condicin Sin Cuidado L, h (q) = Las letras minsculas indican el estado de referencia de la entrada o salida de un tiempo de preparacin BAJO a ALTO de la transicin de reloj.

25 -

33 13 25

25 40

MHz ns ns

tPLH tPHL

Reloj, reinicio, establecer en salida

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6.

Flip Flop SN74LS74: Es un Flip Flop doble tipo D con flanco de subida positivo. Utiliza circuitos Schottky TTL para producir flip-flops tipo en las salidas. La informacin D de alta velocidad. Cada flip-flop tiene entradas set y clear individuales, as como Q y Q en la entrada D se transfiere a la salida Q en el flanco positivo del pulso de reloj. La activacin de reloj se produce a un nivel de voltaje del pulso de reloj y no est directamente relacionada con el tiempo de transicin del pulso positivo. Cuando la entrada de reloj est en ALTO o BAJO, la seal de entrada D no tiene ningn efecto.

Fig. 6.1 Diagrama Lgico

Fig. 6.2 Smbolo Lgico

Fig. 6.3 Tabla de Verdad

Fig. 6.4 Rango de Operacin Garantizados

MODO DE OPERACIN Set Reset (Limpiar)

1

ENTRADAS D S L H L H H D C H L L H H D X X X h l

SALIDAS Q H L H H L Q L H H L H

SIMBOLO VCC TA IOH IOL VIH V VOH VOL Fmx.(AC) tPLH tPHL

PARAMETRO Suministro de Voltaje Rango de T ambiente de funcionamiento Corriente Salida - ALTA Corriente Entrada - BAJA Voltaje Entrada - ALTO Voltaje Entrada - BAJO Voltaje Salida ALTO Voltaje Salida BAJO Mxima Frecuencia de Reloj Reloj, Reinicio, Establecer en Salida

MN. 4.75

TIP. 5.0

MX. 5.25

UNIDAD V

25

70

C mA mA V V V V

Indeterminado

2.0 2.7 -

3.5 0.35

- 0.4 8.0 0.8 0.5

Load 1 (Set) Load 0 (Reset)

1Ambas salidas sern altas mientras que las entradas

D y son bajas, pero los estados son impredecibles si S D son altas simultneamente. C H, h = Nivel Alto de Voltaje. L, l = Nivel Bajo de Voltaje X = Condicin Sin Cuidado L, h (q) = Las letras minsculas indican el estado de referencia de la entrada o salida de un tiempo de preparacin BAJO a ALTO de la transicin de reloj.

25 -

33 13 25

25 40

MHz ns ns

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7.

SN74LS193:
Contador Binario ALTO/BAJO pre-establecido de 4-Bit. Este contador puede describirse como un contador ascendente/descendente prefijado MOD-16 con conteo sncrono, prefijado asncrono y reiniciacin maestra asncrona.

Fig. 7.1 Diagrama Lgico

Fig. 7.2 Rango de Operacin Garantizados

SIMBOLO VCC TA IOH IOL VIH V VOH VOL fmx.(AC) PARAMETRO Suministro de Voltaje Rango de T ambiente de funcionamiento Corriente Salida ALTA Corriente Entrada - BAJA Voltaje Entrada ALTO Voltaje Entrada BAJO Voltaje Salida ALTO Voltaje Salida BAJO Mxima Frecuencia de Reloj MN. 4.75 TIP. 5.0 MX. 5.25 UNIDAD V

Fig. 7.3 Diagrama de Conexin de Pines

25

70

C mA mA V V V
Nombre de Pines CPU CPD MR PL PN QN TCD TCU

2.0 2.7 -

3.5 0.35

- 0.4 8.0 0.8

Descripcin Entrada de reloj para conteo ascendente (transicin ascendente activa). Entrada de reloj para conteo descendente (transicin ascendente activa). Entrada de reinicio maestro asncrona (activo en ALTO). Entrada de carga paralelo asncrona (activo en BAJO). Entrada de Datos Paralela. Salidas de Flip-Flops. Salida de conteo descendente final (prstamo, activo en BAJO). Salida de conteo ascendente final (acarro, activo en BAJO).

0.5

30

40

MHz

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Fig. 7.4 Modo de Seleccin de Tabla MR PL CPU CPD MODO

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H 7.4 Modo X X de Tabla Reinicio Asncrono Fig. de X Seleccin L L L L L H H H H X H X H H Preset No cambia Cuenta Ascendente Cuente Descendente

L = Nivel Bajo de Voltaje H = Nivel Alto de Voltaje X = Condicin Sin Cuidado = Transicin de Reloj de Bajo a Alto

L = Nivel Bajo de Voltaje H = Nivel Alto de Voltaje X = Condicin Sin Cuidado = Transicin de Reloj de Bajo a Alto

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8.

SN74LS164:
El circuito integrado 74LS164 es un registro de desplazamiento de 8 bits, con entrada serie y salida paralelo (sncronas) y una entrada CLEAR de borrado" asncrona, activa para nivel BAJO. Tiene dos entradas serie, que acceden a los dos estados tras efectuarse una operacin NAND sobre ellas, por lo tanto, o bien entra la misma seal por ambas, o bien una de ellas se mantiene siempre en ALTO para permitir la entrada de datos (lo que nos proporciona una herramienta adicional de sincronizacin).

Fig. 8.1 Diagrama Lgico

Fig. 8.2 Rangos de Operacin Garantizados

SIMBOLO PARAMETRO Suministro de MN. TIP. 5.0 MX. 5.25 U. V

Fig. 8.3 Tabla de Verdad MODO OPERACION ENTRADAS MR A X l l h h B X l h l h SALIDAS Q0 L L L L H Q1 - Q7 L-L Q0 - Q6 Q0 - Q6 Q0 - Q6 Q0 - Q6

4.75 VCC Fig. 8.2 RangosVoltaje de Operacin GarantizadosRango de T TA IOH IOL VIH V VOH VOL fmx.(AC) ambiente de funcionamiento Corriente Salida - ALTA Corriente Entrada - BAJA Voltaje Entrada - ALTO Voltaje Entrada - BAJO Voltaje Salida ALTO Voltaje Salida BAJO Mxima Frecuencia de Reloj
Retardo de Propagacin de MR a la salida Q Retardo de Propagacin de Reloj a la salida Q

25

70

Reset Fig.Borrado 8.3 Tabla de Verdad L (Clear)

C mA mA V V V V

H Desplazamiento (Shift) H H H

2.0 2.7 -

3.5 0.35

- 0.4 8.0 0.8 0.5

Fig. 8.4 Diagrama de Conexin

Fig. 8.4 Diagrama de Conexin

25

36

MHz

tPHL tPLH tPHL

24 17

36 27 32

ns ns ns

21

Nombre de Pines A, B CP MR Q0 - Q7

Descripcin Entrada de Datos Entrada de Reloj Entrada de reinicio maestro (Activo en ALTO) Salidas

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9.

SN74LS165:
El circuito integrado SN74LS165 es un registro de desplazamiento de 8 bits con entrada en paralelo (asncrona) cuando PL es BAJO y salida en serie. Con PL ALTO el desplazamiento en serie se produce en flanco de subida del reloj; entrando los nuevos datos a travs de la entrada en serie (DS). Las dos entradas de reloj pueden ser usadas para combinar dos fuentes de reloj independientes, o una entrada puede actuar como un activador en un reloj activo en BAJO.

Fig. 9.1 Diagrama Lgico

Fig. 9.2 Tabla de Verdad

PL L H H H H

CP 1 X L H 2 X

L H

0 0 0

Q0

1 2 0 1 1 2 0 1 1 2

Q1

Q2

CONTENIDO Q3 Q4 Q5

3 2 3 2 3

4 3 4 3 4

5 4 5 4 5

6 5 6 5 6

Q6

7 6 7 6 7

Q7

RESPUESTA Entrada Paralelo Desplazamiento a la Derecha No Cambia Desplazamiento a la Derecha No Cambia

Fig. 9.3 Diagrama de Conexin Nombre de Pines 1 , 2 DS PL 0 7 7 7

Fig. 9.3 Diagrama de Conexin

Descripcin Entradas de Reloj (Bajo a ALTO) Entrada de datos en Serial Entrada de carga paralelo asncrona (activo en BAJO). Entradas de datos en Paralelo ltimo estado de la salida en Serial Salida complementaria

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Fig. 9.3 Rango de Operacin Garantizados SIMBOLO VCC TA IOH IOL VIH V VOH VOL Fmx.(AC) PARAMETRO Suministro de Voltaje Rango de T ambiente Corriente Salida ALTA Corriente Entrada - BAJA Voltaje Entrada ALTO Voltaje Entrada BAJO Voltaje Salida ALTO Voltaje Salida BAJO Mxima Frec. de Reloj MN. 4.75 0 2.0 2.7 30 TIP. 5.0 25 3.5 0.35 40 MX. 5.25 70 - 0.4 8.0 0.8 0.5 UNIDAD V C mA mA V V V V MHz

Fig. 9.4Caractersticas AC

SIMBOLO

PARAMETRO

Fig. 9.4Caractersticas AC Entrada max. De Fmx.(AC) frecuencia de reloj

Mn. 25

LIMITES Tpico 35 22 22 27 28 14 21 21 16

Mx. 35 35 40 40 25 30 30 25

UNIDAD MHz

Retardo de propagacin de a la salida PL Retardo de tPLH propagacin de tPHL reloj a la salida Retardo de tPLH propagacin de tPHL P7 a Q7 Retardo de tPLH propagacin de tPHL P7 a 7 tPHL = Retardo de Propagacin de Alto a Bajo. tPLH tPHL tPLH = Retardo de Propagacin de Bajo a Alto.

ns

ns

ns

ns

10. Resistencia:
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Es cualquier elemento localizado en el paso de la corriente elctrica y que causa oposicin a que esta fluya. Las resistencias se representan con la letra R y se miden en ohm ().
Fig.10.1 Fig. 10.2 Smbolo del Resistor

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11. Placa de Pruebas:

Es un tablero con orificios conectados elctricamente entre s, habitualmente siguiendo patrones de lneas, en el cual se pueden insertar componentes electrnicos y cables para el armado y prototipo de circuitos electrnicos y sistemas similares. Est hecho de dos materiales, un aislante, generalmente un plstico, y un conductor que conecta los diversos orificios entre s. Uno de sus usos principales es la creacin y comprobacin de prototipos de circuitos electrnicos antes de llegar a la impresin mecnica del circuito en sistemas de produccin comercial.

Fig. 11.1 Patrn tpico de disposicin de las lminas de material conductor en una placa de pruebas.

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IV.II Trabajo Previo: IV.II.I Disee un circuito divisor de frecuencia por 4con FFs tipo JK.
Para la implementacin del siguiente montaje se utilizaron 2 FFs tipo J-K, nombraron anteriormente en el marco terico (Montaje N1).

Fig.2 Diagrama del tren de pulso para la divisin de frecuencia. Fig. 1 Diseo de divisor de frecuencia por 4 con FFs J-K, utilizando simulador online CircuitLab.

IV.II.II Disee un contador de dcadas asncrono ascendente con FFs tipo JK.
En el siguiente circuito se ve la utilizacin de 4 FFs tipo J-K para la cuenta asncrona de dcadas de manera ascendente desde el 0 (0000) hasta el 9 (1001) con la utilizacin de una compuerta NAND para reiniciar la cuenta cuando esta llegue a 10 (1010) reinicindola completamente.

Fig. 3 Diseo de un contador de dcadas asncrono ascendente desde el 0 (0000) al 9 (1001) BCD.

Fig. 4 Contador de dcadas asncrono con re inicializacin asncrona

Informe de Laboratorio II: Experiencia N 1 Mdulo de Sistemas Digitales Circuitos de Secuenciales Fig. 4Contador
dcadas asncrono con re inicializacin asncrona

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IV.II.III Disee un contador sncrono que realice la secuencia 00101101 empleando flip-flop tipo D.
Fig. 5 Diagrama de conexin de un contador sncrono utilizando 2 flipflops tipo D CI (74LS74).

Para la implementar este circuito fue necesario realizar clculos de reduccin a travs de mapas de karnaugh entre otros, siguiendo los siguientes pasos: 1. Diagrama de estado: 00(0)10(2)11(3)01(1) Muestra la propagacin de estados por los que el contador avanza cuando se aplica una seal de reloj.

2. Tabla de estado siguiente: La tabla de estado siguiente es aquella que enumera cada estado del contador (estado atual) junto con el estado siguiente, el cual es el estado en que el contador para desde su estado actual, al aplicar un impulso de reloj ESTADO PRESENTE Q1 Q2 0 0 1 0 1 1 0 1 ESTADO SIGUIENTE Q1 Q0 1 0 1 1 0 1 0 0 ENTRADAS D1 1 1 0 0 D0 0 1 1 0

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3. Mapa de Karnaugh:

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El mapa de Karnaugh se utiliza para determinar las entradas J y K del cada flip-flop, se debe utilizar de manera independiente para cada entrada, cada celda del mapa representa uno de los estados actuales de la secuencia del contador.

Fig. 6 Salida del FF1A

Fig. 7 Salida del FF2A

IV.II.IV Estudie las hojas de datos de los circuitos integrados: 7474 (FF tipo D), 74109 (FF tipo JK), 74193 (contador binario ascendente/descendente mod16), 74164 (registro con entrada serie /8 bits salida paralelo) y 74165 (registro con8 bits entrada paralelo/salida serie).
En este punto, el lector puede dirigirse a la seccin de IV.I Dispositivos y Materiales en el punto IV.I.I Descripcin de Componentes e Instrumentos especficamente para analizar las hojas de datos de los diferentes CI.

1. CI 74LS74: Se encuentra en el punto 6. 2. CI 74LS109: Se encuentra en el punto 5. 3. CI 74LS193: Se encuentra en el punto 7. 4. CI 74LS164: Se encuentra en el punto 8. 5. CI 74LS165: Se encuentra en el punto 9.

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IV.III Procedimiento:
Despus de analizado los puntos anteriores, se dio paso al desarrollo prctico del laboratorio:

IV.III.I Montaje N 1: Divisor de Frecuencia:

Luego de conectar y calibrar todos los instrumentos para corroborar su buen estado y no tener errores por factores externos, se comprob el funcionamiento de cada CI, en este caso al CI74LS109 se le ingresa un 1 lgico en la entrada (J), mientras que set se encuentra activo, su salida enva un 1 lgico en respuesta (1 ), por ende su salida complementada ( 1 ) enva un 0 lgico, adems para la alimentacin del circuito se ajusta la fuete de poder CC a 5[V], la cual tambin se comprueba su voltaje con el multmetro, por ltimo se configura el generador de seales para que enve una onda cuadrada sin semi ciclo negativo, la cual se produce al ajustar el offset, entregando un voltaje aproximadamente de 4[V] pico-pico y una frecuencia de 4[kHz]. Luego de armado el circuito se obtuvo la siguiente grfica de la Fig. 8: Como se puede ver en la Fig.8 la frecuencia de entrada en el CH1 fue de aproximadamente 4[kHz] obteniendo una reduccin en el CH2 con un valor de 1[KHz], despus de analizar la grfica se aumenta la frecuencia para comprobar si la reduccin es efectiva, por lo tanto, se ajusta el generador de seales a una frecuencia de 8[kHz] y se logr el mismo objetivo, como lo muestra la Fig.9.
Fig.8 Grfica del tren de pulso en la entrada y la salida con una frecuencia de 4 [kHz].

Fig.9 Grfica del tren de pulso en la entrada y la salida con una frecuencia de 8 [kHz].

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En efecto, se cumple la reduccin de la frecuencia obteniendo una divisin por 4 y por 8 de la seal de entrada.

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Cul es la mnima y mxima frecuencia de la seal de reloj para el correcto funcionamiento del circuito? La mnima y mxima frecuencia de reloj vara entre los 25 [MHz] y los 33 [MHz], segn la hora de datos antes mencionada en el punto 5. de la seccin de Descripcin de Componentes e Instrumentos.

Cmo opera el circuito divisor de frecuencia? El circuito divisor de frecuencia de una seal peridica opera cuando se aplica un tren de impulsos a la entrada de reloj del FF, envidiando un 1 lgico por las entradas para obtener una seal cuadrada en la salida Q, la cual es una seal de la mitad del valor de la frecuencia ingresada debido al uso de 2 flip-flops, ya que para lograr la reduccin de la frecuencia se hace el siguiente calculo 2 , donde n es el nmero de flip-flops a utilizar.

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IV.III.II Montaje N 2: Contador de Dcadas:

Para el siguiente montaje fue necesario calcular el valor de la resistencia a utilizar para proteger los diodos emisores de luz, por ende, se hizo el clculo segn los parmetros de la hoja de datos de un LED de 3mm en el cual deba circular una corriente de 25mA para su correcto funcionamiento. Por lo tanto, tomando el mismo voltaje del circuito anterior, segn Ley de Ohm se obtiene: =
5 25103

= 200[], la cual por escases de materiales del laboratorio, se utiliza una resistencia

con un valor lo ms cercano a la ideal que ser de 220[]. ste circuito especficamente caus gran prdida de tiempo debido a que su funcionamiento no era el correcto por diversos factores que se investigan, sin embargo, luego de rearmar el circuito en reiteradas oportunidades se tuvo xito, utilizando el mismo valor de la fuente de poder y bajando la frecuencia a 1[Hz] se conect a las salidas de cada flip-flop un LED para observar la cuenta ascendente requerida. En la siguiente imagen (Fig.10) se muestra el circuito armado en la placa de pruebas.
Fig.10 Circuito Contado de Dcadas. 1.- FF1; 2.-FF2; 3.- Compuerta NAND

A continuacin se respondern las siguientes interrogantes: Cmo implementara un contador ascendente asncrono mdulo 13?

Para implementar un contador ascendente asncrono de mdulo 13 es necesario mantener la misma configuracin del circuito anterior de mdulo 10, tan solo aumentando su cuenta hasta el 1100 (12 decimal), conectando los 1 lgicos a una compuerta NAND que debido a su caracterstica entregar un 0 lgico en su salida y luego conectar los pines de borrado simultneamente activados en BAJO provocando el reinicio del CI.

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Se ve alterado el comportamiento del circuito si la frecuencia del reloj se modifica? Explique.

El comportamiento del circuito si se ve alterado si la frecuencia del reloj se modifica, ya que los contadores asncronos tambin se denominan contadores con propagacin, es decir, el impulso llega en cadena a los flip-flop produciendo un retardo de propagacin, por lo tanto, el efecto de un impulso en la entrada de reloj se propaga a travs del contador, demorando un cierto periodo de tiempo en alcanzar al ltimo flip-flop, por ende, la transicin de un nivel ALTO a un nivel BAJO se produce despus de un determinado retardo llamado tambin tPLH o tPHL .

IV.III.III Montaje N 3: Contador Asncrono:

En el siguiente montaje no hubo mayor complejidad que el anterior, se continu usando los mismos parmetros de la fuente con 5[V] y del generador de seales con 1[Hz] de frecuencia. Para la implementacin del circuito fue necesario el uso de flip-flop tipo D (CI74LS74), teniendo en cuenta el clculo de reduccin realizado anteriormente en el punto IV.II.III de la seccin Trabajo Previo. A continuacin se respondern a las siguientes preguntas: Qu es un glitch?

Un glitch es un pico de tensin o de corriente de corta duracin, no deseado y normalmente producido no manera adrede, este se produce generalmente por errores de montaje o diseo.

Qu se entiende por tpLH y tpHL? Son retardos de propagacin y se dividen en dos clases: tpLH = Retardo de propagacin de un nivel BAJO a un nivel ALTO. Se puede medir desde el flanco de disparo del reloj hasta la transicin de nivel bajo a nivel alto de la salida . Se puede medir desde la entrada de inicio (preset) hasta la transicin de nivel bajo a nivel alto de la salida. tpHL = Retardo de propagacin de un nivel ALTO a un nivel BAJO Se puede medir desde el flanco de disparo del reloj hasta la transicin de nivel alto a nivel bajo de la salida. Se puede medir desde la entrada de borrado (clear) hasta la transicin de nivel alto a nivel bajo de la salida.

*Los retardos de propagacin de cada CI pueden ser vistos en la seccin IV.I.I Descripcin de Componentes e Instrumentos.

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IV.III.IV Montaje N 4: Mdulos Secuenciales:

Antes de realizar el montaje se debe analizar la tabla de verdad del CI 74LS165 expuesta en la Fig. 9.2 Tabla de Verdad. se encuentra en un nivel Tomando en cuenta la tabla de verdad ya mencionada, el primer caso es cuando PL BAJO independientemente de los estados de CP se produce una respuesta de entrada paralela en cada una de se encuentra en un nivel ALTO, tomamos en cuenta las entradas, luego los siguientes estados son cuando PL los valores de CP, en este caso si CP1 se encuentra en un nivel BAJO se produce un desplazamiento a la derecha y cuando est en ALTO no cambia, luego CP2 si est en un nivel BAJO se produce un desplazamiento a la derecha, mientras que cuando est en ALTO no cambia, todos estos estados de CP1 y CP2 se producen cuando uno de los dos se encuentra en el flanco de subida positivo. Para desarrollar el siguiente punto con el CI74LS193 no se pudo llevar a cabo, ya que la falta de tiempo producida por la demora en el montaje N2 y factores externos tanto como falta de materiales como por ejemplo los diodos emisores de luz que no daban abasto para todo el alumnado y los errores normalmente humanos hicieron imposible llevar a realizar sta experiencia. Cules son aplicaciones prcticas de los CIs 74165 y 74193? D ejemplos. Algunas de las aplicaciones que puede hacer son: CI 74LS165: Pueden funcionar de almacenamiento temporal de un conjunto de bits CI 74LS193: Implementacin de todo tipo de contadores

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V. Conclusin:
Montaje N 1: Para realizar un divisor de frecuencia, es necesario utilizar un flip-flop tipo JK en estado de basculacin. Al aplicar un tren de impulsos a la entrada de un reloj de flip-flip J-K, la salida tiene una frecuencia igual a la mitad de la que tiene el reloj, para esto se debe tomar en cuenta las frecuencias mnimas y mximas permitidas, otorgadas por el fabricante. A causa de los retardos de propagacin de los flip-flops, la seal de salida no es completamente cuadrada y se observada ms detalladamente en el osciloscopio mediante cursores en los flancos de subida y de bajada Montaje N 2: El retardo de propagacin debe ser menor al periodo de la seal de reloj para que el circuito funcione de manera adecuada. Para obtener una secuencia truncada, es necesario forzar al contador a que inicie un nuevo ciclo antes de haber pasado por todos los estados normales. El retardo acumulativo mximo de un contador asncrono debe ser menor que el periodo de la seal, adems ste retardo es una de sus mayores desventajas para muchas aplicaciones, ya que limita la velocidad a la que el contador puede ser sincronizado y puede dar lugar a problemas de decodificacin. La disminucin en la velocidad de sincronizacin es debida a la acumulacin de retardos de propagacin, caracterstica de este contador. Montaje N 3: Antes de realizar la experiencia fue necesario saber las tcnicas de reduccin ya antes estudiadas para llevar a cabo un contador sncrono, el cual es de mayor complejidad. En la implementacin del circuito no se tuvo mayor dificultad, ste fue probado mediante diodos emisores de luz para seguir su secuencia, y adems de conectar los pines de clear y preset a Vcc ya que se encontraban complementados. En este caso los retardos de propagacin se presentan de todas maneras pero son despreciables a simple vista y se comporta casi de la misma manera que el circuito anterior aunque a ste se le ingrese una seal de reloj al mismo instante. Montaje N4: Se puede decir que los Flip Flop son la base de las memorias ya que se pudo observar las etapas y como se transmiten sus datos en distintos estados para varias secuencias de activacin, en este caso e empleo y transmisin de datos es esencial. La salida serie muestra los mismos datos que hay en la entrada pero con un retardo igual al periodo del reloj multiplicado por el nmero de FFs que lo componen.

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VI. Bibliografa:
Fundamentos de Sistemas Digitales. Thomas L. Floyd. Prentice Hall. 9 edicin. Sistemas Digitales. Principios y aplicaciones. Ronald J. Tocci y Neal S. Widmer. Prentice Hall. 8 edicin. Datasheet Familia 74xx.pdfOn semiconductor LS TTL Data, DL121/D Rev. Jan-2000

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