TEMA III. MEMORIA INTERNA Asignatura: Arquitectura de Computadoras.

TEMA III. MEMORIA INTERNA.

INDICE 3.1 Descripcin. 3.2. Caractersticas. 3.2.1. Mtodos de Acceso. 3.2.2. Prestaciones. 3.2.3. Soporte fsico. 3.2.4. Temporalidad. 3.2.5. Coste por bit. 3.2.6. Tamaos privilegiados. 3.3. Jerarquas. 3.4. Memoria principal. 3.4.1. Clasificaciones de Memorias. 3.4.2. Organizacin. 3.4.3. Lgica del CHIP. 3.4.4. Encapsulados. 3.4.5. Diseo Modular basado en chips. 3.4.6. Errores. 3.5. Memoria Cach. 3.5.1. Descripcin, organizacin y algoritmo de uso. 3.5.2. Elementos de diseo. 3.5.3. Cach del Pentium. 3.5.4. Memorias avanzadas.

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3.1 Descripcin: Es el rgano del computador capaz de almacenar informacin, instrucciones y datos. Puede permitir dos tipos de operaciones sobre l: Lectura y escritura. Diagrama de Bloques:

Decodofic.

Direccin Dato Lectura Escritura

Matriz de Memoria

Control

Trasductores

Generalmente la unidad de almacenamiento es el bit, aunque no coincide con la unidad de acceso que, al menos, en las computadoras convencionales es de Cada bit ocupa una posicin de memoria. Normalmente el acceso, tanto en escritura como en lectura, se hace como mltiplos de Bytes. 3.2 Caractersticas. 3.2.1. Mtodos de Acceso. Se refiere a la forma en que el Hardware localiza las posiciones de memoria a ser ledas o escritas. Acceso secuencial: La memoria es accedida mediante un recorrido lineal, sin saltos, desde la posicin inicial hasta la primera posicin a ser leda. Acceso Directo: Mediante circuitos digitales se produce un posicionamiento inicial, cercano a los datos a leer. A continuacin, mediante acceso secuencial, se leen o escriben los datos.

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Acceso Aleatorio: Mediante circuitos digitales se accede a la direccin correspondiente, las posiciones de memoria asociadas a esa direccin son ledas o escritas simultneamente.

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Acceso Asociativo: Es un acceso aleatorio pero permite la comparacin de ciertos datos.

3.2.2. Prestaciones. Tiempo de acceso: Tiempo consumido en una operacin de lectura o de escritura. En dispositivos con posicionamiento electromecnico, es el tiempo de posicionamiento. Tiempo de ciclo de memoria: Tiempo transcurrido hasta que se puede volver a realizar una nueva operacin de lectura/escritura. Consta del tiempo de acceso ms un tiempo adicional. Velocidad de transferencia: Nmero de bits, bytes o palabras, accedidos y transferidos por unidad de tiempo. 3.2.3. Soporte Fsico. Memorias de Semiconductores. (Bi-estables SRAM Condensadores DRAM). Memorias Magnticas. 3.2.4. Volatilidad. Duradera o no voltil. Como las Magnticas. Voltil. Mientras hay corriente. Con Refresco. Lectura destructiva. Como las memorias de ferritas. Permanente o de slo lectura. CD-ROM. ROM.

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3.2.5. Coste. Coste en pesetas por octeto vs tiempo de acceso. Tamao vs tiempo de acceso.

3.2.6. Tamaos privilegiados. Capacidad: Es el tamao en bytes. Se usa una escala similar a las escalas mtricas. Salvo que los saltos son de 210. 1K,1M,1G,1T. Unidad de transferencia: Es el nmero de bits que se transfiere entre dos mdulos funcionales. Palabra: N de Bytes o bits que el computador es capaz de manipular simultneamente en paralelo. Generalmente coincide con la longitud en bits o bytes de los registros internos del computador. Cuando es refererido a memoria se denomina: Palabra de Acceso. Bloque: Mltiplos de palabra que se transfieren entre dos bloques funcionales. Se emplea para transmisin de datos entre perifricos y MP y entre MP y MC. Unidad direccionable: N de bits que son accedidos simultneamente mediante una direccin fsica. Generalmente coincide con el tamao de palabra, pero no necesariamente. 3.3 Jerarquas de Memoria. Surgen para optimizar la relacin que existe entre el coste, tiempo de acceso y tamao de las memorias.

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Reg

Cach. Memoria Principal Memoria Expandida Cach de Disco Memoria Secundaria Memoria Auxiliar

Concepto asociado es el de Localidad de las referencias. Tabla comparativa: Capacidad en Tiempo Bytes acceso 6-200 1-10 ns 8K-2M 10-30 ns 1M-1G 128M-20G 50M-10G 30-100ns 100-200 ns 10-25ms Minutos de Volatilidad RAM Ram. Asociativa Ram RAM Acceso Directo Secuencial Tamao acceso.(*) Palabra Palabra Palabra bloque Palabra Bloque Bloques Bloques de

Registros Memoria Cach. Mem. Princ Mem. Expandida Mem Sec.

o o

Memoria 300K-8G Auxiliar (*) En general.

Los Registros: Estn formados por bi-estables. Son unidades de memoria de almacenamiento intermedio voltil. Su tamao determina y condiciona el n de bits que se pueden tratar en paralelo. Generalmente su longitud en bits o bytes coincide con el tamao de palabra del computador.

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3.4 Memoria Principal. La memoria principal se compone de semiconductores. Son de acceso aleatorio y voltiles. 3.4.1 Clasificacin de las Memorias. A su vez, podemos distinguir entre memorias estticas y dinmicas. MP Estticas: Formadas por Flip-Flops. MP Dinmica: Formadas por condensadores. Son memorias de las de refresco. Las dinmicas ocupan menos y son ms baratas. Necesitan un refresco peridico. Necesitan unos circuitos extra para refresco, esto se amortiza con memorias ms grandes. Sin embargo, las memorias estticas son ms rpidas. Adems de clasificacin, podemos establecer otra en funcin de si son de L/E o slo lectura. Clase RAM ROM PROM EPROM FLASH EEPROM Lect/Escr. Borrado Mecanismo de Volatilidad escritura por Elctrico S Mscaras. Elctrico Elctrico Elctrico Elctrico No No No No No

Elctrico bytes Only Read No es posible Lect y 1 escrit. No es posible Mostly Read Luz UV chip completo Mostly Read Elctrico Bloq Mostly Read Electr. Bytes

3.4.2. Organizacin.
Control

Seleccin

Datos Celda

Se estructura en matrices de celdas.

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3.4.3 Lgica del Chip: DRAM Tpica de 16 Mbits (4Mx4).

Es importante saber cuando bits de direccionamiento necesitamos: Primero: Unidades direccionables o palabras: Capacida/bits por palabra. Segundo: log2(nPalabras)=nbits de direccin. 3.4.4. Encapsulados.
Vss D4 D3 OE A9 A8 A7 A6 A5 A4 VSS

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3.4.5. Diseo en Mdulos Basado en CHIPS. Ejemplo de Memoria de 256 KB.

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Ejemplo de Memoria de 1 MB:

Ejemplos :

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3.4.6 Errores y Correccin de errores. Los errores transitorios pueden ser corregidos mediante un mecanismo de paridad implentable de la siguiente forma:

3.5 MEMORIA CACH. 3.5.1 Descripcin, organizacin y algoritmos de uso. DESCRIPCIN El principio de localidad de las referencias establece que existe una alta probabilidad de dos referencias consecutivas en el tiempo se encuentren alojadas en posiciones relativamente prximas en la memoria. Adems, una referencia reciente, tiene cierta probabilidad de volver a ser referenciada de nuevo. Esto hace que sea til una jerarquizacin de la memoria segn el siguiente esquema:

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ORGANIZACIN. La estructura interna de la cach est relacionada con la informacin de la memoria principal del siguiente modo:

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La forma de disear una memoria con cach a nivel de mdulos sera:

ALGORITMO DE USO.

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3.5.2 Elementos de diseo de cach. Funcin de Correspondencia. Funcin de Correspondencia directa. i = j mod m.

i = nmero de lnea de cach. j = nmero de bloque de Mp. m = nmero de lneas en la cach.

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Ejemplo:

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Correspondencia Asociativa. :

Ejemplo:

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Correspondencia Asociativa por conjuntos:

La cach se divide en v conjuntos, cada uno de k lneas. m, nmero de lneas de la cach = v x K. i = j mod v. i = nmero de conjuntos de cach. j = nmero de bloque de memoria principal

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Ejemplo:

Algoritmo de sustitucin LRU. Least Recently used. Provoca muchos accesos al Bus. Obliga a llevar un bit de ms reciente uso. Este bit se pone a uno en la lnea ltima referenciada poniendo a cero el resto. Cuando se hay que reemplazar se hace con aquellas lneas que tengan su bit de uso a cero. FIFO. First in Frst out. Se implementa mediante round-robin o buffer circular. LFU. Least frecuently used. Exige llevar un contador de uso en cada lnea. Poltica de escritura. Cuando se modifica la informacin generalmente se hace en cach primero. El problema radica en cuando se actualiza en memoria principal. Escritura inmediata. Provoca muchos accesos a memoria principal ocupando el bus.

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Post-escritura. Slo se escribe en memoria principal cuando el bloque haya sido modificado en cach y deba ser reemplazado. Cuando ms de un dispositivo tiene cach y, sin embargo, slo hay una memoria principal, si se modifican los datos en una de las cachs surge el problema de coherencia o consistencia. En este caso, la poltica de escritura inmediata, no evita que las cachs contengan informacin no vlida. Para mantener la coherencia de cach: Vigilancia del Bus en escritura inmediata: Todos los controladores de cach observan si se realiza una operacin de escritura inmediata. En cuyo caso se invalida el bloque de cach correspondiente. Transparencia Hardware: Se utiliza hardware adicional de modo que se actualize en todas las cahs. Memoria excluida de cach: Lo que se puede compartir entre procesadores no se puede guardar en cach. Todos loas accesos a memoria compartida son fallos de cach. Se emplean direcciones de memoria alta para la memoria compartida. Tamao de bloque o lnea: A medida que aumenta el bloque aumenta la tasa de aciertos. Sin embargo esto tiene un lmite, a partir del cual ocurre todo lo contrario. Esto ocurre por que bloque ms grandes provocan que los reemplazamientos ocurran con ms frecuencia pues caben menos bloque. Otro efecto negativo es que las palabras cada vez estn ms alejadas para poder acceder a ellas. Nmero de cachs: Cach de dos niveles: La cach on-chip disminuye los accesos al BUS. Adems, se suele poner un segundo nivel de cach. Normalmente tanto la cach on chip como la cach de 2nivel son SRAM. Cach unificada frente a partida: Se utiliza una dedicada a instrucciones y otra dedicada a datos.

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5.5.3. Cach del Pentium. La primera cach on-chip se introdujo en el 486. El pentium contiene dos cachs on-chip. Una para instrucciones y otra para datos. Cada una de las cachs es de 8Kbytes.

Tamao de lnea o bloque de 32 bits y una organizacin asociativa por conjuntos de dos vas.

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La cach de datos alimenta dos ALU de enteros de 32 bits y una unidad de punto flotante de 64 bits. COHERENCIA. Protocolo MESI. Modified/Exclusive/Shared/Invalid. Estados de una lnea de cach

1 Referencia I M E S

1 Escritura N2 N1

Siguientes N1,N2

N2 N1

Se invalida, cuando estando en S, otro dispositivo se presenta a modificar.

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Bits de Control de Cah:

5.5.4 MEMORIAS AVANZADAS. EDRAM. O RAM MEJORADA. Dentro del chip de DRAM genrica integra una cach SRAM. Las operaciones de refresco se realizan mientras se producen lecturas de la cach. La cach slo contiene la ltima fila leda. Los puertos de lectura y escritura en cach son independientes, lo que permite simultanear las escrituras.

CDRAM. O RAM Cach. Como la EDRAM, pero con una cach mayor.

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SDRAM. O DRAM SNCRONA. Permite al procesador realizar otras operaciones mientras las DRAM hace el ciclo de lectura o escritura.

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RDRAM o DRAM Rambus. Todos los chips tienen encapsulados verticales con todos los contactos en un lateral. EL bus puede direccionar 320 chips a 500Mbps. Difiere de los 33Mbps del Asncronas. RAMLINK. No es una arquitectura de chip sino una organizacin de DRAM en anillo. Cada DRAM acta como un nodo de red enviando y recibiendo paquetes.

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TEMA III. MEMORIA INTERNA Asignatura: Arquitectura de Computadoras. EJERCICIOS:

1. Dibuje una configuracin que muestre un procesador, con cuatro ROMs de 1Kx8 bits, y un bus que contenga 12 lneas de direcciones y 8 de Datos. Aada un bloque lgico de seleccin del chip capaz de seleccionar uno de entre los cuatro mdulos para las 4K direcciones. 2. Considere una RAM dinmica a la que deba darse un ciclo de refresco 64 veces por ms. Cada operacin de refresco requiere 150 ns; un ciclo de memoria requiere 250 ns. Qu porcentaje del tiempo total de funcionamiento de la memoria debe dedicarse a los refrescos? 3. Disee una memoria de 16 bits con una capacidad toatal de 8192 bits utilizando chips SRAM de tamao 64x1 bit. Indique la configuracin matricial de los chips en la tarjeta de memoria, mostrando todas las seales de entrada salida necesarias para asignar esta memoria al espacio de direcciones ms bajo. El diseo debe permitir accesos tanto por bytes como por palabras de 16 bits. 4. Es posible disear una memoria principal de 256Kbytes para un procesador con 16 bits de direcciones y un ancho de palabra de 8 bits? En caso afirmativo, realiza un diseo, utilizando pastillas de memoria de 16 Kbytes. (Pista: Si se puede). 5. Sea una CPU como la de la figura, con ancho de Palabra de 32 bits, a la que se desea dotar de una memoria con las siguientes caractersticas: 32Kbytes de memoria tipo ROM, que deben estar en la zona inferior del mapa de direcciones. 512 Kbytes de memoria tipo RAM esttica, que han de estar a continuacin de la memoria ROM en el mapa de direcciones de memoria. Se dispone de pastillas ROM de 16Kx8bits y de pastillas RAM estticas de 128Kx8bits. 6. Una cach asociativa por conjuntos consta de 64 lneas divididas en conjuntos de 4. La memoria principal contiene bloque de 4K de 128 Palabras cada uno. Muestre el formato de direcciones de Memoria principal. 7. Considere un microprocesador de 32 bits que tiene una cach on-chip de 16 Kbytes asociativa por conjuntos de cuatro vas. Suponga que la cach tiene un tamao de lnea de 4 palabras de 32 bits. Dibuje el diagrama de bloque de esta cach mostrando su organizacin y cmo se utilizan los diferentes campos de direcciones para determinar un acierto o fallo de cach. A dnde se hace corresponder , dentro de la Cach, la palabra de la posicin de memoria ABCDE8F8? 8. Una cach asociativa por conjuntos tiene un tamao de bloque de 4 palabras de 16 bits y un tamao de conjunto de 2. La cach puede acomodar un total de 4096 palabras. El tamao de memoria principal que es transferible a cach es de 64 Kx32 bits. Disee la estructura de la Cach, y muestre como son interpretadas las direcciones del Procesador.

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