INFORME PRCTICA 1: CONTROL DE ALARMA, CIRCUITO COMBINACIONAL BINARIO A SIETE SEGMENTOS, RESTADOR-MULTIPLICADOR

INTEGRANTES: ANDERSON DANIEL ZEMANATE TRUJILLO JHOVANNY FRANCISCO RODRIGUEZ MONTUFAR

PRESENTADO A: ING. FERNANDO A. URBANO M.

CIRCUITOS DIGITALES I INGENIERA ELECTRNICA Y TELECOMUNICACIONES FIET UNIVERSIDAD DEL CAUCA 2013

2. RESUMEN Para la prctica se realizaron tres tablas de verdad, una para el controlador de la alarma, otra para el circuito combinacional binario a siete segmentos y la ltima para el multiplicador-restador; a partir de estas tablas se obtienen las funciones mediante el mtodo de diagramas de karnaugh y finalmente con la funcin ya reducida se disearon los circuitos y se realiz la respectiva simulacin en Quartus II, verificando su validez con la tabla de verdad. 3 TABLA DE CONTENIDO 2. RESUMEN ................................................................................................................................... 2 3 TABLA DE CONTENIDO ........................................................................................................... 2 4. INTRODUCCIN ....................................................................................................................... 2 4.1 Diseo del Control para una alarma ....................................................................................... 3 4.2 Diseo del Sistema combinacional a siete segmentos ......... Error! Bookmark not defined. 4.3 Diseo del Multiplicador-Restador ...................................... Error! Bookmark not defined. 5. OBJETIVOS................................................................................................................................. 6 6. DISCUSIN DE RESULTADOS ............................................................................................... 7 6.1 Control para una Alarma. ....................................................................................................... 7 6.2 Circuito combinacional binario a siete segmentos ............... Error! Bookmark not defined. 6.3 Restador-Multiplicador ........................................................ Error! Bookmark not defined. 7. CONCLUSIONES ..................................................................................................................... 29 8. REFERENCIAS ......................................................................................................................... 30

4. INTRODUCCIN Se disearon los circuitos lgicos para un control de alarma, un sistema combinacional binario a siete segmentos (decodificador) y un multiplicador-restador. Los circuitos diseados se definen posteriormente:

4.1 Diseo del Control de una alarma: Bsicamente lo que se har es controlar el encendido y apagado de una alarma que deber cumplir algunos requerimientos, que son descritos a continuacin: a. El interruptor principal est activo y al menos dos de los sensores de proximidad estn detectando presencia. b. El interruptor principal y el sensor de humo estn activos. c. El sensor de proximidad A y el detector de humo se activan as no est activo el interruptor principal.

Adems de implementarlo el circuito en Altera Quartus 2 monto en la QT como parte de la prctica. 4.2 Diseo del circuito combinacional a siete segmentos (decodificador a 7 segmentos): Un decodificador es un dispositivo que "decodifica" un cdigo de entrada en otro. Es decir, transforma una combinacin de unos y ceros, en otra. En particular transforma el cdigo binario en el cdigo de 7 segmentos. El decodificador recibe en su entrada el nmero que ser visualizado en el display. Posee 7 salidas, una para cada segmento. Para un valor de entrada, cada salida toma un estado determinado (activada o descativada). Consta de 4 entradas donde el decodificador recibe los nmeros binarios. Podemos ingresar valores de 0 a 9 en formato binario.

[1]

El display est formado por un conjunto de 7 leds conectados en un punto comn en su salida. Cuando la salida es comn en los nodos, el display es llamado de nodo comn y por el contrario, s la salida es comn en los ctodos, llamamos al display de ctodo comn. En el display de ctodo comn, una seal alta encender el segmento excitado por la seal. La alimentacin de cierta combinacin de leds, dar una imagen visual de un dgito de 0 a 9.

[2] Bsicamente lo que har el circuito combinacional binario a 7 segmentos es lo mismo que el decodificador, se diferencia en que la prctica se montara en la cyclone III FBGA en cambio el decodificador es un dispositivo para montarlo en la protoboard o QT. El circuito combinacional a siete segmentos poseer una lnea habilitadora, en nuestro caso EL, de tal forma que si EL=0, inhabilita todas las salidas, y si vale 1, permite el funcionamiento. La entrada S es una seal de control que permite seleccionar el tipo de conversin que desea realizar. Si esta activa (S=1) realiza la con versin binaria a hexadecimal, se muestran en despliegue los nmeros del 0 al 9, y las letras A a la F; por el contrario si S esta inactiva (S=0), se realizara la conversin binaria a BCD, es decir solo se vern los nmeros del 0 al 9, el resto no se mostraran por el despliegue. Para poder comprender ms claramente lo que realiza el circuito combinacional a 7 segmentos, es necesario saber: el cdigo BCD, el cdigo binario y el cdigo hexadecimal, que se deja especificado a continuacin: -Sistema de numeracin Binario o cdigo Binario: Es el sistema ms prctico para los sistemas digitales ya que este solo posee 2 niveles, que son 0 y 1, es un sistema de numeracin donde los nmeros se pueden representar solo con unos (1) y ceros (0), el cual es utilizado por los computadores debido a que trabajan internamente con dos niveles de voltaje, por lo cual su sistema de numeracin natural es el sistema binario (encendido 1, apagado 0). [1] A esto se lo conoce como Bit (binary digit). Los conjuntos de bits tienen determinados nombres como por ejemplo: 1 Byte = 8 Bits, 1 Word = 16 bits = 2 Bytes, 1Kilo-Byte = 1024 Bytes, etc. [3]

-Sistema de numeracin hexadecimal: 4

El sistema de numeracin hexadecimal es un sistema de base 16. Igual que en el sistema decimal, cada vez que tenamos 10 unidades de un determinado nivel, obtenamos una unidad del nivel superior (diez unidades: una decena, diez decenas: una centena, etc.) en el hexadecimal cada vez que juntamos 16 unidades de un nivel obtenemos una unidad del nivel superior. En un sistema hexadecimal debe haber por tanto 16 dgitos distintos. [4] Como slo disponemos de diez dgitos (0, 1, 2, 3, 4, 5, 6, 7, 8, 9) necesitamos ampliar esa cantidad y se hace mediante letras, con la siguiente relacin en sistema decimal:

Cabe resaltar es que este sistema maneja 4 bits, en cambio el binario manejaba simplemente 2 bits. [4] En la presente tabla podemos observar el sistema decimal, sistema binario y sistema hexadecimal.

[5]

-Cdigo decimal binario o cdigo BCD: Cdigo BCD (Binary-Coded Decimal (BCD) o Decimal codificado). Binario es un estndar para representar nmeros decimales en el sistema binario, en donde cada dgito decimal es codificado con una secuencia de 4 bits. [6]

[6] De decimal a binario #102 1 = 0001, 0 = 0000, 2 = 0010, luego 102= 000100000010. 4.3 Diseo del Multiplicador-Restador Para este circuito utilizaremos 4 entradas (,X, Y, Z y V), Y R ser el signo de visualizacin cuando la resta sea negativa y las dems sern las entradas comunes, y poseer una lnea de control (SEL), de manera tal, que si Sel vale o realice la resta de dos nmeros (A y B) de dos bita; es decir en nuestro caso xy-zv e irn desde 0 hasta 3, es decir la mxima resta que podremos hacer ser 3-3, pero si SEL vale 1, efecta la multiplicacin, de los mismos nmeros, aclarando nuevamente que ir desde 0 a 3 y que el resultado se dar en 4 bits, tanto para la resta como para la multiplicacin. Para entender mejor la parte de la resta y multiplicacin de 2 bits se mostrara a que es igual cada nmero: 0=00 1=01 2=10 3=11 Ejemplo 3-3=0 y 3*3=9 11-11=0000 11*11=1001 Estos resultados los podremos comprobar con la tabla de verdad o con la simulacin del circuito implementado en altera Quartus II.

5. OBJETIVOS Familiarizarse con el software Quartus II de Altera como herramienta de diseo de sistemas digitales complejos. Presentar las instrucciones bsicas para realizar captura esquemtica, simulacin e implementacin en el FPGA de los sistemas diseados.

Disear, simular y verificar el funcionamiento de los diferentes circuitos para la elaboracin de la prctica, tales como control de una alarma, sistema combinacional binario a siete segmentos y el multiplicador-restador. Aprender el funcionamiento de los display 7 segmentos (nodo comn). Comprender el uso e implementacin de los integrados en el diseo del control de alarma montado en la QT.

6. DISCUSIN DE RESULTADOS 6.1 Control para una Alarma 1. Para el control de una alarma se dise el circuito con compuertas (AND y OR), dadas despus de haber realizado la tabla de verdad y haber reducido la funcin al maximo con mapas de karnaugh. A continuacin se muestra la tabla de verdad realizada para el circuito:

Cabe aclarar que I es el interruptor principal, A, B, C son sensores de proximidad, H es el sensor de humo y z es la salida. 7

Mediante un diagrama de Karnaugh se mostrara la salida Z con su respectiva reduccin:

Z= (HI)+ (HA)+ (IAB)+ (CIA)+ (CIB) De acuerdo al nmero de maxterminos (0) o minterminos (1) se decide como agrupar (tomando el que menor elemento posea en el diagrama), es as como en esta salida se agruparon los maxterminos ya que posee menos elementos lgicos. Ya obtenida la funcin final procedemos a la elaboracin del circuito:

Figura 1. Circuito Control para una Alarma 8

Figura 2. Parte de la simulacin del control para una alarma. En la figura 2, se puede apreciar parte de la simulacin, se va a tomar como ejemplo el valor 10010 de la entrada para ste caso A=1, B=0, C=0, H=1, I=0 que cumple la condicin de que se encienda la alarma por lo tanto z=1 como podemos verificar en la simulacin.

Figura 2B. Reporte de Compilacin Finalmente se asigna pines a las respectivas entradas y salidas del circuito, cabe aclarar que estamos programando la FPGA cyclone III y debemos tener el manual y como van asignados cada uno de los pines, para luego ya verificar con la tarjeta que el diseo del circuito fue el correcto.

Figura 3. Circuito Montado en QT

En la figura 3 se aprecia el montaje ya finalizado del control para una alarma, donde se utiliz los integrados (7408,7411 y 7432) adems de resistencias, cable de lnea telefnica, leds y un switching como se observa en la imagen. 6.2 Circuito Combinacional Binario a Siete Segmentos: Para el circuito combinacional binario a siete segmentos fue necesario como es muy comn en estos circuitos la utilizacin de la tabla de verdad y las posibles reducciones a la funcin final mediante mapas de karnaugh. Tabla de verdad:

Como anteriormente ya se mencion el display est formado por un conjunto de 7 leds conectados en un punto comn en su salida y para su funcionamiento se tiene que excitar estos leds y como es nodo comn con 0 se encienden y con 1 permanecen apagados. En nuestro caso EL acta como switching, de tal forma que si EL=0, inhabilita todas las salidas, y si vale 1, permite el funcionamiento. La entrada S es una seal de control que permite seleccionar el tipo de conversin que desea realizar. Si esta activa (S=1) realiza la con versin binaria a hexadecimal, se muestran en despliegue los nmeros del 0 al 9, y las letras A a la F; por el contrario si S esta inactiva (S=0), se realizara la conversin binaria a BCD, es decir solo se vern los nmeros del 0 al 9, el resto no se mostraran por el despliegue. 10

A, B, C, D, F y G sern las salidas que se conectaran al display para que muestre en despliegue los nmeros ya sea en binario o en hexadecimal y X, Y, Z y V sern las entradas comunes con la que se forma la tabla de verdad. Ahora mediante los mapas de Karnaugh se mostrara la las diferentes salidas con su respectiva reduccin: Para la salida A con E=1:

(S+X+V)* (X+Y+Z)* (X+Y+Z)* (X+Z)*(S+X+Y+V)*(S+X+Y+V)*(Z) y su reduccin es (X+Z)*(Z+Y+V)*(X+Y+Z)*(S+X+V)*(X+Y+V)*(S+Y+Z)

Figura 4. Circuito de la salida A

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Para la salida a con E=1:

(X+Z+V)*(X+Z+V)*(X+Y)*(S+X+Z+V)*(X+Y+Z)*(S+X+Y+V) Y su reduccin final es: (S+X+Z+V)*(S+Y+V)*(Y+Z)*(X+Z+V)*(X+Y)*(X+Z+V)

Figura 5. Circuito de la salida B

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Para la salida c con E=1

(X+Y+Z)*(S+X+Y)*(S+X+Y)*(S+X+Y)*(X+Y+Z)*(S+Z+V)*(X+V) Y su reduccin final es: (S+Z+V)*(S+X+Y)*(Y+Z)*(X+V)*(X+Y)

Figura 6. Circuito de la salida C Para la salida d con E=1

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(S X Y)+(X YZ V)+(SY Z V)+(S X Z)+(S Y Z V)+(S Y Z V)+(X Y Z V)+(S X Y Z V) Y su reduccin final es: (X Y Z V)+(X Y Z V)+(Y Z V)+(X Y Z V)+(S X Z)+(S X Y)

Figura 7. Circuito de la salida D

Para la salida e con E=1

(X+Z+V)*(S+X+Z)*(S+X+Y)*(X+Y+Z+V)*(X+Y+Z+V) Y su reduccin final es: (Y+Z+V)*(X+Z+V)*(S+X+Z)*(S+X+Y)

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Figura 8. Circuito de la salida E

Para la salida f con E=1

(Z+V)*(S+X+Z)*(X+Y+Z)*(S+X+Z+V)*(S+X+Y+Z)*(S+X+Y+V)*(S+X+Y+Z)*(S+X +Y+V) Y su reduccin final es: (X+Y+V)*(X+Y+Z)*(X+Y+Z)*(S+X+Z)*(X+Z+V)*(S+Z+V)

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Figura 9. Circuito de la salida F Para la salida g con E=1

(X Y Z)+(S X Y)+(S Y Z V)+(S X Z )+(S X Y Z V)+(S X Y Z V) Y su reduccin final es: (X Y Z V)+(X Y Z V)+(X Y Z)+(S X Z)+(S X Y)

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Figura 10. Circuito de la salida G Como se puede apreciar en las figuras 4 a 10 se disearon cada uno de los componentes de l sistema combiancional binario a siete segmentos, diseando uno a uno a medida que se sacaba los mapas de karnaugh de las respectivas salidas. Luego de ya tener todos los circuitos verificados y simulados, se cre el bloque funcional para cada uno de los circuitos los cuales se los aadi a una sola carpeta y finalmente se hace circuito combinacional binario a siete segmentos.

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Figura 11. Circuito combinacional binario a siete segmentos en bloques. En la figura 11 se puede apreciar el circuito ya finalizado del punto 2 parte a, con sus respectivas 8 salidas y 6 entradas incluyendo el switching (EL) y la lnea de seal de control (S). Se debi negar la entrada EL (switching) para que el circuito no mostrara nada en la FPGA ya que esta trabaja con nodo comn, hasta que lo encendiramos con el botn asignado, pero tambin se tuvo que negar la salida de cada bloque para que los nmeros al momento de mostrarse en el display no salieran al contrario.

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Figura 12. Parte de la simulacin C.C.B.S.S En la figura 12, se puede apreciar parte de la simulacin, se va a tomar como ejemplo el valor 100001 de la entrada que est pintado con azul para ste caso EL=1, S=0, X=0, Y=0, Z=1 Y V=1 que es el nmero 1 en el display de siete segmentos es decir A=1, B0, C=0, D=1, E=1, F=1 y G=1

Figura 12B. Reporte de Compilacin

Finalmente se asigna pines a las respectivas entradas y salidas del circuito, para luego ya verificar con la tarjeta que el diseo del circuito fue el correcto.

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6.2 Multiplicador-Restador Para el circuito Multiplicador-Restador tos fue necesaria tambin la utilizacin de la tabla de verdad para determinar la funcin reducida al mximo usando mapas de karnaugh en nuestro caso. Tabla de verdad:

Para este circuito utilizaremos 5 entradas (R,X, Y, Z y V), donde R ser el signo de visualizacin cuando la resta sea negativa y las dems sern las entradas comunes, y poseer una lnea de control (SEL), de manera tal, que si Sel vale o realice la resta de dos nmeros (A y B) de dos bita; es decir en nuestro caso XY-ZV e irn desde 0 hasta 3, es decir la mxima resta que podremos hacer ser 3-3, pero si SEL vale 1, efecta la multiplicacin, de los mismos nmeros, aclarando nuevamente que ir desde 0 a 3 y que el resultado se dar en 4 bits, tanto para la resta como para la multiplicacin.

A, B, C, D sern las salidas que se conectaran al display para que muestre en despliegue los el resultado en nmeros de la resta o de la multiplicacin. Ahora mediante los mapas de Karnaugh se mostrara la las diferentes salidas con su respectiva reduccin: 20

Para A:

(SEL+X+Y+Z+V)

Figura 13.Circuito salida A Para B:

(Z V X)+(X Y Z)

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Figura 14.Circuito salida B Para C:

(SEL X Y Z)+(Z V SEL X)+(Z V SELX Y)+(Z V SEL X)+(SEL X Y V)+(Z V SEL X)+(SEL X Y Z)+(Z V SEL B)

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Figura 15.Circuito salida C Para D:

(SEL X Y V)+(SEL Y V)+(SEL X Y V)+(SEL Y V)

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Figura 16.Circuito salida D

Para R:

(X Z)+(Z V Y)+(X Y V)

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Figura 17.Circuito salida R Como se puede apreciar en las figuras 13 a 17se disearon cada uno de los componentes de l circuito Multiplicador-Restador, diseando uno a uno a medida que se sacaba los mapas de karnaugh de las respectivas salidas, donde la figura 17 es el que indica el signo cuando la esta es negativa. Luego de ya tener todos los circuitos verificados y simulados, se cre el bloque funcional para cada uno de los circuitos los cuales se los aadi a una sola carpeta y finalmente se hace circuito Multiplicador-Restador.

Figura 17.Circuito Multiplicador-Restador en bloques

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En la figura 17 se puede apreciar el circuito ya finalizado del punto 2 parte b, con sus respectivas 5 salidas y 5 entradas incluye la lnea de seleccin S para indicar con 0 resta o con 1 multiplicacin.

Figura 18. Parte de la simulacin Multiplicador-Restador En la figura 18, se puede apreciar parte de la simulacin, se va a tomar como ejemplo el valor 00001 de la entrada que est pintado con azul para ste caso SEL= (Resta), X=0, Y=0, Z=1 Y V=1 por lo tanto XY=00=0 que es el primer nmero que vamos a restar y ZV=01=1 que es el segundo nmero que vamos a restar, el resultado nos tiene que dar 0-1= -1 por lo tanto en la salida debe ir R=1 para que se active el signo, A=B=C=0 Y D=1 que indica el nuero 1=0001 en binario y cmo podemos observar en la imagen esta afirmacin es correcta.

Figura 18B. Reporte de compilacin Finalmente se asigna pines a las respectivas entradas y salidas del circuito, para luego ya verificar con la tarjeta que el diseo del circuito fue el correcto.

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Ya para terminar el punto dos por completo debemos hacer un bloque funcional tanto del circuito combinacional binario a siete segmentos como al circuito Multiplicador-Restador y unirlos en un solo proyecto.

Figura 19. Circuito Final en bloques funcionales En la figura 19 se puso dos bloques ms del circuito combinacional binario a siete segmentos, esto para que muestre los nmeros que se van a utilizar para la respectiva operacin ya sea multiplicacin o resta, se conect las entradas X e Y a EL con un negador para que a la salida me de 0 ya que trabajaremos las operaciones hasta el nmero 3 y las combinaciones binarias para estos nmeros 4 nmeros desde el 0 hasta el 3 empiezan con 2 ceros, y las otras entradas Z y V se conectan a las entradas principales desde el ms significativo al menos significativo, es decir Z a X V a Y en el bloque del medio y en el bloque final Z a Z y V a v, adems se puso un negador a la salida de R que como ya habamos dicho era el signo de la resta cuando esta es negativa y se suma con El (switching) negado tambin para que me encienda junto con todo el circuito y no por aparte.

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Figura 20. Parte de la simulacin circuito completo

Figura 20B. Reporte de compilacin Finalmente se asigna pines a las respectivas entradas y salidas del circuito, para luego ya verificar con la tarjeta que el diseo del circuito fue el correcto

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7. CONCLUSIONES 1. Este laboratorio permiti conocer ms a fondo la herramienta Quartus II de Altera, que hasta el momento no se haba utilizado mucho. 2. Se disearon 3 circuitos con compuertas lgicas bsicas como lo son el circuito combinacional binario a siete segmentos, e control de una alarma y el multiplicadorrestador, y se comprob su funcionamiento, y su respectiva simulacin de cada uno de ellos. 3. Adems de disear el circuito controlador de una alarma se mont respectivamente en la QT haciendo uso propio de compuertas desconocidas hasta el momento permitiendo el aprendizaje de estas mismas. 4. El circuito multiplicador-restador junto con el sistema combinacional binario a siete segmentos aunque no son muy fciles de implementar debido a su gran nmero de compuertas que posee se podra decir que ha sido de gran utilidad para el aprendizaje del manejo de la tarjeta FBGA y su respectiva asignacin de pines. 5. Se verifico que al momento de realizar la tabla de verdad para el segundo punto fue ms fcil la utilizacin de un solo mapa de karnaug por salida y no 2 ya que se simplifica ms y obtendremos un circuito an ms fcil de implementar.

6. Se tuvo un ligero percance en el diseo e implementacin de la baquela ya que hasta el momento era desconocido, por lo tanto tomo un poco ms de tiempo hacer y montar respectivo circuito, cabe aclarar que este punto era opcional en la prctica.

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8. REFERENCIAS

[1] Disponible en Internet: http://tecnoface.com/tutoriales/12-practicando-con-displays-de-7-segmentos/67-utilizandoun-decodificador-de-7-segmentos-ls247

[2] Disponible en internet: http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/030301.htm [3] Disponible en internet: http://ingeniatic.euitt.upm.es/index.php/tecnologias/item/410-c%C3%B3digo-binario [4] Urbano M., Fernando A. Notas de clase. Circuitos Digitales I. Departamento de Telemtica, FIET. Ingeniera Electrnica y Telecomunicaciones. Universidad del Cauca. Popayn, Colombia. 16 noviembre de 2013.

[5] Disponible en internet: http://www.grupoalquerque.es/ferias/2012/archivos/s-n_nuevos/s-n_hexadecimal.pdf [6] Disponible en internet: http://tecnologiaselectividad.blogspot.com/2010/04/codigo-decimal-binario-bcd.html

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