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4 Du transistor la logique CMOS

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ENI: lectronique Numrique Intgre

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Chapitre 4 Du transistor la logique CMOS


4.1 Introduction 4.1.1 Objectifs 4.1.2 Prsentation 4.2 Modle en interrupteur 4.2.1 Modlisation 4.2.2 Quelques montages simples 4.3 La logique complmentaire CMOS 4.3.1 Introduction 4.3.2 Notion de complmentarit 4.3.3 Porte complexe 4.3.4 Exemple danalyse dune porte logique 4.3.5 Exemples de synthse dune porte logique 4.4 Vitesse de traitement dun circuit intgr numrique CMOS 4.4.1 Notion de chemin critique 4.4.2 Notion de temps de propagation 4.4.3 Modle du temps de propagation dune porte CMOS 4.4.4 Temps de propagation dans un assemblage de portes logiques. 4.5 Rappels du modle lectrique 4.5.1 Connexions et tensions appliques 4.5.2 Rappels du modle lectrique et des symboles 4.6 Bibliographie

4.1 Introduction
4.1.1 Objectifs Il sagit : de comprendre les principes de la construction de portes en structure "logique complmentaire" partir de transistors NMOS et PMOS, de savoir valuer les principales performances lectriques de ce type de cellules, de savoir construire un modle de performances utilisable au niveau fonctionnel, cest dire un niveau o le nombre de cellules apprhendes est suprieur plusieurs dizaines, de connatre, pour ces diffrents niveaux danalyse, les ordres de grandeurs caractristiques. 4.1.2 Prsentation En utilisant nos connaissances du transistor MOS, nous laborerons un modle de type interrupteur command, qui permet de construire des portes logiques et de comprendre les principes et les caractristiques de la logique complmentaire. Nous tudierons un modle linaire du temps de propagation le long dun chemin logique. Enfin nous voquerons le principe et lutilisation dune bibliothque de cellules.

4.2 Modle en interrupteur


4.2.1 Modlisation Nous transformons le modle lectrique du transistor (transconductance non linaire), rappel au chapitre 4.5, en un interrupteur command uniquement par la tension de grille V . Ainsi nous faisons correspondre :
G

ltat bloqu du transistor ltat ouvert de linterrupteur que nous notons O, ltat passant du transistor ltat ferm de linterrupteur que nous notons F, Du fait de la connexion systmatique des substrats, nous omettrons souvent de le dessiner (voir 4.5).

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TAB. 4.1: Modle en interrupteur

transistor NMOS

Lorsque la tension de grille V V


S

est "1" il suffit davoir :

<V

DD

-V

pour que la condition de conduction : V >V


GS
N

soit respecte et que linterrupteur quivalent soit ferm, ce que nous notons "F" Lorsque la tension de grille V est "0" la condition de blocage est remplie :
G

GS

= 0V < V

linterrupteur quivalent est ouvert, ce que nous notons "O"


transistor PMOS

Lorsque la tension de grille V V


GS

est "1", la condition de blocage est remplie :

= 0V > V

linterrupteur quivalent est ouvert : "O" Lorsque la tension de grille V est "0" il suffit davoir :
G

> -V

pour que la condition de conduction : V <V


GS
P

soit respecte et que linterrupteur quivalent soit ferm : "F" 4.2.2 Quelques montages simples

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Dans les tableaux suivants les lettres minuscules : a, b, dsignent les variables logiques dentre et les lettres majuscules : A, B les extrmits de la branche. Nous notons F lorsquun transistor est passant (interrupteur quivalent ferm), O sil est bloqu (interrupteur quivalent ouvert). F dsigne la fonction logique associe ltat de la branche situe entre les points A et B. Son tat est not
AB

comme celui des transistors. La valeur logique de la fonction F

AB

est obtenue en sommant les produits des tats des entres

produisant la fermeture de la branche AB (en gras dans les tableaux suivants). Ltat "1" de lentre a est not a. Ltat "0" de lentre a est not a (a_barre, !a).
Montages sries

Pour quune branche constitue de 2 interrupteurs en srie soit passante, il faut que les 2 interrupteurs soient ferms en mme temps (fonction logique ET note "." Si lun au moins est ouvert, la branche est ouverte.

TAB. 4.2: F

AB

=ab

TAB. 4.3: F

AB

= a b = a + b

Montages parallles

Pour quune branche constitue de 2 interrupteurs en parallle soit passante, il suffit quun interrupteur au moins soit ferm (fonction logique OU note "+" Si les deux sont ouverts, la branche est ouverte.

|--------|-----------|---------| | | | | |Entres-|Transistors-|-Branche-| -a----b---TNa---TNb-----FAB----- | | | | | | |0-|--0--|-O---|-O---|----O----| |0 | 1 | O | F | F | |--|-----|-----|-----|---------| |1-|--0--|-F---|-O---|----F----| |1 | 1 | F | F | F | -------------------------------TAB. 4.4: F = a b + a b + a b = a + b

AB

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TAB. 4.5: F

AB

= a b + a b + a b = a b

Chaque transistor NMOS TNx peut videmment tre remplac par un rseau de transistors NMOS. De mme chaque transistor PMOS TPx peut tre remplac par un rseau de transistors PMOS... et ainsi de suite, pour constituer deux rseaux duaux complexes.

4.3 La logique complmentaire CMOS


4.3.1 Introduction Reprenons le schma du circuit "Rsistance Transistor Logique" (figure 4.1). Remplaons la transconductance idale du transistor NMOS par linterrupteur quivalent T . Identifions ses 2 tats dquilibre (on dit aussi tats statiques).
N

FIG. 4.1: Circuit Rsistance Transistor Logique

Nous avons vu que la grille dun transistor NMOS ou PMOS, est isole. Ainsi la commande de linterrupteur quivalent au transistor est-elle isole de linterrupteur lui mme. Les quations de ce circuit sont : V I
DD

=V
R

+V =RI +V
s R T

DD

=I =I

Lorsque lentre vaut "0", linterrupteur T est ouvert. Aucun courant ne circule dans la branche de sortie : I
N

DD

=I =I
R

=0V

DD

= V 1
s N s DD

Lorsque lentre vaut "1", linterrupteur T est ferm : V = 0 0 V

=RI

R ax
m

Ce type de circuit est un inverseur logique. En rgime statique, ltat bas ("0" en sortie) il consomme du courant, et lon a cherch un moyen pour viter toute consommation en rgime statique. La logique complmentaire, est une des solutions efficaces ce problme. 4.3.2 Notion de complmentarit

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Le mot complmentaire veut dire que lon dispose, autour de lquipotentielle de sortie, non plus dune branche passive (R) et dune branche active (T ), mais de deux branches actives duales, cest dire conduisant lune la stricte exclusion de
N

lautre, et pour des signaux de commande complmentaires. Un mme signal commande au moins une paire dinterrupteurs complmentaires.
Exemple de linverseur

La porte la plus simple de la logique complmentaire est linverseur. Chacune des 2 branches est constitue dun seul transistor. Le symbole et le montage de linverseur CMOS sont reprsents dans la figure 4.2.

FIG. 4.2: linverseur CMOS

Analysons son fonctionnement.

FIG. 4.3: Rgime statique : les 2 tats statiques de linverseur

Linterrupteur T est le modle du transistor NMOS (entre = "1" et il est ferm, entre = "0" et il est ouvert).
N P

Linterrupteur T est le modle du transistor PMOS (entre = "0" et il est ferm, entre = "1" et il est ouvert). Lentre V est commune aux deux grilles, celle de T en parallle avec celle de T .
e N P

Lorsque la branche N est ferme, la branche P est ouverte : la sortie est relie "0", lectriquement : la masse (0V). Lorsque la branche N est ouverte, la branche P est ferme : la sortie est relie "1", lectriquement : V .
DD

Consommation

En rgime statique, cest dire pour chacun des deux tats stables, aucun chemin lectrique nexiste entre V aucun courant nest donc consomm.

DD

et la masse,

Pour analyser ce qui se passe en rgime transitoire, ce qui sera fait plus prcisment dans le chapitre Performances de la logique CMOS (4), rappelons-nous que :

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1. la tension dentre V na pas un temps de transition ( la monte comme la descente) nul. Ainsi pendant un certain
e

temps : lorsque V

TN

<V <V
e

DD

-V

, les deux transistors sont ils passant. Un courant dit de court-circuit, dlivr
P

par lalimentation, traverse les deux transistors passants vers la masse. 2. la charge de cette porte logique, est essentiellement constitue dune capacit C , reprsentant lensemble des
T

capacits parasites connectes sur lquipotentielle de sortie. La charge (de 0 1, soit de 0V V (de 1 0, soit de V schma 4.4).
DD

DD

) et la dcharge

0V) du noeud de sortie, ncessite un courant, donc une consommation dynamique (voir

FIG. 4.4: linverseur CMOS et sa charge capacitive

Durant le rgime transitoire, lalimentation va : soit charger, de 0V V soit dcharger, de V passant. En conclusion, la consommation statique de linverseur CMOS est nulle. La consommation transitoire (dynamique) est due au courant de court-circuit et la (d)charge de la capacit C .
T DD DD

, la capacit C au travers de linterrupteur ferm T quivalent au transistor PMOS passant,


T P T N

0V, la capacit C au travers de linterrupteur ferm T quivalent au transistor NMOS

4.3.3 Porte complexe


Constitution du circuit

Dans lexemple de linverseur, la branche N et la branche P ne sont constitues que dun interrupteur chacune. Pour raliser une fonction plus complexe, nous allons remplacer chaque branche par un rseau de plusieurs interrupteurs de mme type, comme illustr dans la figure 4.5. Les rgles globales sont les mmes que pour linverseur, mais chaque branche N et P, sera constitue dun rseau dinterrupteurs, monts en parallle ou en srie (voir le paragraphe 4.2.2), tous relis deux deux (au moins) par leur grille, et respectant la condition de conduction dune branche lexclusion de celle de lautre.

FIG. 4.5: schma de principe de la logique compltaire

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Principes et fontionnalit

En logique complmentaire, un circuit est constitu de deux rseaux duaux : un rseau N, constitu exclusivement de transistors NMOS, branch entre la sortie et le "moins de lalimentation" (en gnral la masse) qui correspond au "0" logique, un rseau P, constitu exclusivement de transistors PMOS, branch entre la sortie et le "plus de lalimentation" (V )
DD

qui correspond au "1" logique, Pour tre duaux les deux rseaux doivent satisfaire les principes suivants : tre commands par les mmes entres e , chaque entre e commandant au moins une paire dinterrupteurs (un N et
i i

un P), quelque soit ltat des entres ei, un seul rseau doit tre passant la fois. Il est tolr toutefois que les deux branches soient ouvertes en mme temps.

FIG. 4.6: schma du fonctionnement de la logique complmentaire

La fonction de sortie F est gnre par : la fermeture du rseau N, pour obtenir F = "0" soit F (F_barre !F), la fermeture du rseau P, pour obtenir F = "1" soit F, louverture simultane des 2 branches engendre F = Z soit ltat lectrique haute impdance. En lectronique numrique ce troisime tat sert mmoriser ltat prcdent, ne pas influer sur une quipotentielle lorsque une autre sortie logique est cense y apporter son signal.
Pourquoi des PMOS en haut et des NMOS en bas ?

TAB. 4.6: Charge/dcharge dune capacit par un NMOS

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Nous savons que le temps de transition (charge ou dcharge) est inversement proportionnel lintensit du courant traversant la capacit. Dans les cas des 2 montages tudis ce courant est gal celui qui traverse le diple de sortie du transistor : I .
DS

Dans les conditions de la logique complmentaire le transistor NMOS dcharge la capacit C du noeud de sortie (cf.
u

montage du transistor MN1). ltat initial : V = 0V et V = V


e s

DD T0
N

: C est charge au maximum,


u

GS

=V =0V
e DD

(la tension de seuil pour V

SB

= 0V ) : le transistor MN1 est bloqu. I

DS

est nul : C reste


u

charge V

La commande de dcharge arrive : V =V ,


e DD

GS

=V =V
e

DD

>V

T0

: le transistor MN1 est passant satur. I


N

DS

est maximum : C se dcharge,


u

Dans le second montage, le transistor MN2, nest pas dans les conditions de la logique complmentaire, en effet il est branch en lieu et place de ce qui devrait tre le rseau P. ltat initial : V = 0V et V = 0V : C est dcharge au maximum,
e s u

GS

=V =0V
e

T0

(la tension de seuil pour V


N

SB

= 0V ) : le transistor MN1 est bloqu. I

DS

est nul : C reste


u

dcharge 0V. La commande de charge arrive : V =V ,


e DD

GS

=V =V
e

DD

>V

T0

: le transistor MN1 est passant satur. I


N

DS

est maximum : C se charge, V augmente,


u s

do deux consquences : 1. La tension V diminue puisque : V


GS SB

GS

=V -V
e TN

SB
N

= V - V . Si V
e s DS

GS

diminue I
2

DS

diminue,

2. La tension V

= V augmente, ainsi V
s

>V

T0

. Or I

!.

Premire conclusion : MN1 "dispose" dune intensit de courant beaucoup plus importante pour dcharger C que MN2
u

pour charger C . Ainsi le temps transition du premier montage sera t il toujours plut petit que celui du second (MN1 et MN2
u

ayant les mmes dimensions et les mmes paramtres technologiques). Nous pouvons mener une dmonstration semblable pour un transistor PMOS : excellent exercice pour se prouver que ces notions sont correctement assimiles ! Seconde conclusion : de mme que pour la consommation statique, la disposition dun circuit en logique complmentaire CMOS semble optimale pour les temps de transitions. 4.3.4 Exemple danalyse dune porte logique Sur la figure 4.7, nous avons reprsent les schmas : du circuit en transistors de la porte logique analyser, son modle en interrupteurs, la table de vrit extraite du modle en interrupteurs de la porte, o figure en gras, ltat des entres reprsent sur le schma du modle.

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TAB. 4.7: Analyse dune porte logique

Les tapes de lanalyse, suivent videmment les principes de la logique complmentaire CMOS.
Mthode de la table de vrit

Pour chaque tat logique de chaque variable dentre, nous en dduisons ltat de chacun des deux rseaux (N et P) puis celui de la sortie, Lexhaustivit de lanalyse est garantie, Nous vrifions quun mme jeu de valeurs logiques dentre nentrane pas la fois la conduction des deux rseaux, Nous crivons lquation de S en faisant la somme logique des valeurs logiques dentre entranant S = 1.

en remarquant que

, il vient :

soit Appliquons de Morgan, nous obtenons , que nous pouvons aussi crire de la manire suivante :

Mthode de lanalyse par rseau

Nous analysons la conduction de chaque rseau (N et P) en fonction des valeurs logiques dentre, en appliquant les rgles dj vues (voir table 4.8).

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TAB. 4.8: Analyse dune porte logique

Le rseau N comprend deux branches en parallle : la branche de gauche, sur le schma, est passante pour la fonction des entres : N = a b
1

celle de droite est passante pour : N = r (a + b)


2

Le rseau N conduit pour la fonction : N = N + N = a b + r (a + b)


1 2

La fonction ralise par le rseau N est donc : S = N = a b + r (a + b) Le rseau P comprend deux branches en parallle : la branche de gauche, sur le schma, est passante pour la fonction des entres : P = a b
1

celle de droite est passante pour : P = r


2

Le rseau P conduit pour la fonction : P = P + P = a b + r


1 2

Aprs calcul nous obtenons : S = P = a b + r

= a b + r (a + b)

Enfin nous vrifions la conduction exclusive de chacun des deux rseaux : N = P 4.3.5 Exemples de synthse dune porte logique
La porte et-non 2 entres (nand2)

La fonction nand2 est gale : S La fonction N

nand2

=ab
nand2

nand2

qui reprsente ltat du rseau N, vaut N

=S

nand2

=ab

Cette fonction correspond deux transistor NMOS en srie. La fonction P qui reprsente ltat du rseau P, vaut P
nand2

nand2

=S

nand2

=ab=a+b

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Cette fonction correspond deux transistor PMOS en parallle. Par construction, si les calculs logiques ne sont pas errons, la ralisation satisfait la dualit des deux rseaux.
La porte ou-non 2 entres (nor2)

La fonction nor2 est gale : S La fonction N


nor2

nor2

=a+b
nor2

qui reprsente ltat du rseau N, vaut N

=S

nor2

=a+b

Cette fonction correspond deux transistor NMOS en parallle. La fonction P qui reprsente ltat du rseau P, vaut P =S
nor2 nor2

nor2

= a + b = a b

Cette fonction correspond deux transistor PMOS en srie. Par construction, si les calculs logiques ne sont pas errons, la ralisation satisfait la dualit des deux rseaux. Nous obtenons les schmas de la table 4.9.

TAB. 4.9: schmas en transistors dune porte NAND2 et dune porte NOR2

Comment obtenir des fonctions non complmentes ?

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Ainsi que nous lavons vu au chapitre Principes et fonctionnalit (4.3.3), si nous ne disposons que des entres logiques naturelles (les e et aucune e ), nous ne pouvons raliser que des fonctions complmentes des entres naturelles : F (e ).
i i i

Pour raliser les fonctions logiques ET2 (and2) et OU2 (or2) nous pouvons utiliser les solutions suivantes (table 4.10) :

TAB. 4.10: synthse de fonctions non complmentes laide de portes en logique complmentaire

Nous pouvons aborder les exercices du TD Synthse en transistors de portes CMOS (chapitre 11).

4.4 Vitesse de traitement dun circuit intgr numrique CMOS


Les circuits intgrs numriques sont constitus de diffrents oprateurs de traitement (oprateurs arithmtiques,oprateurs de contrle...). La ncessit de synchroniser ces oprateurs entre eux pour permettre des changes de donnes conduit ce que la vitesse de traitement potentielle du circuit est directement lie la vitesse de traitement de loprateur le plus lent. Si un circuit doit contenir, par exemple, un oprateur daddition,la connaissance du temps de calcul dune addition est un indicateur ncessaire au concepteur pour dterminer les performances du circuit. Les techniques de ralisation de circuits intgrs numriques les plus couramment employes reposent sur lhypothse forte quil nest possible de dmarrer un nouveau calcul dans un oprateur que lorsque ses sorties se sont stabilises. Le temps de traitement dun oprateur combinatoire est donc le temps ncessaire la stabilisation des sorties de loprateur aprs la mise en place des entres. 4.4.1 Notion de chemin critique Un oprateur combinatoire est lui-mme constitu dun assemblage de portes logiques simples ; son temps de traitement est directement li la propagation des signaux boolens dans les diffrentes portes logiques. Considrons de nouveau lexemple dun additionneur combinatoire 4 bits. Un tel oprateur est une fonction 8 entres et 5 sorties. Entre chaque entre et chaque sortie de ladditionneur, les signaux boolens peuvent se propager par une multitude de chemins diffrents traversants les diffrentes portes logiques. Pour dterminer la vitesse de calcul de notre additionneur, il suffit de dterminer parmi ces chemins celui qui correspond au temps de traverse le plus long. Ce chemin sera appel chemin critique de loprateur.

PIC FIG. 4.7: Quelques chemins de propagation...

Si nous pouvons dterminer pour chaque porte traverse le long de notre chemin critique le temps mis par le signal pour

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transiter de lentre la sortie de la porte (temps de propagation de la porte) alors nous pouvons dterminer de manire simple le temps du chemin critique en accumulant les diffrents temps de propagation individuels. 4.4.2 Notion de temps de propagation La dfinition du temps de propagation dune porte doit permettre par simple additivit de dterminer le temps de propagation dune chane de portes. La dfinition la plus simple consiste mesurer le temps coul entre un changement dtat de lentre dune porte et le changement dtat de la sortie en prenant pour rfrence les instants de passage des diffrents signaux mi-chemin de la tension dalimentation VDD, comme cela est reprsent sur la figure 4.8.

FIG. 4.8: Temps de propagation dans une porte

Une porte CMOS plusieurs entres nest pas caractrise par un unique temps de propagation. Prenons lexemple dun NAND 2 entres A et B. Nous pouvons distinguer par exemple : Le temps de propagation de A vers la sortie pour une transition montante de la sortie (tpm )
A

Le temps de propagation de B vers la sortie pour une transition montante de la sortie (tpm )
B

Le temps de propagation de A vers la sortie pour une transition descendante de la sortie (tpd )
A

Le temps de propagation de B vers la sortie pour une transition descendante de la sortie (tpd )
B

Il ny a pas de raison pour que ces diffrentes valeurs soient identiques, mais pour des raisons de simplification nous considrerons un pire cas en appelant temps de propagation de la porte la valeur maximum parmi ces diffrentes donnes (tp). 4.4.3 Modle du temps de propagation dune porte CMOS De faon gnrale, le temps de propagation dune porte peut se dcomposer en deux termes. Le premier terme reprsente le temps minimum ncessaire la porte pour tablir sa sortie et ce indpendamment de tout contexte externe. Ce terme appel temps de propagation vide ou temps de propagation intrinsque de la porte est significatif de la complexit de la fonction logique ralise par la porte. On peut comprendre intuitivement que le temps de propagation vide dun inverseur (tp0 ) soit plus faible que celui dun ou-exclusif 2 entres (tp0 ) compte tenu de la
INV OUEX

diffrence de complexit des quation boolennes. Le deuxime terme reprsente la facilit avec laquelle la porte transmet ltat de sa sortie aux diffrentes portes qui lui sont connectes. Pour valuer limpact de la connection de lentre dune porte sur la sortie dune porte prcdente, il faut tudier la constitution de lentre dune porte CMOS. La figure 4.9 prsente un NAND deux entres en logique CMOS. Lentre A de la porte est connecte aux grilles dun transistor NMOS et dun transistor PMOS.

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FIG. 4.9: Capacit dentre de lentre A dune porte NAND

Compte tenu de la technologie de fabrication du transistor MOS, ces grilles se comportent comme des capacits parasites dont une lectrode est la grille elle mme et lautre lectrode est rpartie entre la source, le drain et le substrat des transistors. Il est possible de faire lhypothse simplificatrice quune capacit parasite unique est connecte entre lentre A et la masse. Cette capacit sera nomme capacit dentre de la porte sur lentre A (CE ). On dtermine de
A
NAND

la mme manire une capacit dentre sur lentre B. En rgle gnrale, les capacits dentre des diffrentes entres dune porte logique sont diffrentes et dpendent de la taille et du nombre de transistors dont les grilles sont connectes ces entres. Maintenant que nous avons identifi la nature physique de lentre dune porte CMOS, il est facile dimaginer leffet de sa connection sur la sortie dune porte. La figure ci-dessous prsente in inverseur dont la sortie est connecte sur lentre A de notre porte NAND. Les transistors PMOS et NMOS de linverseur vont devoir alternativement fournir les courants de charge et de dcharge de la capacit CE pendant les transitions montantes et descendantes de la sortie de linverseur. Cette
A
NAND

capacit CE

sera appele plus tard capacit dutilisation de la porte.

NAND

FIG. 4.10: Charge et dcharge de la capacit dentre CE dun NAND


A

Le temps ncessaire cette charge est dune part proportionnel la valeur de cette capacit et dautre part dpendant des caractristiques des transistors constituant linverseur. Dans la pratique cela ce traduit par un accroissement du temps de propagation de linverseur par un terme de forme o dtp est la dpendance capacitive du temps de propagation de linverseur. Le temps total de propagation de linverseur est donc :

En rsum, pour une porte CMOS quelconque, ltablissement du temps de propagation dune porte CMOS ncessite la connaissance de trois termes : tp0 : temps de propagation vide de la porte, ne dpend que de la structure physique de la porte dtp : dpendance capacitive de la porte ne dpend que des caractristiques physiques de la porte. Le terme dtp

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est quivalent une rsistance C : capacit dutilisation ne dpend que des caractristiques des entres des portes connectes en sortie de la
U

porte

Lexpression du temps de propagation de la porte charge par C est alors :


U

(4.1) 4.4.4 Temps de propagation dans un assemblage de portes logiques. Nous allons illustrer sur un exemple le calcul des temps de propagation dans divers chemins dun assemblage de portes logiques. La figure 4.11 est une fonction logique 3 entres (T, U, V) et 2 sorties Y,Z. Nous supposons que les sorties Y et Z sont connectes 2 capacits dutilisation CUY et CUZ.

FIG. 4.11: Temps de propagation dans un assemblage de portes

Nous pouvons compter six chemins (TY,UY,VY,TZ,UZ,VZ) dans cette structure et dterminer pour chacun deux le temps de propagation total. Exprimons, par exemple, le temps de propagation le long du chemin TZ. Le signal se propage, sur ce chemin, en traversant tout dabord la porte NAND1. La sortie de cette porte est connecte dune part lentre de linverseur INV2 et dautre part lentre A de la porte NAND2. La porte NAND1 est donc charge par les deux capacits dutilisation connectes en parallle CE et CE .
INV 2 A AND2
N

Lquation du temps de propagation travers la porte NAND1 est donc :

Le signal traverse ensuite la porte NAND2 charge par la capacit CUZ. Le temps de propagation sexprime de manire trs simple sous la forme :

Le temps total le long du chemin TZ est gal la somme de tp

NAND1

et de tp

NAND2

, soit :

Nous pourrions videmment calculer de la mme faon les temps de propagation suivant les diffrents chemins et dterminer ainsi le chemin critique de loprateur.

4.5 Rappels du modle lectrique


4.5.1 Connexions et tensions appliques

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TAB. 4.11: connexions des transistors CMOS

Les caissons, faiblement dops N, constituent le suBstrat (B) des PMOS et leurs est commun, Il est polaris la tension la plus positive du circuit V .
DD

Le substrat, faiblement dop P, constitue le suBstrat (B) des NMOS et leurs est commun, Il est polaris la tension la plus ngative du circuit V , (V = 0V , comme sur le schma, parfois V
SS SS

SS

= -V

DD

).

La tension du drain (D) des transistors NMOS est toujours suprieure celle de leur source (S), La tension du drain (D) des transistors PMOS est toujours infrieure celle de leur source (S), La tension de seuil dun NMOS : +0,2V V +2V
TN

La tension de seuil dun PMOS : -0,2V V


G

TP

-2V

La tension de la grille (V ) de tous les transistors est une tension dentre de type logique 2 tats correspondant deux niveaux lectriques statiques : V =V 1 et V = 0V 0
G DD G

4.5.2 Rappels du modle lectrique et des symboles Voir les deux tableaux 4.12 et 4.13.

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4 Du transistor la logique CMOS

https://comelec.enst.fr/tpsp/eni/poly/enich4.html

4.6 Bibliographie
Pour en savoir plus... MosFet modeling and Bsim3 users guide, Yuhua CHENG and Chenming HU (Kluwer Academic Publishers, 1999). Digital Integrated Circuits, a design perspective, Jan RABAEY (Prentice Hall International Editions, 1996). Dispositifs et Circuits Intgrs Semiconducteurs, Andr VAPAILLE and Ren CASTAGN (ditions Dunod, 1987). Principles of CMOS VLSI Design, Neil WESTE and Kanrar ESHRAGHIAN, (Addison Weslay Publishing, 1985). Physics of Semiconductors Devices, S. M. SZE (Wiley Interscience Publication, 1981). [Suivant] [Prcdent] [Dbut] [Niveau suprieur]

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TAB. 4.12: Courant et rsistance quivalente du NMOS TAB. 4.13: Courant et rsistance quivalente du PMOS

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