GUIAS NICAS DE LABORATORIO

DETECCIN DE FALLAS AUTOR: ALBERTO CUERVO

SANTIAGO DE CALI UNIVERSIDAD SANTIAGO DE CALI DEPARTAMENTO DE LABORATORIOS

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DETECCIN DE FALLAS

Introduccin Los dos objetivos fundamentales en la verificacin de la operacin de circuitos electrnicos son la deteccin y la localizacin de fallas. Una falla puede ser definida como cualquier anomala que se presente en el circuito que cause el funcionamiento inadecuado del mismo. El mtodo de verificacin para deteccin de fallas consiste en averiguar si existe o no una falla en el circuito bajo comprobacin. El presente artculo describe el diseo de un sistema digital secuencial para detectar de forma automtica una posible falla en un decodificador/demultiplexor, al cual se le nombrar como circuito bajo prueba. Se utilizan los elementos disponibles en el mdulo DIGI BOARD2 existente en el laboratorio de la universidad Santiago de Cali. Se elabora el flujograma y el diagrama de estados del sistema digital para este fn y se implementa el control del mismo utilizando flip-flops JK. Resea terica. Un porcentaje significativo del costo total de fabricacin de circuitos digitales lo constituye el tiempo empleado en la verificacin de la operacin de los mismos. Por tanto es importante que este proceso de verificacin no sea efectuado manualmente para reducir el costo de fabricacin. En el diagrama que se ilustra en la figura 1 se representa un mtodo de verificacin automtico para la deteccin de fallas en un circuito bajo prueba. El mtodo consiste en generar una secuencia de 1s y 0s como estmulo de entrada al "circuito bajo prueba" para comparar su respuesta con la respuesta correcta y producir una seal de aprobacin o rechazo dependiendo de si el circuito est bueno o defectuoso. A cada combinacin de 1s y 0s de la secuencia se le denomina "vector de prueba".

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estmulo

respuesta

Aprobacin/rechazo

Generador de 0s y 1s Iniciar

Dispositivo bajo prueba

Comparacin

Sistema Digital
Respuesta correcta
Figura 1 Sistema de deteccin de fallas. En la mayor parte de los sistemas automticos de deteccin de fallas las respuestas correctas a cada uno de los vectores aplicados al circuito bajo prueba estn almacenadas en una memoria. La comparacin se efecta recuperando de la memoria la respuesta correcta a cada vector de prueba aplicado y comparando la misma con la respuesta que da el circuito bajo verificacin. Los tipos de fallas que pueden encontrarse en un circuito digital son muy variados. Los niveles de tensin del circuito pueden ser inadecuados, interconexiones abiertas o en cortocircuito, etc. En este sentido las fallas lgicas hacen que el circuito funcione como uno completamente diferente, produciendo en su salida una respuesta lgica incorrecta o no deseada. Por el contrario las fallas no lgicas incluyen todas aquellas fallas que provocan niveles en los parmetros del circuito diferentes a los especificados. As por ejemplo el nivel de tensin que representa al 1 lgico puede ser inferior a lo especificado, la demora de propagacin del circuito puede estar fuera de los lmites establecidos, etc. Para la deteccin de fallas no lgicas se requiere de pruebas paramtricas las cuales no estn dentro de los objetivos del presente artculo. Por otro lado la falla presente en un circuito puede ser permanente, esto es, que no vara en el tiempo, o intermitente. Una falla intermitente es aquella que aparece y desaparece en el circuito. El sistema digital descrito en el artculo presente se ocupa de deteccin de fallas lgicas permanentes en el circuito bajo prueba.
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reloj

Planteamiento del problema. Disear un sistema digital para realizar la deteccin de fallas de forma exhaustiva al circuito decodificador/demultiplexor que se muestra en la figura 2. Fgura 2. Circuito bajo prueba.
DX entradas entradas de activacin A0 A1 0 1 2 3 salidas

&

Este circuito tiene dos entradas A1 y A0 respectivamente con dos entradas de activacin una de ellas invertida. Ambas entradas de activacin deben estar activas, con 1 y 0 respectivamente para que el circuito quede habilitado y produzca una respuesta de acuerdo al cdigo aplicado a las entradas A1 y A0. Por otro lado si el circuito se encuentra inhabilitado su salida ser 0000 independientemente del cdigo aplicado en sus entradas A1 y A0. El sistema digital debe tener una seal de entrada para "iniciar" la verificacin del circuito y dos LEDs que se deben iluminar para indicar si el demultiplexor se encuentra bueno o defectuoso. La seal "iniciar" debe ser obtenida de un pulsador, el cual al ser presionado coloca a esta seal en el estado 1. Se debe utilizar un LED color verde para sealizar que este circuito se encuentra operando correctamente y uno color rojo para indicar que el mismo se encuentra defectuoso. El mtodo exhaustivo de deteccin de fallas consiste en aplicarle al circuito todos los vectores de prueba posibles y comprobar su respuesta para cada uno de los mismos. Por tanto, al decodificador/demultiplexor mostrado habr que aplicarle 16 vectores de prueba, desde 0000 hasta 1111. Flujograma En el sistema digital se utilizar una memoria EEPROM con el propsito de guardar las respuestas correctas del decodificador/demultiplexor cuando ste se encuentre habilitado. Estas respuestas se muestran en la tabla 1.

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Entradas A1 A0 0 0 0 1 1 0 1 1

3 0 0 0 1 Tabla 1

Salidas 2 1 0 0 0 1 1 0 0 0

0 1 0 0 0

Igualmente se utilizar un registro de cuatro bits para alimentar las cuatro entradas del circuito bajo prueba y un contador binario de cuatro bits, el cual al irse incrementando ir generando sucesivamente los vectores de prueba requeridos. Como primer paso en el proceso de diseo del sistema digital se construye un flujograma de las distintas actividades que deber ir efectuando este sistema para verificar completamente la operacin del circuito bajo prueba. El flujograma elaborado se muestra en la figura 3. Al presionar el pulsador, ste coloca la seal asincrnica "iniciar" en el estado 1, lo cual ocasiona los efectos que se relacionan a continuacin: 1. Coloca al contador y al registro en 0 (0000), el cual es el primer vector de prueba que se aplicar al decodificador/demultiplexor. 2. Coloca al sistema en el estado de Inicio en el cual se transfiere el contenido del contador al registro. El sistema se mantendr en el estado de Inicio mientras se mantenga presionado el pulsador. Tan pronto sea soltado, comenzar el proceso de verificacin.

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Iniciar

Inicio

Reg.

Cont

(x) Dec. est habilitado?

No

(y) La resp=resp correcta?

No

No

(z) La resp=0000?

Cont

Proseguir

Cont+1

Rechazo

Iluminar LED rojo

terminaron todas las pruebas? S

No

x=1: seal que indica que el decodificador est habilitado y=1: seal que indica que la resp. del decodificador es correcta w=1: seal que indica que se terminaron todas las pruebas z=1: seal que indica que la salida del decodificador=0000

Aprobacin
Iluminar LED verde

Figura 3. Flujograma del sistema digital. Se pregunta entonces si con este estmulo el decodificador/demultiplexor se encuentra habilitado. Si lo est, se pregunta si la respuesta es la correcta existiendo dos alternativas entonces. Si la respuesta no es la correcta se termina la verificacin y se ilumina al LED que indica que se encuentra defectuoso pus se encontr una falla. En caso contrario, si la respuesta coincide con la respuesta correcta el sistema debe averiguar entonces si ya se completaron de efectuar todas las pruebas. Si el sistema ya efectu todas las pruebas se ilumina el LED verde y termina el proceso de verificacin. Si todava no se han efectuado todas las pruebas entonces se debe
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incrementar al contador para proseguir con la prueba siguiente, esto es, aplicar al decodificador/demultiplexor el vector de prueba siguiente y repetir el proceso. Si con un vector de prueba determinado el decodificador/demultiplexor no se encuentra habilitado, entonces todas sus salidas estarn inactivas en 0. Debido a esto el sistema debe preguntar si la respuesta es igual a 0000 que es la respuesta correcta en este caso. Si la respuesta 0000 se debe iluminar el LED rojo, en caso contrario se debe averiguar si se efectuaron todas las pruebas para iluminar el LED verde o proseguir con la prueba siguiente. Se debe observar en la figura del flujograma que se han definido 4 seales "x", "y", "z" y "w" que son las respuestas a cada una de las preguntas que se hace el sistema digital. Cada una de estas seales entrarn a la unidad de control del sistema para responder a las preguntas efectuadas, condicionando de esta forma la siguiente actividad que debe ordenar ejecutar la unidad de control. Diagrama de estados. El paso siguiente en el proceso de diseo del sistema digital consiste en obtener el diagrama de estados a partir del flujograma elaborado. Este diagrama de estados se muestra en la figura 4. Como cada rectngulo del flujograma se puede identificar con un estado del sistema, el diagrama de estados tendr entonces 4 estados denominados Inicio, Proseguir, Rechazo y Aprobacin respectivamente. Las actividades que debe realizar el sistema en cada uno de estos estados sern las siguientes: Inicio :Registro Contador Proseguir :Contador Contador + 1 Rechazo: Iluminar al LED rojo Aprobacin: Iluminar LED verde

xz w + xyw
Aprob.

Iniciar

Inicio

Proseguir

xz w + x y w
Rechazo

xy + xz

Figura 4. Diagrama de estados.

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En este diagrama de estados las funciones colocadas en las lneas dirigidas indican la condicin que se debe cumplir para que se produzca la transicin correspondiente entre estados. As por ejemplo, del estado de Inicio se debe pasar al estado de Aprobacin si se cumple la condicin de que x=0, z=1 y w = 1 o que x=1, y=1 y w =1, etc. Se debe observar que la transicin del estado Proseguir al estado de Inicio es una transicin incondicional y que el sistema no sale de los estados de Aprobacin y Rechazo cuando eventualmente caiga en uno de estos estados hasta que no se presione el pulsador que coloca a la seal asincrnica de "iniciar" en el estado 1. Unidad de control El paso siguiente en el proceso de diseo del sistema digital consiste en obtener el circuito de la unidad de control a partir de su diagrama de estados. La unidad de control gobierna todas las actividades que se deben efectuar en el sistema, recibiendo como entradas las seales de estado "x", "y", "z" y "w" del resto del sistema, as como la seal asincrnica de "iniciar" generada por el pulsador. Estas seales le indican a la unidad de control las actividades que deben realizarse a continuacin, generando esta unidad las seales de control adecuadas para que se realicen estas actividades en sincronismo con los pulsos de reloj. El circuito de la unidad de control se obtendr utilizando el mtodo de un flipflop/estado utilizando flip-flops JK. En el mtodo de un flip-flop por estado se utiliza un flip-flop en la unidad de control para representar un estado del sistema digital. De esta forma, como el diagrama de estados tiene 4 estados, la unidad de control estar compuesta por cuatro flip-flops que se denominarn Inicio, Proseguir, Rechazo y Aprobacin respectivamente. Uno solo de estos cuatro flip-flops se encontrar en el estado 1 de acuerdo al estado en que se encuentre el sistema digital. As por ejemplo si el sistema se encuentra en el estado de Proseguir, cada uno de los flip-flops de la unidad de control tendrn los estados siguientes: Flip-flop............................Estado Inicio..................................0 Proseguir.............................1 Aprobacin...........................0 Rechazo...............................0 Un flip-flop JK tiene dos entradas de excitacin: J y K. Para encontrar las funciones de excitacin de los flip-flops que forman la unidad de control se deben tener presente los siguientes aspectos:
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1. Cuando el estado presente del flip-flop sea 0, no importa el valor que tenga su entrada K. Si se desea que el flip-flop permanezca en el estado 0, la J debe tener el estado 0. De lo contrario si se desea que el flip-flop experimente una transicin de 0 a 1 con un pulso de reloj la J debe tener un 1 aplicado. 2. Cuando el estado presente del flip-flop sea 1, no importa el valor que tenga su entrada J. Si se desea que permanezca en el estado 1 la K debe ser 0. De lo contrario si se desea que experimente una transicin de 1 a 0 la K debe tener aplicado un 1. Lo anterior se resume en la tabla 2. Esta tabla constituye la tabla de excitacin de un flip-flop JK, donde Qn y Qn+1 representan el estado antes y despus de la ocurrencia de un pulso de reloj. Qn Qn+1 J K 0 0 0 x 0 1 1 x 1 0 x 1 1 1 x 0 Tabla 2. Tabla de excitacin. Flip-flop JK De acuerdo a lo anterior, se pueden plantear las siguientes funciones de excitacin para los flip-flops JK de la unidad de control de acuerdo al diagrama de estados elaborado anteriormente. Jinicio = Proseguir..........................................................Kinicio = Inicio Jproseguir = Inicio.x.z.w + Inicio.x.y.w.........................Kproseguir =Proseguir Jrechazo = Inicio.x.y + Inicio.x.z..................................Krechazo = 0 Japrobacin= Inicio.x.z.w + Inicio.x.y.w.........................Kaprobacin = 0 Por ejemplo, si se analiza el estado de Proseguir se observa que este flip-flop debe experimentar una transicin de 0 a 1 cuando Inicio = 1 y se de la condicin de que x.z.w + x.y.w sea 1. Por consiguiente la J de este flip-flop, Jproseguir, debe ser igual a 1 cuando se den las condiciones anteriores. Similarmente este flip-flop siempre que est en 1, es decir, siempre que el sistema se encuentre en el estado de Proseguir, debe experimentar una transicin de 1 a 0. Por consiguiente la K de este flip-flop, Kproseguir, debe ser 1 cuando el flip-flop se encuentre en el estado 1. Igualmente, el flip-flop de Rechazo debe experimentar una transicin de 0 a 1 cuando el sistema se encuentre en el estado de Inicio y se de la condicin de que x.y + x.z =1, por tanto la J de este flip-flop, Jrechazo, debe ser 1 cuando se den las condiciones anteriormente sealadas. Cuando el sistema llegue al estado de Rechazo, no debe salir del mismo.por tanto, cuando el estado de este flip-flop se haga igual a 1, no debe salir de este estado. Por esta razn se hace la K de este flip-flop, Krechazo, igual a 0, etc.
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Con las funciones de excitacin anteriores se puede elaborar el circuito de la unidad de control del sistema que se muestra en la figura 5.
seales de control

Inicio

J Proseguir

J Rechazo

J Aprobacin

K Preset pulsador

K Clear

Clear

Clear

iniciar reloj

x x y y z z w w

Figura 5. Circuito de la unidad de control Observe que la seal iniciar del pulsador se lleva a las entradas asincrnicas de los flipflops para mantener el estado de Inicio mientras se mantiene presionado a ste. Tan pronto se suelte el pulsador, iniciar = 1, se desactivan las entradas asincrnicas y el circuito pasar a un estado condicionado por las seales "x", "y", "z" y "w" con el primer pulso de reloj. Las salidas de los flip-flops constituirn las seales de control que permite la ejecucin de las actividades requeridas por el sistema. Registro, contador y memoria EEPROM En la figura 6 se muestran los circuitos integrados que se utilizan para el registro y el contador del sistema digital.
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CT=0 2+ 1CT=15 G1 2CT=0 1G2 C3 3D salidas bit de mayor orden

S0 S1 C4 1 /2 R
1,4D 3,4D 3,4D 3,4D 3,4D 2,4D

Contador binario CTRDIV16

Registro de desplazamiento SRG4

Figura 6. Circuitos integrados del contador y registro

Las caractersticas principales de ambos dispositivos son las siguientes. CTRDIV16 : contador binario de 4 bits para conteo creciente y decreciente CT=0 : entrada asincrnica, la cual al aplicrsele un 1 el contador es llevado a 0 2+/G1 : entrada de pulsos para conteo creciente sensible al flanco positivo 1-/G2 : entrada de pulsos para conteo decreciente sensible al flanco positivo C3 : entrada asincrnica de carga la cual se activa con 0 1CT=15 : al alcanzarse el nmero 15 (1111) esta salida cambia a 0 cuando la entrada de pulsos para conteo creciente sea 0 2CT=0 : al alcanzarse el nmero 0 (0000) el contador lo indica colocando un 0 en esta salida cuando la entrada de pulsos para conteo decreciente se haga 0 SRG4 : registro de desplazamiento bidireccional de 4 bits con modo paralelo y posibilidad de desplazamiento derecha/izquierda. Sensible al flanco positivo de los pulsos. R : entrada asincrnica de borrado, se activa con 0 C4/1/2 : entrada de pulsos de reloj para desplazamiento derecha/izquierda y cargar datos en paralelo segn el modo operativo 1,4D : entrada para desplazamiento a la izquierda 2,4D : entrada para desplazamiento a la derecha 3,4D : entrada de datos en paralelo. El modo operativo del registro se muestra en la tabla 3. MODO 0 1 2 3 S1 0 0 1 1 S0 0 1 0 1 Funcin Sin funcin, no opera Desplazamiento a la izquierda Desplazamiento a la derecha Carga de datos en paralelo.

Tabla 3. Modo operativo del registro de desplazamiento.

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La memoria utilizada para tener almacenadas en forma permanente las respuestas correctas del circuito bajo prueba ser la memoria EEPROM que se muestra en la figura 7.
lneas de direccin

0 EEPROM 1 2
WE OE CS lneas de dato

Figura 7. Circuito de la memoria EEPROM Las principales caractersticas de este dispositivo son las que se relacionan a continuacin. EEPROM 0,1,2 CS OE WE : capacidad de 8 localizaciones de memoria de 4 bits. : lneas de direccin, la lnea 2 es la de mayor orden. : (Chip Select), con un 0 aplicado se habilita el circuito para realizar una operacin. : (Output Enable), con un 0 habilita las lneas de dato para lectura si el circuito se encuentra habilitado : (Write Enable), con un 0 en esta entrada se graba en la memoria el dato aplicado en las lneas de dato si el circuito se encuentra habilitado.

Sistema digital y dispositivo bajo prueba. La seccin del sistema digital controlada por la unidad de control se muestra en la figura 8, la cual est compuesta por un contador de 4 bits, una memoria EEPROM de 8 localizaciones de memoria de 4 bits cada una, un registro de 4 bits, un comparador digital de 4 bits, el decodificador/demultiplexor bajo prueba y compuertas lgicas requeridas. Este circuito puede ser fcilmente deducido conociendo las actividades que se deben efectuar en el sistema en cada uno de los estados del mismo. En este circuito se muestra igualmente el contenido de la memoria EEPROM en las cuatro primeras localizaciones. Observe que como el circuito bajo prueba tiene dos entradas A1 y A0, slo habrn cuatro respuestas correctas del mismo cuando se encuentre habilitado. En este circuito se pueden analizar los siguientes aspectos:
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1. La salida del circuito bajo prueba y la salida de la EEPROM son llevadas a un comparador de 4 bits para comparar la respuesta del circuito bajo prueba con la respuesta correcta. 2. El comparador produce un 1 en su salida P=Q en caso de igualdad en sus dos entradas. Por tanto esta salida del comparador es precisamente la seal "y" que le informa a la unidad de control que la respuesta del dispositivo es correcta. 3. La seal z es obtenida de la salida de una compuerta NOR teniendo como entrada los cuatro bits de salida del circuito bajo prueba para indicarle a la unidad de control si la salida de ste es 00004. La seal x se obtiene de los dos bits de mayor orden del contador para indicarle a la unidad de control que el circuito bajo prueba se encuentra habilitado. De acuerdo a la lgica utilizada, cuando estos bits sean 10 respectivamente, x=1. 5. La seal asincrnica de iniciar del pulsador debe borrar al contador y al registro. Por tanto esta seal es aplicada a la entrada asincrnica CT=0 del contador y su negacin a la entrada asincrnica R del registro. 6. La seal 1ct=15 se coloca en 0 cuando el contador llegue al nmero 15. Por tanto, el negado de esta salida es precisamente la seal w que indica cuando se han realizado todas las pruebas. 7. En el estado de Inicio se debe almacenar el contenido del contador en el registro. Por tanto, la salida del contador es aplicada a la entrada del registro, y la seal de control Inicio alimenta las entradas S1 y S0 del registro para colocarlo en el modo 11 de carga cuando el sistema se encuentre en este estado. De esta forma, cuando Inicio = 1, S1S0 = 11 y solamente el flanco positivo del pulso de reloj aplicado a la entrada C4/1/2 que ocurra mientras Inicio sea igual a 1 provocar que el contenido del contador se almacene en el registro. 8. Se aplican pulsos de reloj a la entrada de pulsos para conteo creciente del contador CTRDIV16 si la seal de control Proseguir =1. De esta forma el contador es incrementado con el flanco positivo de los pulsos de reloj solamente cuando el sistema se encuentre en este estado.

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w CTRDIV16 Iniciar Proseguir CT=0 2+1ct=15 G1 1G2 C3 Inicio reloj iniciar w SRG4 S0 S1 C4 1 /2 R direccin 000 001 010 011 100 101 110 111

contenido de la EEPROM 0001 0010 0100 1000 ---------------------

reloj 3,4D 3,4D 3,4D bit de mayor orden 3,4D

A0 0 DX A1 1 2

&
3 x x

0 1 2 WE OE CS

z 0 1 2 Q 3 P=Q 0 1 2 P 3 y z y

EEPROM

comparador

Figura 8. Sistema digital y dispositivo bajo prueba. 9. Las seales de salida de los flip-flops de Aprobacin y Rechazo no indicadas en la figura 8 deben ir a LEDs verde y rojo respectivamente para iluminar a estos dependiendo de si el dispositivo bajo prueba se encuentra bueno o defectuoso. 10. Las respuestas correctas del dispositivo bajo prueba estn almacenadas en las primeras cuatro localizaciones de la EEPROM, en las cuales el bit de mayor orden de la direccin siempre es 0. Debido a esta razn, esta lnea de direccin de la EEPROM tiene colocado un 0 fijo. 11. La EEPROM est colocada en el modo de lectura con Write Enable = 1 y Output Enable y Chip Select con un 0 fijo. 12. Los dos bits de menor orden del contador estn conectados a los dos bits de menor orden de la direccin de la EEPROM para buscar la respuesta correcta. De acuerdo con esta conexin, cuando el contador alcance un nmero binario que inhabilite al decodificador/demultiplexor, por ejemplo el nmero 0011, es irrelevante la salida
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de la memoria pus como se muestra en el flujograma se pregunta por la seal "z" y no por la seal "y" producto de la comparacin. En la figura 9 se ilustra como ejemplo las principales seales del sistema digital cuando el mismo termina de efectuar la verificacin del circuito bajo prueba. En esta figura se ha supuesto que el dispositivo bajo prueba se encuentra operando correctamente.

Inicio reloj

Proseguir

Inicio

Aprobacin

Aprobacin

Inicio Proseguir

Aprobacin Contenido del contador Contenido del registro 2+/G1 del contador w

# 14 # 13 # 14

# 15 # 15

Figura 9. Finalizacin del proceso de verificacin En la figura 9 se pueden observar los siguientes aspectos: 1. Con el flanco positivo de los pulsos de reloj cuando Inicio=1, el registro almacena el contenido del contador. 2. El contador se incrementa cuando ocurra un flanco positivo en su entrada 2+/G1. 3. Ocurre un pulso de reloj en la entrada 2+/G1 del contador solamente cuando Proseguir = 1 4. La seal w, la cual es el complemento de la salida 1ct=15, se hace 1 cuando el contador tenga el nmero 15 almacenado y la entrada 2+/G1 regrese a 0. 5. El flanco negativo del pulso de reloj que ocurre en el segundo estado de Inicio de la figura encuentra la seal w en el estado 1 indicando que el contador ha llegado a su cuenta terminal. En este momento se tiene que "x"=0 pus el decodificador no se encuentra habilitado y "z" = 1 suponiendo que el dispositivo opera correctamente,
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por lo que se cumple la condicin xyz = 1 pasando el sistema del estado de Inicio al estado de Aprobacin. En la figura 10 se muestran las principales seales al comenzar la operacin de verificacin.
Inicio Proseguir Inicio

reloj

iniciar #1

contador

#0

registro

#0

#1

Inicio

Proseguir

Figura 10. Comienzo de la operacin de verificacin. En la figura 10 se puede observar lo siguiente: 1. Tan pronto la seal asincrnica "iniciar" del pulsador se ponga en el estado 1, se coloca y mantiene al sistema en el estado de Inicio y al registro y al contador con el nmero 0. 2. Cuando la seal "iniciar" regrese al estado 0 al soltar el pulsador se desactivan las entradas asincrnicas de los flip-flops de la unidad de control, la entrada asincrnica CT=0 del contador y la entrada asincrnica R del registro. 3. Con el flanco negativo del primer pulso de reloj que ocurra con la seal "iniciar" = 0 el sistema pasar del estado de Inicio al estado de Proseguir suponiendo que el dispositivo bajo prueba se encuentra operando correctamente. Observe que con este flanco negativo se podra pasar al estado de Rechazo si el decodificador/demultiplexor se encuentra defectuoso, esto es, si la seal z = 0, pus el dispositivo bajo prueba se encuentra inhabilitado en estas condiciones. 4. La seal "iniciar" es una seal asincrnica pudiendo durar cualquier cantidad de tiempo. En la figura se supuso que sta finalizaba despus del flanco positivo de un pulso de reloj. Esto es irrelevante, pus si terminase antes del flanco positivo como se muestra en trazos discontnuos, en este flanco se cargara el registro con el nmero del contador y ste es el nmero 0. 5. Se debe observar la necesidad de borrar tanto al contador como al registro con la seal de "iniciar", aunque en el estado de Inicio se realice la actividad registro
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contador. Si la seal de "iniciar" terminase despus del flanco positivo de un pulso de reloj con el sistema en el estado de Inicio, la actividad anterior no se efectuara al comenzar el proceso de verificacin. Grabacin de la EEPROM. Antes de efectuar el montaje del circuito de la figura 8, se deben grabar las respuestas correctas del dispositivo bajo prueba en la EEPROM tal como se muestra en esta figura. Para efectuar esta operacin se debe colocar a la EEPROM en el modo de escritura como se muestra en la figura 11. En la figura 11 se ilustra este proceso de grabacin, colocando el dato que se quiere grabar en las lneas de datos de la memoria, la direccin respectiva en las lneas de direccin, CS = 0, OE = 1 y un pulso negativo a la entrada Write Enable, WE.
EEPROM lneas de direccin 1 0 1 2 WE CS OE

dirccin lneas de dato WE

000 0001

001 0010

010 0100

011 1000

dato

Figura 11. Proceso de grabacin de la EEPROM Consideraciones finales. En el artculo presente se ha descrito un circuito secuencial para verificar la operacin de un decodificador/demultiplexor, aunque el mtodo de diseo es aplicable para la deteccin de fallas lgicas permanentes en cualquier circuito combinacional. Se debe observar la funcin del registro en el sistema digital. Esta consiste en aislar las lneas de entrada del decodificador/demultiplexor de las lneas de direccin de la EEPROM. Si no existiese el registro y la salida del contador se aplicara directamente al circuito bajo prueba, podra ocurrir que si una entrada de este ltimo se encuentra con un cortocircuito a tierra por ejemplo, se alterara la direccin que se aplicara a la memoria y la informacin que se obtendra de esta ltima no sera la respuesta correcta para la prueba en curso. Se debe sealar tambin que una diferencia entre una memoria RAM y una memoria EEPROM radica en que en una RAM los tiempos de lectura y escritura son del mismo orden, mientras que en una EEPROM el tiempo de escritura es muchsimo mayor que el tiempo de lectura.

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Bibliografa. 1. System Technik, "MODULO DIGI BOARD2 Descripcin Tcnica" 2. Vctor P Nelson, H. Troy Nagle, Bill D. Carroll y J. David Irwin, "Anlisis y Diseo de Circuitos Lgicos Digitales", Prentice-Hall Hispanoamericana, S.A., 1996 3. M. Morris Mano, "Lgica Digital y Diseo de Computadores", Editorial Dossat S.A., 1982.

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