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SEMANA 8: CIRCUITOS SECUENCIALES 1) El sistema de apertura de una caja fuerte est compuesto por dos teclas A y B, un circuito secuencial

a disear y un temporizador que mantiene la caja fuerte abierta durante 5 minutos cuando recibe un nivel lgico 1 desde el circuito secuencial. Este temporizador vuelve a cerrar la caja fuerte pasado dicho tiempo, independientemente del circuito secuencial. Cuando se pulsa la tecla A, se produce un nivel lgico 1 que entra al circuito secuencial, mientras que cuando se pulsa la tecla B se produce un nivel lgico 0 de entrada al circuito a disear. Mientras no se pulse ninguna tecla no se genera ningn nivel lgico de entrada al circuito secuencial.

A B

Circuito secuencial Temporizador

Caja fuerte

Para abrir la caja fuerte, la combinacin secreta es: pulsar dos veces seguidas la tecla A, a continuacin pulsar una vez la tecla B, y finalmente pulsar una vez la tecla A. Si se hace de esta manera, el circuito secuencial dar una salida a nivel lgico 1, que actuar sobre el temporizador, permitiendo la apertura de la caja fuerte durante 5 minutos. Si en cualquier momento se introdujera un error al pulsar la secuencia secreta, en el siguiente ciclo de reloj todos los biestables se pondrn a cero (el sistema pasar al estado inicial), y la secuencia debe volver a introducirse desde el principio. a) Dibujar el diagrama de estados, explicando claramente en qu consiste cada estado. b) Implementar el circuito secuencial a disear usando biestables JK y las puertas necesarias. 1. Paso de las especificaciones verbales al diagrama de estados En este caso, el diagrama de estados tiene que ser capaz de reconocer la combinacin de entrada 1101. Partimos de un estado inicial en el que se espera la introduccin del cdigo. A continuacin, se pasar a un nuevo estado cada vez que se reconozca correctamente el siguiente bit del cdigo, mientras que si ste no corresponde al cdigo se volver al estado inicial, y habr que teclear todo el cdigo de nuevo. El significado de los estados ser por tanto el de la siguiente tabla.
0/0

Estado

q0 q1 q2 q3

Definicin Q1 Q0 0 0 Estado inicial. No hay cdigo 0 1 Se ha recibido el primer 1 1 0 Se han recibido dos 1 consecutivos Se ha recibido el 0 despus 1 1 de dos 1 consecutivos

1/1

q0

1/0

0/0 q3 0/0 q 1/0 0/0 q2 1/0

El funcionamiento del diagrama ser el que se explica a continuacin. Inicialmente nos encontramos en el estado q0. Mientras no se teclee un 1 (recordemos que la combinacin vlida es 1101) nos mantendremos en este estado. Cuando llegue el primer uno pasamos a q1. Si el siguiente bit es de nuevo un 1, habremos reconocido los dos primeros correctamente, por lo que el siguiente estado ser q2. Sin embargo, si en lugar de un 1 se recibe un 0, la secuencia es incorrecta, y como resultado habr que regresar a q0, para que el cdigo sea tecleado por completo de nuevo. Del mismo modo, al recibir un 0 estando en q2 pasaremos a q3 (hemos reconocido 110). Y finalmente, si en q3 la entrada es un 1, el cdigo ha sido correcto, y por lo tanto la salida del circuito ser 1 y volveremos a q0. Si la entrada es un 0, entonces fall el ltimo bit, y aunque volvamos tambin a q0, en este caso la salida del circuito es 0, puesto que el cdigo fue errneo. 2. Construccin de la tabla de estados Tomando el diagrama de estados de la figura anterior debe generarse la tabla de estados, en la que a partir de las entradas y el estado actual se obtendr el siguiente estado, y en la que a partir de ambos, y con ayuda de la tabla de excitacin se calcularn las entradas a los biestables (JK en este caso). Ntese como ahora s aparece una funcin de salida (S) diferente del estado que almacenan los biestables.
E Q1(t) Q0(t) || Q1(t+1) Q0(t+1) | J1 K1 J0 K0 | S -------------------------------------------------------------------------0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 || || || || || || || || 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 0 | | | | | | | | 0 0 x x 0 1 x x x x 0 1 x x 1 1 0 x 1 x 1 x 0 x x 1 x 1 x 1 x 1 | | | | | | | | 0 0 0 0 0 0 0 1

3. Minimizacin de las funciones e implementacin del circuito Simplificando por Karnaugh obtendremos las funciones de entrada a los biestables (J1, K1, J0 y K0) para el clculo del nuevo estado, y la funcin de salida S. J1 = E Q0 J0 = E XOR Q1 = E Q1 Q0 K1 = E + Q0 K0 = 1 S

2) Una mquina expendedora de tabaco est controlada por un circuito secuencial como el de la figura. Dicho circuito recibe como entradas el cdigo de dos bits (tabla 1) de las monedas que va introduciendo el usuario. Como salidas, el circuito debe activar 2 seales, correspondientes a si se debe o no entregar el tabaco (T), y la cantidad de cambio a reintegrar (C1 y C0), codificadas segn las tablas 2 y 3 respectivamente.

El funcionamiento del circuito es el siguiente. El usuario debe introducir monedas hasta alcanzar la cantidad de 100, que ser el precio del tabaco. Una vez que la suma de monedas alcance dicho importe, automticamente la mquina servir el tabaco, retornando adems el cambio correspondiente. Por ejemplo, si el usuario ha introducido 1 moneda de 25 y 2 monedas de 50, la mquina debe servirle el paquete y una moneda de 25 (salidas T C1 C0 = 1 0 1).

M(2) Circuito secuencial

T (1)

C(2)

M1 M0 Significado 0 0 No hay moneda 0 1 Nueva moneda de 25 1 0 Nueva moneda de 50 1 1 Nueva moneda de 100 Tabla 1: Codificacin de la entrada M T Significado 0 No servir tabaco 1 Servir tabaco Tabla 2: Codificacin de la salida T C1 C0 Significado 0 0 No hay cambio 0 1 Cambio de 25 1 0 Cambio de 50 1 1 Cambio de 75 Tabla 3: Codificacin del cambio C Disea el circuito secuencial correspondiente, indicando claramente: El nmero y codificacin de estados. El diagrama de estados. La tabla de transiciones y salidas del circuito, utilizando para ello un biestable T (para el bit ms significativo que almacena el estado), y biestables JK para el resto. La implementacin del circuito, utilizando mapas de Karnaugh para implementar todas las funciones.

SEMANA 7: CIRCUITOS MANEJADORES DE DATOS 3) Obtn la tabla de verdad y la funcin la cannica del circuito mostrado en la figura siguiente y simplifcala por el mtodo de Karnaugh

Solucin .
Para obtener la tabla de verdad debemos observar cmo se encuentran conectados los terminales del multiplexor y as obtendremos una tabla como sigue:

A 0 0 0 0 0 0 0 0

B 0 0 0 0 1 1 1 1

C 0 0 1 1 0 0 1 1

D 0 1 0 1 0 1 0 1

S1 0 0 1 1 0 0 1 1

S0 Z 0 1 0 1 0 1 0 1 0 0 0 0

Z 1 1 1 1 0 0 0 0

A 1 1

B 0 0

C 0 0

D 0 1

S1 0 0

S0 0 1

Z C C

Z 0 0

1
1 1 1 1 1

0
0 1 1 1 1

1
1 0 0 1 1

0
1 0 1 0 1

1
1 0 0 1 1

0
1 0 1 0 1

C
C C+D C+D C+D C+D

1
1 0 1 1 1

b) La funcin cannica sera:

El mapa de Karnaugh ser:


AB CD

00

01

11

10

00 01 11 10

1 1 1 1 1 1 1 1 1

Se pueden hacer dos bolsas de cuatro celdas y una bolsa de dos celdas, por lo que la simplificacin podra dar una expresin como

4) Implementar con puertas lgicas de cualquier tipo, de dos entradas, un codificador de 4 lneas a cdigo de exceso de 3 con prioridad a la entrada de mayor peso.

Solucin.

E2 0 0 1 S0 = 0 S1 =E1 E2 +E 2 S2 =E 0 E1 E2 S3 E0 E1 E2 +E 2

E1 0 1 X

E0 1 X X

S0 0 0 0

S1 0 1 1

S2 1 0 0

S3 1 0 1

SEMANA 6: CIRCUITOS ARIMETICOS 5) La figura adjunta representa un comparador binario de dos nmeros (A y B), de dos bits cada uno. La salida toma el valor lgico 1 cuando se cumple que A B.

Se pide:

a) Tabla de verdad. b) Funcin lgica simplificada. c) Circuito simplificado con puertas lgicas de dos entradas.

Solucin.
a) La tabla de verdad ser: A1 0 0 0 0 0 0 0 0
La funcin cannica ser:

A0 0 0 0 0 1 1 1 1

B1 0 0 1 1 0 0 1 1

B0 0 1 0 1 0 1 0 1

S 0 0 0 0 1 0 0 0

A1 1 1 1 1 1 1 1 1

A0 0 0 0 0 1 1 1 1

B1 0 0 1 1 0 0 1 1

B0 0 1 0 1 0 1 0 1

S 1 1 0 0 1 1 1 0

b) El mapa de Karnaugh ser:


A1A0 B1B0

00

01

11

10

00 01 11 10

1 1

1 1

Se puede hacer una bolsa de cuatro celdas y dos bolsas de dos celdas, por lo que la expresin quedar:

c) Que al implementarse con puertas bsicas de dos entradas quedar:

6) Disee un circuito combinacional que realice la suma aritmtica de dos nmeros binarios, uno de un bit (A) y otro de dos bits (B1 B0), y cuyo resultado tambin est dado en binario (S1 S0).

Solucin.
La tabla de verdad sera:

Entradas B1 B0 0 0 0 0 1 0 0 1 1 0 A 0 1 0 1 0

Salidas S1 0 0 0 1 0 S0 0 1 1 0 1

1 1 1
Las funciones cannicas seran:

0 1 1

1 0 1

1 1 1

0 0 1

Los mapas de Karnaugh sern:


AB C

00

01

11

10

0 1 1

1 1 1

Se pueden hacer tres bolsas de dos celdas con lo que la expresin quedar:

La expresin no se puede simplificar por Karnaugh, pero utilizando mtodos algebraicos se obtiene:

Al implementar el circuito combinacional quedar:

1. Configurar dos flip-flops JK para que se comporten como la siguiente tabla caracterstica.

Q1 0 0 1 1

Q2 0 1 0 1

Q1 1 1 0 0

Q2 1 0 0 1

2. Implementar un registro contador de dos bits que cumpla con los siguientes estados y que cada cambio se produzca al apretar un pulsador. Nos piden adems que el componente a desarrollar cuente con una entrada de Reset.

Q0 0 0 1 1 D0 = Q0*Q1 + Q0*Q1 D1= Q1

Q1 0 1 0 1

Q0 0 1 1 0

Q1 1 0 1 0

D0 0 1 1 0

D1 1 0 1 0

, el sumador los suma y obtiene el bit de menor peso del resultado y toma nota del acarreo, sumando a continuacin los siguientes bits y el acarreo, y as sucesivamente. El resultado se va presentando a la salida en serie a medida que se va generando.

3. Circuito sumador serie


Se quiere disear un autmata de Mealy que realice la suma de dos datos que llegan en serie por dos canales diferentes (es decir, los bits de los sumandos se presentan secuencialmente y por parejas). Primero se presentan los bits de menor peso de ambos sumandos Solucin: Comenzaremos planteando la tabla de verdad del sumador de un bit con acarreo Acarreo anterior X1 X0 Acarreo generado Suma (S)

0 (q0) 0 (q0) 0 (q0) 0 (q0) 1 (q1) 1 (q1) 1 (q1) 1 (q1)

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

0 (q0) 0 (q0) 0 (q0) 1 (q1) 0 (q0) 1 (q1) 1 (q1) 1 (q1)

0 1 1 0 1 0 0 1

A partir de este grafo es inmediato obtener la tabla de estados indicada a continuacin: Estado actual q(t) q0 q1 Entrada actual x0 x1 x2 x3 00 01 10 11 q0/0 q0/1 q0/1 q1/0 q0/1 q1/0 q1/0 q1/1 q(t+1)/z(t) Estado siguiente/salida actual

Estado actual q(t) q0 q1 Q0(t) 0 1

Entrada actual Entrada actual X0(t) X1(t) X0(t) X1(t) 00 01 10 11 00 01 10 11 0 0 0 1 0 1 1 0 0 1 1 1 1 0 0 1 Q0(t+1) Z0(t) Prximo estado Salida actual

Estado actual q(t) q0 q1 Q0(t) 0 1

Entrada actual Entrada actual X0(t) X1(t) X0(t) X1(t) 00 01 10 11 00 01 10 11 0 1 0 1 0X 0X 0X 1X 0 0 1 1 X1 X0 X0 X0 Q0(t+1) J0(t) K0(t) Prximo estado Entradas actuales del flip-flop

Circuitos aritmticos Ejercicios 1. El circuito de la figura es un comparador binario de dos nmeros(A y B) de dos bits. Las salidas (S0, S1 y S2) toman el valor lgico 1 cuando A>B, A< B y A=B, respectivamente obtngalas funciones lgicas de cada salida y simplifquelas por Karnaugh.

Solucin

Multiplexores 1. Empleando un multiplexor de cuatro entradas de informacin y dos entradas de seleccin (MPX74153), implementar el circuito lgico que responda a la funcin lgica: _ _ F=AB + ABC Solucin: En primer lugar debemos expresar la ecuacin en forma cannica: _ _ _ _ _ _ __ _ F=AB +ABC = AB(C + C) + ABC = ABC +ABC +ABC Confeccionamos la tabla agrupando en las columnas las combinaciones de las variables A y B, y en las filas la posibilidad de la variable que nos queda C, con lo que queda:

Por lo que para implementar el circuito conectamos las variables A y B a las dos entradas de seleccin del multiplexor, y conectando las entradas de informacin con el siguiente criterio: Canales 0 y 3, conectados a 0 (masa). Canal 1, conectado a C. Canal 2 conectado a 1 (tensin de alimentacin +Vcc). Quedando el circuito como se muestra en la figura.

2.

Dada la siguiente tabla, represente el circuito con un Multiplexor 4-1 y multiplexor 8-1

Solucin

Para el multiplexor 4-1 tenemos una tabla de 16 estados, debemos eliminar la columna o variable D, para de esta forma buscar la relacin entre la variable D y una salida para as poder eliminarla. En el primer caso de este ejemplo la salida es 1 y no depende de D, en el siguiente caso tampoco porque es 0 independiente de D y en el tercer caso la salida es igual a D

Ejercicios de flip-flop 1.

Dibuje las formas de onda de cada una de las salidas (Q3,Q2,Q1,Q0)

Solucin:

2.

Dado el siguiente formas de onda, genere el circuito de las salidas Q1,Q2,Q3,Q4 y conteste las siguientes preguntas:

a) Es un sistema sncrono o no y porque:. b) Para qu sirve la compuerta NAND que est colocada en el circuito: c) El flip-flop es sensible a que transicin del reloj: ..
Solucin

Es un sistema sncrono porque todos los relojes del sistema estn interconectados entre s. b. Para reiniciar el conteo en 0000 cuando llega a 1011. c. A flancos de bajad
a.

EJERCIOS DE CIRCUITOS ARITMETICOS LOGICOS 1) Disee un circuito combinacional que realice la suma aritmtica de dos Nmeros binarios, uno de un bit (A) y otro de dos bits (B1 B0), y cuyo resultado Tambin est dado en binario (S1 S0). Solucin: Realizando la tabla de verdad tenemos Entradas B1 0 0 0 0 1 1 1 1 B0 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 salidas S1 0 0 0 1 0 1 1 1 S0 0 1 1 0 1 0 0 1

La forma cannica seria: S1 = B1` B0 A + B1 B0` A + B1 B0 A` + B1 B0 A S0 = B1` B0` A + B1` B0 A` + B1 B0 ` A` + B1 B0 A Simplificando: S1 = B1B0 + B1A + B0A S0 = B1 B0 A Al implementar el circuito combinacional quedar:

2) Implementacin de funciones aritmticas. Sumador completo. Sumador completo. Presenta tres entradas, dos correspondientes a los dos bits que se van a sumar y una tercera con el acarreo de la suma anterior. Y tiene dos salidas, el resultado de la suma y el acarreo producido.
Solucin:

Entradas A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C-1 0 1 0 1 0 1 0 1

salidas C 0 0 0 1 0 1 1 1 S 0 1 1 0 1 0 0 1

La forma cannica seria: C= A` B C-1 + AB` C-1 + A B C-1` + A B C-1 S = A` B` C-1 + A`B C-1` + A B ` C-1` + A B C-1 Simplificando: C= AB + A C-1 + B C-1 S = A B C-1 Al implementar el circuito combinacional quedar:

EJERCISIOS DE MANEJADORES DE DATOS 1) Implementar utilizando un decodificador el circuito correspondiente a una funcin lgica F(A,B,C), que debe cumplir que ser cero cuando las tres variables de entrada estn a nivel bajo, o cuando la variable B se encuentre en estado alto si A no lo est. En los dems casos la funcin dar un 1 en la salida. solucin: Entradas decimal 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 1 0 0 1 1 1 1 salidas

De la cual obtenemos la forma cannica: F = A`B`C + AB`C`+ AB`C + ABC` + ABC Como es un decodificador de 3x8 su diseo ser:

2)

desea implementar empleando un decodificador, un circuito

correspondiente a una funcin lgica en la que mediante tres sensores (A,B,C) controlen el estado de tres avisadores (X,Y,Z), de modo que se cumplan las siguientes premisas. Cuando se active nicamente el sensor A, no habr indicacin alguna. Cuando se active nicamente el sensor B, actuara el indicador Z. Cuando se active nicamente el sensor C, actuaran los indicadores X e Y. Cuando se activen nicamente A y B, actuara X. Cuando se activen nicamente B y C, actuaran X y Z. Cuando se activen nicamente A y C, actuara Y. Cuando se activen simultneamente A, B y C, los tres actuadores estarn a 0. En caso de inactividad de los sensores, la indicacin ser nula. Solucin: Entradas decimal C 0 1 2 3 4 5 6 7 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 X 0 0 0 1 1 0 1 0 salidas Y 0 0 0 0 1 1 0 0 Z 0 0 1 0 0 0 1 0

La forma cannica seria: X = C`BA + CA`B` + CBA` Y = C`B`A` + CB`A Z = C`BA` + CBA` Su diseo ser:

EJERCISIOS DE CIRCUITOS SECUENCIALES: 1) Se pretende disear un sistema secuencial sncrono con dos entradas E1 y E0, y una salida S usando biestables D, de manera que proporcione salida alta solo cuando las dos entradas estn a nivel bajo habiendo estado tambin a nivel bajo ambas entradas en el ciclo de Reloj anterior. Las transiciones se producen en el flanco de bajada del reloj. En los restantes ciclos de reloj, la salida debe ser baja. Las seales de entrada son peridicas, con un periodo 5 veces superior al periodo de reloj, y son las mostradas en la figura. NOTA: Observar que no se producen todas las transiciones posibles. a) Realizar el diagrama de transicin de estados, definiendo y codificando los estados y las entradas. b) Realizar la tabla de verdad que resuelve el problema. c) Encontrar el circuito. Solucin: Primero Para determinar el nmero de estados necesarios debemos fijarnos en que situaciones S toma los valores 0 y 1. En este caso la salida S solamente se activara cuando ambas entradas (E1 y E0) tomen el valor 0, y adems tambin hayan sido 0 en el ciclo anterior. Nos interesara Diferenciar, por tanto, dos situaciones diferentes: aquella en la que las ultimas entradas fueron 0 y otra en la que no se cumple esta condicin. Si se da la primera, y las entradas vuelven a ser 0 de nuevo S tomara el valor 1. En cualquier otro caso S ser 0.

Para realizar el diagrama, hay que tener en cuenta que solo se dan las siguientes transiciones: entrada E1E0=11 desde q1, entrada E1E0=00 desde

q1, Entrada E1E0=00 desde q0, que es la nica que da salida 1 y entrada E1E0=10 desde q0. Esto nos permite simplificar el diseo. Estado Definicin q0 Entrada anterior = 00 q1 Estada anterior <> 00

Construyendo la tabla de estados tenemos: E1 E0 Q(t) Q(t+1) 0 0 0 0 0 0 1 0 0 1 0 x 0 1 1 x 1 0 0 1 1 0 1 x 1 1 0 x 1 1 1 1 D 0 0 x x 1 x x 1 S 1 0 x x 0 x x 0

Simplificando por Karnaugh obtendremos la funcin de entrada al biestable D para el clculo del nuevo estado, y la funcin de salida S. D = E1 S = Q E1 = (Q + E1)

2)

Implemente un FF-JK en base a un S y R . Solucin: Lo que se busca es la lgica combinatoria del bloque de incgnita se calcula las expresiones S y r a partir de la tabla de verdad y por karnaugh:

Clase 06: Circuitos Aritmticos


Indicar el resultado de las operaciones (operandos y Resultado en Ca2 de 4 bits):

1) 0011+1100 RESOLUCION:

2) 0011-0101 RESOLUCION:

Clase 07: Circuitos Manejadores de Datos


1) empleando un multiplexor de ocho entradas de informacin y tres de seleccin implementar el circuito lgico que responde a la funcin lgica.

F DCB A DCB A DCBA DCB A DCBA ACBA DCBA DCBA DCB A


Siendo la variable D la de mayor peso. RESOLUCION:

2) empleando un multiplexor de cuatro entradas de informacin y dos entradas de seleccin (mpx74153), implementar el circuito lgico que responda a la funcin lgica:

F AB ABC
Donde A es la variable de mayor peso. RESOLUCION:

Clase 08: Circuitos Secuenciales 1) Disear un contador binario sincrnico de tres bits utilizando primero solo flip-flops tipo T y despus solo flip-flops tipo D. RESOLUCION: Para el FF JK tenemos

Para el FF T tenemos

2) Dado el circuito de la figura, determinar el cronograma de las salidas de los dos contadores. Suponer que ambos contadores son activos en el flanco de subida. Inicialmente los dos contadores estn a 0.

RESOLUCION: Hay que tener en cuenta que el contador de 2 bits se pone a 0 cuando QB=1 y cuando X 1 , mientras que el contador de 3 bits se pone a 0 cuando QE 1 , X 1 y QC 1 . Tambin debe considerarse que el impulso de cuenta del contador de tres bits se produce en las Transiciones bajo-alto de CK , que es la AND de C K con X.

1. Un nmero binario de 5 bits Z = ABCDE aparece en la entrada de un circuito lgico combinacional cuya salida es 1 cuando el nmero Z es primo. Disee el circuito empleando un multiplexor. F = (1, 2, 3, 5, 7, 11, 13, 17, 19, 23, 29, 31)

2. Implementar utilizando un decodificador el circuito correspondiente a una funcin lgica F(A,B,C), que debe cumplir que ser cero cuando las tres variables de entrada estn a nivel bajo, o cuando la variable B se encuentre en estado alto si A no lo est. En los dems casos la funcin dar un 1 en la salida. Solucin: En primer lugar escribimos su tabla de verdad de la funcin lgica propuesta.

La funcin cannica ser:

Que una vez implementada quedar:

3. Se desea implementar empleando un decodificador, un circuito correspondiente a una funcin lgica en la que mediante tres sensores (A,B,C) controlen el estado de tres avisadores (X,Y,Z), de modo que se cumplan las siguientes premisas. cuando se active nicamente el sensor A, no habr indicacin alguna. cuando se active nicamente el sensor B, actuara el indicador Z. cuando se active nicamente el sensor C, actuaran los indicadores X e Y. cuando se activen nicamente A y B, actuara X. cuando se activen nicamente B y C, actuaran X y Z. cuando se activen nicamente A y C, actuara Y. cuando se activen simultneamente A, B y C, los tres actuadores estarn a 0. En caso de inactividad de los sensores, la indicacin ser nula. En primer lugar escribimos la tabla de verdad de la funcin lgica

Con lo que las funciones cannicas sern:

Que una vez implementadas, quedar:

4. Disear utilizando 4 flip-flops T un contador ascendente que efectue la secuencia 0, 4, 8, 12, 0, 4, 8, 12.

Solucin: Se elabora una tabla de Estado y luego una Tabla de Excitacin con los FlipFlops T: ESTADO PRESENTE ESTADO SIGUIENTE ENTRADAS DE F.F. Q3 Q2 Q1 Q0 Q3* Q2* Q1* Q0* T(Q3) T(Q2) T(Q1) T(Q0) 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 0 1 1 0 0 0 1 0 0 1 1 0 0 0 0 0 0 1 1 0 0 Se deduce: T(Q3)=Q2, T(Q2)=1, T(Q1)=0, T(Q0)=0. Lo cual lleva al siguiente circuito,donde las entradas asincrnicas Clear y Preset de de cada flip-flop T las dejamos al aire, porque no interesan para este caso:

5. Indicar la funcin que realiza el circuito de la figura adjunta, formado con flip-flops T disparados en flanco de bajada. Se considera como salida el conjunto de las variables de estado, S2,S1,S0. Dibujar los correspondientes diagramas de tiempos.

Solucin: Suponemos que partimos, condicin inicial, de las tres salidas S 2=S1=S0=0. Teniendo en cuenta la tabla caracterstica del flip flop T (con T=1), se obtiene el siguiente cronograma.

Hemos de sealar que la salida de la puerta AND se hace 1 cuando S2=1, S1=1, S0=0, y que como dicha salida actua sobre el RESET de los flip-flops, el circuito es un contador hasta 5 (el 6 ya no aparece).

6. Obtener

la

tabla

de

secuencias

producida

por

el

siguiente

contador:

suponiendo que los flip-flops J-K utilizados son activados en sus cambios de estado por una transicin positiva (de "0" a "1") en su terminal de "reloj", pero suponiendo tambin que la combinacin de valores J=0 y K=0 se mantiene como la combinacin que hace que el flip-flop J-K cambie de estado cada vez que hay una transicin positiva en la terminal de "reloj". Supngase que el estado inicial del contador es Q3Q2Q1=000. solucin: Suponiendo que el estado inicial del contador es Q3Q2Q1=000, al ir la terminal de entrada de "0" a "1" el primer flip-flop cambiar de estado de Q1=0 a Q1=1. Pero como la salida del primer flip-flop est alimentando la terminal de entrada C del segundo flip-flop, al ir de "0" a "1" esto cambiar el estado del segundo flip-flop de Q2=0 a Q2=1. Y como la salida del segundo flip-flop est alimentando la terminal de entrada C del tercer flip-flop, al ir de "0" a "1" el tercer flip-flop cambiar de estado de Q3=0 a Q3=1 . Todo el contador pasar del estado Q=Q3Q2Q1=000 al estado Q3Q2Q1=111. Al siguiente pulso de "reloj" en la terminal principal de entrada C, nicamente cambiar el estado del primer flip-flop pasando de Q1=1a Q1=0, lo cual no tendr efecto alguno sobre el segundo flip-flop y a su vez tampoco producir efecto alguno en el tercer flip-flop. El contador pasa pues del estado Q3Q2Q1=111al estado Q3Q2Q1=110. Al siguiente pulso, el primer flip-flop cambia de estado de Q1=0 aQ1=1, lo cual cambiar el estado del segundo flip-flop de Q2=1 a Q2=0, lo cual no tendr efecto alguno sobre el tercer flip-flop. As, el contador pasar del estado Q3Q2Q1=110 al estado Q3Q2Q1=101. Repitiendo el anlisis, logramos obtener la siguiente tabla de secuencias:

No nos debe llevar mucho tiempo para reconocer en base a esta tabla de secuencias que este contador es un contador binario de conteo descendente, un contador binario que va contando "hacia abajo" en lugar de ir contando "hacia arriba". Pero si repasamos losproblemas anteriores, encontraremos uno en el cual estudiamos precisamente este mismo circuito, excepto que en dicho problema se comportaba como un contador binario de conteo ascendente. El giro radical en el comportamiento del circuito se di porque en vez de utilizar flip-flops J-K en los cuales el cambio de estado ocurre cuando la transicin en la terminal de reloj es una transicin negativa utilizamos ahora flip-flops J-K en los cuales la transicin positiva en la terminal de reloj C es la que produce el cambio de estado. Al llevar a cabo un diseo, la especificacin de los flip-flops a ser utilizados, ya sea flip-flops activados por una transicin negativa o flip-flops activados por una transicin positiva, se vuelve tan importane como el diseo mismo, ya que cualquier ambigedad en dejar clara esta especificacin puede arruinar el propsito del diseo produciendo un circuito secuencial con un comportamiento que puede ser completamente inesperado.

1. Un nmero binario de 5 bits Z = ABCDE aparece en la entrada de un circuito lgico combinacional cuya salida es 1 cuando el nmero Z es primo. Disee el circuito empleando un multiplexor. F = (1, 2, 3, 5, 7, 11, 13, 17, 19, 23, 29, 31) Solucin

2. Implementar utilizando un decodificador el circuito correspondiente a una funcin lgica F(A,B,C), que debe cumplir que ser cero cuando las tres variables de entrada estn a nivel bajo, o cuando la variable B se encuentre en estado alto si A no lo est. En los dems casos la funcin dar un 1 en la salida. En primer lugar escribimos su tabla de verdad de la funcin lgica propuesta.

La funcin cannica ser:

Que una vez implementada quedar:

3. Empleando un multiplexor de cuatro entradas de informacin y dos entradas de seleccin (MPX74153), implementar el circuito lgico que responda a la funcin lgica: Donde A es la variable de mayor peso. Solucin En primer lugar debemos expresar la ecuacin en forma cannica:

Confeccionamos la tabla agrupando en las columnas las combinaciones de las variables A y B, y en las filas la posibilidad de la variable que nos queda C, con lo que queda:

Por lo que para implementar el circuito conectamos las variables A y B a las dos entradas de seleccin del multiplexor, y conectando las entradas de informacin con el siguiente criterio: Canales 0 y 3, conectados a 0 (masa). Canal 1, conectado a C. Canal 2 conectado a 1 (tensin de alimentacin +Vcc). Quedando el circuito como se muestra en la figura.

4. Disee un circuito que a la salida de un multiplexor 8 :1 realice la funcin:

F=1 (3,4,5,11,12,13,14,15,16,17,24,26,28,29,31) . Para el diseo se pueden usar, adems de dicho multiplexor, un mximo de 8 puertas de 2 entradas.

Solucin Dada la funcin a implementar, el proceso es el siguiente. Basta con elegir tres variables de la funcin para las seales de seleccin del multiplexor. De esta forma, los residuos que deben entrar por cada uno de los canales de ste son funciones de las otras dos variables, y estos se implementarn con las puertas que disponemos. Una de las posibles soluciones es la que se muestra:

F= E (3,4,5,11,12,13,14,15,16,17,24,26,28,29,31)

5. El sistema de apertura de una caja fuerte est compuesto por dos teclas A y B, un circuito secuencial a disear y un temporizador que mantiene la caja fuerte abierta durante 5 minutos cuando recibe un nivel lgico 1 desde el circuito secuencial. Este temporizador vuelve a cerrar la caja fuerte pasado dicho tiempo, independientemente del circuito secuencial.

Cuando se pulsa la tecla A, se produce un nivel lgico 1 que entra al circuito secuencial, mientras que cuando se pulsa la tecla B se produce un nivel lgico 0 de entrada al circuito a disear. Mientras no se pulse ninguna tecla no se genera ningn nivel lgico de entrada al circuito secuencial.

Para abrir la caja fuerte, la combinacin secreta es: pulsar dos veces seguidas la tecla A, a continuacin pulsar una vez la tecla B, y finalmente pulsar una vez la tecla A. Si se hace de esta manera, el circuito secuencial dar una salida a nivel lgico 1, que actuara sobre el temporizador, permitiendo la apertura de la caja fuerte durante 5 minutos. Si en cualquier momento se introdujera un error al pulsar la secuencia secreta, en el siguiente ciclo de reloj todos los biestables se pondrn a cero (el sistema pasara al estado inicial), y la secuencia debe volver a introducirse desde el principio. a) Dibujar el diagrama de estados, explicando claramente en que consiste cada estado. b) Implementar el circuito secuencial a disear usando biestables JK y las puertas necesarias. Solucin:

a. Paso de las especificaciones verbales al diagrama de estados

En este caso, el diagrama de estados tiene que ser capaz de reconocer la combinacin de entrada 1101. Partimos de un estado inicial en el que se espera la introduccin del cdigo. A continuacin, se pasara a un nuevo estado cada vez que se reconozca correctamente el siguiente bit del cdigo, mientras que si este no corresponde al cdigo se volver al estado inicial, y habr que teclear todo el cdigo de nuevo. El significado de los estados ser por tanto el de la siguiente tabla.

Inicialmente nos encontramos en el estado q0. Mientras no se teclee un 1 (recordemos que la combinacin valida es 1101) nos mantendremos en este estado. Cuando llegue el primer uno pasamos a q1. Si el siguiente bit es de nuevo un 1, habremos reconocido los dos primeros correctamente, por lo que el siguiente estado ser q2. Sin embargo, si en lugar de un 1 se recibe un 0, la secuencia es incorrecta, y como resultado habr que regresar a q0, para que el cdigo sea tecleado por completo de nuevo. Del mismo modo, al recibir un 0 estando en q2 pasaremos a q3 (hemos reconocido 110). Y finalmente, si en q3 la entrada es un 1, el cdigo ha sido correcto, y por lo tanto la salida del circuito ser 1 y volveremos a q0. Si la entrada es un 0, entonces fallo el ltimo bit, y aunque volvamos tambin a q0, en este caso la salida del circuito es 0, puesto que el cdigo fue errneo. b. Construccin de la tabla de estados Tomando el diagrama de estados de la figura anterior debe generarse la tabla de estados, en la que a partir de las entradas y el estado actual se obtendr el siguiente estado, y en la que a partir de ambos, y con ayuda de la tabla de excitacin se calcularan las entradas a los biestables (JK en este caso). Ntese como ahora si aparece una funcin de salida (S) diferente del estado que almacenan los biestables.

c. Minimizacin de las funciones e implementacin del circuito Simplificando por Karnaugh obtendremos las funciones de entrada a los biestables (J1, K1,J0 y K0) para el calculo del nuevo estado, y la funcin de salida S.

J1 = E Q0 K1 = E + Q0 J0 = E XOR Q1 K0 = 1 S = E Q1 Q0

6. Se desea disear un contador de 2 bits, que alterne desde 0 a 3.

Solucin:

El primer paso consiste en considera el siguiente diagrama de estados donde X y Y son las salidas esperadas:

Se deben asignar strings binarios (distintos) a cada estado. El numero mnimo de bits necesarios para representar N estados es log2N, por lo que para 4 estados se requieren 2 bits. Como los Flip-Flop son los encargados de almacenar los bits, para este caso se requieren 2 Flip-Flop. Luego la tabla resultante es:

Se debe elegir que tipo de Flip-Flop se utilizaran para construir este circuito secuencial. Si se utilizan Flip-Flop tipo D, los MK quedan de la siguiente manera:

Luego Las ecuaciones resultantes son: DA = A B + B A DB = B Una vez que ya se obtuvieron las ecuaciones, mediante los MK, se puede construir el circuito secuencial.

I.

EJERCICIOS Disear un registro de 4 bits. El mismo debe contar con 4entradas e0,,e3 para ingresar el dato a almacenar, 4 salidas s0,,s3 para ver el dato almacenado y las seales de controlreset y WriteEnable. Modificar el diseo anterior agregndole componentes de 3 estados para que slo cuando se active la seal de controlmostrar muestre el dato almacenado.

II.

Se pretende disear el sistema de encendido de intermitencia de un coche. Para ellohay que disear un circuito secuencial que cumpla las siguientes especificaciones, de acuerdocon la figura adjunta. Cuando la palanca se coloque en la posicin DERECHA, se deber encender y apagarde forma intermitente la luz identificada como D, de forma sncrona con un reloj de 1 Hz. Cuando la palanca se coloque en la posicin IZQUIERDA, se deber encender y apagar deforma intermitente la luz identificada como I, de forma sncrona con un reloj de 1 Hz. Cuando lapalanca se coloque en la posicin central (APAGADO) no se encender ninguna luz. Cuando se active el interruptor de EMERGENCIA, se activaran ambas luces simultneamente, y se desactivaran ambas de forma sncrona con el reloj, independientementede la posicin de la palanca, es decir, la entrada de emergencia tiene prioridad absoluta.

Disear la circuitera adicional necesaria para que nunca entre ms de una seal activa al codificador y poner una tabla de salida del codificador para todos los casosposibles. Definir los estados, su codificacin y su diagrama. Realizar la tabla de excitacin usando biestables D. Implementar el circuito.

Solucin:

Codificacin IADE 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 Definicin Emergencia Derecha encendida Ambas apagadas Izquierda encendida Q1 Q0 0 0 1 1 0 1 0 1

Estado q0 q1 q2 q3

Definicin Emergencia Derecha encendida Ambas apagadas Izquierda encendida

Codificacin 00 01 10 11

Tabla de estados: A BQ1(t) Q0(t) || Q1(t+1) Q0(t+1) | D1D0 ---------------------------------------------------------------------0000 || 1 1 |11 0001 || 1 1 |11 0010 || 1 1 |11 0011 || 0 0 |00 0100 || 0 1 |01 0101 || 0 0 |00 0110 || 0 1 |01 0111 || 0 1 |01 1000 || 0 0 |00 1001 || 0 0 |00 1010 || 0 0 |00 1011 || 0 0 |00 1100 || 1 0 |10 1101 || 1 0 |10 1110 || 0 0 |00 1111 || 1 0 |10 D1 = (A + B) (Q1 Q0) + AB (Q1 + Q0) D0 = A [ B (Q1 Q0) + B (Q0 + Q1)] III.

S1 = Q1 (IZQUIERDOS) S0 = Q0 (DERECHOS)

La conjetura de Collatz, es un famoso problema matemtico aun noresuelto. Esta conjetura enuncia la siguiente funcinf: NN, aplicablea cualquier nmero entero positivo:

Se dice que si se toma cualquier nmero y se aplica esta funcin reiteradas veces, el resultado siempre converge a 1. Construir un circuito combinatorio que realice la funcin f(n) parauna entrada de 5 bits. Construir un circuito secuencial, que aplique reiteradas veces la funcin anterior por cada ciclo de reloj. Modificar el circuito anterior de forma que si el valor de entrada es1, entonces la salida tambin sea 1.

1.

2.

3.

EJERCICIOS SEMANA 6 1.- PROCESAMIENTO PARALELO SN74AS181

SOLUCION: Circuito que puede realizar funciones lgicas aritmticas de 4 bits segn entrada de seleccin M. Los operandos de entrada lgicos son A y B y el de salida F. Se agregan el carry de entrada Cn y de salida Cn+4 para operaciones como nmeros.

2. Disear una unidad aritmtico-lgica (ALU) con dos entradas de datos D1, D2 (dgitos de 1 bit) y dos salidas z1 y z2. Dicha ALU debe realizar las siguientes operaciones:

SOLUCION:

EJERCICIOS SEMANA 7

1.- Realice las siguientes funciones haciendo uso de los dispositivos que se dan en cada uno de los apartados. a) Utilizando un decodificador con salidas activas en nivel alto y puertas OR. b) Utilizando un decodificador con salidas activas en nivel bajo y puertas AND. c) Utilizando un decodificador con salidas activas en nivel alto y puerta NOR. d) Utilizando un decodificador con salidas activas en nivelbajoypuertaNAND. F=(a ,b ,c ,d )(0,9,11,15)+d(1,2,3) F=(a ,b ,c )(0,3,5)+d(1,2) Solucion : F=(a ,b ,c ,d )(0,9,11,15)+d(1,2,3)
a) Utilizando decodificador salidas activas nivel alto y puertas OR

b) Utilizando decodificadores salidas activas nivel bajo y puertas AND.

c) Utilizando decodificadores salidas activas nivel alto y puertas NOR.-para este caso , dado que disponemos de una puerta NOR, tomaremos los maxiterminos de la funcin complementaria a la que queremos disear

d) Utilizando decodificadores salidas activas nivel bajo y puertas NAND.- Aplicando un razonamiento analgico al anterior dato que disponemos de una puerta NAND, damos la siguiente solucin al problema

2.- EMPLEANDO UN MULTIPLEXOR DE OCHOENTRADAS DE INFORMACIN Y

TRES DESELECCINIMPLEMENTARELCIRCUITOLOGICOQUE RESPONDE A LA FUNCIN LGICA: F= C B A + D C + D C B A + D C B A + A + D C B A + D C B A SIENDO LA VARIABLE D LA DE MAYOR PESO


SOLUCION: CONFECCIONAMOSLASTABLAAGRUPANDOENLAS COLUMNAS LAS COMBINACIONES DE LAS VARIABLES C, B, A y EN LAS FILAS LA POSIBILIDADDELAVARIABLEQUENOS QUEDAD,CONLOQUEQUEDA.

EJERCICIOS SEMANA 8 1.- El sistema de apertura de una caja fuerte est compuesto por dos teclas A y B, un circuito secuencial a disear y un temporizador que mantiene la caja fuerte abierta durante 5 minutos cuando recibe un nivel lgico 1 desde el circuito secuencial. Este temporizador vuelve a cerrar la caja fuerte pasado dicho tiempo, independientemente del circuito secuencial. Cuando se pulsa la tecla A, se produce un nivel lgico 1 que entra al circuito secuencial, mientras que cuando se pulsa la tecla B se produce un nivel lgico 0 de entrada al circuito a disear. Mientras no se pulse ninguna tecla no se genera ningn nivel lgico de entrada al circuito secuencial.

Para abrir la caja fuerte, la combinacin secreta es: pulsar dos veces seguidas la tecla A, a continuacin pulsar una vez la tecla B, y finalmente pulsar una vez la tecla A. Si se hace de esta manera, el circuito secuencial dar una salida a nivel lgico 1, que actuar sobre el temporizador, permitiendo la apertura de la caja fuerte durante 5 minutos. Si en cualquier momento se introdujera un error al pulsar la secuencia secreta, en el siguiente ciclo de reloj todos los biestables se pondrn a cero (el sistema pasar al estado inicial), y la secuencia debe volver a introducirse desde el principio.

a) Dibujar el diagrama de estados, explicando claramente en qu consiste cada estado. b) Implementar el circuito secuencial a disear usando biestables JK y las puertas necesarias. 1. Paso de las especificaciones verbales al diagrama de estados En este caso, el diagrama de estados tiene que ser capaz de reconocer la combinacin de entrada 1101. Partimos de un estado inicial en el que se espera la introduccin del cdigo. A continuacin, se pasar a un nuevo estado cada vez que se reconozca correctamente el siguiente bit del cdigo, mientras que si ste no corresponde al cdigo se volver al estado inicial, y habr que teclear todo el cdigo de nuevo. El significado de los estados ser por tanto el de la siguiente tabla.

El funcionamiento del diagrama ser el que se explica a continuacin. Inicialmente nos encontramos en el estado q0. Mientras no se teclee un 1 (recordemos que la combinacin vlida es 1101) nos mantendremos en este estado. Cuando llegue el primer uno pasamos a q1. Si el siguiente bit es de nuevo un 1, habremos reconocido los dos primeros correctamente, por lo que 1el siguiente estado ser q2. Sin embargo, si en lugar de un 1 se recibe un 0, la secuencia es incorrecta, y como resultado habr que regresar a q0, para que el cdigo sea tecleado por completo de nuevo. Del mismo modo, al recibir un 0 estando en q2 pasaremos a q3 (hemos reconocido 110). Y finalmente, si en q3 la entrada es un 1, el cdigo ha sido correcto, y por lo tanto la salida del circuito ser 1 y volveremos a q0. Si la entrada es un 0, entonces fall el ltimo bit, y aunque volvamos tambin a q0, en este caso la salida del circuito es 0, puesto que el cdigo fue errneo. 2. Construccin de la tabla de estadosTomando el diagrama de estados de la figura anterior debe generarse la tabla de estados, en la que a partir de las entradas y el estado actual se obtendr el siguiente estado, y en la que a partir de ambos, y con ayuda de la tabla de excitacin se calcularn las entradas a los biestables (JK en este caso). Ntese como ahora s aparece una funcin de salida (S) diferente del estado que almacenan los biestables.

3. Minimizacin de las funciones e implementacin del circuitoSimplificando por Karnaugh obtendremos las funciones de entrada a los biestables (J1, K1, J0 y K0) para el clculo del nuevo estado, y la funcin de salida S.

2) Se pretende disear un sistema secuencial sncrono con dos entradas E1 y E0, y una salida S usando biestables D, de manera que proporcione salida alta slo cuando las dos entradas estn a nivel bajo habiendo estado tambin a nivel bajo ambas entradas en el ciclo de reloj anterior. Las transiciones se producen en el flanco de bajada del reloj. En los restantes ciclos de reloj, la salida debe ser baja. Las seales de entrada son peridicas, con un periodo 5 veces superior al perodo de reloj, y son las mostradas en la figura. NOTA: Observar que no se producen todas las transiciones posibles. a) Realizar el diagrama de transicin de estados, definiendo y codificando los estados y las entradas. b) Realizar la tabla de verdad que resuelve el problema. c) Encontrar el circuito. 1. Paso de las especificaciones verbales al diagrama de estados Para determinar el nmero de estados necesarios debemos fijarnos en qu situaciones S toma los valores 0 y 1. En este caso la salida S solamente se activar cuando ambas entradas (E1 y E0) tomen el valor 0, y adems tambin hayan sido 0 en el ciclo anterior. Nos interesar diferenciar, por tanto, dos situaciones diferentes: aqulla en la que las ltimas entradas fueron 0 y otra en la que no se cumple esta condicin. Si se da la primera, y

las entradas vuelven a ser 0 de nuevo S tomar el valor 1. En cualquier otro caso S ser 0.

Para realizar el diagrama, hay que tener en cuenta que slo se dan las siguientes transiciones: entrada E1E0=11 desde q1, entrada E1E0=00 desde q1, Entrada E1E0=00 desde q0, que es la nica que da salida 1 y entrada E1E0=10 desde q0. Esto nos permite simplificar el diseo.

Este comportamiento queda reflejado en el diagrama de estados anterior. Obsrvese como estando en el estado q0 (las entradas anteriores fueron 00), mientras las entradas sigan siendo 00 la salida del circuito ser 1. Si no, cambiaremos de estado a q1, puesto que E1 y E0 no fueron ambas 0. Estando en q1 la salida siempre ser 0, pues en el ciclo anterior las entradas no eran 0, pero si lo fueran en el ciclo que se evala volveramos de nuevo a q0. 2. Construccin de la tabla de estados Tomando el diagrama de estados de la figura anterior debe generarse la tabla de estados, en la que a partir de las entradas y el estado actual se obtendr el siguiente estado, y en la que a partir de ambos, y con ayuda de la tabla de excitacin se calcularn las entradas al biestable (D en este caso).

1. Minimizacin de las funciones e implementacin del circuito Simplificando por Karnaugh obtendremos la funcin de entrada al biestable D para el clculo del nuevo estado, y la funcin de salida S.

D = E1 S = Q E1 = (Q + E1)