BALOTARIO 1

1. Cul es el concepto posterior al ao 1964 de arquitectura de computador?

Conjunto de niveles de abstraccin estructurados jerrquicamente, que permiten encuadrar la tecnolo!a " la arquitectura dentro de un marco com#n de estudio del
computador
2. en la estructura Nivel Conceptual de Blaaw cuantos niveles conceptuales se identifican?
La Arquitectura$ de%ine el comportamiento %uncional del computador, tal como aparece ante un proramador en lenuaje maquina
La Configuracin: de%ine la orani&acin del computador en t'rminos de trans%erencia entre reistros " %lujos de in%ormacin
La Realizacin: se re%iere a la tecnolo!a de los elementos concretos que se utili&an para la implementar la con%iuracin
3. Qu descri!en los niveles estructurales de Bell " Newell?
(escriben el computador mediante una apro)imacin por capas donde cada capa utili&a los elementos que proporciona la del nivel in%erior, " se proponen cinco niveles
Componentes
*lectrnicos
Trans%erencia entre reistros +RT,
(iital
-rocesador.memoria.Intercone)in+-/0,
4. #n qu se diferencian la arquitectura concreta " a!stracta?
La arquitectura concreta1 es la descripcin de la estructura " orani&acin de un elemento
La arquitectura abstracta1 es una inter%ace que permite utili&ar los recursos de ese nivel por los niveles superiores
5. #n que se !asa la le" de $oore
La le" de /oore es una conjetura basada en ciertas observaciones emp!ricas que establece que el n#mero de transistores en un circuito interado se duplica cada a2o " medio o
dos a2os3
6. $encione una de las consecuencias de la le" de $oore
4na de las consecuencias de la LEY DE !!RE es el rpido ritmo de abaratamiento de la capacidad de procesamiento,as! mismo reduccin del coste de la potencia de computo
ocasionando crecimiento e)ponenciales en el n#mero de usuarios que tienen acceso a una capacidad de procesamiento dada " a%ectando a la rentabilidad de las aplicaciones
". $encione " descri!a una aplicaci%n para las cuales se necesitan desarrollar nuevas arquitecturas ms rpidas
El #o$i#iento %e un flui%o: *l movimiento de un %luido tanto en r'imen laminar como turbulento es descrita atrav's de las ecuaciones no lineales de 5avier.0to6es para las
que no se conocen soluciones anal!ticas3 La resolucin de estas ecuaciones para n#meros de Re"nolds elevados " eometr!as complejas mu" utili&ados en la industria
aeronutica en el cual necesita velocidades " cantidades de memoria mu" elevadas3
&. Que es la computaci%n u!icua&
*s la interacin de la in%ormtica en el entorno de la persona, de %orma que los ordenadores no se perciban como objetos di%erenciados3 0e re%iere al 7ard8are, al so%t8are " a
las aplicaciones relacionadas con las inter%aces persona.computador " la interaccin computador.mundo real3
'. 'parte de la potencia que otras fi(uras de merito e)isten relacionadas con el consumo de ener(ia de los circuitos inte(rados
La densidad de potencia o potencia consumida por unidad de super%icie
-otencia pico o potencia m)ima
-otencia dinmica
1(. en que consiste la tcnica *codi(o (ra"+ para reducir el consumo de ener(ia en los !uses
4na t'cnica para reducir el consumo en los buses consiste en codi%icar las direcciones mediante el cdio 9RA: esto permite reducir el n#mero de transiciones de nivel en las
l!neas del bus dado que las direcciones suelen cambiar secuencialmente, particularmente en las trans%erencias de l!neas de cac7e
11. puede el sistema operativo controlar la tension a la que tra!a,a el procesador?
)*: *l sistema operativo puede encararse de controlar la tensin a la que trabaja el procesador mediante una t'cnica llamada e+cala%o %e la ten+in para esto e)isten dos
alternativas3 *n la primera el sistema operativo puede %ijar la tensin directamente a trav's de la correspondiente inter%a& +usualmente escribiendo en un reistro, " las
aplicaciones utili&an las %unciones del sistema operativo para controlar los valores de tensin que precisan3
*n la seunda alternativa, el sistema operativo tambi'n dispone de una inter%a& para establecer los valores de tensin, pero es el propio sistema operativo el que detecta la
necesidad de variar los niveles de tensin
12. qu l-neas fundamentales .a se(uido el paralelismo en la implementaci%n de las arquitecturas?
Bsicamente una es$ la replicaci%n de elementos, inclu"endo unidades %uncionales, procesadores, mdulos de memoria, etc3 *ntre los que distribu"e el trabajo3
Otra alternativa, para la implementacin del paralelismo, es la se(mentaci%n de cauce+pipelining,, t'cnica a trav's de la cual un elemento se divide en un serie de etapas que
%uncionan de %orma independiente " por lasque van pasando los operando, instrucciones procesados por el elemento3
13. Qu es ta)onom-a #n arquitectura de computadores?
La ta)onom!a en arquitectura 7ace re%erencia a una clasi%icacin en este caso a computadores, a clases caracteri&adas por un conjunto de propiedades, comportamiento %rente
a determinadas situaciones, la ta)onom!a de ;l"nn divide el universo de los computadores en cuatro clases, basndose en el %lujo de secuencias e instrucciones " %lujo de datos3
14. Clasificaci%n de la ta)onom-a de /l"nn0 descr-!alas&
La ta)onom!a de ;l"nn divide a los computadores en <$
Computadores )*)D$ 4n #nico %lujo de instrucciones " un #nico %lujo de datos3
Computadores )*D$4n #nico %lujo de instrucciones " varios %lujos de datos3
Computadores *D$ =arios %lujos de instrucciones " varios %lujos de datos3
Computadores *)D$ =arios %lujos de instrucciones " un #nico %lujo de datos3
15. Cules son las medidas para la evaluaci%n de las prestaciones de un computador?0 indique que es lo que miden&
Tiempo de respuesta$ Tiempo que tarda el computador en procesar
una entrada3
-roductividad$ 5#mero de entradas procesadas por unidad de tiempo
;uncionalidad$ Tipos de entradas di%erentes que es capa& de procesar
*)pansibilidad$ -osibilidad de ampliar la capacidad de procesamiento
*scalabilidad$ Ampliacin del sistema sin una devaluacin de
prestaciones
*%iciencia$ Ra&n entre prestaciones " coste
16. Cules son las definiciones de $123 " $/4523 en trminos de C260 " para qu sirven?
HIPS =
NI
1CPU106
=
]
CPI106
mide la velocidad de ejecucin de las instrucciones3

HFI0PS =
0pcuconcsLnComuPIotuntc
1CPU106 mide el rendimiento de los ordenadores en operaciones de punto %lotante por seundo
1". Qu es un !enc.mar7in( " para qu sirve?
*s un conjunto de proramas de prueba que representa la cara de trabajo usual en la mquina que se va a evaluar, un benc7mar6 nos sirve para evaluar las prestaciones de
una arquitectura3
1&. #nuncie los tipos de !enc.mar7 " sus usos
Aplicaciones reales$ para anali&ar problemas de portabilidad " dependencia
>ernels$ para e)plicar las causas de las di%erencias entre maquinas distintas
-roramas de prueba simples$ peque2os proramas insertados en la memoria cac7e
-roramas sint'ticos$ reproducen los porcentajes de instrucciones " uso de recursos3
1'. 8efina la le" de 'mda.l e indique su utilidad&
Sp
p
1+](p-1)
(ondeSp es la mejora de velocidad, p %actor de mejora de recurso, % %raccin de tiempo en la maquina sin mejorar donde no se puede aplicar la mejora p3
La le" de Amda7l nos indica, 7asta que punto una mejora en un %actor p en un recurso, a%ecta la mejora %inal obtenida3
2(. Cules son los factores que determinan el precio final de un computador?
9anancia en ventas +bene%icio para el vendedor,
/aren bruto +costes indirectos,
Costes directos +relacionados con la %abricacin del producto,
Costes de los componentes +%abricacin de los IC,
21. Cules son las distintas estructuras de niveles respecto a un computador?
5iveles conceptuales de Blaa8
5iveles de Bell " 5e8ell
5iveles de interpretacin de Lev"
5iveles %uncionales de Tanenbaum
22. Cules son los 9 niveles estructurales de Bell " Newell ?
(e componente
*lectrnico
(iital
(e trans%erencia entre reistros +Reister trans%er,
-rocesador ? /emoria ? Intercone)in +-/0,
@A3 Cules son los 9 niveles de interpretaci%n de 4ev"?
Aplicaciones
Lenuajes de alto nivel
0istema operativo
Instrucciones maquina
/icroinstrucciones
@<3 Cul es la distri!uci%n de niveles que inte(ra tanto los niveles de Bell " Newell como 4ev" " :anen!aum?
5iveles so%t8are superiores
5ivel de sistema operativo
5ivel de sistema computador
5ivel RT
5ivel de lica diital
5ivel de circuito electrnico
5ivel de componentes
@B3 Qu es arquitectura?
*s el conjunto de instrucciones, recursos " caracter!sticas del procesador que son visibles al so%t8are que se ejecuta en el mismo3 -or tanto, esta determina el so%t8are que el
procesador puede ejecutar directamente " esencialmente de%ina las especi%icaciones a las que debe ajustarse la microarquitectura3
@C3 Cules son los dos niveles de privile(io en el modelo de pro(ramaci%n?
*l nivel de usuario
*l nivel de sistema, donde se pueden usar instrucciones +como de IDO " de manipulacin de estado, %las,3
@E3 Qu es microarquitectura?
*s el conjunto de recursos " m'todos utili&ados para satis%acer las especi%icaciones que establece la arquitectura, este inclu"e tanto la %orma en que se orani&an los recursos
como las t'cnicas utili&adas para alcan&ar los objetivos de costes " prestaciones planteados, por lo que la microarquitectura de%ine las especi%icaciones para la implementacin
lica3
@F3 Que es la le" de $oore?
*s una conjetura basada en ciertas observaciones emp!ricas que establece el n#mero de transistores en un circuito interado se duplica cada a2o " medio o dos a2os3
2'. Qu es un !enc.mar7?
0on un conjunto de proramas de prueba, que representa a todos los posibles proramas o de aquellos que con ms %recuencia se van a ejecutar, " ejercitando como
corresponde a los distintos elementos del computador3
AG3 4os computadores del futuro de que aspecto fundamental depender su arquitectura?
(epender de la interaccin mercado/aplicaciones arquitectura mediante una breve re%erencia a las aplicaciones in%luirn en el desarrollo de nuevas arquitecturas3
A13 8efinir computaci%n 6!icua
*s la interacin de la in%ormtica en el entorno de la persona, de %orma que los ordenadores no se perciban como objetos di%erenciados3 0e re%iere al 7ard8are, al so%t8are " a
las aplicaciones relacionadas con las inter%aces persona.computador " la interaccin computador.mundo real3
A@3 $encione al(unos mtodos para reducir el consumo de ener(-a?
/emoria$
(esconectar la memoria cuando no va"a a utili&arse durante un tiempo laro3 Compresin de cdio3
Buses$
Codi%icar las direcciones mediante cdio 9ra"3
Transmitir la di%erencia entre direcciones que se solicitan consecutivamente3
Compresin de la in%ormacin de las l!neas de direccin para reducir el
n#mero de l!neas del bus3
Aprovec7amiento e%iciente del paralelismo3
Reducir la %recuencia del reloj3
AA3 Que posi!le soluci%n se tendr-a para los ma"ores retardos en las comunicaciones (lo!ales que limitan la frecuencia de relo,?
/icroarquitecturas sencillas
/ultiprocesadores en un c7ip
-rocesadores =LIH
A<3 Que estrate(ias se tiene para la reducci%n de corriente de perdidas?
4na posibilidad es desconectar la memoria cuando esta no va"a a utili&arse durante un tiempo su%iciente laro, dado que la descone)in supondr!a que se perder!a la
in%ormacin almacenada " 7abr!a que recuperarla desde disco3 *n este caso, es el sistema operativo el que se encarar!a de estionar este tipo de descone)in +sleepmode,3
AB3 3e(;n la ta)onom-a de /l"nn el universo de los computadores se divide en cuatro clases& #)plique cada una&
Computadores 0I0($ 4n unico %lujo de instrucciones procesa operandos " enera resultados, de%iniendo un #nico %lujo de datos
Computadores 0I/( $ 4n #nico %lujo de instrucciones enera resultados, de%iniendo varios %lujos de datos, dado que cada instruccin codi%ica realmente varias
operaciones licas, cada una actuando sobre operadores distintos3
Computadores /I/($ el computador ejecuta varias secuencias o %lujos distintos de instrucciones, " cada uno de ellos procesa operandos " enera resultados
de%iniendo un #nico %lujo de instrucciones, de %orma que e)isten tambi'n varios %lujos de datos, uno por cada %luj o de instrucciones3
Computadores /I0($ 0e ejecutan varios %lujos distintos de instrucciones aunque todos act#an sobre un mismo %lujo de datos
AC3 3e(;n la ta)onom-a de /l"nn0 e)plique los dos tipos de paralelismo&
-aralelismo de datos$ 0e e)plota cuando una misma %uncin, instruccin, etc, se ejecuta repetidas veces en paralelo con datos di%erentes
-aralelismo ;uncional$ 0e aprovec7a cuando las %unciones, bloques, instrucciones,etc, que intervienen en la aplicacin, se ejecutan en paralelo
AE3 Cules son los niveles del paralelismo funcional ?& #)plique cada uno&
5ivel de Instrucciones u Operaciones$ Cuando se ejecutan en paralelo las instrucciones de un prorama3 *s el nivel de ranularidad mas %ina que se considera en el
mbito de la arquitectura de computadores3
5ivel de Bucle$ 0e ejecutan en paralelo distintas iteraciones de un bucle o secuencias de instrucciones de un prorama3 *n este caso la ranularidad es %ina.media3
5ivel de ;unciones$ (istintos procedimientos que constitu"en un prorama se ejecutan simultneamente3 La ranularidad es media
5ivel de -roramas$ Cuando la plata%orma ejecuta en paralelo proramas di%erentes que pueden corresponder, o no, a una misma aplicacin3 La ranularidad es
mas ruesa
AF3 4as 'rquitecturas se(;n el tipo de paralelismo " la ta)onom-a de /l"nn<
-aralelismo ;uncional$
o 0I0(
-roc3 0ementados
-roc3 0uperescalar
-roc3 =LIH
o /I/(
/emoria Compartida
Acceso 4ni%orme+0/-,
Acceso no uni%orme o distribuido
-aso de mensaje
/ulticomputadoras
-aralelismo de (atos
o 0I/(
-roc3 =ectoriales
-roc3 /atriciales
-roc3 0istolicos
AI3 Qu distintas alternativas se .an dado para aumentar las prestaciones de los procesadores se(mentados?
Implementar microarquitecuras ms complejas para dise2ar cauces en cu"as etapas se pueda procesar ms de una instruccin " reducir de esta %orma el C-I3
Aprovec7ar la ma"or velocidad de los circuitos, dise2ando cauces con mas etapas, cada una de las cuales necesita un tiempo menor3
<G3 Cules son las diversas medidas para evaluar las prestaciones de un computador?
,ie#-o %e Re+-ue+ta: Tiempo que tarda un procesador en procesar una entrada3
.ro%ucti$i%a% /,0roug0-ut1: 5#mero de entradas procesadas por unidad de tiempo3
2uncionali%a%: Tipo de entradas di%erentes que es capa& de procesar +instrucciones di%erentes del procesador, las %unciones de encaminamiento que implementa
una red de intercone)in, etc,
E3-an+i4ili%a%: -osibilidad de ampliar la capacidad de procesamiento a2adiendo bloques a la arquitectura e)istente3
E+cala4ili%a%: -osibilidad de ampliar el sistema sin que esto supona una devaluacin de las prestaciones3
Eficiencia: Relacin entre las prestaciones obtenidas " el coste que 7a supuesto conseuirlas +e%icienciaJ prestacionesDcoste,3


B'45:'=15 >
1. 8efina se(mentaci%n de cauce&
T'cnica eneral que permite aumentar el rendimiento del sistema al que se aplica3
2. Que es un procesador se(mentado?
-rocesador cu"a arquitectura se implementa a trav's de un circuito sementado, capa& de procesar varias instrucciones3
3. #n que se !asa una implantaci%n se(mentada del sistema
0e basa en dividir la ejecucin de la operacin en una serie de %ases que e reali&an de despu's de la otra " en redise2ar el sistema de %orma que cada una de esas %ases se
ejecute independiente de las otras3
4. 8efina 2roductividad
0e de%ine como el n#mero de operaciones que se ejecutan por unidad de tiempo3
5. #n un cauce como se determina el tiempo de etapa t?
0e obtiene como el m)imo de los tiempos de procesamiento de las etapas ms el retardo asociado a la cara de reistro3
6. Como se puede definir la eficiencia para un procesador se(mentado?
*s la relacin entre la anancia de velocidad que proporciona el cauce " el n#mero de etapas del mismo3
". #n qu consiste la tcnica de salto retardado " de qu depende?
Consiste en situar en los 7uecos instrucciones que se tenan que ejecutar antes que la instruccin de salto " que sean independientes de ella, con esto el cauce puede terminar
una instruccin por ciclo, mejorando el rendimiento3
&. de que depende la tcnica de salto retardado?
La aplicacin de esta t'cnica de salto retardado depende de las caracter!sticas del procesador en lo que respecta a la pol!tica de anulacin de instrucciones captadas
errneamente en los saltos3
'. 4as instrucciones de car(a " almacenamiento son mas frecuentes en que tipo de arquitecturas =13C o C13C?
Las operaciones de cara " almacenamiento son operaciones %recuentes " mas en cdios RI0C que en CI0C ,*n RI0C se puede encontrar entre un @B K " un ABK de caras " un
1G Kde almacenamientos3
1(. C%mo se reali?a el proceso de car(a @load A en los =isc?
*n -rocesadores RI0C esto se 7ace en dos pasos$ 13.0e captan los contenidos de los reistros donde est la in%ormacin necesaria para calcular la direccin3
@3." se calcula la direccin e%ectiva a partir de dic7os contenidos
11. C%mo se reali?a el proceso de car(a @load A en los Cisc ?
*n -rocesadores CI0C, es ms di%!cil determinar la direccin de memoria e%ectiva
0e puede necesitar captar los contenidos de varios reistros " reali&ar clculos diversos en caso de direccionamientos inde)ados, con autoincrementos, direcciones relativas, etc
12. Cuntas " cules son las etapas para un cauce =13C t-pico?
Tiene cuatro etapas$
Captacin de la instruccin +I;,
(ecodi%icacin de la instruccin " captacin de los operandos de
los reistros +I(,
*jecucin de la operacin codi%icada +*L* o AL4,
*scritura de los resultados en el %ic7ero de reistros +HB,
13. #n el caso de cauces C13C0 stos pueden ser de 6 etapas& Nom!re dic.as etapas en orden&
Cauce de C etapas$ Captacin de la instruccin +I;,, decodi%icacin de la instruccin " captacin de los operandos +I(,, clculo de la direccin +A de address,, acceso a memoria
+/*/o C, de acceso a cac7',, ejecucin de la operacin +*L*, " escritura del resultado en el reistro +HB,3
14. 3i el cauce es de 9 etapas Qu etapas se unen en una sola?
-ara el cauce de B etapas, se unen las etapas *L* " C3
15. Cuando se .a!la de un cauce ;nico?
Las instrucciones son procesadas por el mismo cauce %!sico3
16. Cuando se .a!la de un do!le?
Cuando se presentan dos caminos alternativos en una cierta etapa del cauce principal3
1". Cuando se .a!la de un multiple?
Cuando se presentan ms de dos caminos alternativos para una etapa del cauce3 4sa unidades %uncionales di%erentes3
1&. Cul es la diferencia entre la resoluci%n esttica " la resoluci%n dinmica?
La resolucin esttica 7ace uso del compilador +so%t8are,
La resolucin dinmica 7ace uso de elementos 7ard8are +caminos de b"pass,
1'. Qu es latencia media?
*s el intervalo de tiempo medio en el que inician o terminan operaciones en el cauce3
2(. C%mo se identifican ciclos avariciosos?
-ara construir un ciclo avaricioso se parte de un estado " se toma el camino que implica iniciar la operacin esperando el tiempo m!nimo posible3 *s decir, tomando el arco
correspondiente a la latencia no pro7ibida ms peque2a del estado3 0e pasa a un nuevo estado " se siue el mismo procedimiento 7asta que se cierra el ciclo
21. Cul es el procedimiento para determinar el dia(rama de estados de un cauce multifuncional?
*l procedimiento para determinar el diarama de estados es similar al caso uni%uncional, la di%erencia es que a7ora, si la instruccin que se introduce es del tipo A, entonces
7abr que 7acer la operacin bit a bit con la matri& de colisiones A " si es del tipo B, la operacin se 7ar con la matri& de colisiones B3
22. Cul ser-a la pol-tica mas adecuada para disear la unidad de control en un cauce multifuncional?
Lo ms ra&onable ser!a utili&ar una pol!tica de tipo avaricioso, de %orma que, en cada estado, cuando se tena que iniciar una instruccin de un tipo determinado, se espere el
m!nimo n#mero de intervalos para que no 7a"a colisiones3
23. ' que se denomina cauce lineal0
*n un cauce lineal una operacin dada utili&a cada una de las etapas del cauce solo una ve&, todas las etapas tienen la misma duracin " se utili&an en el mismo orden por todas
las operaciones3
24. " cuales son los criterios que cumplen los cauces que no se a,ustan al esquema de cauce lineal
Criterios que cumplen los cauces que no se ajustan al esquema de cauce lineal$
MAlunas etapas que se vuelven a reutili&ar por una misma operacin
MNa" etapas que necesitan varios ciclos de reloj
M4na misma operacin puede utili&ar ms de una etapa al mismo tiempo
M*l orden en que se visitan las etapas puede cambiar de una operacin otra +cauces multi%uncionales,
M-uede e)istir dependencias entre las operaciones que se introducen en el cauce, de %orma que el orden en que una operacin visite las etapas cambie dinmicamente +cauces
dinmicos multi%uncionales,
25. #n la unidad aritmtica :1B'3C0 en que operaci%n aritmtica se .ace uso de todas las etapas del cauce aritmtico&
0e 7ace uso de todas las etapas de la unidad aritm'tica TI.A0C en la operacin aritm'tica de producto escalar de vectores en coma %lotante3
26. 3i se tiene un acumulador se(mentado " no se(mentado0 en el caso que se realice n acumulaciones donde n es mu" (rande0 cual de los tipos de acumulador seria me,or
usar " a que se apro)imar-a su (anancia de velocidad&
0er!a mejor 7acer uso del acumulador sementado "a que se obtendr!a con el una anancia de velocidad cercana al numero de bits de los resultados siempre " cuando se
supona que el retardo asociado al biestable mas el del reistro de desacoplo es su%icientemente peque2o +T;; Ot, comparado con el tiempo del sumador completo T;A
2". Que nos permite conocer el dia(rama de estados que se constru"e a partir de la ta!la de reservas
*l diarama de estados nos permite conocer cada momento cuanto tiempo 7a" que esperar para iniciar la siuiente operacin pendiente sin que se produ&ca colisiones3
2&. C%mo afecta el procesamiento de las interrupciones " las e)cepciones al rendimiento del procesador se(mentado?
A%ecta neativamente al ocasionar una ruptura en el %lujo continuo de las instrucciones de un prorama
2'. ' (randes ras(os e)isten dos tipos de interrupciones?
Interrupciones por Nard8are Interrupciones por 0o%t8are
3(. 4as interrupciones (eneradas por el propio procesador para indicar una condici%n de error son<
Las *)cepciones
31. 3e(;n se atienda las interrupciones respetando el orden de e,ecuci%n de las interrupciones o no se .a!la de<
Interrupciones -recisas Interrupciones Imprecisas
32. Como se desarrolla una implementaci%n precisa de interrupciones?
Naciendo que tarde en atenderse la interrupcin 7asta q esta lleue a la #ltima etapa " no respeta el orden temporal en el que se producen las interrupciones
33. Qu arquitecturas suponen un rediseo de arquitectura =13C par o!tener me,ores prestaciones?
AR/de Advanced RI0C /ac7ines 0N de Nitac7i
34. ' qu mercado se diri(e principalmente la familia de procesadores '=$?
Al mercado de los sistemas embebidos
35. Cul es la potencia disipada por las arquitecturas '=$ ?
*sta alrededor de @ 8atios, de %orma que pueden incluirse en los computadores de bolsillo " otros dispositivos similares
36. Qu nom!re reci!e la codificaci%n compacta del con,unto de instrucciones '=$?
*sta codi%icacin recibe el nombre de instrucciones t0u#4
3". Cul es el principal pro!lema que presenta el procesador '=$C:8$1?
*l principal problema que presenta el cauce de tres etapas que utili&aban los procesadores de AR/ inicialmente est relacionado con el denominado cuello de botella de =on
5eumann
3&. #numere las partes del cauce de 9 etapas en los procesadores '=$
Captacin de instrucciones +%etc7,
(ecodi%icacin Dcaptacin de operandos +decode,
*jecucinDcalculo de direcciones en la AL4 +e)ecuted,
Acceso a memoria
*scritura
3'. 8e que depende la productividad del cauce?
*)istencia de una %uente continua de operaciones a reali&ar
*)istencia de un procedimiento e%ica& para la plani%icacin de cauce
4(. 2orque la unidad funcional es tam!in se(mentada?
-ara evitar los problemas de colisiones "a que cada instruccin estar!a en un etapa di%erente de la unidad sementada en ve& de tratar de usarla toda a la ve&3

BALOTARIO3
1. Cul es la definici%n de un procesador 3uperescalar?
0on procesadores sementados cu"as etapas se 7an dise2ado de %orma que puedan procesar ms de una instruccin por ciclo, incorporando en su microarquitectura el
7ard8are necesario para la estin dinmica de los riesos de datos " de control3
2. #)plique una diferencia fundamental entre un procesador escalar " se(mentado
4n procesador escalar +a di%erencia de un procesador =LIH, debe ser capa& de identi%icar el paralelismo entre instrucciones +IL-, que e)iste en el cdio " permitir que los
recursos se usen lo ms e%ica&mente en la ejecucin paralela de instrucciones3
3. 8e qu depende el (rado del paralelismo entre las instrucciones?
*l ma"or o menor rado de paralelismo, depende de la %recuencia con que aparecen dependencias de datos " control, " de los retardos de las operaciones codi%icadas en las
instrucciones, que determinan el momento en que el resultado de una operacin est disponible " pueden iniciarse las instrucciones que necesitan ese resultado como
operando, o como condicin de la que depende un salto condicional3
4. ' que se denomina paralelismo del procesador " como est determinado?
A la capacidad de procesar instrucciones en paralelo " viene determinado por el n#mero de instrucciones que pueden procesarse al mismo tiempo en cada una de las etapas del
procesador$ n#mero de instrucciones que pueden captarse, decodi%icarse, ejecutarse " escribir sus resultados al mismo tiempo3
5. Qu es e,ecuci%n de la instrucci%n " procesamiento de la instrucci%n?
*jecucin de la instruccin$ 0e re%iere a la instruccin que est en su etapa de ejecucin3
-rocesamiento de instruccin$ 0e re%iere a la instruccin que est en aluna de las etapas del cauce3
6. Cules son las principales estrate(ias para me,orar el paralelismo de instrucciones?
La decodi%icacin paralela " uso de pre decodi%icadores3
La emisin paralela de instrucciones a las unidades %uncionales3
La ejecucin paralela de las operaciones codi%icadas en las instrucciones en las distintas unidades %uncionales3
La %inali&acin del procesamiento de las instrucciones3
La deteccin " resolucin de dependencias3
*l mantenimiento de la consistencia secuencial mediante el desacoplo de la ejecucin de las instrucciones " la escritura de resultados3
". Cules son las etapas de un procesamiento superescalar?
Captacin de instrucciones +I;,$ es capa& de leer varias instrucciones por ciclo desde la cac7e de ms alto nivel3
La etapa de decodi%icacin +I(,$ (onde se decodi%ican varias instrucciones por ciclo3
La etapa de emisin +I00,$ (etermina qu' instrucciones pueden pasar a ejecutarse entre las que tienen disponibles sus operandos " la unidad %uncional
correspondiente3
La etapa de ejecucin +*L,$ (onde pueden ejecutarse varias instrucciones en paralelo3
La etapa de escritura +HB,$ (onde se almacenar los resultados3
&. ' que se denomina etapa de predecodificacion?
*s parte de la etapa de decodi%icacin, en muc7os casos, una pre.etapa de decodi%icacin +dada la cantidad de instrucciones a decodi%icar,, se implementa entre la cac7e L@ " la
cac7e de instrucciones de primer nivel3 *sta se encara de determinar el tipo de instruccin, %acilitando as! la identi%icacin posterior de los recursos que se van a usar3
'. 2ara que se aade una serie de !its en la etapa de predecodificaci%n?
0e a2aden para permitir acelerar la decodi%icacin completa de las instrucciones en la etapa posterior de decodi%icacin, el n#mero de bits puede ser entre los < a E en
arquitecturas RI0C " alunos ms para la arquitectura CI0C3
1(. #)plique la diferencia fundamental entre los procesadores se(mentados " escalares en la etapa de decodificaci%n paralela " predecodificaci%n
- *n un procesador sementado 7a" una sola etapa de descodi%icacin de instrucciones " b#squeda de operandos +I(DO;,3
- *n un procesador super escalar e)isten unidades de descodi%icacin +I(, " de emisin de instrucciones +I00,issues, separadas3
11. 8e qu se encar(a la etapa de emisi%n?
(etermina que instrucciones pueden emitirse al disponer de sus operandos " e)istir unidades %uncionales libres para su ejecucin3 Tambi'n se encara de aplicar la
correspondiente pol!tica para seleccionar las instrucciones que %inalmente se emiten3
12. #n un procesador 3uperescalar como podr-an emitirse las instrucciones?
Ordenadamente3 (esordenadamente3
13. Qu venta,as trae la emisi%n ordenada " desordenada de instrucciones?
*n la emisin ordenada las instrucciones se emiten en el orden en que aparecen en el prorama3 *n la emisin desordenada las instrucciones se emiten en %orma desordenada
para cualquier operacin que se necesite3 *s por esto que en el caso de una emisin desordenada se aprovec7a todo el potencial del computador, "a que a di%erencia de la
emisin ordenada, las instrucciones empie&an a emitirse en cuanto los datos estn disponibles, aprovec7ando as! el m)imo rado de paralelismo de la mquina, " emitiendo
varias instrucciones a la ve&3
14. Qu es la ventana de #misi%n?
Tambi'n llamada ventana de instrucciones, es una estructura que usa una cola de reistros donde se almacenan las instrucciones que 7an sido decodi%icadas " que estn en
espera de ser emitidas3
15. #)plique las pol-ticas de emisi%n se(;n el alineamiento
*)isten dos tipos de emisin se#n el alineamiento$
*misin alienada$ La emisin es alienada si no pueden introducirse nuevas instrucciones en la ventana de instrucciones 7asta que esta no est' totalmente vac!a3 *s
decir, 7asta que no se 7alla emitido todas las instrucciones que, en un ciclo anterior, se introdujeron en la ventana de instrucciones3
*misin no alienada$ /ientras e)ista espacio en la ventana, se pueden ir introduciendo instrucciones para ser emitidas3
16. Qu es una estaci%n de reserva?
0iuiendo la t'cnica de s7elvin la ventana de instrucciones puede distribuirse en varias estructuras que reciben el nombre de estaciones de reserva o consinas3
0on estructuras similares a la ventana de instrucciones pero espec!%ica para cada unidad %uncional o para un conjunto de unidades %uncionales3
1". C%mo nos a"uda el renom!ramiento de re(istros?
*l renombramiento evita los problemas de los riesos o dependencias HAH" HAR, usando reistros de la microarquitectura, como elemento de almacenamiento3
1&. 8e que partes consta el procesamiento de una instrucci%n?
%inal de la ejecucin de una operacin codi%icada en la instruccin a partir del cual se dispone de los resultados enerados por las unidades %uncionales pero
no se 7a modi%icado los reistros de la computadora3
el %inal del procesamiento de la instruccin o momento en que se retira o completa la instruccin, momento en el que se describen los resultados de
operacin en los reistros de arquitectura3
1'. ' qu se refiere la consistencia secuencial de un pro(rama?
Nace re%erencia a$
*l orden en que las instrucciones se completan *l orden en que se accede a memoria para leer +LOA(, o
escribir +0TOR*,
2(. Cul es la tendencia en los procesadores superescalares en lo quese refiere a su consistencia?
Todo 7ace re%erencia a que los procesadores superescalares apuntan 7acia el uso de esquemas de consistencia de memoria d'biles " esquema de consistencia de
procesador %uertes basados en el uso de bu%%er de reordenamiento estructuras similares3
21. Qu tipos de renom!ramiento de re(istros e)isten?
*)isten dos tipos$
*sttico$ renombramiento se reali&a durante la compilacin3
(inmico$ renombramiento se reali&a durante la ejecucin del prorama3
22. Cules son las alternativas para el acceso a los !uffers de renom!ramiento?
Las alternativas para el acceso a los bu%%ers de renombramiento son dos$
Acceso Asociativo Acceso Inde)ado
23. Cules son los campos del =5B en un acceso asociativo?
*l bu%%er de renombramiento con acceso asociativo tiene cinco campos$
Asinacin vlida
Reistro de destino
Contenido
Contenido vlido
Bit de asinacin #ltima
24. Cul es la funci%n del =5B para la consistencia del procesador?
*s usado para evitar los e%ectos de los riesos HAH" HAR, as! como tambi'n para una posible emisin " ejecucin desordenada de las instrucciones que permita aprovec7ar el
m)imo paralelismo de instrucciones3-ermite estionar correctamente el procesamiento especulativo de las instrucciones de salto " las interrupciones3
25. Qu posi!ilidades e)isten para la detecci%n temprana de instrucciones de salto?
(eteccin paralela
(eteccin anticipada
(eteccin anticipada en la captacin
26. $ediante un dia(rama enuncie las alternativas para la detecci%n temprana de las instrucciones de salto&


*2
cola %e
in+truccione+
*D
En la ca-tacin

2". ' qu se denominan !its de .istoria?
0e denominan Bits de Nistoria a los bits que codi%ican la in%ormacin relativa al comportamiento pasado de la instruccin en cuestin3*l n#mero de bits de 7istoria que se
uardan depende de tipo de esquema de prediccin dinmica que se 7aa3
2&. ' qu se denomina (rado de especulaci%n?
5os indica la etapa 7asta la que se procesan las instrucciones que constitu"en el camino especulativo despu's del salto condicional3
2'. #n qu consiste el nivel de especulaci%n?
*s el n#mero de instrucciones de salto condicional que pueden ejecutarse especulativamente3
*n el caso de que se permita la ejecucin especulativa simultnea de varias instrucciones de salto no resueltas, 7abr que uardar los correspondientes estados de ejecucin3
*l rado de especulacin indica la etapa 7asta la que se procesan las instrucciones que constitu"en el camino especulativo despu's del salto condicional3
3(. Que son las tcnicas de predicci%n /i,a?
0on aquellas en las que el procesador toma siempre la misma decisin ante cualquier instruccin de salto condicional, empie&a a ejecutar instrucciones a partir de la direccin
de destino del salto, o siue captando las instrucciones que siuen a la instruccin de salto3
31. #n que se !asa la predicci%n en el despla?amiento del salto?
0i el despla&amiento es positivo +se trata de un salto 7acia adelante, a direcciones ma"ores que la de la instruccin de salto, se predice, usualmente, que el salto no se producir,
" si el despla&amiento es neativo+salto 7acia atrs,se predice, usualmente, que el salto se producir3
32. C%mo es la predicci%n dinmica e)plicita?
0e dice que para cada instruccin de salto condicional, e)iste un conjunto de bits que codi%ican la in%ormacin relativa al comportamiento pasado de la instruccin en cuestin3
*stos bits se denominan BIT0 (* NI0TORIA3
33. ' qu se denomina B:'C " que informaci%n se (uarda en ella?
0e denomina BTAC a la Cac7e de direcciones de destino del salto +Branc7 Taret Address Cac7e,, donde se uardan la in%ormacin siuiente$
BA +Branc7Address,$ (ireccin de instruccin de salto3
BTA +Branc7 Taret Address ,$ (ireccin de destino del salto
BN +Branc7 Nistor",$ Bits de Nistoria
34. ' que se denomina B:1C " que informaci%n se (uarda en ella?
0e denomina BTIC a la cac7e de instrucciones de destino del salto +Branc7 Taret Address Cac7e,, donde se uarda la in%ormacin siuiente$
BA +Branc7Address,$ (ireccin de instruccin de salto3
BTI +Branc7 Taret Instruccin,$ Instruccin de destino del salto3
BTIO1$ Instruccin de destino del salto siuiente
BN +Branc7 Nistor", $ Bits de Nistoria3
35. Cules son las estrate(ias para el procesamiento de interrupciones?
*strateia basada en el uso del bu%%er de reordenamiento
bu%%er de 7istoria
puntos de c7equeo.reparacin
Bu%%er de reordenamiento con reistro de %uturo
36. 8escri!ir las interrupciones precisas con !uffer de reordenamiento
*sta estrateia utili&a un ROB al que se a2ade un campo ms en cada una de sus l!neas3 *ste campo indica si la instruccin en cuestin 7a dado luar a una e)cepcin en aluna
de las etapas por las que 7a pasado3 *sta estrateia aprovec7a que racias al ROB, las instrucciones %inali&an ordenadamente3
3". 8escri!ir las interrupciones precisas con !uffer de .istoria
0e basa en el uso de una estructura denominada bu%%er de 7istoria3 *ste bu%%er permite que las instrucciones modi%iquen el estado de la maquina a medida que termine su
ejecucin, produci'ndose por tanto una %inali&acin desordenada3
3&. 8escri!ir las interrupciones precisas con puntos de c.equeoBreparaci%n
*n esta estrateia el estado de la maquina se almacena en determinadas etapas del cauce que reciben el nombre de puntos de c7equeo3 -ara el caso de interrupcin la e)istencia
de estos estados almacenados permite recuperar o reparar el estado de la maquina tras atender la interrupcin3
3'. 8escri!ir las interrupciones precisas con re(istro de futuro " =5B
0e utili&a una estructura denominada banco de reistros de %uturo3 *ste banco de reistros es el que las instrucciones modi%ican +desordenadamente, cunado terminan la
ejecucin de las operaciones que codi%ican, " desde donde las instrucciones que se emiten leen los valores de sus operandos3
4(. Cules son las estrate(ias para solucionar las interrupciones precisas en un procesador superescalar?
Bu%%er de reordenamiento
Bu%%er de Nistoria
-untos de c7equeo " reparacin
Reistros de %uturo " ROB3