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Niveau : 1re/Tale S-SI Cours : Systme minimum microprocesseur

C.I. : 10

1. Synoptique dun systme minimum microprocesseur

Horloge

Dcodage dadresses A15 Bus dadresse A0 CS CS

CS Port A Interface entres/sorties Parallles Port B

Mmoire morte D7 Bus de donne D0 R/W

Mmoire vive

CS Tx Rx Interface entres/sorties Sries

RST

IT

Reset

Gestion des interruptions

2. Le microprocesseur C'est un circuit intgr programmable qui excute les informations issues d'un programme. C'est le coeur de tout ordinateur. 2.1. Organisation interne Unit de contrle C.U. Unit arithmtique et logique A.L.U.

Entre

Unit de traitement C.P.U. Mmoire

Sortie

Grce son unit arithmtique et logique, le P est capable d'effectuer plusieurs sortes d'oprations :
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Logiques :
- ET - OU - NON - OU EXCLUSIF - DECALAGE DROITE/GAUCHE - COMPLEMENTATION

Arithmtiques :
- ADDITION - SOUSTRACTION - INCREMENTATION - DECREMENTATION - COMPARAISON

Lunit de contrle : - Gre les signaux sur le bus de commande - Rgit le squencement du systme - Cherche et dcode les instructions en RAM Chaque P possde son propre jeu d'instructions. Une succession d'instructions constitue le programme machine (programme objet) excutable, c'est--dire comprhensible par le P. Chaque P est dot d'une ligne qui lui permet de passer en mode Lecture ou en mode Ecriture. Cest la sortie R/W. Si cette ligne est l'tat haut, le P indique qu'il procde une lecture et si cette ligne est l'tat bas, le P indique qu'il procde une criture. 3. Les bus Ce sont des ensembles de conducteurs en parallle : le bus de donnes : (Data bus), bus bidirectionnel qui assure le transfert des informations entre le microprocesseur et son environnement et inversement ; son nombre de lignes est gal la capacit de traitement du microprocesseur : 8, 16, 32 ou 64 bits. (Habituellement nomms D0 D7 pour un bus 8 bits). Le bus dadresse : (Adress bus), bus unidirectionnel qui permet la slection du destinataire des informations traiter dans un espace mmoire adressable qui peut avoir 2n emplacements ; n tant le nombre de conducteurs du bus dadresse, habituellement n = 16 (A0 A15), pour un processeur 8 bits. Le bus de commande : (Control bus), bus bidirectionnel, constitu par quelques conducteurs qui assurent la synchronisation des flux dinfos sur le bus de donnes et dadresse. 4. Les mmoires Les mmoires permettent de mmoriser tout un ensemble de mots binaires. Ce sont des ensembles qui comprennent un grand nombre de cellules lmentaires, stockant chacun une information ; Pour crire ou lire une information, il faudra spcifier le numro de la cellule ou dfinir la position physique du domaine contenant l'information. On distingue : Mmoire analogique : Transmet une information analogique (vinyle, bande) Mmoire numrique : Transmet des "0" ou des "1" (cd, disquette) Mmoire accs alatoire : On accde directement une information par une adresse (structure matricielle) Mmoire a accs squentiel : On naccde pas directement une information. Aprs avoir lu ou crit une donn de rang n, on ne peut accder qu celle de rang suivant (FIFO). Mmoire volatile : Perd son contenu lors d'une coupure de l'alimentation.

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4.1.1.

La mmoire vive ou RAM (Random Access Mmory)

C'est une mmoire dans laquelle on peut lire ou crire une information. RAM signifie en franais : Mmoire accs alatoire. C'est une mmoire dite "volatile". Il y a deux types de RAM : RAM statique (SRAM) : L'information est stocke dans une bascule compose de transistors MOS. Elle est rapide mais encombrante et dun cot lev. Elle est utilis dans la mmoire cache des PC par exemple. Cette mmoire consomme peu dnergie RAM dynamique (DRAM) : L'information est stocke sous la forme d'une charge lectrique dans une capacit de structure. C charg ===> "1" C dcharg ===> "0" Un systme de rafrachissement s'impose ce qui augmente les temps daccs, nanmoins on gagne en densit et en cot de fabrication. La DRAM peut soit avoir son horloge indpendante de l'horloge de la carte mre (FPM Fast Paged Mode, EDO Extended Data Out), soit avoir son horloge synchronise sur celle de la carte mre (SDRAM Synchronous Dynamic Random Access Memory) ce qui est beaucoup plus rapide. 4.1.2. La mmoire morte

ROM (Read Only Mmory) : On ne peut que la lire. Les informations Y sont inscrites au moment de la fabrication selon les spcifications du client. Elle conserve son contenu aprs une coupure de l'alimentation. PROM (Programmable READ Only Mmory) et OTP (One Time Programmable) : Mmoire programmable par l'utilisateur. Une fois programme, on ne peut que la lire. EPROM (Erasable Programmable READ Only Mmory) : Aussi appele REPROM ou UVPROM, elle est effaable par une exposition une source dultraviolet, qui s'effectue travers la fentre de quartz place sur le botier. Elle est inscrite lectriquement laide dune tension Vpp plus leve que sa tension d'alimentation. Elle conserve l'information aprs une coupure de l'alimentation. EEPROM (Electrically Erasable Programmable READ Only Mmory) ou RAM FLASH : Elle est inscriptible et effaable lectriquement. On peut donc effacer une mauvaise information sur la carte mme o se situe le botier. Elle ne ncessite pas de tension de programmation particulire. Flash memory : Cest une mmoire de type EEPROM qui possde des temps daccs trs rapides et comparables ceux dune RAM FIFO (First In First Out) : La premire information entre est la premire sortie. C'est le principe d'une file d'attente. LIFO (Last In First Out) : La dernire information entre est la premire sortie. C'est le principe d'une pile d'assiettes. 4.2. Capacit et Formatage d'une mmoire numrique accs alatoire

Une mmoire non programm est dite vierge. En gnrale, elle ne contient que des 1 .
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Rappel :

4 bits = 1 quart 16 bits = 1 bi-octet 1024 x 8 bits = 1 k octets

8 bits = 1 octet 1024 bits = 1 k bits

Format : C'est la longueur du mot binaire. Capacit : Elle est gale 2 nb de broches d'adresses x nb de broches de donnes

Une mmoire possde 8 broches d'adresses et 4 broches de donnes. Sa capacit est de 2 8 x410241kbits Une mmoire possde 10 broches d'adresses et 8 broches de don nes. Sa capacit est de 210 x81024x81ko 4.3. Exemple de structure de base 4.3.1. ROM diodes
VCC

Quels sont les mots binaires associs au montage dans les cas suivants : K1 ferm ................................ K2 ferm ................................. K3 ferm .................................

K1 K2 K3 K4

K4 ferm ................................
0V Mot binaire

4.3.2.

ROM transistors bipolaires


VCC

a A1 b A0
EN EN

D3 D2 D1
EN

c d
EN

D0

CS

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Compltez le tableau suivant : A0 X 0 0 1 1 4.3.3. A1 X 0 1 0 1 CS 0 1 1 1 1 a X b X c X d X D0 Z D1 Z D2 Z D3 Z

Structure matricielle (RAM)

Une cellule mmoire est repre par un numro de ligne et un numro de colonne. Laccs une adresse est alatoire. La structure ci-contre constitue une matrice 4x4. Si le bus de donne est constitu que de un bit, nous dirons que cest une mmoire 16x1.

A0 A1

Circuit dE/S

Data H R/W

A2 A3 5. Dcodage dadresses

Dcodage colonne

Afin quil ny ait pas de conflit de bus, il est important que chaque botier ait une zone mmoire adressable par le P qui lui soit propre. Exemples : On dsire dterminer la plage dadresses utilise par ce priphrique ; le dcodage dadresse tant ralis par une simple structure portes logiques. - Quel doit tre ltat du signal VMA (valid memory access) pour slectionner cette mmoire ? - Dterminer ltat des lignes A12 A15 qui slectionnent la mmoire ? - Donner la plage dadresse utilise par cette mmoire.

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6. Les interfaces L'interface est la fonction qui permet de transfrer les donnes entre le systme de traitement et un priphrique (imprimante, cran vido, practionneurs, clavier, capteurs, boutons,...). Le microprocesseur crit ou lit le contenu du registre de donnes dans linterface qui se charge de la communication avec le priphrique. Les bits des mots de donnes inscrits dans le registre de donnes peuvent tre transfrs par une liaison parallle ou srie. 6.1. Linterface parallle

Les n bits de la donne transmettre entre un registre et le priphrique sont envoys simultanment sur le bus de donne (2n fils en parallle). Le cble de transmission ncessite un nombre consquent de fils et doit tre de longueur limite (quelques mtres). Le dbit est important mais on peut tre confront des problmes dencombrement de pistes et de taille de connecteur. Les bus parallles les plus connus sont SCSI et IEEE. Un composant particulier appel PIA (Pripheral Interface Adapter) ralise matriellement l'interface parallle programmable d'un systme microprocesseur. Un transfert d'entres ou sorties avec un tel composant se ramne une lecture ou une criture de son registre interne de donnes appel port . Bus dadresse R/W
Interface parallle
N de broches 1 2 3

cot PC
Description Echantillonnage D0 D1 D2 D3 D4 D5 D6 D7 Accus de rcption Occup Plus de papier Slection Alimentation automatique Erreur Initialisation Selection entre Masse

Bus de donne

Port

4 5 6 7 8 9 10

CS
Vers P Vers priphrique

11 12 13

Quelques circuits connus classs par famille : Motorola MC6821 HD63B21P Intel 8255A Rockwell R6522 Zilog Z8400

14 15 16 17 18 19 20 21 22 23 24 25

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6.2.

Linterface srie

Les bits d'un mot de la donne a transmettre (ou recevoir) entre un registre et le priphrique sont envoys (ou reus) les uns aprs les autres (en srie) sur un seul fil de liaison. Le temps de transmission d'un mot de donne est plus important qu'avec une liaison parallle mais les distances peuvent atteindre quelques dizaines de mtres. Les liaisons sries les plus connues sont I2C et USB (liaisons synchrones) ou RS232 (liaison asynchrone) vitesse de transmission: le nombre de bits envoys pendant un temps d'une seconde dfinit la vitesse le la liaison en baud (1 baud = 1 bit/seconde).

Un composant particulier appel ACIA (Asynchronous Communication Interface Adapter) ralise matriellement linterface srie programmable d'un systme microprocesseur. Bus dadresse R/W Interface srie

Vers P

Bus de donne

Port

Vers priphrique

CS cot ordinateur

La transmission des donnes se fait sous forme de trame : Parit Start D0 Donne Dn Quelques circuits connus classs par famille : Motorola Intel MC6850 8251A HD63B5CRP Rockwell R6551 Zilog Z8442
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Stop

N Nom RS232 V.24 Dir broche 1 2 3 4 5 6 7 8 9 CD CF 109 104 103 RXD BB TXD BA DTR CD GND AB DSR CC RTS CA CTS CB RI CE

Description

<-- Carrier Detect <-- Receive Data --> Transmit Data Data Terminal Ready System Ground <---> Data Set Ready Request to Send

108.2 --> 102 107 105 106 125

<-- Clear to Send <-- Ring Indicator

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